KR20130079057A - 메모리 컨트롤러, 메모리 장치, 및 이를 포함하는 시스템의 동작 방법 - Google Patents

메모리 컨트롤러, 메모리 장치, 및 이를 포함하는 시스템의 동작 방법 Download PDF

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KR20130079057A
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Abstract

메모리 컨트롤러의 동작 방법이 개시된다. 제1명령 세트(set)에 따라 이레이즈되는 SLC 블록과 제2명령 세트에 따라 이레이즈되는 MLC 블록을 포함하는 NAND 메모리 장치의 동작을 제어하는 상기 메모리 컨트롤러의 동작 방법은 상기 SLC 블록과 상기 MLC 블록 중에서 어느 하나를 이레이즈할지를 결정하는 단계 및 결정 결과에 기초하여, 모드 선택 명령을 포함하는 상기 제1명령 세트 또는 상기 모드 선택 명령을 포함하지 않는 상기 제2명령 세트를 생성하는 단계를 포함한다.

Description

메모리 컨트롤러, 메모리 장치, 및 이를 포함하는 시스템의 동작 방법{METHOD FOR OPERATING MEMORY CONTROLLER, MEMORY DEVICE, AND SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 메모리 컨트롤러, 메모리 장치, 및 이를 포함하는 시스템의 동작 방법에 관한 것으로, 특히 이레이즈 대상 블록이 SLC 블록(sigle level cell block) 인지 MLC 블록(multi level cell block) 인지 여부에 따라 서로 다른 모드(mode)의 이레이즈 동작(erase operation)을 수행하는 방법들에 관한 것이다.
반도체 메모리 장치는 상기 반도체 메모리 장치에 저장된 데이터를 유지하기 위하여 지속적인 전원 공급이 필요한지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
불휘발성 메모리 장치의 종류에는 롬(rom), 플래시 메모리(flash memory), 하드 디스크 드라이브(hard disk drive(HDD)), 광디스크 드라이브(optical disk drive) 등이 있다.
그 외에도 다양한 종류의 불휘발성 메모리가 있지만, 플래시 메모리가 주류를 이루고 있다. 상기 플래시 메모리는 전기적으로 접속되어 있지 않은 전극, 예컨대 플로팅 게이트(floating gate)에 전하를 축적하는 셀 구조(cell structure)를 갖는다.
플래시 메모리의 종류에는 비트 라인(bit line)과 접지(ground) 사이에 셀 트랜지스터들(cell transistors)이 직렬로 배치된 낸드(NAND)형 플래시 메모리와, 비트 라인과 접지 사이에 셀 트랜지스터들이 병렬로 배치된 노어(NOR)형 플래시 메모리가 있다.
그 외에도 플래시 메모리의 종류에는 AG-AND(assist gate AND)형 플래시 메모리 등 다양한 타입(type)의 플래시 메모리가 있다.
플래시 메모리 셀(cell)의 종류에는 셀당 1비트의 데이터를 저장할 수 있는 SLC(single level cell)과 셀당 2비트 이상의 데이터를 저장할 수 있는 MLC(multi level cell)가 있다.
최근에는 SLC와 MLC를 함께 사용하는 플래시 메모리의 구조가 개발되었다.
본 발명이 이루고자 하는 기술적인 과제는 이레이즈 대상 블록이 SLC 블록 인지 MLC 블록 인지 여부에 따라 서로 다른 모드의 이레이즈 동작을 수행함으로써 내구성 및/또는 성능을 향상시킬 수 있는 메모리 컨트롤러, 메모리 장치, 및 이를 포함하는 시스템의 동작 방법들을 제공하는 것이다.
본 발명의 실시 예에 따른 MLC 블록과 SLC 블록을 포함하는 NAND 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법은 상기 SLC 블록과 상기 MLC 블록 중에서 어느 하나를 이레이즈할지를 결정하는 단계, 및 결정 결과에 기초하여, 모드 선택 명령을 포함하지 않는 제1명령 세트 또는 상기 모드 선택 명령을 포함하는 제2명령 세트을 생성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 NAND 메모리 장치의 동작 방법은 이레이즈 명령 세트를 수신하는 단계, 상기 이레이즈 명령 세트에 모드 선택 명령이 포함되어 있는지를 판단하는 단계, 및 판단 결과에 기초하여, SLC블록과 MLC블록 중에서 어느 하나를 이레이즈하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 어느 하나를 이레이즈하는 단계는, 상기 이레이즈 명령 세트가 상기 모드 선택 명령을 포함할 때 상기 SLC 블록과 상기 MLC 블록 중 어느 하나를 이레이즈하고, 상기 이레이즈 명령 세트가 상기 모드 선택 명령을 포함하지 않을 때 상기 SLC 블록과 상기 MLC 블록 중 다른 하나를 이레이즈할 수 있다.
실시 예에 따라, 상기 SLC블록을 이레이즈하기 위한 제1이레이즈 프로파일과 상기 MLC블록을 이레이즈하기 위한 제2이레이즈 프로파일은 서로 다를 수 있다.
실시 예에 따라, 상기 제1이레이즈 프로파일과 상기 제2이레이즈 프로파일 각각은, 초기 이레이즈 전압, 최대 이레이즈 루프 횟수, 이레이즈 루프당 이레이즈 전압의 변동 폭, 또는 이레이즈 검증 전압을 포함할 수 있다.
실시 예에 따라, 상기 제1이레이즈 프로파일에 포함된 초기 이레이즈 전압은 상기 제2이레이즈 프로파일에 포함된 초기 이레이즈 전압보다 높을 수 있다.
실시 예에 따라, 상기 제1이레이즈 프로파일에 포함된 최대 이레이즈 루프 횟수는 상기 제2이레이즈 프로파일에 포함된 최대 이레이즈 루프 횟수보다 많을 수 있다.
실시 예에 따라, 상기 제1이레이즈 프로파일에 포함된 이레이즈 루프당 이레이즈 전압의 변동 폭은 상기 제2이레이즈 프로파일에 포함된 이레이즈 루프당 이레이즈 전압의 변동 폭보다 작을 수 있다.
실시 예에 따라, 상기 제1이레이즈 프로파일에 포함된 이레이즈 검증 전압은 상기 제2이레이즈 프로파일에 포함된 이레이즈 검증 전압보다 높을 수 있다.
본 발명의 실시 예에 따른 SLC 블록과 MLC 블록을 포함하는 NAND 메모리 장치와 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 시스템의 동작 방법은 상기 SLC 블록과 상기 MLC 블록 중에서 어느 하나를 이레이즈할지를 결정하는 단계, 결정 결과에 기초하여 모드 선택 명령을 포함하지 않는 제1명령 세트 또는 상기 모드 선택 명령을 포함하는 제2명령 세트를 생성하는 단계, 및 상기 제1명령 세트와 상기 제2명령 세트 중에서 어느 하나에 따라 상기 SLC 블록을 이레이즈하거나, 상기 제1명령 세트와 상기 제2명령 세트 중에서 다른 하나에 따라 상기 MLC 블록을 이레이즈하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 방법은 SLC 블록과 MLC 블록 각각의 이레이즈 동작을 서로 다른 모드로 수행함으로써 내구성 및/또는 성능을 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 호스트와 메모리 시스템의 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러의 블록도이다.
도 3은 도 1에 도시된 불휘발성 메모리 장치의 블록도이다.
도 4는 도 1에 도시된 메모리 컨트롤러에서 생성된 명령 세트(set)의 일 실시 예를 개략적으로 나타내는 도면이다.
도 5는 도 1에 도시된 메모리 컨트롤러에서 생성된 명령 세트의 다른 실시 예를 개략적으로 나타내는 도면이다.
도 6은 도 3에 도시된 전압 생성기로부터 공급되는 이레이즈 전압의 일 실시 예를 나타내는 도면이다.
도 7은 도 3에 도시된 전압 생성기로부터 공급되는 이레이즈 검증 전압들의 일 실시 예를 나타내는 도면이다.
도 8은 도 1에 도시된 메모리 컨트롤러의 동작 방법의 일 실시 예를 나타내는 흐름도이다.
도 9는 도 1에 도시된 불휘발성 메모리 장치의 동작 방법의 일 실시 예를 나타내는 흐름도이다.
도 10은 도 1에 도시된 메모리 시스템의 동작 방법의 일 실시 예를 나타내는 흐름도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 호스트와 메모리 시스템의 블록도이고, 도 2는 도 1에 도시된 메모리 컨트롤러의 블록도이다.
도 1을 참조하면, 호스트(10)와 연결되는 메모리 시스템(20)은 메모리 컨트롤러(100) 및 불휘발성 메모리 장치(200)를 포함한다.
실시 예에 따라 메모리 시스템(20)은 메모리 카드, 메모리 드라이브, SSD(solid state disk 또는 solid state drive), 또는 매니지드 NAND(managed NAND) 일 수 있다. 상기 메모리 카드는 SD 카드(secure digital card), MMC(multi media card) 등일 수 있고, 상기 메모리 드라이브는 USB(Universal Serial Bus) 플래시 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다. 상기 매니지드 NAND는 컨트롤러 내장형 NAND 칩을 의미할 수 있다.
메모리 시스템(20)은 그 외에도 불휘발성 메모리를 포함하는 모든 시스템을 의미할 수 있다.
메모리 컨트롤러(100)와 불휘발성 메모리 장치(200) 각각은 별도의 패키지(package)에 패키징될 수 있고, 같은 패키지에 함께 패키징될 수도 있다.
실시 예에 따라 불휘발성 메모리 장치(200)는 NAND 플래시 메모리 장치(NAND flash memory device)로 구현될 수 있다.
도 1과 도 2를 참조하면, 메모리 컨트롤러(100)는 RAM(random access memory;110), CPU(central processing unit;120), 호스트 인터페이스(130), ECC 블록(error correction code block;140), 및 불휘발성 메모리 컨트롤러(150)를 포함한다.
메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)의 동작, 예를 들면 프로그램(program) 동작, 리드(read) 동작 또는 이레이즈(erase) 동작을 제어하기 위한 어드레스와 명령(예를 들면 프로그램 명령, 리드 명령 또는 이레이즈 명령)을 생성할 수 있다.
상기 프로그램 동작과 상기 리드 동작은 페이지(page) 단위로 수행되고, 상기 이레이즈 동작은 블록(block) 단위로 수행된다.
메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)의 동작을 제어하기 위한 명령을 불휘발성 메모리 장치(200)로 출력한다.
불휘발성 메모리 장치(200)는 상기 명령에 따라 동작을 수행하고 그 결과를 메모리 컨트롤러(100)로 전송할 수 있다.
메모리 컨트롤러(100)는 CPU(120)의 동작 메모리(operation memory)로서 사용될 수 있는 RAM(110)을 포함한다. 실시 예에 따라 RAM(110)은 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
CPU(120)는 버스(160)를 통하여 RAM(110), 호스트 인터페이스(130), ECC 블록(140), 및 불휘발성 메모리 컨트롤러(150) 상호간의 데이터의 교환을 제어할 수 있다.
호스트 인터페이스(130)는 메모리 시스템(20)에 접속된 호스트(10)의 프로토콜(protocol)에 따라 호스트(10)와 메모리 컨트롤러(100) 상호간의 데이터의 교환을 인터페이싱할 수 있다.
ECC 블록(140)은 불휘발성 메모리 장치(200)로부터 리드된 데이터에 포함된 에러를 검출하고 정정할 수 있다.
불휘발성 메모리 컨트롤러(150)는 불휘발성 메모리 장치(200)에 대한 액세스(access)를 제어할 수 있다.
실시 예에 따라, 불휘발성 메모리 컨트롤러(150)는 불휘발성 메모리 장치(200)에 데이터를 프로그램하는 프로그램 동작, 불휘발성 메모리 장치(200)에 저장된 데이터를 리드하는 리드 동작, 또는 불휘발성 메모리 장치(200)에 저장된 데이터를 이레이즈하는 이레이즈 동작을 제어할 수 있다.
불휘발성 메모리 컨트롤러(150)는 복수의 명령들 및/또는 복수의 어드레스들을 포함하는 명령 세트(set)를 생성할 수 있다. 상기 명령 세트에 대해서는 도 4와 도 5에서 상세히 설명된다.
도 3은 도 1에 도시된 불휘발성 메모리 장치의 블록도이다.
도 1과 도 3을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210)와 액세스 제어 회로(212)를 포함한다.
상술한 바와 같이, 프로그램 동작과 리드 동작은 페이지 단위로 수행되고, 이레이즈 동작은 메모리 블록 단위로 수행한다. 따라서, 상기 메모리 블록은 복수의 페이지들의 집합을 의미한다.
메모리 셀 어레이(210)는 SLC 블록(single level cell block;214)과 MLC 블록(multi level cell block;216)을 포함한다.
SLC 블록(214)은 각각이 1비트를 저장할 수 있는 복수의 메모리 셀들, 예컨대 SLC들을 포함하고, MLC 블록(216)은 각각이 2비트 이상을 저장할 수 있는 복수의 메모리 셀들, 예컨대 MLC들을 포함한다.
액세스 제어 회로(212)는 외부, 예컨대 메모리 컨트롤러(100)로부터 출력된 명령 세트에 따라 데이터 액세스 동작, 예컨대 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하기 위하여 메모리 셀 어레이(210)를 액세스한다.
상기 명령 세트는 복수의 명령들(예컨대, CMD) 및/또는 복수의 어드레스들(XADD 및/또는 YADD)을 포함할 수 있다.
액세스 제어 회로(212)는 컨트롤 로직(220), 전압 발생기(230), 로우 디코더(240), 컬럼 디코더(250), Y 게이팅 회로(260), 페이지 레지스터 & 감지 증폭기 블록(270), 및 입출력 블록(280)을 포함한다.
컨트롤 로직(220)은 메모리 컨트롤러(100)로부터 출력된 명령 세트에 포함된 각각의 명령(예컨대, CMD)에 따라 액세스 제어 회로(212)의 전반적인 동작을 제어할 수 있다.
예컨대 컨트롤 로직(220)이 액세스 제어 회로(212)의 이레이즈 동작을 제어하는 경우, 컨트롤 로직(220)은 수신된 명령 세트에 모드 선택 명령(mode selection command)이 포함되어 있는지 여부에 따라 서로 다른 이레이즈 프로파일(erase profile)에 기초하여 제어 코드(code)를 생성할 수 있다.
실시 예에 따라 상기 제어 코드는 상기 이레이즈 프로 파일을 포함하는 코드를 의미할 수도 있다.
상기 이레이즈 프로파일은 초기 이레이즈 전압, 최대 이레이즈 루프(loop) 횟수, 이레이즈 루프당 이레이즈 전압의 변동 폭, 및/또는 이레이즈 검증 전압에 관한 정보를 의미할 수 있다. 상기 이레이즈 프로 파일에 대해서는 도 6과 도 7에서 상세히 설명된다.
전압 발생기(230)는 컨트롤 로직(220)에 의해 생성된 제어 코드에 따라 데이터 액세스 동작에 필요한 전압을 생성할 수 있다.
실시 예에 따라 전압 발생기(230)는 상기 제어 코드에 응답하여 프로그램 동작을 수행하기 위해 필요한 프로그램 전압과 프로그램 검증 전압, 리드 동작을 수행하기 위하여 필요한 리드 전압, 및/또는 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압과 이레이즈 검증 전압을 생성하고, 생성된 전압을 로우 디코더(240)로 출력할 수 있다.
로우 디코더(240)는 컨트롤 로직(220)의 제어 하에 로우 어드레스(XADD)를 디코딩하여 전압 발생기(230)로부터 출력된 전압을 로우 어드레스(XADD)에 상응하는 로우(row)에 공급할 수 있다.
컬럼 디코더(250)는 컨트롤 로직(220)의 제어 하에 컬럼 어드레스(YADD)를 디코딩하고, 디코딩 결과 생성된 복수의 선택신호들을 Y 게이팅 회로(260)로 출력한다.
Y 게이팅 회로(260)는 컬럼 디코더(250)로부터 출력된 상기 복수의 선택신호들에 응답하여 페이지 레지스터 & 감지 증폭기 블록(270)과 입출력 블록(280) 사이에서 데이터(DATA)의 전송을 제어할 수 있다.
페이지 레지스터 & 감지 증폭기 블록(270)은 복수의 페이지 버퍼(page buffer)들을 포함할 수 있다.
상기 복수의 페이지 버퍼들 각각은 컨트롤 로직(220)의 제어에 따라 데이터 리드 동작 동안에는 메모리 셀 어레이(210)에서 리드(read)된 데이터를 임시로 저장할 수 있다.
페이지 레지스터 & 감지 증폭기 블록(270)은 컨트롤 로직(220)의 제어에 따라 메모리 셀 어레이(210)에 포함된 복수의 비트라인들 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.
입출력 블록(280)은 외부로부터 입력된 데이터(DATA)를 Y 게이팅 회로(260)로 전송하거나 Y 게이팅 회로(260)로부터 출력된 데이터(DATA)를 메모리 컨트롤러(100)로 전송할 수 있다.
도 4는 도 1에 도시된 메모리 컨트롤러에서 생성된 명령 세트(set)의 일 실시 예를 개략적으로 나타내는 도면이고, 도 5는 도 1에 도시된 메모리 컨트롤러에서 생성된 명령 세트의 다른 실시 예를 개략적으로 나타내는 도면이다.
도 1 내지 도 5를 참조하면, 불휘발성 메모리 컨트롤러(150)는 복수의 명령들을 포함하는 명령 세트, 예컨대 제1명령 세트(CMDSET1) 또는 제2명령 세트(CMDSET2)를 생성할 수 있다.
제1명령 세트(CMDSET1)는 이레이즈 준비 명령(ERASE SETUP), 어드레스 (ADDRESS), 및 이레이즈 명령(ERASE)를 포함한다.
제2명령 세트(CMDSET2)는 모드 선택 명령(MODE SEL), 이레이즈 준비 명령(ERASE SETUP), 어드레스(ADDRESS), 및 이레이즈 명령(ERASE)을 포함한다.
이레이즈 준비 명령(ERASE SETUP)은 이레이즈 동작 전에 필요한 동작들을 수행하기 위한 명령을 의미할 수 있다.
어드레스(ADDRESS)는 이레이즈하고자 하는 블록의 위치에 관한 정보를 포함할 수 있다. 실시 예에 따라 어드레스(ADDRESS)는 로우 어드레스(XADD)일 수 있다.
이레이즈 명령(ERASE)은 이레이즈 동작을 수행하도록 하는 명령을 의미할 수 있다. 그 성격에도 불구하고 명령 세트에 어드레스(ADDRESS)가 포함될 수 있다.
컨트롤 로직(220)은 명령 세트, 예컨대 제1명령 세트(CMDSET1) 또는 제2명령 세트(CMDSET2)에 모드 선택 명령(MODE SEL)이 포함되어 있는지 여부에 따라 서로 다른 이레이즈 프로파일에 기초하여 제어 코드를 생성할 수 있다.
실시 예에 따라 컨트롤 로직(220)은 모드 선택 명령(MODE SEL)이 포함되어 있지 않은 명령 세트, 예컨대 제1명령 세트(CMDSET1)에 따라 SLC 블록(214)을 이레이즈하기 위한 이레이즈 프로파일에 기초하여 제어 코드를 생성할 수 있다.
이 경우 컨트롤 로직(220)은 모드 선택 명령(MODE SEL)이 포함되어 있는 명령 세트, 예컨대 제2명령 세트(CMDSET2)에 따라 MLC 블록(216)을 이레이즈하기 위한 이레이즈 프로파일에 기초하여 제어 코드를 생성할 수 있다.
다른 실시 예에 따라 컨트롤 로직(220)은 모드 선택 명령(MODE SEL)이 포함되어 있지 않은 명령 세트, 예컨대 제1명령 세트(CMDSET1)에 따라 MLC 블록(216)을 이레이즈하기 위한 이레이즈 프로파일에 기초하여 제어 코드를 생성할 수 있다.
이 경우 컨트롤 로직(220)은 모드 선택 명령(MODE SEL)이 포함되어 있는 명령 세트, 예컨대 제2명령 세트(CMDSET2)에 따라 SLC 블록(214)을 이레이즈하기 위한 이레이즈 프로파일에 기초하여 제어 코드를 생성할 수 있다.
도 6은 도 3에 도시된 전압 생성기로부터 공급되는 이레이즈 전압의 일 실시 예를 나타내는 도면이고, 도 7은 도 3에 도시된 전압 생성기로부터 공급되는 이레이즈 검증 전압들의 일 실시 예를 나타내는 도면이다.
도 3 내지 도 7을 참조하면, 전압 생성기(230)는 컨트롤 로직(220)에서 생성된 제어 코드에 기초하여 이레이즈 전압(VERS)을 생성할 수 있다.
상기 제어 코드는 메모리 컨트롤러(도 1의 100)로부터 출력된 명령 세트, 예컨대 제1명령 세트(CMDSET1) 또는 제2명령 세트(CMDSET2)에 모드 선택 명령 (MODE SEL)이 포함되어 있는지 여부에 따라 서로 다른 이레이즈 프로파일에 기초하여 생성된 것일 수 있다.
상기 이레이즈 프로파일은 초기 이레이즈 전압, 최대 이레이즈 루프(loop) 횟수, 이레이즈 루프당 이레이즈 전압(VERS)의 변동 폭, 및/또는 이레이즈 검증 전압에 관한 정보를 의미할 수 있다.
도 6에서는 설명의 편의를 위하여 이레이즈 동작이 3번의 이레이즈 루프들(L1, L2, 및 L3)로 구성되는 것으로 도시하지만 이에 한정되는 것은 아니다.
초기 이레이즈 전압은 복수의 이레이즈 루프들(L1, L2, 및 L3) 중에서 최초의 이레이즈 루프(L1)에서 공급되는 이레이즈 전압(VERS), 예컨대 V1을 의미할 수 있다.
실시 예에 따라 SLC 블록(214)에 대한 초기 이레이즈 전압은 MLC 블록(216)에 대한 초기 이레이즈 전압보다 높게 설정될 수 있다.
최대 이레이즈 루프 횟수는 전체 이레이즈 동작 시간(0<T<t6) 동안 수행될 수 있는 이레이즈 루프의 횟수, 예컨대 3회를 의미할 수 있다.
실시 예에 따라 SLC 블록(214)에 대한 최대 이레이즈 루프 횟수는 MLC 블록(216)에 대한 최대 이레이즈 루프 횟수보다 많도록 설정될 수 있다.
이레이즈 루프당 이레이즈 전압의 변동 폭은 각 루프(L1, L2, 또는 L3) 간의 이레이즈 전압(VERS)의 변동 폭을 의미할 수 있다. 예컨대 상기 이레이즈 루프당 이레이즈 전압의 변동 폭은 이레이즈 루프(L1)과 이레이즈 루프(L2)의 사이에서의 전압 차이(즉, V2-V1) 또는 이레이즈 루프(L2)과 이레이즈 루프(L3)의 사이에서의 전압 차이(즉, V3-V2)가 될 수 있다.
실시 예에 따라 SLC 블록(214)에 대한 이레이즈 루프당 이레이즈 전압의 변동 폭은 MLC 블록(216)에 대한 이레이즈 루프당 이레이즈 전압의 변동 폭보다 작도록 설정될 수 있다.
실시 예에 따라 SLC 블록(214)과 MLC 블록(216) 각각에 대한 서로 다른 초기 이레이즈 전압, 최대 이레이즈 루프(loop) 횟수, 이레이즈 루프당 이레이즈 전압(VERS)의 변동 폭, 및/또는 이레이즈 검증 전압은 이레이즈 프로파일에 포함될 수 있다.
도 3과 도 7을 참조하면, SLC 블록(214)은 복수의 SLC들을 포함하고, MLC 블록(216)은 복수의 MLC들을 포함할 수 있다.
이레이즈 된 상태에서 MLC들의 전압 분포(300)는 SLC들의 전압 분포(400)보다 낮게 형성될 수 있다.
이 경우,SLC들의 이레이즈 검증 동작시 MLC 이레이즈 검증 전압(VRFM)이 공급되면, 상기 SLC들은 이레이즈 된 상태임에도 불구하고 이레이즈 되지 않은 상태로 판단될 수 있다. 이를 방지하기 위해 SLC 이레이즈 검증 전압(VRFS)은 MLC 이레이즈 검증 전압(VRFM)과 다르게, 예컨대 높게 설정될 수 있다.
즉, SLC 이레이즈 검증 전압(VRFS)과 MLC 이레이즈 검증 전압(VRFM)은 서로 다른 값으로 이레이즈 프로파일에 포함될 수 있다.
도 8은 도 1에 도시된 메모리 컨트롤러의 동작 방법의 일 실시 예를 나타내는 흐름도이다.
도 1 내지 도 5, 및 도 8을 참조하면, CPU(120)는 이레이즈할 블록이 SLC블록(214)인지 MLC블록(216)인지 판단할 수 있다(S10).
이레이즈할 블록이 SLC 블록(214)인 경우, 불휘발성 메모리 컨트롤러(150)는 모드 선택 명령(MODE SEL)을 포함하는 명령 세트, 예컨대 제2명령 세트(CMDSET2)를 생성할 수 있다(S12).
이레이즈할 블록이 MLC 블록(216)인 경우, 불휘발성 메모리 컨트롤러(150)는 모드 선택 명령(MODE SEL)을 포함하지 않는 명령 세트, 예컨대 제1명령 세트(CMDSET1)를 생성할 수 있다(S14).
다른 실시 예에 따라, 불휘발성 메모리 컨트롤러(150)는 이레이즈할 블록이 SLC 블록(214)인 경우 모드 선택 명령(MODE SEL)을 포함하지 않는 명령 세트, 예컨대 제1명령 세트(CMDSET1)를 생성하고, 이레이즈할 블록이 MLC 블록(216)인 경우 모드 선택 명령(MODE SEL)을 포함하는 명령 세트, 예컨대 제2명령 세트(CMDSET2)를 생성할 수 있다.
도 9는 도 1에 도시된 불휘발성 메모리 장치의 동작 방법의 일 실시 예를 나타내는 흐름도이다.
도 1 내지 도 5, 및 도 9를 참조하면, 불휘발성 메모리 장치(200)는 명령 세트, 예컨대 제1명령 세트(CMDSET1) 또는 제2명령 세트(CMDSET2)를 수신할 수 있다(S20).
컨트롤 로직(200)은 수신된 명령 세트, 예컨대 제1명령 세트(CMDSET1) 또는 제2명령 세트(CMDSET2)에 모드 선택 명령(MODE SEL)이 포함되어 있는지를 판단할 수 있다(S22).
수신된 명령 세트에 모드 선택 명령(MODE SEL)이 포함되어 있는 경우, 예컨대 제2명령 세트(CMDSET2)를 수신한 경우 SLC 블록(214)과 MLC 블록(216) 중에서 어느 하나가 이레이즈 될 수 있다(S24),
수신된 명령 세트에 모드 선택 명령(MODE SEL)이 포함되어 있지 않은 경우,예컨대 제1명령 세트(CMDSET1)를 수신한 경우 SLC 블록(214)과 MLC 블록(216) 중에서 다른 하나를 이레이즈할 수 있다(S26).
실시 예에 따라 SLC 블록(214)을 이레이즈하기 위한 이레이즈 프로파일과 MLC 블록(216)을 이레이즈하기 위한 이레이즈 프로파일은 서로 다를 수 있다.
도 10은 도 1에 도시된 메모리 시스템의 동작 방법의 일 실시 예를 나타내는 흐름도이다.
도 1 내지 도 5, 및 도 8 내지 도 10을 참조하면, S30 단계 내지 S34 단계는 S10 내지 S14와 실질적으로 동일하고, S36 단계 내지 S42 단계는 S20 단계 내지 S26 단계와 실질적으로 동일하므로 이에 대한 설명은 생략한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 호스트
20 : 메모리 시스템
100 : 메모리 컨트롤러
200 : 불휘발성 메모리 장치
214 : SLC 블록
216 : MLC 블록
220 : 컨트롤 로직

Claims (10)

  1. MLC 블록과 SLC 블록을 포함하는 NAND 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 SLC 블록과 상기 MLC 블록 중에서 어느 하나를 이레이즈할지를 결정하는 단계; 및
    결정 결과에 기초하여, 모드 선택 명령을 포함하지 않는 제1명령 세트 또는 상기 모드 선택 명령을 포함하는 제2명령 세트를 생성하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  2. 이레이즈 명령 세트를 수신하는 단계;
    상기 이레이즈 명령 세트에 모드 선택 명령이 포함되어 있는지를 판단하는 단계; 및
    판단 결과에 기초하여, SLC블록과 MLC블록 중에서 어느 하나를 이레이즈하는 단계를 포함하는 NAND 메모리 장치의 동작 방법.
  3. 제2항에 있어서, 상기 어느 하나를 이레이즈하는 단계는,
    상기 이레이즈 명령 세트가 상기 모드 선택 명령을 포함할 때 상기 SLC 블록과 상기 MLC 블록 중 어느 하나를 이레이즈하고,
    상기 이레이즈 명령 세트가 상기 모드 선택 명령을 포함하지 않을 때 상기 SLC 블록과 상기 MLC 블록 중 다른 하나를 이레이즈하는 NAND 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 SLC블록을 이레이즈하기 위한 제1이레이즈 프로파일과 상기 MLC블록을 이레이즈하기 위한 제2이레이즈 프로파일은 서로 다른 NAND 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 제1이레이즈 프로파일과 상기 제2이레이즈 프로파일 각각은,
    초기 이레이즈 전압, 최대 이레이즈 루프 횟수, 이레이즈 루프당 이레이즈 전압의 변동 폭, 또는 이레이즈 검증 전압을 포함하는 NAND 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제1이레이즈 프로파일에 포함된 초기 이레이즈 전압은 상기 제2이레이즈 프로파일에 포함된 초기 이레이즈 전압보다 높은 NAND 메모리 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 제1이레이즈 프로파일에 포함된 최대 이레이즈 루프 횟수는 상기 제2이레이즈 프로파일에 포함된 최대 이레이즈 루프 횟수보다 많은 NAND 메모리 장치의 동작 방법.
  8. 제5항에 있어서,
    상기 제1이레이즈 프로파일에 포함된 이레이즈 루프당 이레이즈 전압의 변동 폭은 상기 제2이레이즈 프로파일에 포함된 이레이즈 루프당 이레이즈 전압의 변동 폭보다 작은 NAND 메모리 장치의 동작 방법.
  9. 제5항에 있어서,
    상기 제1이레이즈 프로파일에 포함된 이레이즈 검증 전압은 상기 제2이레이즈 프로파일에 포함된 이레이즈 검증 전압보다 높은 NAND 메모리 장치의 동작 방법.
  10. SLC 블록과 MLC 블록을 포함하는 NAND 메모리 장치와 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 시스템의 동작 방법에 있어서,
    상기 SLC 블록과 상기 MLC 블록 중에서 어느 하나를 이레이즈할지를 결정하는 단계;
    결정 결과에 기초하여 모드 선택 명령을 포함하지 않는 제1명령 세트 또는 상기 모드 선택 명령을 포함하는 제2명령 세트를 생성하는 단계; 및
    상기 제1명령 세트와 상기 제2명령 세트 중에서 어느 하나에 따라 상기 SLC 블록을 이레이즈하거나, 상기 제1명령 세트와 상기 제2명령 세트 중에서 다른 하나에 따라 상기 MLC 블록을 이레이즈하는 단계를 포함하는 시스템의 동작 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384837B2 (en) 2013-10-16 2016-07-05 Samsung Electronics Co., Ltd. Method of erasing memory cells when changing their mode of operation within a nonvolatile memory device
US9612773B2 (en) 2013-11-21 2017-04-04 Samsung Electronics Co., Ltd. User device having a host flash translation layer (FTL), a method for transferring an erase count thereof, a method for transferring reprogram information thereof, and a method for transferring a page offset of an open block thereof
US9818477B2 (en) 2015-06-22 2017-11-14 Samsung Electronics Co., Ltd. Methods of programming memory cells in non-volatile memory devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384837B2 (en) 2013-10-16 2016-07-05 Samsung Electronics Co., Ltd. Method of erasing memory cells when changing their mode of operation within a nonvolatile memory device
US9767912B2 (en) 2013-10-16 2017-09-19 Samsung Electronics Co., Ltd. Nonvolatile memory system that erases memory cells when changing their mode of operation
US10115466B2 (en) 2013-10-16 2018-10-30 Samsung Electronics Co., Ltd. Nonvolatile memory system that erases memory cells when changing their mode of operation
US9612773B2 (en) 2013-11-21 2017-04-04 Samsung Electronics Co., Ltd. User device having a host flash translation layer (FTL), a method for transferring an erase count thereof, a method for transferring reprogram information thereof, and a method for transferring a page offset of an open block thereof
US9818477B2 (en) 2015-06-22 2017-11-14 Samsung Electronics Co., Ltd. Methods of programming memory cells in non-volatile memory devices
US10573378B2 (en) 2015-06-22 2020-02-25 Samsung Electronics Co., Ltd. Methods of programming memory devices

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