KR102517730B1 - 디지털 엑스레이 검출기 패널과 이를 포함하는 엑스레이 시스템 - Google Patents

디지털 엑스레이 검출기 패널과 이를 포함하는 엑스레이 시스템 Download PDF

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Abstract

본 발명은 게이트 드라이버 소자를 패널에 내장하는 GIP(Gate In Panel) 구조를 채택함으로써, 원가 절감, 내로우 베젤, 플렉서블 패널 적용의 용이성과 같은 장점을 얻을 수 있다. 아울러 엑스레이 차단 효과가 뛰어난 텅스텐 또는 구리를 포함하는 광차단층을 게이트 드라이버 소자 실장 영역에 배치하여 패널에 내장된 게이트 드라이버 소자가 엑스레이에 의해 손상되는 것을 최소화할 수 있다.
또한 패널에 수직으로 입사되는 엑스레이 이외에 수직보다 작은 입사각으로 입사되는 엑스레이에 의한 손상을 막기 위하여 광차단층을 게이트 드라이버 소자 실장 영역뿐만 아니라 배선 영역의 적어도 일부분을 덮도록 연장하여 배치한다. 광차단층의 최소 연장 길이는 수학식 1을 이용하여 본 발명에 따른 엑스레이 시스템을 통해 결정될 수 있다.

Description

디지털 엑스레이 검출기 패널과 이를 포함하는 엑스레이 시스템 {DIGITAL X-RAY DETECTOR PANEL AND THE X-RAY SYSTEM INCLUDING THE SAME}
본 발명은 디지털 엑스레이 검출기 패널과 패널에 엑스레이를 조사하는 광원을 구비하는 엑스레이 발생 장치를 포함하는 엑스레이 시스템에 대한 것이다.
디지털 엑스레이 검출기(Digital X-ray Detector; DXD)는 물체에 투과된 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다. 최근 기술의 발전에 따라 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기가 개발되어 주로 의학용으로 많이 사용되고 있다.
일반적으로 디지털 엑스레이 검출기 모듈(1)은 신틸레이터에 의해 엑스레이가 가시광으로 변환되면 상기 가시광이 핀 다이오드에 의해 전기적 신호로 변환되어 일련의 신호처리 과정을 거치도록 하는 디지털 엑스레이 검출기 패널(10)과, 패널(10)의 일측에 연결되는 게이트 드라이버 집적회로(20, Gate Driver IC)와 리드아웃 집적회로(30, Read Out IC)를 포함한다.
디지털 엑스레이 검출기 패널(10)은 수 많은 광 감지 화소들을 포함하며, 각각의 광 감지 화소는 엑스레이를 감지하여 신호로 출력하는 핀 다이오드와, 게이트 신호에 응답하여 핀 다이오드로부터 출력된 검출 신호를 전달하는 박막 트랜지스터를 포함한다.
게이트 드라이버 집적회로(20)는 패널(10)에 게이트 신호들을 인가하고, 리드아웃 집적회로(30)는 패널(10)로부터 출력되는 검출 신호를 리드아웃한다. 이 때 게이트 드라이버 집적회로(20)는 필름 타입의 집적회로로 패널(10)과는 별도로 제작되어 별도의 모듈 공정을 통해 디지털 엑스레이 검출기 패널(10)에 부착하여 구동시키는 방식으로 제작되고 있다.
다만 이러한 게이트 드라이버 집적회로(20)는 개발하고 제작하는데 많은 비용이 소요될 뿐만 아니라, 게이트 드라이버 집적회로(20)와 디지털 엑스레이 검출기 패널(10)을 연결시키기 위한 연결부의 구성으로 인하여 디지털 엑스레이 검출기 패널(10)의 베젤(Bezel) 사이즈를 줄이는데 한계가 있다.
또한 패널(10)과는 별도로 구성되는 게이트 드라이버 집적회로(20)의 부착으로 인하여 플렉서블(Flexible) 디지털 엑스레이 검출기 패널을 구현하는데 어려움이 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 게이트 드라이버 집적회로의 제작과 별도의 모듈 공정 진행으로 인해 발생하는 비용을 절감할 수 있는 디지털 엑스레이 검출기 패널을 제공하는 것을 목적으로 한다.
또한 본 발명은 내로우 베젤(Narrow Bezel)의 구현이 가능한 디지털 엑스레이 검출기 패널을 제공하는 것을 다른 목적으로 한다.
아울러 본 발명은 플렉서블 패널의 구현을 용이하게 할 수 있는 디지털 엑스레이 검출기 패널을 제공하는 것을 또 다른 목적으로 한다.
또한 본 발명은 엑스레이에 의한 게이트 드라이버 소자의 손상을 최소화할 수 있는 디지털 엑스레이 검출기 패널 및 이를 포함하는 엑스레이 시스템을 제공하는 것을 또 다른 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 디지털 엑스레이 검출기 패널 및 이를 포함하는 엑스레이 시스템을 제공한다.
본 발명에 따른 디지털 엑스레이 검출기 패널은 복수의 화소 영역을 구비하는 액티브 영역, 배선 영역 및 게이트 드라이버 소자 실장 영역을 포함하는 베이스 기판, 액티브 영역에 배치된 핀 다이오드와, 핀 다이오드와 연결된 박막 트랜지스터, 게이트 드라이버 소자 실장 영역에 배치되고, 박막 트랜지스터에 게이트 신호를 인가하는 게이트 드라이버 소자, 배선 영역에 배치되고, 게이트 드라이버 소자와 박막 트랜지스터를 연결해주는 게이트 신호 배선, 액티브 영역, 배선 영역 및 게이트 드라이버 소자 실장 영역을 덮도록 배치된 패시베이션층 및 게이트 드라이버 소자 실장 영역에 대응되는 패시베이션층 상에 배치된 광차단층을 포함할 수 있다. 드라이버 소자 실장 영역은 액티브 영역의 일 측 또는 양 측에 배치되고, 배선 영역은 드라이버 소자 실장 영역과 액티브 영역 사이에 배치될 수 있다.
이와 같이 본 발명은 게이트 드라이버 소자를 패널에 내장하는 GIP(Gate In Panel) 구조를 채택함으로써, 원가 절감, 내로우 베젤, 플렉서블 패널 적용의 용이성과 같은 장점을 얻을 수 있다. 아울러 엑스레이 차단 효과가 뛰어난 텅스텐 또는 구리를 포함하는 광차단층을 게이트 드라이버 소자 실장 영역에 배치하여 패널에 내장된 게이트 드라이버 소자가 엑스레이에 의해 손상되는 것을 최소화할 수 있다.
또한 패널에 수직으로 입사되는 엑스레이 이외에 수직보다 작은 입사각으로 입사되는 엑스레이에 의한 손상을 막기 위하여 광차단층을 게이트 드라이버 소자 실장 영역뿐만 아니라 배선 영역의 적어도 일부분을 덮도록 연장하여 배치할 수 있다. 이 때 배선 영역에 연장되어 배치되는 광차단층의 길이는 다음과 같은 엑스레이 시스템을 이용하여 결정될 수 있다.
본 발명에 따른 디지털 엑스레이 검출기 패널에 엑스레이를 조사하는 광원을 구비하는 엑스레이 발생 장치를 포함하는 엑스레이 시스템에 있어서, 광차단층은 게이트 드라이버 소자 실장 영역에서 배선 영역 방향으로 연장되고, 게이트 드라이버 소자 실장 영역과 배선 영역의 경계로부터 연장된 광차단층의 최소 연장 길이(x)는 하기의 수학식 1에 의해 결정되고, [수학식 1]
Figure 112017130089508-pat00001
, d는 패시베이션층의 두께이고, θ는
Figure 112017130089508-pat00002
을 만족하며, L은 엑스레이 발생 장치의 광원으로부터 발생된 엑스레이가 패널에 수직으로 입사하는 점으로부터 게이트 드라이버 소자 실장 영역까지의 거리이고, SDD는 엑스레이 발생 장치의 광원과 패널과의 거리일 수 있다.
이와 같이 본 발명에 따른 엑스레이 시스템은 엑스레이의 입사각뿐만 아니라 엑스레이 발생 장치와 디지털 엑스레이 검출기 패널과의 다양한 관계 요소들을 고려하여, 광차단층을 배치함으로써 엑스레이에 의한 게이트 드라이버 소자의 손상을 더욱 효과적으로 최소화할 수 있다.
본 발명에 따르면 게이트 드라이버 소자를 디지털 엑스레이 검출기 패널에 GIP 방식으로 내장하여, 내로우 베젤을 구비하고 플렉서블한 패널의 구현을 용이하게 할 수 있는 효과가 있다.
또한 본 발명에 따르면 게이트 드라이버 소자를 디지털 엑스레이 검출기 패널에 GIP 방식으로 내장하여 별도의 게이트 드라이버 집적회로의 제작과 모듈 공정 진행이 필요하지 않아 비용을 절감할 수 있는 효과가 있다.
아울러 본 발명에 따르면 엑스레이 차단 효과가 뛰어난 재질의 광차단층으로 게이트 드라이버 소자를 보호해줄 수 있어, 패널에 내장된 게이트 드라이버 소자가 엑스레이에 의해 손상되는 것을 최소화할 수 있다.
또한 본 발명에 따르면 엑스레이의 입사각뿐만 아니라 엑스레이 발생 장치와 디지털 엑스레이 검출기 패널과의 다양한 관계 요소들을 고려한 엑스레이 시스템을 통해 배선 영역에 배치되는 광차단층의 길이를 조절하여 엑스레이에 의한 게이트 드라이버 소자의 손상을 더욱 효과적으로 최소화할 수 있다.
도 1은 종래의 디지털 엑스레이 검출기 모듈에 대한 개략적인 평면도이다.
도 2는 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 3은 본 발명에 따른 디지털 엑스레이 검출기 모듈에 대한 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기 패널에 대한 개략적인 단면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 검출기 패널에 대한 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기 패널의 일부 영역에 대한 상세한 평면도와 단면도이다.
도 7은 본 발명에 따른 디지털 엑스레이 검출기 패널과 엑스레이 발생 장치를 포함하는 엑스레이 시스템에 대한 개략도이다.
도 8은 본 발명에 따른 디지털 엑스레이 검출기 패널에 있어서 엑스레이가 입사되는 일부 영역에 대한 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.
어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 2는 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도로, 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(130), 바이어스 공급부(140), 전원전압 공급부(150), 리드아웃 회로부(160) 및 타이밍 제어부(170)가 포함된다.
박막 트랜지스터 어레이(110)는 에너지원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전 변환하여 전기적인 검출 신호로 출력한다. 박막 트랜지스터 어레이(110)에는 수평 방향으로 배열된 복수의 게이트 라인들(GL)과 게이트 라인들(GL)과 교차하도록 수직 방향으로 배열된 복수의 데이터 라인들(DL)에 의해 정의된 각 셀 영역에 매트릭스 형태로 배열된 복수의 광 감지 화소들(P)이 형성된다.
각각의 광 감지 화소는 엑스레이를 감지하여 신호로 출력하는 핀 다이오드와, 게이트 신호에 응답하여 핀 다이오드로부터 출력된 검출 신호를 전달하는 박막 트랜지스터를 각각 포함한다. 핀 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(BL)에 연결된다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 핀 다이오드와 검출 신호를 전달하는 데이터 라인(DL)에 각각 연결된다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열된다.
게이트 구동부(130)는 게이트 라인(GL)들을 통해 게이트 온 전압 레벨을 갖는 게이트 신호들을 순차적으로 인가한다. 게이트 구동부(130)는 리셋 라인들(RL)을 통해서도 게이트 온 전압 레벨을 갖는 리셋 신호들을 인가할 수 있다. 게이트 온 전압 레벨은 광 감지 화소들의 박막 트랜지스터들을 턴-온(turn-on)할 수 있는 전압 레벨이다. 광 감지 화소들의 박막 트랜지스터들은 게이트 신호 또는 리셋 신호에 응답하여 턴-온 될 수 있다.
본 발명에서 게이트 구동부(130)는 박막 공정(Gate In Panel; GIP)을 통해서 박막 트랜지스터 어레이(110) 상에 형성될 수 있다.
바이어스 공급부(140)는 바이어스 라인들(BL)을 통해 구동 전압을 인가한다. 바이어스 공급부(140)는 핀 다이오드에 일정한 전압을 인가하며, 리버스 바이어스(reverse bias) 또는 포워드 바이어스(forward bias)를 선택적으로 인가할 수 있다.
전원전압 공급부(150)는 전원전압 라인들(VL)을 통해 광 감지 화소들에 전원전압을 공급한다.
리드아웃 회로부(160)는 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 출력되는 검출 신호를 리드아웃한다. 이에 따라 핀 다이오드로부터 출력되는 검출 신호는 데이터 라인(DL)을 통해 리드아웃 회로부(160)로 입력된다. 리드아웃 회로부(160)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 서브 픽셀들(SP)로부터 출력되는 검출신호를 리드아웃한다.
리드아웃 회로부(160)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함된다.
타이밍 제어부(170)는 게이트 구동부(130)의 동작을 제어하기 위하여, 개시신호(STV) 및 클럭신호(CPV) 등을 생성하여 게이트 구동부(130)에 공급한다. 타이밍 제어부(170)는 리드아웃 회로부(160)의 동작을 제어하기 위하여, 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK) 등을 생성하여 리드아웃 회로부(160)에 공급한다.
이하에서는 도 3 내지 도 6을 참조하여 본 발명에 따른 디지털 엑스레이 검출기 패널에 대해서 자세히 설명하도록 한다.
본 발명에 따른 디지털 엑스레이 검출기 패널(200)은 복수의 화소 영역을 구비하는 액티브 영역(AA), 배선 영역(WA) 및 게이트 드라이버 소자 실장 영역(GA)을 포함하는 베이스 기판(211)을 포함한다.
액티브 영역(AA)에는 각각의 화소 영역에 배치되는 핀 다이오드(240)와 핀 다이오드(240)와 연결되는 박막 트랜지스터(220)가 포함된다. 게이트 드라이버 소자 실장 영역(GA)에는 액티브 영역(AA)의 박막 트랜지스터(220)에 게이트 신호를 인가하는 게이트 드라이버 소자(270)가 포함된다. 배선 영역(WA)에는 게이트 드라이버 소자(270)와 박막 트랜지스터(220)를 전기적으로 연결해주는 게이트 신호 배선(281)이 포함되고, 추가적으로 더미 패턴(283)이 포함될 수 있다.
먼저 액티브 영역(AA)에 대해서 자세히 설명을 하면, 베이스 기판(211) 상에는 서로 교차하도록 배열된 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해서 복수의 화소 영역(PA)이 정의된다. 이 때 베이스 기판(211)은 실리콘, 유리 등의 재질로 형성될 수 있으며, 폴리이미드와 같은 플렉서블한 재질의 기판으로 형성될 수 있는 것으로 재질이 특별히 한정되지는 않는다.
즉 일 방향으로 배열된 게이트 라인(GL)들과 게이트 라인(GL)에 직교하는 일 방향으로 배열된 데이터 라인(DL)들에 의해서 교차되는 영역은 매트릭스 형태의 복수의 화소 영역(PA)들로 형성된다. 이하에서는 하나의 화소 영역(PA)에서의 소자들의 배치 관계에 대해서 설명을 하도록 하며, 특별한 언급이 없는 경우 다른 화소 영역(PA)에도 동일하게 적용이 될 수 있다.
이렇게 형성된 하나의 화소 영역(PA)에 대응하도록 각각의 화소 영역(PA) 별로 별도의 박막 트랜지스터(220)가 형성될 수 있다. 따라서 복수의 화소 영역(PA)으로 정의된 베이스 기판(211) 상에는 복수의 박막 트랜지스터(220)가 배치된다. 이 때 베이스 기판(211)과 박막 트랜지스터(220) 사이에는 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어진 버퍼층이 배치될 수 있지만, 베이스 기판(211) 상에 형성되는 물질에 따라서 버퍼층은 생략될 수도 있다.
구체적으로 박막 트랜지스터(220)는 게이트 전극(221), 액티브층(223) 및 소스/드레인 전극(224a, 224b)을 포함하도록 형성될 수 있다.
게이트 라인(GL) 및 데이터 라인(DL)과 연결되는 박막 트랜지스터(220)는 핀 다이오드(240)의 필 팩터(Fill Factor)를 감소시키지 않도록 게이트 라인(GL) 및 데이터 라인(DL)의 교차점에 인접하여 배치하는 것이 바람직하다.
필 팩터는 하나의 화소당 엑스레이 검출기의 수광 면적이 차지하는 비율을 의미하는 것으로, 구체적으로는 하나의 화소 면적 대비 핀 다이오드(240)의 면적 비율로 정의된다. 따라서 필 팩터가 감소하게 되면 동일한 양의 가시광이 핀 다이오드(240)에 조사된다고 하더라도 수광 면적의 감소로 인해 변환되는 전기 신호량도 감소하여 전체적인 엑스레이 검출기의 성능이 저하되게 된다.
따라서 본 발명의 일 실시예에서 복수의 화소 영역(PA)에 대응하여 핀 다이오드(240)와 연결되는 각각의 박막 트랜지스터(220)들은 게이트 라인(GL)과 데이터 라인(DL)의 교차점에 인접하여 배치될 수 있다.
구체적으로 박막 트랜지스터(220)는 화소 영역(PA) 내에 배치될 수 있으며, 박막 트랜지스터(220)의 일부만이 화소 영역(PA) 내에 배치될 수 있다. 아울러 박막 트랜지스터(220)는 화소 영역(PA)의 경계부인 게이트 라인(GL)이나 데이터 라인(DL)을 따라 배치되어 핀 다이오드(240)의 필 팩터의 감소를 최소화할 수도 있다.
화소 영역(PA)에 대응하는 베이스 기판(211) 상에는 도전성 물질로 된 게이트 전극(221)이 각각 배치될 수 있다. 게이트 전극(221)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(221) 상에는 베이스 기판(211) 전면을 덮는 게이트 절연층(222)이 배치된다. 게이트 절연층(222)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(221)에 대응하는 게이트 절연층(222) 상에는 액티브층(223)이 배치된다. 액티브층(223)의 양 끝단에는 소스 전극(224a)과 드레인 전극(224b)이 접촉하여 연결된다. 이 때 액티브층(223)은 IGZO(indium gallium zinc oxide)와 같은 산화물 반도체 물질, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
소스 전극(224a)과 드레인 전극(224b) 상에는 베이스 기판(211) 전면을 덮는 제1 보호층(230)이 배치될 수 있다. 이 때 각각의 화소 영역(PA)에 대응되는 제1 보호층(230)에는 소스 전극(224a)과 대응되도록 제1 컨택홀(231)이 형성될 수 있다. 각각의 화소 영역(PA) 별로 구비되는 제1 컨택홀(231)을 통해서 제1 보호층(230) 상에 핀 다이오드(240)의 하부 전극(241)이 형성되어 박막 트랜지스터(220)의 소스 전극(224a)과 연결될 수 있다.
핀 다이오드(240)는 화소 영역(PA)에 배치되며, 제1 보호층(230) 상에는 제1 컨택홀(231)을 통해서 박막 트랜지스터(220)와 연결되는 핀 다이오드(240)의 하부 전극(241)이 배치된다. 하부 전극(241)은 핀 다이오드(240) 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물로 이루어질 수 있다.
핀 다이오드(240)의 하부 전극(241) 상에는 핀(PIN)층(243)이 배치된다. 구체적으로 핀층(243)은 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층, P형의 불순물이 포함된 P(Positive)형 반도체층이 차례대로 적층되어 형성된다.
I형 반도체층은 N형 반도체층과 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. 핀층(243)은 신틸레이터층(299, 299')을 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
핀층(243) 상에는 핀층(243)에 대응되는 상부 전극(245)이 배치된다. 상부 전극(245)은 엑스레이를 조사 받아 파장을 변환시키는 신틸레이터층(290, 299')으로부터의 광 전달 효율을 증가시키기 위하여 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명의 도전성 물질로 형성되는 것이 바람직하다.
상부 전극(245) 상에는 상부 전극(245)을 덮는 제2 보호층(250)이 배치될 수 있다. 이 때 상부 전극(245)에 대응되는 제2 보호층(250)에는 제2 컨택홀(251)이 구비되고, 제2 보호층(250) 상에는 바이어스 전극(260)이 형성되어 제2 컨택홀(251)을 통해서 핀 다이오드(240)의 상부 전극(245)과 연결된다. 바이어스 전극(260) 상에는 제2 보호층(250)의 전면을 덮는 제3 보호층(265)이 배치될 수 있다.
게이트 드라이버 소자 실장 영역(GA)에는 박막 트랜지스터(220)에 게이트 신호를 인가하는 게이트 드라이버 소자(270)가 GIP(Gate In Panel) 방식으로 배치된다.
이 때 게이트 드라이버 소자 실장 영역(GA)은 액티브 영역(AA)의 일 측 또는 양 측에 배치될 수 있다. 이에 따라 본 발명에 따른 GIP 방식은 신호를 홀짝으로 교번하여 인가하는 인터레이싱(Interlacing) 방식이나, 양 방향에서 게이트 신호를 인가하는 더블 피딩(Double Feeding) 방식의 구성이 모두 가능하다. DAC, SLC와 같은 다양한 구조의 GIP 회로의 적용도 가능한 것으로 그 구조가 특별히 한정되지는 않는다.
배선 영역(WA)은 게이트 드라이버 실장 영역(GA)과 액티브 영역(AA) 사이에 배치되며, 게이트 드라이버 소자(270)와 박막 트랜지스터(220)를 연결해주는 게이트 신호 배선(281)을 포함한다. 배선 영역(WA)에는 게이트 신호 배선(281) 이외에 그라운드(GND) 또는 바이어스(Bias) 배선과 같이 다양한 기타 배선(282)이 포함될 수 있으며 설계에 따라 변경될 수 있다.
또한 배선 영역(WA)에는 더미 패턴(283)이 추가로 포함될 수 있다. 더미 패턴(283)은 인접한 액티브 영역(AA)의 화소에 정전기가 발생하는 것을 감소시켜줄 수 있으며, 액티브 영역(AA)의 최외각에 배치된 화소에 가해질 수 있는 공정상의 손상을 대신 받아줄 수 있는 역할을 할 수 있다. 즉 더미 패턴(283)은 실질적으로 구동되지 않으며, 액티브 영역(AA)을 보호하는 역할을 한다. 이 때 더미 패턴(283)은 화소의 핀 다이오드(240)나 박막 트랜지스터(220)와 유사한 형태로 구현될 수 있으나 이에 한정되는 것은 아니다.
이와 같이 본 발명에 따른 디지털 엑스레이 검출기 패널(200)의 베이스 기판(211)은 액티브 영역(AA), 배선 영역(WA) 및 게이트 드라이버 소자 실장 영역(GA)을 포함하도록 정의되며, 베이스 기판의 액티브 영역(AA), 배선 영역(WA) 및 게이트 드라이버 소자 실장 영역(GA) 상에는 패시베이션층(290, Passivation Layer)이 배치된다. 패시베이션층(290)은 패널(200)을 평탄화해줄 수 있으며, 무기물로 이루어질 수 있다.
게이트 드라이버 소자 실장 영역(GA)에 대응되는 패시베이션층(290) 상에는 광차단층(295)이 배치될 수 있다. 본 발명에 따른 게이트 드라이버 소자(270)는 디지털 엑스레이 검출기 패널(200)에 내장되는 GIP 구조로 포함되기 때문에 엑스레이에 의해 직접 노출될 가능성이 매우 높다. 따라서 엑스레이 차단 효과가 뛰어난 광차단층(295)을 게이트 드라이버 소자 실장 영역(GA)에 배치하여 패널(200)에 내장된 게이트 드라이버 소자(270)가 엑스레이에 의해 손상되는 것을 최소화할 수 있다.
광차단층(295)은 필름 형태의 엑스레이 차단 필름으로 구비하여 패널의 패시베이션층(290) 상에 접착시킬 수 있다. 광차단층(295)은 엑스레이 차단 효과가 뛰어난 텅스텐 또는 구리와 같은 물질로 이루어질 수 있다.
또한 패널에 수직으로 입사되는 엑스레이 이외에 수직보다 작은 입사각으로 입사되는 엑스레이에 의한 손상을 막기 위하여 광차단층(295)을 게이트 드라이버 소자 실장 영역(GA)뿐만 아니라 배선 영역(WA)의 적어도 일부분을 덮도록 연장하여 배치할 수 있다. 즉 광차단층(295)은 게이트 드라이버 소자 실장 영역(GA)에서 배선 영역(WA)의 방향으로 연장되어 배선 영역(WA)의 적어도 일부분을 덮도록 배치될 수 있다. 다만 광차단층(295)이 액티브 영역(AA)을 가리는 경우 핀 다이오드의 필 팩터를 감소시킬 수 있는 바, 배선 영역(WA)과 액티브 영역(AA)의 경계 영역까지를 광차단층(295)의 최대한의 연장 길이로 하는 것이 바람직하다.
광차단층(295) 상에는 도 4에서와 같이 액티브 영역(AA), 배선 영역(WA) 및 상기 게이트 드라이버 소자 실장 영역(GA)에 대응되는 신틸레이터층(299)이 필름의 형태로 배치될 수 있다. 또한 도 5에서와 같이 패시베이션층(290)과 광차단층(295) 사이에 유기물층(297)이 배치되고, 광차단층(295)에 의해 노출되는 유기물층(297) 또는 액티브 영역(AA)에 대응되는 유기물층(297) 상에 복수의 신틸레이터들을 증착하여 성장시킨 신틸레이터층(299')이 배치될 수도 있다. 신틸레이터층(299, 299')은 세슘 요오드화합물(CsI)로 이루어질 수 있다.
본 발명에 따른 디지털 엑스레이 검출기 패널(200)은 다음과 같이 작동한다.
디지털 엑스레이 검출기 패널(200)에 조사된 엑스레이(X-ray)는 신틸레이터층(299, 299')에서 가시광 영역의 광으로 변환된다. 가시광 영역의 광은 핀 다이오드(240)의 핀층(243)에서 전자 신호로 변환이 된다.
구체적으로는 핀층(243)에 가시광선 영역의 광이 조사되면 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층과 N형 반도체층에서 수집된다.
핀 다이오드(240)는 가시광 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인을 거쳐서 영상 신호로 표시되게 된다.
앞서 설명한 바와 같이 본 발명에 따른 디지털 엑스레이 검출기 패널(200)은 게이트 드라이버 소자(270)를 패널(200)에 내장하는 GIP 구조를 갖도록 하여 내로우 베젤과 플렉서블 패널의 구현을 용이하게 하면서도, 엑스레이 차단 효과가 뛰어난 광차단층(295)으로 게이트 드라이버 소자(270)를 보호하여 엑스레이에 의한 손상을 최소화할 수 있다.
또한 본 발명은 패널(200)에 수직으로 입사되는 엑스레이 이외에 수직보다 작은 입사각으로 입사되는 엑스레이에 의한 손상을 막기 위하여 광차단층(295)을 게이트 드라이버 소자 실장 영역(GA)뿐만 아니라 배선 영역(WA)의 적어도 일부분을 덮도록 연장하도록 배치하여 더욱 효과적인 엑스레이 차단 효과를 얻을 수 있다.
이 때 게이트 드라이버 소자 실장 영역(GA)에서 배선 영역(WA) 방향으로 연장되어 배선 영역(WA)에 배치되는 광차단층(295)의 연장 길이는 다음과 같은 엑스레이 시스템(300)을 이용하여 결정될 수 있다.
본 발명에 따른 엑스레이 시스템(300)은 디지털 엑스레이 검출기 패널(200)과 패널(200)에 엑스레이를 조사하는 광원(320)을 구비하는 엑스레이 발생 장치(310)를 포함하도록 구성된다.
이 때 광차단층(295)은 게이트 드라이버 소자 실장 영역(GA)에서 배선 영역(WA) 방향으로 연장되며, 게이트 드라이버 소자 실장 영역(GA)과 배선 영역(WA)의 경계로부터 연장된 광차단층(295)의 최소 연장 길이(x)는 하기의 수학식 1에 의해 결정된다.
[수학식 1]
Figure 112017130089508-pat00003
,
이 때 d는 패시베이션층(290)의 두께이고, θ는
Figure 112017130089508-pat00004
을 만족한다.
또한 L은 엑스레이 발생 장치(310)의 광원(320)으로부터 발생된 엑스레이가 패널에 수직으로 입사하는 점으로부터 게이트 드라이버 소자 실장 영역(GA)까지의 거리이고, SDD는 엑스레이 발생 장치(310)의 광원(320)과 패널(200)과의 거리이다.
일반적으로 엑스레이 광원(320)에서 발생된 엑스레이는 디지털 엑스레이 검출기 패널(200)의 중심부에 수직으로 입사하며, 패널(200)의 외부면으로 갈수록 90 °보다 작은 입사각을 갖게 된다. 이에 따라 패널(200)에 대해 작은 입사각으로 입사되는 엑스레이를 효과적으로 차단하기 위해서 배선 영역(WA)의 일부 영역까지 광차단층(295)이 연장되어 배치되는 것이다.
특히 본 발명은 상기의 수학식 1을 이용하여 가장 최적화된 광차단층(295)의 최소 연장 길이를 결정할 수 있는 바 엑스레이의 차단 효과를 최대화할 수 있다.
또한 엑스레이 발생 장치(310)의 광원(320)은 필요에 따라 패널(200)의 측면을 기준으로 하여 수직 축을 형성하기도 하는데, 이러한 경우에도 본 발명의 수학식 1에 따라 광차단층(295)의 최소 연장 길이를 미리 결정할 수 있는 것이다.
예를 들어, 엑스레이 발생 장치(310)의 광원(320)으로부터 발생된 엑스레이가 패널(200)에 수직으로 입사하는 점으로부터 게이트 드라이버 소자 실장 영역(GA)까지의 길이 L을 측정하고 광원(320)과 패널(200)과의 거리 SDD를 측정하면,
Figure 112017130089508-pat00005
의 식에 의해서 게이트 드라이버 소자 영역(GA)으로 입사되는 엑스레이의 입사각 θ를 구할 수 있다.
다음으로는 패시베이션층(290)의 두께 d와 입사각 θ를 측정하여 수학식 1인 x=
Figure 112017130089508-pat00006
을 통해서 배선 영역(WA)에 배치되어야 할 광차단층(295)의 최소한의 연장 길이(x)를 구할 수 있는 것이다.
이와 같이 본 발명에 따른 엑스레이 시스템(300)은 엑스레이의 입사각뿐만 아니라 엑스레이 발생 장치(310)와 디지털 엑스레이 검출기 패널(200)과의 다양한 관계 요소들을 고려하여, 광차단층(295)을 배치함으로써 엑스레이에 의한 게이트 드라이버 소자(270)의 손상을 더욱 효과적으로 최소화할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.
200 : 디지털 엑스레이 검출기 패널
211 : 베이스 기판 220 : 박막 트랜지스터
221 : 게이트 전극 222 : 게이트 절연층
223 : 액티브층 224a, 224b : 소스/드레인 전극
230 : 제1 보호층 231 : 제1 컨택홀
240 : 핀 다이오드 241 : 하부 전극
243 : 핀층 245 : 상부 전극
250 : 제2 보호층 251 : 제2 컨택홀
260 : 바이어스 전극 265 : 제3 보호층
270 : 게이트 드라이버 소자 281 : 게이트 신호 배선
282 : 기타 배선 283 : 더미 패턴
290 : 패시베이션층 295 : 광차단층
297 : 유기물층 299, 299': 신틸레이터층
300 : 엑스레이 시스템 310 : 엑스레이 발생 장치
320 : 엑스레이 광원
AA : 액티브 영역 WA : 배선 영역
GA : 게이트 드라이버 실장 영역

Claims (8)

  1. 복수의 화소 영역을 구비하는 액티브 영역, 배선 영역 및 게이트 드라이버 소자 실장 영역을 포함하는 베이스 기판;
    상기 액티브 영역에 배치된 핀 다이오드;
    상기 액티브 영역에 배치되고, 상기 핀 다이오드와 연결된 박막 트랜지스터;
    상기 게이트 드라이버 소자 실장 영역에 배치되고, 상기 박막 트랜지스터에 게이트 신호를 인가하는 게이트 드라이버 소자;
    상기 배선 영역에 배치되고, 상기 게이트 드라이버 소자와 상기 박막 트랜지스터를 연결해주는 게이트 신호 배선;
    상기 액티브 영역, 상기 배선 영역 및 상기 게이트 드라이버 소자 실장 영역을 덮도록 배치된 패시베이션층; 및
    상기 게이트 드라이버 소자 실장 영역에 대응되는 상기 패시베이션층 상에 배치된 광차단층; 을 포함하는 디지털 엑스레이 검출기 패널과,
    상기 디지털 엑스레이 검출기 패널에 엑스레이를 조사하는 광원을 포함하고,
    상기 광차단층은 상기 게이트 드라이버 소자 실장 영역에서 상기 배선 영역 방향으로 연장되고,
    상기 게이트 드라이버 소자 실장 영역과 상기 배선 영역의 경계로부터 연장된 상기 광차단층의 최소 연장 길이(x)는 하기의 수학식 1에 의해 결정되고,
    [수학식 1]
    Figure 112022097306801-pat00017

    상기 d는 상기 패시베이션층의 두께이고, 상기 θ는
    Figure 112022097306801-pat00018
    을 만족하며, 상기 L은 상기 엑스레이 발생 장치의 광원으로부터 발생된 엑스레이가 상기 패널에 수직으로 입사하는 점으로부터 상기 게이트 드라이버 소자 실장 영역까지의 거리이고, 상기 SDD는 상기 엑스레이 발생 장치의 광원과 상기 패널과의 거리인 엑스레이 시스템.
  2. 제1항에 있어서,
    상기 게이트 드라이버 소자 실장 영역은 상기 액티브 영역의 일 측 또는 양 측에 배치되고, 상기 배선 영역은 상기 게이트 드라이버 소자 실장 영역과 상기 액티브 영역 사이에 배치되는 엑스레이 시스템.
  3. 제1항에 있어서,
    상기 광차단층은 상기 배선 영역의 적어도 일부분을 덮도록 배치된 엑스레이 시스템.
  4. 제1항에 있어서,
    상기 광차단층은 텅스텐 또는 구리를 포함하는 엑스레이 시스템.
  5. 제1항에 있어서,
    상기 배선 영역에는 더미 패턴이 포함된 엑스레이 시스템.
  6. 제1항에 있어서,
    상기 광차단층 상에는 상기 액티브 영역, 상기 배선 영역 및 상기 게이트 드라이버 소자 실장 영역에 대응되는 신틸레이터층이 배치된 엑스레이 시스템.
  7. 제1항에 있어서,
    상기 패시베이션층과 상기 광차단층 사이에는 유기물층이 배치되고, 상기 액티브 영역에 대응되는 상기 유기물층 상에는 신틸레이터층이 배치된 엑스레이 시스템.
  8. 삭제
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