KR102670357B1 - SiC 기반 보호 디바이스를 위한 구조 및 방법 - Google Patents

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Abstract

디바이스는 SiC 기판 내에 형성된 P-N 다이오드를 포함할 수 있다. 디바이스는 SiC 기판 내에 형성된 N-형 영역; N-형 영역의 상부 부분에 형성된 P-형 영역; 및 P-형 영역과 N-형 영역 사이에 배치된 주입된 N-형 층을 포함할 수 있다.

Description

SiC 기반 보호 디바이스를 위한 구조 및 방법{STRUCTURE AND METHOD FOR SIC BASED PROTECTION DEVICE}
연방 지원 연구에 관한 진술
본 발명은 미국 국방부에 의해 수여된 계약 번호 제W911NF-15-2-0088호 하에서 정부 지원으로 이루어졌다. 미국 정부는 본 발명에서 소정의 권리를 갖는다.
본 발명의 실시예는 일반적으로 보호 디바이스, 및 특히 SiC-기반 과도 전압 억제(Transient Voltage Suppressor; TVS) 다이오드에 관한 것이다.
TVS 다이오드는 전자 회로를 과도 전압으로부터 보호하도록 설계된 보호 다이오드이다. 과도 전압은 짧은 지속기간의 전기 에너지의 서지(surge)이다. 정상 작동 동안, TVS 다이오드는 누설 전류 및 커패시턴스를 최소화하도록 설계된다. 과도 전압 동안, TVS 다이오드 작동은 서지 전류를 안전하게 방전시키도록 일어난다. TVS 다이오드의 피크 출력(PP)은 상이한 펄스 폭(td)에 대해 특성화되고 제품 데이터시트에 보고된다. 구매가능한 TVS 다이오드는 규소(Si) 기술을 기반으로 한다. Si TVS 다이오드는 상이한 응용에 대한 보호 필요성을 충족시키기 위해 상이한 항복 전압(breakdown voltage) 및 출력 정격(power rating)으로 설계된다. 주어진 항복 전압에 대해, TVS 다이오드의 피크 출력 정격은 다이(die) 크기를 증가시킴으로써 증가된다. 더 큰 다이 크기를 갖는 TVS 다이오드는 더 높은 전류 취급 능력(current handling capability) 및 그에 따른 더 높은 피크 출력 정격을 갖는다.
일부 응용의 경우, TVS 다이오드는 높은 주위 온도에서 작동할 것으로 예상된다. 고온에서, Si TVS 다이오드는 그의 최대 작동 온도를 제한하는 높은 누설 전류를 갖는다. 고온에서는, Si 다이오드의 피크 출력 취급 능력이 감소된다. 일부 구현예에서, 각각의 Si TVS 다이오드의 출력 취급을 최소화하기 위해 다수의 Si TVS 다이오드가 직렬로 연결될 수 있다. 다수의 Si TVS 다이오드의 사용은 더 높은 회로 보호 비용을 수반한다. 구매가능한 Si TVS 다이오드는 항복 전압이 수 전압에서 대략 600 V 이하까지로 제한된다. 더 높은 항복 전압을 필요로 하는 응용의 경우, 다수의 Si TVS 다이오드가 직렬로 사용되며, 이러한 구성은 다이오드의 피크 출력 정격을 감소시킨다.
상기의 관점에서, 탄화규소(SiC) 기반 TVS 다이오드가 Si TVS 다이오드의 대안으로서 연구되어 왔다. 탄화규소(SiC) 기반 TVS 다이오드의 사용은 Si TVS 다이오드의 단점들 중 일부를 해결할 것으로 예상된다. 우선, SiC의 큰 밴드갭(Si에 대한 1.1 eV 대비 3.26 eV)으로 인해, SiC는 Si에 비해 더 낮은 고유 캐리어 농도(intrinsic carrier concentration)를 갖는다. 더 낮은 고유 캐리어 농도로 인해, SiC 다이오드는 더 낮은 누설 전류를 갖는 Si 다이오드에 비해 더 높은 온도에서 작동될 수 있다. 우수한 재료 특성으로 인해, SiC TVS 다이오드는 Si TVS 다이오드에 비해 더 높은 피크 출력 정격을 가질 것으로 예상된다.
SiC에 기초한 공지의 TVS 다이오드는 규소 TVS 다이오드와 유사한 구조를 이용할 수 있다. N-형 기판(substrate)이 TVS 다이오드의 대부분으로 형성될 수 있으며, N-형 에피택셜 층(에피층)이 N-형 기판 상에 형성된다. 이어서, 고농도로 도핑된 P-형 영역이 N-형 에피층 상에 형성될 수 있으며, 여기서 TVS 다이오드의 특성을 한정하는 P/N 접합부가 N-형 에피층과 P-형 영역 사이에 형성된다. 일부 구현예에서, 접합 종단 영역(junction termination region)이 P-형 영역의 주변부 주위에 형성될 수 있다. 특히, SiC TVS 다이오드에 대한 추가의 개선이 이러한 기술의 상용화를 가능하게 하는 데 유용할 수 있다. 상기의 관점에서, 본 발명이 제공된다.
이러한 '발명의 내용'은 선택된 개념을 '발명을 실시하기 위한 구체적인 내용'에서 추가로 후술되는 단순화된 형태로 소개하기 위해 제공된다. '발명의 내용'은 청구되는 발명의 요지의 핵심적인 또는 본질적인 특징들을 확인하고자 하는 것이 아니며, '발명의 내용'은 청구된 발명의 요지의 범주를 결정하는 데 도움을 주고자 의도된 것도 아니다.
일 실시예에서, 디바이스가 제공된다. 디바이스는 SiC 기판 내에 형성된 P-N 다이오드를 포함할 수 있다. 디바이스는 SiC 기판 내에 형성된 N-형 영역; N-형 영역의 상부 부분에 형성된 P-형 영역; 및 주입된(implanted) N-형 층을 포함할 수 있으며, 주입된 N-형 층은 P-형 영역과 N-형 영역 사이에 배치된다.
다른 실시예에서, SiC TVS 다이오드를 형성하는 방법은 SiC 기판에 N-형 영역을 제공하는 단계를 포함할 수 있다. 이 방법은 P-형 이온을 주입하여, N-형 영역의 제1 표면으로부터 연장되는 P-형 영역을 형성하는 단계를 포함할 수 있다. 이 방법은 P-형 영역 밑에 N-형 이온을 주입함으로써 주입된 N-형 층을 형성하는 단계를 추가로 포함할 수 있으며, 주입된 N-형 층은 P-형 영역과 N-형 영역 사이에 배치된다.
추가의 실시예에서, SiC TVS 디바이스가 제공된다. SiC TVS 디바이스는 벌크 기판 영역을 포함할 수 있으며, 이 벌크 기판 영역은 제1 도펀트 수준을 갖는 N-형 SiC를 포함한다. SiC TVS 디바이스는 에피택셜 SiC 층을 포함할 수 있으며, 이 에피택셜 SiC 층은 벌크 기판 영역 상에 배치되며 제2 도펀트 수준을 갖는 N-형 SiC 재료를 포함한다. SiC TVS 디바이스는 에피택셜 SiC 층의 상부 부분에 형성된 P-형 영역; 및 주입된 N-형 층을 포함할 수 있으며, 주입된 N-형 층은 에피택셜 SiC 층 내에서 P-형 영역 밑에 배치되고, 주입된 N-형 층은 제2 도펀트 수준보다 큰 제3 도펀트 수준을 포함한다.
도 1은 본 발명의 일 실시예에 따른 단방향성 SiC TVS 다이오드를 나타내고;
도 2는 본 발명의 추가적인 실시예에 따라 배열된 TVS 다이오드의 일 실시예를 나타내고;
도 3은 본 발명의 추가의 실시예에 따른 TVS 다이오드를 나타내고;
도 4는 본 발명의 추가의 실시예에 따른 다른 TVS 다이오드를 나타내고;
도 5는 본 발명의 더욱 추가의 실시예에 따른 TVS 다이오드를 나타내고;
도 6은 본 발명의 추가적인 실시예에 따른 TVS 다이오드를 나타내고;
도 7a 내지 도 7j는 본 발명의 실시예에 따라 TVS 다이오드를 조립하는 공정 흐름을 나타내고;
도 8은 본 발명의 실시예에 따른 예시적인 공정 흐름(800)을 나타낸다.
이제 예시적인 실시예가, 그러한 실시예를 도시하는 첨부 도면을 참조하여, 이하에서 더욱 충분하게 기재될 것이다. 그러나, 예시적인 실시예는 많은 상이한 형태로 구현될 수 있으며, 이는 본 명세서에 기술된 실시예로 제한되는 것으로 해석되어서는 안 된다. 도면에서, 유사한 부호는 전체에 걸쳐 유사한 요소를 지칭한다.
다양한 실시예가 TVS 다이오드와 같은 신규한 SiC 디바이스를 제공한다.
도 1은 본 발명의 일 실시예에 따른 TVS 다이오드(100)로서 도시된 단방향성 SiC TVS 다이오드를 나타낸다. TVS 다이오드(100)의 이러한 구조는 SiC 기판(101) 내에 형성된 P/N 다이오드에 상응한다. 특히, 도시된 직교 좌표계의 Z-축을 따른 다양한 영역의 두께를 비롯하여, TVS 다이오드(100)의 다양한 부분이 반드시 축척대로 그려진 것은 아니다. TVS 다이오드는 100 μm 내지 375 μm 범위의 두께를 갖는 벌크 SiC 기판에 기초하여 형성될 수 있다. 실시예들은 이와 관련하여 제한되지 않는다. 도 1의 예에서, TVS 다이오드(100)는 벌크 기판 영역(102)을 포함하는 N-형 영역(103)을 포함하며, 여기서 벌크 기판 영역(102)은 두께가 예를 들어 100 μm 내지 375 μm일 수 있다. N-형 영역(103)은 벌크 기판 영역(102) 상에 배치된, 에피택셜 SiC 층(104)을 또한 포함할 수 있다. 에피택셜 SiC 층(104)은 벌크 기판 영역(102)과 유사하거나 동일한 N-형 SiC 재료로 형성될 수 있다. 예를 들어, 벌크 기판 영역(102)은 약 3.2 eV와 같은 높은 밴드갭을 갖는 공지의 육방정계 SiC 다형성(polytype)으로 형성될 수 있다. 에피택셜 SiC 층(104)은 육방정계 다형성으로서 성장될 수 있는데, 여기서 에피택셜 SiC 층(104)과 벌크 기판 영역(102) 사이의 차이는 N-형 도펀트의 수준이다. 다른 실시예에서, 에피택셜 SiC 층(104)은 하기에 추가로 논의되는 바와 같이 생략될 수 있다. 다양한 실시예에서, 에피택셜 SiC 층(104)의 두께는 TVS 다이오드(100)의 전기적 특성을 조정하도록 조정될 수 있으며, 전형적인 두께 범위는 1 μm 내지 10 μm이다. 실시예들은 이와 관련하여 제한되지 않는다.
TVS 다이오드(100)는 에피택셜 SiC 층(104)의 상부 부분에 형성된 P-형 영역(106)을 추가로 포함한다. P-형 영역(106)은 상부 표면(105)의 선택 부분을 점유하도록 마스킹 접근법에 의해 형성될 수 있으며, SiC 기판(101) 내로 수 마이크로미터 연장될 수 있다. TVS 다이오드(100)는 주입된 N-형 층(108)을 추가로 포함할 수 있으며, 주입된 N-형 층은 에피택셜 SiC 층 내에서 P-형 영역 밑에 배치되고, 주입된 N-형 층은 제2 도펀트 수준보다 큰 제3 도펀트 수준을 포함한다.
TVS 다이오드(100)는 P-형 영역(106) 상에 배치된 애노드 접점(110), 및 N-형 영역(103)과 접촉하여 SiC 기판(101)의 배면 표면(112) 상에 배치된 배면 접점(114)을 추가로 포함할 수 있다.
도 1에 도시된 바와 같이, P-형 영역(106)은 하부 표면(107)을 포함하고, 하부 표면(107)은 제1 단부(109)와 제2 단부(111) 사이의 제1 거리(D1)만큼 연장된다. 하부 표면(107)은 P-형 영역(106)과 N-형 영역(103) 사이의 P/N 접합부를 형성하는 역할을 할 수 있다. TVS 다이오드(100)의 항복 전압은 P-형 영역(106)과 주입된 N-형 층(108) 사이에 형성된 P-N 다이오드의 항복 전압에 의해 한정된다. 다양한 구현예에서, P-형 영역(106)의 도핑 농도는 고정될 수 있으나, 항복 전압은 N-형 층(108)을 형성하기 위해 주입 용량, 및 따라서 주입된 N-형 층(108)의 도핑 농도를 변화시킴으로써 조절될 수 있다.
배경으로서, P-N 접합 다이오드의 항복 전압은 P-N 접합부를 가로지르는 전계가 임계 항복 전계(critical breakdown field)를 초과할 때 발생한다. P-N 접합부를 가로지르는 전계는 P-형 영역 및 N-형 영역의 도핑 농도에 의해 결정된다. TVS 다이오드(100)에서, 항복 전압은 P-형 영역(106) 및 주입된 N-형 층(108)의 도핑 농도에 의해 결정될 수 있다. 주어진 P 영역 도핑 농도에 대해, 주입된 N-형 층(108)의 도핑 농도가 증가함에 따라, TVS 다이오드의 항복 전압은 저하된다. 에피택셜 SiC 층(104)의 도핑 농도는 주입된 N-형 층(108)의 도핑 농도보다 낮다. 그 결과, 에피택셜 SiC 층(104)은 저전압 TVS 다이오드 구조체의 항복 전압에 영향을 주지 않는다.
특히, N-주입된 영역의 도핑 농도가 N-기판 영역의 도핑 농도보다 클 필요가 있는, 낮은 항복 전압을 갖는 TVS 다이오드 구조체의 경우, N-형 에피택셜 영역을 갖지 않는 웨이퍼(기판) 상에 TVS 다이오드가 제조될 수 있다. 이러한 후자의 접근법은 저전압 TVS 다이오드 구조체의 제조 비용을 낮추는 데 유리할 수 있다.
적절한 디바이스 항복(device breakdown)을 보장하기 위해, 주입된 N-형 층(108)은 하부 표면(107) 전체를 따라 연장되지 않을 수 있다. 도 1의 예에서, 주입된 N-형 층(108)은 하부 표면(107)을 따라, 제1 거리(D1)보다 작은 제2 거리(D2)만큼 연장된다. 특히, 주입된 N-형 층(108)은 제1 단부(109) 및 제2 단부(111)로부터 오프셋(offset)된다.
다양한 실시예에서, 벌크 기판 영역(102)의 도핑 농도는 대략 1018 cm-3이며, 에피택셜 SiC 층(104)의 도핑 농도는 1014 내지 1017 cm-3의 범위이다.
에피택셜 SiC 층(104)의 도핑 농도는, P-형 영역(106)과 에피택셜 SiC 층 사이에 형성된 P-N 다이오드의 항복 전압이 P-형 영역(106)과 주입된 N-형 층(108) 사이에 형성된 P-N 다이오드보다 높도록 선택될 수 있다. P-형 영역(106)은, 애노드 접점(110)으로 나타내어지는 바와 같은, 옴 금속화(ohmic metallization)를 사용하여 접촉될 수 있다. 다양한 실시예들에서, 금속화 방식은 니켈(Ni) 또는 티타늄(Ti) 기반 접점을 포함할 수 있다. 일 예에서, N-형 영역(103)은 Ni 접점을 사용하여 SiC 기판(102)의 표면(112) 상에 접촉될 수 있다.
30 V의 항복 전압을 갖는 저전압 SiC TVS를 구현하기 위한 일부 실시예에서, 예를 들어, P-형 영역(106)의 피크 도핑 농도는 1020 cm-3 정도일 수 있다. 주입된 N-형 층(108)의 도핑 농도는 1018 cm-3 정도일 수 있다. TVS 다이오드(100)의 적절한 작동을 위해, 에피택셜 SiC 층(104)의 도핑 농도는 주입된 N-형 층(108)의 도핑 농도보다 낮도록 조정된다. 예를 들어, 에피택셜 SiC 층(104)의 도핑 농도는 1016 cm-3 정도일 수 있다.
이제 도 2를 참조하면, 본 발명의 추가적인 실시예에 따라 배열된 TVS 다이오드(120)의 일 실시예가 도시되어 있다. TVS 다이오드(120)는 TVS 다이오드(100)의 동일 구성요소들을 공유할 수 있는데, JTE 영역(116)으로 도시된 접합 종단 연장 영역(JTE 영역)이 추가된다는 차이가 있다. JTE 영역(116)은 에피택셜 SiC 층(104) 내에서 P-형 영역(106) 주위에 배치되며, 에피택셜 SiC 층(104)의 일부분과 계면 영역을 형성한다. 특히, P-형 영역(106)은 제1 p-도핑 수준을 가질 수 있고, 여기서 JTE 영역(116)은 제1 p-도핑 수준보다 작은 제2 p-도핑 수준을 갖는 P-형 도펀트로 형성된다. 본 발명의 실시예에 따르면, JTE 영역(116)은 P-형 영역(106)을 둘러싸도록 더 낮은 도핑 농도의 p-도펀트를 갖는 영역을 확립하기 위해 이온 주입 작업에 의해 형성될 수 있다. 일부 실시예에서, JTE 영역(116)의 도핑 농도는 1017 cm-3 정도이다. 이와 같이, JTE 영역(116)은 디바이스 에지에서의 표면 전계를 감소시켜 TVS 다이오드(120)가 목표값 미만에서 항복되지 않도록 보장할 수 있다.
이제 도 3을 참조하면, 본 발명의 추가의 실시예에 따른 TVS 다이오드(130)가 도시되어 있다. 도 3의 실시예는 도 2의 TVS 다이오드(120)의 특징부들과 유사한 특징부들을 공유하는데, 애노드 접점(110) 위에 배치된 장벽 금속 층(122)으로 표시된 금속 층 구조체로서 도시된 선택적인 배리어 층을 비롯한 추가적인 특징부가 TVS 다이오드(120)에는 존재하지 않는다. TVS 다이오드(130)는 필드 산화물(field oxide) 층(124)으로 도시된 필드 산화물 영역에 의해 한정되는 윈도우(window) 내에 형성된 금속화 영역(126)을 추가로 포함한다. 장벽 금속 층(122)은, 일부 실시예에 따르면, Ti, 또는 Ti와 질화티타늄(TiN)의 조합일 수 있다. 금속화 영역(126)은 일부 실시예에서 알루미늄:구리 합금 재료일 수 있으며, 특정 실시예에서 1 마이크로미터 초과, 예를 들어 4 마이크로미터의 두께를 가질 수 있다. TVS 다이오드(130)는 금속화 영역(126) 위에 배치된 패시베이션 층(128)을 추가로 포함할 수 있다. 패시베이션 층(128)을 위한 적합한 재료 시스템의 예는 포스포실리케이트 유리(PSG) 및 질화규소(SiNx)이다. 일 예에서, PSG의 두께는 500 nm일 수 있으며, SiNx의 두께는 850 nm일 수 있다. 실시예들은 이와 관련하여 제한되지 않는다. 도 3에 도시된 바와 같이, 폴리이미드와 같은 중합체 층(132)이 패시베이션 층(128) 위에 제공된다. 이어서, 중합체 층(132) 및 패시베이션 층(128)에는 TVS 다이오드(130) 및 조립체와의 전기적 접촉을 가능하게 하기 위한 개방부(도시되지 않음)가 제공될 수 있다. 니켈/금 또는 니켈/팔라듐/금을 함유하는 납땜 가능한 전면 금속화 층이 또한 금속화 영역(126) 위에 존재할 수 있다. 특히, 도 1 및 도 2의 실시예에서, TVS 다이오드와의 접촉을 제공하기 위해, 유사한 금속화 및 부동태화 방식 또는 다른 공지의 적합한 금속화 방식이 각각의 TVS 다이오드에 부가될 수 있다.
에피택셜 SiC 층(104)이 제공되는 상기에 논의된 실시예들에서, 다양한 영역들의 도핑 수준 및 두께는, 20 V를 초과하지만 650 V 미만인 목표 항복 전압을 생성하도록 용이하게 조정될 수 있다. 특정 실시예에서, 에피택셜 SiC 층(104) 영역의 도핑 농도는 주입된 N-형 층(108)의 도핑 농도보다 작다. 주입된 N-형 층(108)의 도핑 농도 및 두께는 각각 1016 cm-3 초과 및 10 μm 미만일 수 있다. P-형 영역(106)의 도핑 수준은 1018 cm-3 초과일 수 있으며, 특정 실시예에서 대략 1020 cm-3일 수 있다. 마찬가지로, 주입된 N-형 층의 도핑 수준은 1018 cm-3일 수 있으며, 여기서 정확한 값은 SiC P-N 다이오드의 목표 항복 전압에 의해 결정된다. 더욱이, 일부 실시예에 따르면, 벌크 기판 영역(102)의 두께는 350 μm 이하일 수 있다. 특히, 주입된 N-형 층(108)은 P-형 영역(106) 내에 있도록 형성될 수 있다. 일 구현예에서, 주입된 N-형 층(108)은 P-형 영역(106)의 에지로부터 10 μm만큼 이격된다. 다른 실시예에서, 주입된 N-형 층(108)은 P-형 영역(106)의 에지로부터 5 μm만큼 이격될 수 있다. 실시예들은 이와 관련하여 제한되지 않는다. 일반적으로, N-형 층은 P-형 영역(106)의 에지로부터 이격되어 N-형 주입된 층(108)이 P-형 영역(106) 내에 수용되도록 보장한다.
이제 도 4를 참조하면, 본 발명의 추가의 실시예에 따른 TVS 다이오드(140)가 도시되어 있다. 도 4의 실시예는 도 3의 TVS 다이오드(130)의 특징부들과 유사한 특징부들을 공유하지만, TVS 다이오드(140)는 JTE 영역(116)을 포함하지 않는다.
이제 도 5를 참조하면, 본 발명의 추가의 실시예에 따른 TVS 다이오드(150)가 도시되어 있다. 도 4의 실시예는 도 4의 TVS 다이오드(140)의 특징부들과 유사한 특징부들을 공유하지만, TVS 다이오드(150)는 SiC 에피택셜 층(104)을 포함하지 않는다. 주입된 N-형 층(108)의 도핑 농도는 SiC 에피택셜 층(104)의 부재를 고려하도록 조정될 수 있다.
일 예로서, 벌크 기판 영역(102)에서 0.02 Ohm-cm의 저항률을 갖는 기판의 경우, N-형 도펀트의 상응하는 도펀트 농도는 대략 1.6 × 1018 cm-3이며, 따라서, 주입된 N-형 층(108)의 도핑 농도는 1.6 × 1018 cm-3 초과일 수 있다. 일부 실시예에 따르면, 도 5의 구조를 갖는 생성된 P/N 다이오드는 20 V 초과 100 V 미만의 항복 전압을 나타낼 수 있다.
이제 도 6을 참조하면, 본 발명의 추가의 실시예에 따른 TVS 다이오드(160)가 도시되어 있다. 도 6의 실시예는 도 5의 TVS 다이오드(150)의 특징부들과 유사한 특징부들을 공유하며, 앞서 논의된 JTE 영역(116)이 추가된 것이다. JTE 영역(116)에 대한 도핑 공정은 벌크 기판 영역(102)의 도핑 농도뿐만 아니라 P-형 영역(106)의 도핑 농도를 고려하여 조정될 수 있다. 특히, JTE 영역(116) 내의 P-형 도펀트의 농도는 P-형 영역(106) 내의 P-형 도펀트의 농도보다 작게 설정된다. 게다가, JTE 영역(116)이 이온 주입에 의해 형성될 수 있기 때문에, JTE 영역(116)을 형성하기 위한 주입 스케줄은 벌크 기판 영역(102) 내의 N-형 도펀트의 기존의 도핑 농도를 보상하도록 조정될 수 있다. 벌크 기판 영역(102) 내의 N-형 도펀트의 농도가 1.6 × 1018 cm-3과 같이 비교적 높기 때문에, JTE 영역(116)을 형성하는 데 사용되는 P-형 이온의 주입 용량은 대략 1017 cm-3의 순 P-형 도펀트 농도를 산출하도록 조정될 것이다. 따라서, P-형 이온의 주입은 벌크 기판 영역(102) 내의 N-형 도펀트 내의 활성 N-형 도펀트 농도를 보상하기 위해 1.6 × 1018 초과의 총 도펀트 농도를 도입할 수 있다. 비교로서, SiC 에피택셜 층(104) 내로의 주입에 의해 JTE 영역 형성이 발생하는 도 2의 실시예에서, N-형 도펀트 농도는 P-형 이온이 주입되는 SiC 기판(101)의 영역에서 1016 cm-3 정도일 수 있다. 따라서, JTE 영역(116)에서 대략 1017 cm-3의 순 P-형 도펀트 농도를 산출하기 위해, 도 2의 실시예에서 P-형 종들의 총 도펀트 농도는 1016 cm-3의 N-형 도펀트 농도를 보상하기 위해 1.5 × 1017 cm-3과 같이 단지 약간 더 높을 수 있다.
이제 도 7a 내지 도 7j를 참조하면, 본 발명의 실시예에 따른 TVS 다이오드를 조립하기 위한 공정 흐름이 도시되어 있다. 이 공정 흐름은 전술한 TVS 다이오드(130)의 형성에 특히 적용될 수 있다. 도 7a에서, 도시된 바와 같이, 벌크 기판 영역(102), 및 SiC 에피택셜 층(104)을 포함하는 SiC 기판(101)이 제공된다.
도 7b에서, 제1 주입 마스크(180)가 제공되며, 여기서 제1 주입 마스크는 제1 개구(181)를 형성하여 N-형 영역(103)의 제1 부분, 및 특히 SiC 에피택셜 층(104)의 제1 부분을 노출시킨다. 도 7b의 단계에서, P-형 도펀트 종의 주입이 발생하였고 이는 P-형 영역(106)의 형성으로 이어진다. P-형 도펀트 이온을 주입하기 위한 이온 에너지는 P-형 영역(106)의 목표 두께, 예를 들어 수 마이크로미터 깊이에 대해 맞춰질 수 있다. P-형 영역(106)의 위치 및 측방향 크기는 제1 개구(181)에 의해 한정된다. 제1 주입 마스크(180)에 적합한 재료는 산화규소이며, 이 산화규소의 두께는 제1 주입 마스크(180) 아래의 에피택셜 SiC 층(104) 내로의 주입을 방지하기 위해 이온을 함유하도록 맞춰질 수 있다.
도 7c의 단계에서, 제1 주입 마스크(180)가 제거될 수 있고, 제2 주입 마스크(182)가 제공될 수 있으며, 여기서 제2 주입 마스크(182)는 제2 개구(183)를 형성하여 N-형 영역(103)의 제2 부분, 및 특히 SiC 에피택셜 층(104)의 제2 부분을 노출시킨다. 도 7c의 단계에서, N-형 도펀트 종의 주입이 발생하였고 이는 주입된 N-형 영역(108)의 형성으로 이어진다. N-형 도펀트 이온을 주입하기 위한 이온 에너지는 상부 표면(105) 아래로 수 마이크로미터와 같은, 주입된 N-형 영역(108)의 목표 깊이 및 두께에 대해 맞춰질 수 있다. P-형 영역(106)의 위치 및 측방향 크기는 제2 개구(183)에 의해 한정된다. 제2 주입 마스크(182)에 적합한 재료는 산화규소이며, 산화규소의 두께는 제2 주입 마스크(182) 아래의 에피택셜 SiC 층(104) 내로의 주입을 방지하기 위해 이온을 함유하도록 맞춰질 수 있다. 특히, 제2 개구(183)는 제1 개구(181)의 치수(D1)보다 작은 치수(D2)로 배열될 수 있다. 제2 개구(183)는 또한 X-축 및 Y-축 둘 모두를 따라 제1 개구(181) 내에 속하도록 정렬될 수 있으므로, 주입된 N-형 층(108)은 X-Y 평면에서 P-형 영역(106)을 넘어 연장되지 않는다.
도 7d의 단계에서, 제2 주입 마스크(182)가 제거될 수 있고, 제3 주입 마스크(184)가 제공될 수 있으며, 여기서 제3 주입 마스크(184)는 JTE 마스크로서 작용하고 제3 개구(185)를 형성하여 N-형 영역(103)의 제3 부분, 및 특히 SiC 에피택셜 층(104)의 제3 부분을 노출시킨다. 도 7d의 단계에서, P-형 도펀트 종의 주입이 발생하였고, 이는 JTE 영역(116)의 형성으로 이어진다. 제3 주입 마스크(184)는 도시된 바와 같이 P-형 영역(106)을 덮도록 정렬될 수 있다. P-형 도펀트 이온을 주입하기 위한 이온 에너지는 상부 표면(105) 아래로 수 마이크로미터와 같은 JTE 영역(116)의 목표 깊이에 대해 맞춰질 수 있다. JTE 영역(116)의 위치 및 측방향 크기는 개구(185)에 의해 한정된다. 제3 주입 마스크(184)에 적합한 재료는 산화규소이며, 산화규소의 두께는 제3 주입 마스크(184) 아래의 에피택셜 SiC 층(104) 내로의 주입을 방지하기 위해 이온을 함유하도록 맞춰질 수 있다. 특히, 도 7d의 단계 후에, 활성화 어닐링 절차가 수행되어, 도 7b 내지 도 7d의 절차에 의해 형성된 다양한 영역에서 N-도펀트 및 P-도펀트를 활성화시킬 수 있다.
다양한 비제한적인 실시예에서, P-형 영역(106)의 깊이(DP)는 0.5 μm 내지 2 μm일 수 있으며, P-형 영역(106)의 폭(WP)은 수백 마이크로미터 내지 수 밀리미터와 같이 다이오드 응용에 따라 변할 수 있다. 더 큰 P+ 폭은 더 큰 전체 TVS 다이오드 다이 크기를 초래하여, TVS가 일부 응용에 필요한 더 높은 출력 용량을 갖는 것을 용이하게 할 것이다. 다양한 다른 비제한적인 실시예에서, 폭(WN)을 갖는 주입된 N-형 층(108)은 P-형 영역(106)의 에지로부터 5 μm 내지 10 μm만큼 오프셋될 수 있다(오프셋을 보여주는, 점선 영역 참조). 오프셋은, 항복 전압이 제어되고 P+ 접합 코너들에서 디바이스의 조기 항복이 없도록 보장한다.
도 7e에 도시된 후속 단계에서, 필드 산화물 층(124)에 의해 나타내어지는 바와 같은 산화물 층이 침착되었다. 필드 산화물은 공지된 치밀화(densification) 어닐링 및 패턴화를 거쳐, 도시된 바와 같이 P-형 영역(106) 위에 개구(185)를 형성할 수 있다.
도 7f에 도시된 후속 단계에서, 애노드 접점(110) 및 배면 접점(114)이 침착 및 어닐링되어 TVS 다이오드의 반도체 영역과의 옴 접점을 형성하였다.
도 7g에 도시된 후속 단계에서, 장벽 금속 층(122) 및 금속화 영역(126)이 침착, 패턴화 및 에칭되어, 도시된 접점 구조를 형성하였다. 도 7h에 도시된 후속 단계에서, 패시베이션 층(128)이 침착, 패턴화, 및 에칭되어, 도시된 구조를 형성하였다. 도 7i에 도시된 후속 단계에서, 중합체 층(132)이 침착, 현상 및 경화되었다. 도 7j에 도시된 후속 단계에서, 도시된 바와 같이 최종 금속 층(134)이 배면 표면 상에 침착되었다.
다양한 추가적인 실시예에서, 임의의 전술한 TVS 디바이스가 하기의 사양에 따라 제조될 수 있다: A) P-형 영역(106)의 순 도핑 농도: 1018 내지 1020 cm-3; B) P-형 JTE 영역(116)의 순 도핑 농도: 1 × 1017 내지 5 × 1017 cm-3; C) N-에피택셜 층의 순 도핑 농도: 1 × 1014 cm-3 내지 5 × 1017 cm-3; 및 D) 주입된 N-영역의 순 도핑 농도: 1 × 1016 내지 5 × 1018 cm- 3. 이러한 범위의 도핑 농도는 15 V 내지 600 V 범위의 항복 전압을 갖는 디바이스를 산출할 것이다.
요약하면, 본 실시예들은 Si-기반 TVS 디바이스에 비해 다양한 이점을 제공한다. 본 실시예의 SiC-기반 TVS 다이오드는, 더 높은 전압을 위한 Si 다이오드의 경우에서와 같이 복수의 다이를 직렬로 접속시켜야 할 필요성을 피하면서, 반도체 다이에서의 항복 전압을 15 V 초과 600 V 이하와 같은 전압 범위에 걸쳐 설계하는 능력을 제공한다. 본 실시예는 Si TVS 다이오드에 비해 누설이 감소된, 고온 작동을 위한 더 강건한 다이오드를 또한 제공한다.
도 8은 본 발명의 실시예에 따른 예시적인 공정 흐름(800)을 나타낸다. 블록(802)에서는, SiC 기판에 N-형 영역이 제공된다. N-형 영역은 제1 도핑 수준을 갖는 벌크 기판 영역, 및 제1 도핑 수준보다 작은 제2 도핑 수준을 갖는 에피택셜 SiC 층을 포함할 수 있다.
블록(804)에서, P-형 이온을 주입하여 N-형 영역의 제1 표면으로부터 연장되는 P-형 영역을 형성하는 작업이 수행된다. 블록(806)에서, P-형 영역 밑에 N-형 이온을 주입함으로써 주입된 N-형 층이 형성된다. 그러므로, 주입된 N-형 층은 P-형 영역과 N-형 영역 사이에 배치될 수 있다.
TVS 다이오드와 관련된 디바이스 및 방법이 소정의 실시예를 참조하여 기재되었지만, 본 출원의 청구범위의 사상 및 범주로부터 벗어남이 없이 다양한 변화가 이루어질 수 있으며 등가물이 대체될 수 있음이 당업자에 의해 이해될 것이다. 청구범위의 범주로부터 벗어남이 없이 특정 상황 또는 재료를 상기에 개시된 교시에 적응시키기 위해 다른 수정이 이루어질 수 있다. 따라서, 청구범위는 개시된 특정 실시예들 중 어느 하나로 한정되는 것이 아니라, 청구범위의 범주 내에 속하는 임의의 실시예들로 한정되는 것으로 해석되어야 한다.

Claims (19)

  1. SiC 기판(substrate) 내에 형성된 P-N 다이오드 - 상기 P-N 다이오드는:
    상기 SiC 기판 내에 형성된 N-형 영역;
    상기 N-형 영역의 상부 부분에 형성되고, 상기 SiC 기판의 상부 표면을 따라 연장되는 P-형 영역;
    상기 P-형 영역 주위에 배치되며, 상기 N-형 영역과 계면 영역을 형성하고, 상기 N-형 영역의 도핑 수준보다 크고 1018 cm-3보다 큰 p-도핑 농도를 갖는 p-형 도펀트를 포함하는 접합 종단 연장(JTE, junction termination extension) 영역; 및
    상기 P-형 영역과 상기 N-형 영역 사이에 배치된 주입된(implanted) N-형 층
    을 포함함 -;
    상기 P-형 영역 상에 배치된 애노드 접점;
    상기 N-형 영역과 접촉하여 상기 SiC 기판의 배면 표면 상에 배치된 배면 접점;
    상기 P-형 영역 위에서 윈도우(window)를 형성하는 필드 산화물(field oxide) 영역;
    상기 애노드 접점과 접촉하여 배치된 금속 층 구조체;
    상기 금속 층 구조체 위에 배치된 패시베이션 층; 및
    상기 금속 층 구조체 위에 배치된 중합체 층
    을 포함하며,
    상기 중합체 층 및 상기 패시베이션 층은 상기 금속 층 구조체와 접촉하기 위한 개방부를 형성하고,
    상기 P-형 영역은 하부 표면을 포함하고, 상기 주입된 N-형 층은 상기 하부 표면을 따라 연장되며 상기 JTE 영역으로부터 오프셋되는,
    디바이스.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 P-형 영역은 제1 p-도핑 수준을 포함하고, 상기 JTE 영역은 상기 제1 p-도핑 수준보다 작은 제2 p-도핑 수준을 포함하는, 디바이스.
  5. 제1항에 있어서, 상기 P-형 영역은 하부 표면을 포함하고, 상기 하부 표면은 제1 단부와 제2 단부 사이의 제1 거리만큼 연장되고, 상기 주입된 N-형 층은 상기 하부 표면을 따라 상기 제1 거리보다 작은 제2 거리만큼 연장되며 상기 제1 단부 및 상기 제2 단부로부터 오프셋(offset)되는, 디바이스.
  6. 삭제
  7. 제1항에 있어서, 20 V 초과 650 V 미만의 항복 전압(breakdown voltage)을 포함하는, 디바이스.
  8. 제1항에 있어서, 상기 N-형 영역은 벌크 기판 영역을 포함하고, 상기 주입된 N-형 층은 상기 벌크 기판 영역 내에 형성되는, 디바이스.
  9. 제8항에 있어서, 상기 P-N 다이오드는 20 V 초과 100 V 미만의 항복 전압을 포함하는, 디바이스.
  10. 삭제
  11. 삭제
  12. SiC TVS 다이오드를 형성하는 방법으로서,
    SiC 기판에 상기 SiC 기판의 표면을 정의하는 제1 표면을 가지는 N-형 영역을 제공하는 단계;
    P-형 이온을 주입하여 상기 N-형 영역의 상기 제1 표면을 따라 연장되는 P-형 영역을 형성하는 단계;
    상기 P-형 영역 밑에 N-형 이온을 주입함으로써 주입된 N-형 층을 형성하는 단계 - 상기 주입된 N-형 층은 상기 P-형 영역과 상기 N-형 영역 사이에 배치됨 -;
    상기 P-형 영역 주위에, 상기 N-형 영역 내 P-형 도펀트를 주입함으로써 접합 종단 연장(JTE) 영역을 형성하는 단계 - 상기 접합 종단 연장(JTE) 영역은 상기 N-형 영역의 도핑 수준보다 크고 1018 cm-3보다 큰 P-도핑 농도를 포함함 -;
    상기 P-형 영역 상에 배치된 애노드 접점을 형성하는 단계;
    상기 N-형 영역과 접촉하여 상기 SiC 기판의 배면 표면 상에 배치된 배면 접점을 형성하는 단계;
    상기 P-형 영역 위에서 윈도우(window)를 형성하는 필드 산화물(field oxide) 영역을 형성하는 단계;
    상기 애노드 접점과 접촉하여 배치된 금속 층 구조체를 형성하는 단계;
    상기 금속 층 구조체 위에 배치된 패시베이션 층을 형성하는 단계; 및
    상기 금속 층 구조체 위에 배치된 중합체 층을 형성하는 단계
    를 포함하며,
    상기 중합체 층 및 상기 패시베이션 층은 상기 금속 층 구조체와 접촉하기 위한 개방부를 형성하고,
    상기 P-형 영역은 하부 표면을 포함하고, 상기 주입된 N-형 층은 상기 하부 표면을 따라 연장되며 상기 JTE 영역으로부터 오프셋되는,
    방법.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 P-형 영역은 제1 p-도핑 수준을 포함하고, 상기 접합 종단 연장(JTE) 영역의 상기 P-도핑 농도는 상기 제1 p-도핑 수준보다 작은 제2 p-도핑 수준을 갖는, 방법.
  16. 제12항에 있어서, 상기 주입된 N-형 층을 형성하는 단계는 제1 주입 마스크를 통해 상기 N-형 이온을 주입하는 단계를 포함하고, 상기 P-형 영역을 형성하는 단계는 제2 주입 마스크를 통해 상기 P-형 이온을 주입하는 단계를 포함하며, 상기 제2 주입 마스크는 상기 P-형 영역이 제1 단부와 제2 단부 사이의 제1 거리만큼 연장되도록 배열되고, 상기 제1 주입 마스크는 상기 주입된 N-형 층이 상기 제1 거리보다 작은 제2 거리만큼 연장되고 상기 제1 단부 및 상기 제2 단부로부터 오프셋되도록 배열되는, 방법.
  17. 제15항에 있어서, 상기 주입된 N-형 층을 형성하는 단계는 제1 주입 마스크를 통해 상기 N-형 이온을 주입하는 단계를 포함하고, 상기 JTE 영역을 형성하는 단계는 JTE 마스크를 통해 상기 P-형 이온을 주입하는 단계를 포함하며, 상기 JTE 마스크는 상기 P-형 영역이 제1 단부와 제2 단부 사이의 제1 거리만큼 연장되도록 배열되고, 상기 제1 주입 마스크는 상기 주입된 N-형 층이 상기 제1 거리보다 작은 제2 거리만큼 연장되고 상기 제1 단부 및 상기 제2 단부로부터 오프셋되도록 배열되는, 방법.
  18. SiC TVS 디바이스로서,
    제1 도펀트 수준을 갖는 N-형 SiC를 포함하는 벌크 기판 영역;
    상기 벌크 기판 영역의 상부 부분에 형성되고 상기 벌크 기판 영역의 상부 표면을 따라 연장되는 P-형 영역; 및
    주입된 N-형 층 - 상기 주입된 N-형 층은 상기 벌크 기판 영역 내에서 상기 P-형 영역 밑에 배치되고, 상기 주입된 N-형 층은 상기 제1 도펀트 수준보다 큰 제2 도펀트 수준을 포함함 -;
    상기 P-형 영역 주위에 배치되며, 상기 벌크 기판 영역과 계면 영역을 형성하고, 상기 벌크 기판 영역의 도핑 수준보다 크고 1018 cm-3보다 큰 p-도핑 농도를 갖는 p-형 도펀트를 포함하는 접합 종단 연장(JTE, junction termination extension) 영역;
    상기 P-형 영역 상에 배치된 애노드 접점;
    N-형 영역과 접촉하여 SiC 기판의 배면 표면 상에 배치된 배면 접점
    상기 P-형 영역 위에서 윈도우(window)를 형성하는 필드 산화물(field oxide) 영역;
    상기 애노드 접점과 접촉하여 배치된 금속 층 구조체;
    상기 금속 층 구조체 위에 배치된 패시베이션 층; 및
    상기 금속 층 구조체 위에 배치된 중합체 층
    을 포함하며,
    상기 중합체 층 및 상기 패시베이션 층은 상기 금속 층 구조체와 접촉하기 위한 개방부를 형성하고,
    상기 P-형 영역은 하부 표면을 포함하고, 상기 주입된 N-형 층은 상기 하부 표면을 따라 연장되며 상기 JTE 영역으로부터 오프셋되는,
    SiC TVS 디바이스.
  19. 제18항에 있어서, 20 V 초과 650 V 미만의 항복 전압을 포함하는, SiC TVS 디바이스.
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