KR102666552B1 - 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스 - Google Patents
전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스 Download PDFInfo
- Publication number
- KR102666552B1 KR102666552B1 KR1020207037625A KR20207037625A KR102666552B1 KR 102666552 B1 KR102666552 B1 KR 102666552B1 KR 1020207037625 A KR1020207037625 A KR 1020207037625A KR 20207037625 A KR20207037625 A KR 20207037625A KR 102666552 B1 KR102666552 B1 KR 102666552B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- image sensor
- single crystal
- silicon
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 29
- 230000008569 process Effects 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 137
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 239000013078 crystal Substances 0.000 claims abstract description 49
- 238000000926 separation method Methods 0.000 claims abstract description 35
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 239000012777 electrically insulating material Substances 0.000 claims description 7
- 230000003287 optical effect Effects 0.000 claims description 7
- 230000005855 radiation Effects 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 362
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 238000000407 epitaxy Methods 0.000 description 7
- 238000010521 absorption reaction Methods 0.000 description 5
- 230000031700 light absorption Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000002310 reflectometry Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14649—Infrared imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Nanotechnology (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 전면 이미지 센서에 관한 것이며, 전면 이미지 센서는 연속적으로:
- 반도체 캐리어 기판(1),
- 제1 전기 절연 분리층(2a), 및
- 포토다이오드들의 매트릭스 어레이를 포함하는, 활성층이라고 하는 단결정 반도체층(3a)을 포함하고,
상기 이미지 센서는 캐리어 기판(1)과 제1 전기 절연층(2a) 사이에:
- 제2 전기 절연 분리층(2b), 및
- 제2 분리층(2b)과 제1 분리층(2a) 사이에 배열된, 중간층이라고 하는 제2 전기 전도성 또는 반도전성 층(4)을 더 포함하고, 제2 분리층(2b)은 제1 분리층(2a)보다 두꺼운 것을 특징으로 한다.
- 반도체 캐리어 기판(1),
- 제1 전기 절연 분리층(2a), 및
- 포토다이오드들의 매트릭스 어레이를 포함하는, 활성층이라고 하는 단결정 반도체층(3a)을 포함하고,
상기 이미지 센서는 캐리어 기판(1)과 제1 전기 절연층(2a) 사이에:
- 제2 전기 절연 분리층(2b), 및
- 제2 분리층(2b)과 제1 분리층(2a) 사이에 배열된, 중간층이라고 하는 제2 전기 전도성 또는 반도전성 층(4)을 더 포함하고, 제2 분리층(2b)은 제1 분리층(2a)보다 두꺼운 것을 특징으로 한다.
Description
본 발명은 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스에 관한 것이다.
문헌 US 2016/0118431호는 전면 이미지 센서를 설명한다.
도 1에 나타낸 바와 같이, 상기 이미지 센서는 그 후면으로부터 그 전면으로, 특정 도펀트 레벨을 갖는 실리콘 캐리어 기판(1'), 매립 산화물(BOX: buried oxide)이라고 하는 실리콘 산화물의 층(2'), 및 캐리어층(1')의 도펀트 레벨과 상이할 수 있는 도펀트 레벨을 갖는, 활성층이라고 하는 층(3')을 포함하는 절연체-상-반도체(SOI: semiconductor-on-insulator) 기판을 포함하며, 이러한 층에서 포토다이오드의 매트릭스 어레이가 규정되고, 각각의 포토다이오드가 하나의 픽셀을 규정한다.
일 실시예에 따르면, 매립 산화물은 커패시터의 유전체 역할을 하기 위해 상대적으로 얇도록(즉, 100 nm 미만, 특히 약 20 nm의 두께를 갖도록) 선택된다. 매립 산화물 아래에 위치된 기판의 부분은 활성층의 전압과 다른 전압으로 바이어싱되며, 이는 유전체층과 이러한 활성층 사이의 계면이 패시베이팅(passivating)될 수 있게 한다.
BOX 아래에 위치된 기판의 해당 부분에 인가되는 전압은 BOX의 두께에 따른다. 인가되는 전위차는 매립 산화물의 두께에 비례한다.
반대로, 매립 산화물이 상대적으로 두껍게(즉, 약 100 nm 내지 200 nm 이상의 두께를 갖도록) 선택되면, 이는 광학적으로 반사 특성을 가지며, 특히 파장이 근적외선 범위에 있는 광자의 경우, 입사 광자를 활성층에 구속하기 위하여 입사 광자가 반사될 수 있게 한다.
이러한 2개의 기능 각각에 대한 최적의 두께 범위는 일치하지 않으며, 당업자는 활성층과 기판 사이에 낮은 전위차를 인가하여 매립 산화물의 반사율과 각각의 픽셀을 편광하는 능력 사이에서 절충을 할 필요가 있다.
본 발명의 하나의 목적은 기존의 이미지 센서보다 효율적인 전면 이미지 센서, 특히 상기 이미지 센서를 얻을 수 있는 기판을 설계하는 것이다.
바람직하게는, 이러한 기판은 저비용으로 제조될 수 있어야 한다.
이를 위해, 본 발명의 제1 주제는 전면 이미지 센서에 관한 것으로, 전면 이미지 센서는 연속적으로:
- 반도체 캐리어 기판,
- 제1 전기 절연 분리층, 및
- 포토다이오드들의 매트릭스 어레이를 포함하는, 활성층이라고 하는 단결정 반도체층을 포함하고,
상기 이미지 센서는 캐리어 기판과 제1 전기 절연층 사이에:
- 제2 전기 절연 분리층, 및
- 제2 분리층과 제1 분리층 사이에 배열된, 중간층이라고 하는 제2 전도성 또는 반도전성 층을 더 포함하고, 제2 분리층은 제1 분리층보다 두꺼운 것을 특징으로 한다.
본 텍스트에서 의미되는 "전면(front side)"은 광 방사에 노출되도록 의도된 이미지 센서의 면이며, 이 면은 관련 전자 구성 요소와 같은 구조의 면 상에 위치된다.
제1 분리층은 유리하게는 10 nm 내지 100 nm의 두께를 갖는다.
제2 분리층은 유리하게는 100 nm 내지 300 nm의 두께를 갖는다.
일 실시예에 따르면, 중간층은 도핑된 다결정질 또는 비정질 재료로 이루어진다.
일 실시예에 따르면, 중간층은 도핑된 실리콘으로 이루어진다.
대안적으로, 중간층은 금속으로 이루어진다.
중간층은 유리하게는 20 nm 내지 150 nm의 두께를 갖는다.
일 실시예에 따르면, 활성층은 실리콘 시드층(seed layer)을 포함한다.
다른 실시예에 따르면, 시드층은 실리콘-게르마늄층이다.
일 실시예에 따르면, 활성층은 시드층 상의 실리콘-게르마늄의 단결정층을 더 포함한다.
특히 유리하게는, 실리콘-게르마늄층의 게르마늄 함량은 10% 이하이다.
바람직하게는, 실리콘-게르마늄층의 두께는 임계 두께보다 작다. 여기서 임계 두께는 특정 두께로서 정의되며, 그 특정 두께를 넘으면 실리콘-게르마늄의 이완이 일어난다.
다른 실시예에 따르면, 활성층은 시드층 상에 실리콘의 단결정층을 더 포함한다.
일 실시예에 따르면, 기판은 활성층 상에 광 구속층이라고 하는 층을 더 포함한다. 광 구속층은 활성층으로부터 전면을 향한 반사 계수보다 높은, 전면으로부터 활성층을 향한 광 반사 계수를 갖는다.
유리하게는, 상기 광 구속층은 실리콘 산화물의 2개의 층 사이에 티타늄 질화물의 층을 포함한다.
일 실시예에 따르면, 각각의 포토다이오드는 제1 전기 절연층까지 연장되는 적어도 하나의 전기 격리 트렌치에 의해 인접한 포토다이오드로부터 분리된다.
유리하게는, 상기 트렌치는 전기 절연 재료로 이루어진 벽들 사이의 중간층까지 연장되는 전기 도전성 또는 반도체 비아를 포함한다.
일 실시예에 따르면, 상기 적어도 하나의 트렌치는 광 구속층을 통해 연장된다.
일 실시예에 따르면, 각각의 트렌치는 중간층의 세그먼트를 전기적으로 격리하기 위하여, 중간층까지 연장되는 제1 벽 및 제2 분리층으로 적어도 부분적으로 연장되는 제2 벽을 포함하고, 전기 도전성 또는 반도체 비아는 중간층의 상기 세그먼트에 전기적으로 접속된다.
상술한 바와 같은 이미지 센서는 전면 이미지 센서에 대한 기판으로부터 형성되며, 이는 연속적으로:
- 반도체 캐리어 기판,
- 제1 전기 절연 분리층, 및
- 단결정 반도체층의 에피택셜 성장에 적합한, 시드층이라고 하는 단결정 반도체층을 포함하고,
상기 기판은 캐리어 기판과 제1 전기 절연층 사이에:
- 제2 전기 절연 분리층, 및
- 제2 분리층과 제1 분리층 사이에 배열된, 중간층이라고 하는 제2 전기 전도성 또는 반도전성 층을 더 포함하고, 제2 분리층은 제1 분리층보다 두껍다.
일 실시예에 따르면, 시드층은 실리콘층이다.
다른 실시예에 따르면, 시드층은 실리콘-게르마늄층이다.
일 실시예에 따르면, 기판은 시드층 상에 실리콘-게르마늄 단결정층을 더 포함하고, 상기 실리콘-게르마늄층은 시드층과 함께 이미지 센서의 활성층을 형성한다.
다른 실시예에 따르면, 기판은 시드층 상에 실리콘 단결정층을 더 포함하고, 상기 실리콘층은 시드층과 함께 이미지 센서의 활성층을 형성한다.
일 실시예에 따르면, 상기 기판은 프로세스를 사용하여 제조될 수 있으며, 프로세스는:
- 제1 도너 기판을 제공하는 단계,
- 제1 반도체층을 한정하기 위해, 상기 제1 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 제1 층을 반도체 캐리어 기판으로 전달하는 단계로서, 캐리어 기판, 전기 절연층 및 전달된 층을 포함하는 구조체를 형성하기 위해 전기 절연층이 도너 기판과 캐리어 기판 사이의 계면에 있, 단계,
- 제2 도너 기판을 제공하는 단계,
- 단결정 반도체층을 한정하기 위해 상기 제2 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 단결정 반도체층을 구조체로 전달하는 단계로서, 전기 절연층이 제2 도너 기판과 구조체 사이의 계면에 있는, 단계를 포함한다.
하나의 대안적인 실시예에 따르면, 기판은 프로세스를 사용하여 제조될 수 있으며, 프로세스는:
- 전기 절연층으로 덮인 캐리어 기판상에 전기 도전성 또는 반도전성 층을 증착함으로써 구조체를 형성하는 단계,
- 도너 기판을 제공하는 단계,
- 단결정 반도체층을 한정하기 위해 상기 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 단결정 반도체층을 구조체로 전달하는 단계로서, 전기 절연층이 제2 도너 기판과 구조체 사이의 계면에 있는, 단계를 포함한다.
본 발명의 다른 주제는 상술한 바와 같은 전면 이미지 센서를 제조하기 위한 프로세스에 관한 것이다.
일 실시예에 따르면, 상기 제조 프로세스는:
- 제1 도너 기판을 제공하는 단계,
- 제1 반도체층을 한정하기 위해, 상기 제1 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 제1 층을 반도체 캐리어 기판으로 전달하는 단계로서, 캐리어 기판, 전기 절연층 및 전달된 층을 포함하는 구조체를 형성하기 위해 전기 절연층이 도너 기판과 캐리어 기판 사이의 계면에 있는, 단계,
- 제2 도너 기판을 제공하는 단계,
- 단결정 반도체층을 한정하기 위해 상기 제2 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 단결정 반도체층을 구조체로 전달하는 단계로서, 전기 절연층이 제2 도너 기판과 구조체 사이의 계면에 있는, 구조체로 전달하는 단계,
- 전달된 단결정 반도체층 상에 단결정 반도체층을 에피택셜 성장시키는 단계로서, 상기 에피택셜 단결정 반도체층은 전달된 단결정 반도체층과 함께 이미지 센서의 활성층을 형성하는, 단계를 포함한다.
하나의 대안적인 실시예에 따르면, 상기 제조 프로세스는:
- 전기 절연층으로 덮인 캐리어 기판 상에 전기 도전성 층 또는 반도체층을 증착함으로써 구조체를 형성하는 단계,
- 도너 기판을 제공하는 단계,
- 단결정 반도체층을 한정하기 위해 상기 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 단결정 반도체층을 구조체로 전달하는 단계로서, 전기 절연층이 제2 도너 기판과 구조체 사이의 계면에 있는, 단계,
- 전달된 단결정 반도체층 상에 단결정 반도체층을 에피택셜 성장시키는 단계로서, 상기 에피택셜 단결정 반도체층은 전달된 단결정 반도체층과 함께 이미지 센서의 활성층을 형성하는, 단계를 포함한다.
상기 프로세스는 활성층에 포토다이오드들의 매트릭스 어레이를 형성하는 단계를 더 포함한다.
또한, 광 구속층이라고 하는 층이 활성층 상에 형성될 수 있으며, 상기 광 구속층은 활성층으로부터 전면을 향한 반사 계수보다 높은, 전면으로부터 활성층을 향한 광 반사 계수를 갖는다.
본 발명의 다른 특징 및 이점은 첨부 도면을 참조하여 다음의 상세한 설명으로부터 나타날 것이다:
- 도 1은 문헌 US 2016/0118431호에 설명된 것과 같은 전면 이미지 센서용 SOI 기판의 단면도이다.
- 도 2는 본 발명에 따른 전면 이미지 센서의 활성층을 형성하기 위해 에피택시 준비가 된 SOI 기판의 단면도이다.
- 도 3a 내지 도 3e는 도 2의 기판을 제조하기 위한 프로세스의 주요 단계를 개략적으로 나타낸다.
- 도 4a 내지 도 4d는 도 2의 기판을 제조하기 위한 또 다른 프로세스의 주요 단계를 개략적으로 나타낸다.
- 도 5는 도 2의 기판 상의 활성층의 에피택셜 성장 후 얻어진 기판을 나타낸다.
- 도 6은 이미지 센서의 각각의 픽셀을 싱귤레이팅(singulating)하기 위해 도 5의 기판에 전기적 격리 트렌치를 형성한 후 얻은 기판을 나타낸다.
- 도 7a는 도 6의 기판 상에 광 구속층을 형성한 후 얻어진 기판을 나타낸다.
- 도 7b는 도 5의 기판 상에 광 구속층을 형성하고 상기 기판에 전기적 격리 트렌치를 형성한 후에 얻어진 기판을 나타낸다.
- 도 8 및 도 9는 도 6의 기판의 변형을 나타내며, 여기서 각각의 트렌치는 중간층과의 접촉을 만드는 반도체 비아를 포함한다.
도면을 더 명확하게 하기 위해, 다양한 층이 반드시 스케일대로 나타내어진 것은 아니다.
- 도 1은 문헌 US 2016/0118431호에 설명된 것과 같은 전면 이미지 센서용 SOI 기판의 단면도이다.
- 도 2는 본 발명에 따른 전면 이미지 센서의 활성층을 형성하기 위해 에피택시 준비가 된 SOI 기판의 단면도이다.
- 도 3a 내지 도 3e는 도 2의 기판을 제조하기 위한 프로세스의 주요 단계를 개략적으로 나타낸다.
- 도 4a 내지 도 4d는 도 2의 기판을 제조하기 위한 또 다른 프로세스의 주요 단계를 개략적으로 나타낸다.
- 도 5는 도 2의 기판 상의 활성층의 에피택셜 성장 후 얻어진 기판을 나타낸다.
- 도 6은 이미지 센서의 각각의 픽셀을 싱귤레이팅(singulating)하기 위해 도 5의 기판에 전기적 격리 트렌치를 형성한 후 얻은 기판을 나타낸다.
- 도 7a는 도 6의 기판 상에 광 구속층을 형성한 후 얻어진 기판을 나타낸다.
- 도 7b는 도 5의 기판 상에 광 구속층을 형성하고 상기 기판에 전기적 격리 트렌치를 형성한 후에 얻어진 기판을 나타낸다.
- 도 8 및 도 9는 도 6의 기판의 변형을 나타내며, 여기서 각각의 트렌치는 중간층과의 접촉을 만드는 반도체 비아를 포함한다.
도면을 더 명확하게 하기 위해, 다양한 층이 반드시 스케일대로 나타내어진 것은 아니다.
도 1의 기판과 달리, 본 발명에 따른 이미지 센서 기판은 중간층이라고 하는 전기 전도성 또는 반도전성 층에 의해 분리된 2개의 전기 절연 분리층을 포함하는 스택을 포함한다. 스택은 캐리어 기판과 활성층 사이에 개재되며, 활성층을 통과하는 광자를 동일한 활성층을 향해 반사시키도록 구성된다.
캐리어 기판은 일반적으로 단결정 잉곳을 슬라이싱하여 얻어진다. 상기 기판은 본질적으로 이미지 센서의 기계적 지지 역할을 한다. 캐리어 기판은 실리콘, III-V 반도체, 유리, 실리카, 사파이어, 알루미나, 알루미늄 질화물, 실리콘 탄화물 또는 심지어 세라믹 또는 금속 합금으로부터 선택된 재료를 포함할 수 있다. 유리하게는, 캐리어 기판은 실리콘으로 이루어진다. 이미지 센서 외의 시스템-온-칩 전자 디바이스의 형태로 하이브리드 방식으로 통합하기 위해, 그 도핑(실리콘인 경우), 특성 및 특징이 최적화될 수 있다. 기판의 상기 도핑은 재료의 두께 전체에 걸쳐 균일하거나 그 하나의 세그먼트로 제한될 수 있다. 바람직하게는, 도핑된 구역은 2개의 분리층 중 하나에 인접한다.
활성층은 단결정 반도체를 포함하며, 이미지가 캡처될 수 있게 하는 포토다이오드의 매트릭스 어레이를 수용하도록 의도된다.
중간층의 양쪽에 있는 2개의 분리층은 상이한 두께를 가지며, 이미지 센서의 동작에서 상이한 역할을 한다.
제1 분리층은 전면의 측 상에 위치되고, 후면의 측 상에 위치된 제2 분리층보다 얇다.
제1 분리층의 역할은 바이어스가 중간층으로부터 활성층으로 전달되도록 하는 것이다. 제2 분리층의 역할은 기판으로부터 중간층을 전기적으로 절연시키고, 캐리어 기판으로부터 활성층을 분리하는 층들의 스택이 활성층으로부터 오는 광자에 대해 적절한 반사율을 나타내도록 하는 것이다.
2개의 분리층 각각은 유전체 재료와 같은 전기 절연 재료, 예를 들어 열 또는 증착 된 실리콘 산화물과 같은 산화물, 또는 심지어 산질화물(oxynitride)로 이루어진다. 이들 2개의 전기 절연 분리층을 포함하는 구조체는 "이중 BOX", 즉 "매립된 이중 산화물 층"으로 규정될 수 있다.
그 전면의 측 상에서, 기판은 제1 분리층 상에 시드층을 포함하고, 상기 시드층은 단결정 반도체층이고, 시드층은 단결정 반도체층을 에피택셜 성장시키는데 적합하며, 성장된 단결정 반도체층과 시드층은 함께 이미지 센서의 활성층을 형성하도록 의도된다.
시드층의 재료는 에피택셜층의 재료에 따라 선택되며, 특히 전위(dislocation)와 같은 결정 결함의 발생을 방지하거나 적어도 최소화하면서 에피택셜층의 성장을 허용하기에 적합한 격자 파라미터를 갖는다.
시드층과 에피택셜층은 동일한 재료(호모에피택시) 또는 2개의 다른 재료(헤테로에피택시)로 만들어질 수 있다.
에피택셜층은 실리콘으로 만들어질 수 있다. 이 경우, 시드층은 유리하게 실리콘으로 만들어진다.
바람직하게, 에피택셜층은 실리콘-게르마늄(SiGe)으로 만들어지는데, 그 이유는 실리콘-게르마늄은 특히 적외선에서 실리콘보다 높은 광 흡수 계수를 가지며, 이러한 흡수 계수는 게르마늄의 농도에 비례하기 때문이다. 시드층은 실리콘-게르마늄 또는 실리콘으로 만들어질 수 있다. 후자의 경우, 에피택셜층의 설계는 게르마늄의 농도뿐만 아니라 상기 층의 두께도 고려해야 한다. 구체적으로, SiGe 층이 실리콘-게르마늄의 격자 파라미터와 다른 실리콘 시드층에 에피택시에 의해 형성되는 경우, SiGe 층의 이완은 임계 두께라고 하는 특정 두께를 넘어서 발생한다. 이러한 이완은 SiGe 층 내에 전위의 형성을 초래한다. 이러한 전위는 SiGe 층을 특히 이미지 센서에서 활성층으로 사용하기에 부적절하게 만들고, 따라서 피해야 한다. 이제, 임계 두께는 게르마늄 농도에 반비례한다. 따라서, 에피택셜층의 두께와 상기 층의 게르마늄 농도는 다음과 같은 사항들 사이의 절충으로 인한 것이다:
- 한편으로, 근적외선 파장에서 최대 광자를 포착하기에 충분히 큰 두께,
- 다른 한편으로, 특히 근적외선에서 활성층과 함께 광자를 흡수하는 능력을 증가시키기에 충분한 게르마늄 농도, 및
- 마지막으로, 실리콘-게르마늄의 이완과 그로 인한 결정 결함(전위)의 생성을 방지하기 위해, 임계 두께보다 작은 제한된 두께(농도에 따라 다름).
통상적으로, 적외선에서 가능한 최상의 흡수를 얻기 위해, 에피택셜층의 게르마늄 농도와 두께를 최대화하는 것이 추구된다. 바람직하게는, 활성층의 게르마늄 함량은 10% 이하이다. 구체적으로, Si0.9Ge0.1 층의 임계 두께는 대략 수 마이크론이며, 이는 전면 이미지 센서의 활성층에 적합하다.
중간층은 반도체 또는 심지어 전기 도전성 재료일 수 있다. 구체적으로, 이러한 중간층의 역할은 후면에서, 즉, 캐리어 기판과 제2 전기 절연층 사이에 배치된 구역을 통해 활성층이 바이어스되도록 하는 것이다. 이러한 바이어스는 활성층과 매립된 중간층 사이에 전위차가 인가될 수 있도록 한다.
중간층은 단결정일 수 있지만, 이 층을 통해 전자를 도전하는 능력을 추구하는 것도 아니고, 이미지 센서 이외의 어플리케이션에서 통상적으로 고려되는 것과 같은 다른 전자적 특성을 추구하려는 것도 아니고, 단지 제1 분리층의 주변에 대한 활성층의 전기 포텐셜을 수정하는 능력을 달성하고자 하는 것이므로 필수는 아니다.
따라서, 중간층은 제조하기 덜 비싸게 하는 다결정질 및/또는 비정질, 및/또는 금속일 수 있다. 이 층은 바이어싱될 수 있음을 보장하기 위해 다소 도핑될 수 있다. 반도체 중간층은 유리하게 실리콘으로 만들어진다. 그 후, 상기 층은 통상적으로 20 nm 내지 150 nm의 두께를 갖는다.
활성층과 중간층 사이에 개재된 제1 전기 절연 분리층은 커패시터의 유전체 역할을 하여, 활성층이 전기 절연 재료의 주변에 바이어싱되도록 한다. 이를 위해, 제1 분리층은 중간층과 활성층 사이에 인가될 전위차를 최소화하기에 충분히 얇도록 선택된다. 통상적으로, 제1 분리층의 두께는 10 nm 내지 100nm이다.
반면, 제1 분리층의 두께는 활성층을 통과하는 모든 광자, 특히 파장이 근적외선 범위에 있는 광자가 반사되도록 하기에는 너무 작다. 따라서, 활성층을 통과하는 광자는 제1 분리층과 중간층을 통과하기 쉽다.
제2 분리층의 역할은 광자, 특히 파장이 근적외선 범위에 있는 광자의 반사를, 제2 분리층, 중간층 및 제1 분리층을 포함하는 스택을 통해, 활성층에 형성된 픽셀을 향해 유도하는 것이다. 이를 위해, 이러한 제2 분리층은 특히 근적외선의 범위에서 높은 반사율(또는 광 반사 계수)을 갖기에 충분히 큰 두께를 갖는다. 통상적으로, 예를 들어, 실리콘 산화물로 만들어진 제2 분리층의 두께는 100 nm 내지 300 nm이다.
도 2는 본 발명의 일 실시예에 따른 전면 이미지 센서용 기판의 단면도이다.
상기 기판은 그 후면으로부터 그 전면으로 연속적으로:
- 캐리어 기판(1), 바람직하게는 반도체 캐리어 기판,
- 제2 전기 절연 분리층(2b),
- 반도체 중간층(4),
- 제1 전기 절연 분리층(2a), 및
- 단결정 반도체 시드층(3a)을 포함한다.
이제, 도 2에 나타낸 기판을 제조하기 위한 프로세스의 예가 설명될 것이다.
도 3a 내지 도 3e에 나타낸 제1 실시예에 따르면, 기판을 제조하기 위한 프로세스는 예를 들어 SmartCut™ 프로세스가 2회 구현되는 2개의 연속적인 층-전달 단계들(layer-transfer steps)를 포함한다.
한편, 도 3a를 참조하면, 중간층(4)을 형성하도록 의도된 반도체를 포함하는 제1 도너 기판(40)이 제공된다.
한편, 도 3b를 참조하면, 캐리어 기판(1)이 제공되고, 도너 기판이 캐리어 기판에 본딩되고, 제2 분리층(2b)은 본딩 계면에 있다. 도 3a에 나타낸 바와 같이, 상기 층(2b)은 예를 들어, 본딩 전에 제1 도너 기판(40)의 표면 상에 사전에 형성된다. 대안적으로, 층(2b)은 캐리어 기판(1) 상에 형성될 수 있거나, 심지어 제1 도너 기판 상에 형성된 층과 캐리어 기판 상에 형성된 층을 결합함으로써 형성될 수 있다.
다음으로, 제1 도너 기판이 반도체층(4)을 수용 기판(receiver substrate)에 전달하도록 박형화된다. 이러한 박형화는 본딩 계면의 반대 측으로부터 반도체의 연마 또는 에칭에 의해 수행될 수 있다. 그러나, 유리하게는, 본딩 단계 전에, 약화된 구역(41)이 전달될 표면층(4)을 한정하기 위해 반도체에 형성되며; 상기 약화된 구역은 수소 및/또는 헬륨과 같은 원자 종을 주입함으로써 형성될 수 있다(상기 주입은 도 3a에서 화살표로 개략적으로 나타내어짐). 본딩 단계 후에, 박형화는 약화된 구역(41)을 따라 제1 도너 기판(40)을 분리하는 것으로 구성되며, 이는 중간층(4)이 캐리어 기판(1)으로 전달되는 것으로 이어진다(도 3c 참조). 통상적으로, 전달된 층(4)의 두께는 300 nm 이하이다. 선택적으로, 새로운 층-전달 단계의 구현을 촉진하기 위해 전달된 층의 자유 표면 상에서 마감 처리가 수행되며, 이러한 처리는 가능하게는 전달된 층이 박형화되고 그 거칠기가 감소되는 것으로 이어진다.
도 3d를 참조하면, 활성층의 에피택셜 성장에 적합하고 시드층(3a)을 형성하도록 의도된 단결정 재료를 포함하는 제2 도너 기판(30)이 또한 제공된다.
도 3e를 참조하면, 이러한 제2 도너 기판은 캐리어 기판(1)에 사전에 전달된 중간층(4)에 본딩되고, 제1 분리층(2a)은 본딩 계면에 있다. 도 3d에 나타낸 바와 같이, 상기 층(2a)은 예를 들어, 본딩 전에 제2 도너 기판(30)의 표면 상에 사전에 형성된다. 대안적으로, 층(2a)은 캐리어 기판(1)으로의 전달 후에 중간층(4) 상에 형성될 수 있거나, 심지어 제2 도너 기판 상에 형성된 층과 전달된 중간층 상에 형성된 층을 결합함으로써 형성될 수 있다.
다음으로, 반도체의 층(3a)을 수용 기판으로 전달하기 위하여 제2 도너 기판이 박형화되며, 이에 의해 도 2에 나타낸 기판을 얻을 수 있다. 이러한 박형화는 활성층의 에피택시에 필요한 두께 및 표면 마감을 얻기 위해 반도체를 연마 또는 에칭함으로써 수행될 수 있다. 그러나, 유리하게는, 본딩 단계 전에, 약화된 구역(31)이 유리하게는 전달될 시드층(3a)을 한정하기 위해 단결정 반도체에 형성된다. 본딩 단계 후에, 박형화는 약화된 구역(31)을 따라 제2 도너 기판(30)을 분리하는 것으로 구성되며, 이는 시드층(3a)을 캐리어 기판(1), 제2 분리층(2b) 및 중간층(4)으로 이루어지는 기판으로 전달하는 것으로 이어진다. 통상적으로, 전달된 시드층의 두께는 300 nm 이하이다. 선택적으로, 에피택시의 구현을 촉진하기 위해 전달된 시드층의 자유 표면에 대해 마감 처리가 수행되며, 이러한 처리는 가능하게는 전달된 층이 박형화되고/박형화되거나 그 거칠기가 감소되는 것으로 이어진다.
도 4a 내지 도 4d에 나타낸 제2 실시예에 따르면, 기판을 제조하기 위한 프로세스는 시드층을 형성하기 위하여 중간층을 증착하는 단계(도너 기판으로부터 상기 층을 전달하는 대신) 및 단일층-전달 단계를 포함한다.
해당 프로세스의 이러한 제2 실시예는 반도체 중간층이 광학적 또는 전자적 기능을 갖지 않으므로, 단결정이 아니라 다결정질 및/또는 비정질인 재료로 만들어질 수 있다는 사실을 이용한다. 따라서, 중간층은 바로 밑에 있는 제2 전기 절연층(2b) 상에 증착함으로써 형성될 수 있다.
도 4a를 참조하면, 제2 분리층(2b)으로 덮인 캐리어 기판(1)이 제공된다. 상기 층(2b)은 통상적으로 캐리어 기판(1)이 실리콘으로 이루어지는 경우 캐리어 기판(1)의 열 산화에 의해 형성된다. 상기 층은 또한 화학적 기상 증착(CVD)에 의해 형성될 수 있으며, 이는 그 후 가능하게는 수행될 거칠기를 감소시키는 것을 목적으로 하는 처리를 필요로 할 수 있다.
도 4b를 참조하면, 예를 들어, 폴리실리콘 및/또는 비정질 실리콘으로 이루어진 중간층(4)이 증착된다. 이러한 증착은 다양한 온도(사용된 기술에 따라 300 ℃ 내지 800 ℃ 초과의 범위)에서 CVD 또는 에피택시에 의해 달성될 수 있다. 이러한 증착 후에 시드층을 본딩하여 전달하기에 적합한 표면 마감을 얻기 위해 층(4)의 평활화 처리, 예를 들어, 플라즈마 처리 또는 연마가 후속될 수 있다.
도 4c를 참조하면, 활성층의 에피택셜 성장에 적합하고 시드층(3a)을 형성하도록 의도된 단결정 재료를 포함하는 도너 기판(30)이 제공된다. 일 실시예에 따르면, 시드층(3a)은 수소 및/또는 헬륨과 같은 원자 종을 주입함으로써 형성된 약화된 구역(31)에 의해 한정된다.
도 4d를 참조하면, 이러한 도너 기판(30)은 캐리어 기판(1) 상에 사전에 증착된 중간층(4)에 본딩되고, 제1 분리층(2a)은 본딩 계면에 있다. 도 4c에 나타낸 바와 같이, 상기 층(2a)은 예를 들어, 본딩 전에 도너 기판(30)의 표면 상에 사전에 형성된다. 대안적으로, 층(2a)은 캐리어 기판(1) 상에 증착된 후 중간층(4) 상에 형성될 수 있거나, 심지어 도너 기판 상에 형성된 층과 증착된 중간층 상에 형성된 층을 결합함으로써 형성될 수 있다.
다음으로, 층(3a)을 중간층(4)으로 전달하기 위하여 도너 기판(30)이 박형화되고, 이는 도 2에 나타낸 기판을 얻을 수 있게 한다. 유리하게는, 박형화는 약화된 구역(31)을 따라 도너 기판(30)을 분리하는 것으로 구성된다. 대안적으로, 박형화는 활성층의 에피택시를 위해 원하는 두께 및 표면 마감을 얻기 위해 본딩 계면에 반대 측으로부터 도너 기판을 연마하거나 에칭함으로써 수행될 수 있다. 통상적으로, 전달된 시드층의 두께는 300 nm 이하이다. 선택적으로, 에피택시의 구현을 촉진하기 위하여 전달된 시드층의 자유 표면에 대해 마감 처리가 수행되며, 이러한 처리는 가능하게는 전달된 층이 박형화되고/박형화되거나 그 거칠기가 감소되는 것으로 이어진다.
해당 프로세스의 제2 실시예는 2개 층 대신에 단일의 층을 전달하는 단계를 포함하기 때문에 덜 비싸다는 점에서 특히 유리하다.
도 2에 나타낸 구조체를 제조하기 위한 프로세스가 무엇이든, 실리콘-게르마늄 또는 실리콘의 층(3b)은 그 후 활성층(도 5 참조)에 대해 원하는 두께가 얻어질 때까지 전달된 시드층(3a) 상에서 에피택셜 성장되며, 즉, 통상적으로 두께는 1 μm 이상이다. 에피택셜층(3b)은 약간 도핑될 수 있다.
시드층(3a)과 에피택셜층(3b)은 함께 활성층(3)을 형성한다. 에피택셜층(3b)의 두께가 시드층(3a)의 두께보다 분명히 더 크기 때문에, 층(3a 및 3b)이 다른 재료로 만들어지더라도, 활성층의 광학적 특성은 본질적으로 에피택셜층(3b)의 광학적 특성인 것으로 고려된다.
따라서, 예를 들어, 에피택셜층이 SiGe로 만들어졌지만 시드층이 SiGe로 만들어지지 않은 경우, 예를 들어, 실리콘으로 만들어진 경우, 실리콘층은 SiGe층의 두께와 관련하여 충분히 얇아서(300 nm 이하의 두께), 적외선 흡수 측면에서 활성층의 특성에 현저한 영향을 미치지 않는다.
그러나, 예를 들어, 열-혼합 프로세스에 의해 시드층의 특성을 수정할 수 있다. 그 자체로 알려진 바와 같이, 상기 프로세스는 실리콘층 상에 에피택셜 성장된 SiGe층을 산화시키는 단계를 포함하고, 상기 산화는 (실리콘 산화물을 형성하기 위해) 실리콘만을 소비하고 게르마늄이 SiGe층의 자유 표면에 대향하는 면을 향해 이동하도록 하는 효과를 갖는다. 그 후, SiO2층이 표면에 대해 얻어지며, 이는 그 후 에칭에 의해 제거될 수 있다.
도 6을 참조하면, 제1 전기 절연층(2a)까지 연장되는 복수의 전기 격리 트렌치(5)가 활성층(3)에 형성된다. 이러한 트렌치는 이미지 센서 분야에서 용량성 딥 트렌치 격리(CDTI: capacitive deep trench isolation)로 알려져 있다. 이러한 트렌치에 의해 경계가 설정된 활성층의 각각의 영역은 이미지 센서의 하나의 픽셀을 형성하도록 의도된다. 이를 위해, 이미지 센서를 제조하기 위한 프로세스의 후속 단계는 상기 영역에 포토다이오드(미도시)를 형성하는 것이다. 트렌치 및 포토다이오드를 제조하기 위한 프로세스는 본 기술 분야의 통상의 기술자에게 알려져 있으므로, 본 명세서에서는 상세하게 설명하지 않을 것이다.
하나의 선택적이지만 유리한 실시예에 따라, 도 7a를 참조하면, 트렌치 격리부(5)가 형성된 활성층(3)은 활성층으로부터 전면을 향한 반사의 계수보다 높은 전면으로부터 활성층을 향한 광 반사의 계수를 갖는 광 구속층(6)으로 덮인다. 상기 광 구속층(6)은 입사 광자의 방향의 함수로서 반사율의 이러한 선택성을 보장하는 층의 스택으로 구성된다. 바람직한 일 실시예에 따르면, 상기 광 구속층(6)은 상이한 두께를 갖는 실리콘 산화물의 2개의 층 사이에 티타늄 질화물의 층을 포함한다. 이러한 스택의 하나의 이점은 마이크로일렉트로닉스에 사용되는 프로세스와 호환된다는 것이며; 따라서, 광 구속층의 형성은 이미지 센서를 제조하기 위한 프로세스에 쉽게 통합될 수 있다. 예를 들어, 광 구속층(6)은 전면에서 후면으로, 100nm 두께의 SiO2층, 10 nm 두께의 TiN층 및 200 nm 두께의 SiO2층을 포함한다. 이미지 센서의 전면에서 활성층까지 이러한 스택의 반사율은 0.5%인 반면, 활성층에서 전면으로의 반사율은 37%이다.
상기 광 구속층(6)은 이미지 센서의 표면에 입사된 방사선을 반사시키지 않고 실질적으로 통과하게 하지만, 대조적으로 활성층에 존재하고 이중 BOX 구조체에 의해 반사된 광자를 반사하며, 이는 활성층에서 상기 광자를 포획하고 활성층에서 경로 길이를 증가시키는 효과를 갖는다. 따라서, 상기 광 구속층은 활성층의 광 흡수가 증가되도록 한다.
도 7b에 나타낸 일 실시예에 따르면, 전기적 격리 트렌치(5)가 또한 광 구속층(6)까지 연장된다. 이러한 구성은 유리하게는 2개의 인접한 픽셀(또는 2개의 인접한 이미지 센서)이 특히 기생 또는 섀도잉 효과를 피하기 위해, 구속층에서도 서로로부터 전기적으로 격리될 수 있도록 한다.
도 8에 나타낸 일 실시예에 따르면, 각 픽셀을 완전히 바이어싱할 수 있다(즉, 모든 두께에 걸쳐 바이어싱). 이를 위해, 각각의 트렌치(5)는 전기 절연 재료로 이루어진 벽들(5b) 사이의 중간층(4)까지 연장되는, 예를 들어, 실리콘으로 이루어진 전기 도전성 또는 반도체 비아(5a)로 형성된다. 이러한 배열은 반도체층(5a 및 4)이 전기적으로 접속되기 때문에 단일 접촉으로 픽셀 전체가 바이어싱될 수 있게 하는 점에서 특히 유리하다.
마지막으로, 도 9에 나타낸 일 실시예에 따르면, 각 픽셀을 전체적으로 그리고 독립적으로 바이어싱하는 것이 가능하다. 구체적으로, 각 트렌치의 내벽 및 외벽(5b)의 깊이 및 두께를 조정함으로써, 각 픽셀은 인접 픽셀과 독립적으로 바이어싱될 수 있다. 예를 들어, 각 픽셀은 중간층(4)까지 연장되는 상대적으로 얇은 전기 절연 재료로 만들어진 벽(5b)에 의해 한쪽(도 9의 중앙 픽셀의 오른쪽) 에서, 그리고 제2 분리층(2b)으로 적어도 부분적으로 연장되는 상대적으로 두꺼운 전기 절연 재료로 만들어진 벽(5b)에 의해 다른쪽(도 9의 중앙 픽셀의 왼쪽)에서 경계화될 수 있다. 픽셀 아래에 위치된 중간층(4)의 세그먼트(4a)는 픽셀의 한쪽 (도 9의 중앙 픽셀의 경우 오른쪽)에만 위치된 반도체층(5a)에 전기적으로 접속되고, 중간층(4)의 나머지로부터 전기적으로 격리된다. 따라서, 각 픽셀은 유리하게는 독립적으로 어드레싱될 수 있다.
도 8 및 도 9에 나타내지 않았지만, 광 구속층은 활성층 상에 존재할 수 있고, 도 7b 및 도 7a에 나타낸 바와 같이 트렌치(5)에 의해 통과되거나 통과되지 않을 수 있다.
예
광 흡수의 수치 시뮬레이션이 종래 기술에 따라(도 1에 나타낸 바와 같이, 캐리어 기판과 활성층 사이에 실리콘 산화물의 단일층을 가짐), 그리고 본 발명에 따라(도 5에 나타낸 바와 같이, 캐리어 기판과 활성층 사이에 이중 BOX 구조체를 가짐) 다양한 기판에 대해 수행되었다. 상기 이중 BOX 구조체는 기판의 전면에서 후면까지 다음과 같은 스택으로 구성된다:
- 제1 분리층(2a): SiO2, 40 nm
- 반도체 중간층(4): 폴리실리콘, 100 nm
- 제2 분리층(2b): SiO2, 150 nm
이러한 스택의 반사율은 940 nm의 입사 파장에 대해 약 72%이다.
이러한 시뮬레이션에서, 특정 기판은 활성층으로부터 전면을 향한 반사율보다 높은, 전면으로부터 활성층을 향한 반사율을 갖는 광 구속층으로 덮여 있었다. 상기 광 구속층은 기판의 전면으로부터 후면을 향해 이하의 스택으로 구성되었다: SiO2, 100 nm/TiN, 10 nm/SiO2, 200nm.
활성층은 6 ㎛ 두께의 실리콘층 또는 10%와 동등한 게르마늄 농도를 갖는 2 ㎛ 두께의 SiGe층으로 구성되었다.
아래 표는 940 nm의 파장을 갖는 수직 입사(즉, 기판 전면에 수직인 입사)의 방사에 대한 활성층의 광 흡수 계수를 나타낸다. 시뮬레이션은 다양한 픽셀을 분리하는 트렌치로부터의 회절 또는 굴절의 영향을 고려하지 않는다.
| 광 구속층 | 아니오 | 아니오 | 아니오 | 예 | 예 | 예 |
| 캐리어 기판-활성층 계면 | SiO2 30 nm |
이중 BOX | 이중 BOX | SiO2 30 nm |
이중 BOX | 이중 BOX |
| 활성층 | Si 6 μm |
Si 6 μm |
Si0.9Ge0.1 2 μm |
Si 6 μm |
Si 6 μm |
Si0.9Ge0.1 2 μm |
| 광 흡수 계수 | 33% | 47% | 49% | 47% | 68% | 87% |
SiO2의 단일층 대신 이중 BOX 구조체가 사용될 때 흡수에서 상당한 개선이 관찰된다. 광 흡수는 활성층이 실리콘 대신 SiGe로 만들어질 때 및/또는 활성층에 광자를 구속하는 광 구속층이 추가될 때 추가로 개선된다.
참고 문헌
US 2016/0118431호
Claims (23)
- 전면 이미지 센서로서, 연속적으로:
- 반도체 캐리어 기판(1),
- 제1 전기 절연 분리층(2a), 및
- 포토다이오드들의 매트릭스 어레이를 포함하는, 활성층이라고 하는 단결정 반도체층(3)을 포함하고,
상기 이미지 센서는 상기 캐리어 기판(1)과 상기 제1 전기 절연층(2a) 사이에:
- 제2 전기 절연 분리층(2b), 및
- 상기 제2 분리층(2b)과 상기 제1 분리층(2a) 사이에 배열된, 중간층(4)이라고 하는 제2 전기 전도성 또는 반도전성 층을 더 포함하고,
광 방사에 노출되도록 의도된 상기 이미지 센서의 전면으로부터 상기 제1 분리층(2a)보다 더 떨어져 위치된 상기 제2 분리층(2b)은 상기 제1 분리층(2a)보다 두꺼운 것을 특징으로 하는, 이미지 센서. - 제1항에 있어서,
상기 제1 분리층(2a)은 10 nm 내지 100 nm의 두께를 갖는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 제2 분리층(2b)은 100 nm 내지 300 nm의 두께를 갖는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 중간층(4)은 도핑된 다결정질 또는 비정질 재료로 이루어지는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 중간층(4)은 도핑된 실리콘으로 이루어지는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 중간층(4)은 금속으로 이루어지는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 중간층(4)은 20 nm 내지 150 nm의 두께를 갖는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 활성층(3)은 실리콘 시드층(3a)을 포함하는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 활성층(3)은 실리콘-게르마늄 시드층(3a)을 포함하는, 이미지 센서. - 제8항에 있어서,
상기 활성층(3)은 상기 시드층(3a) 상의 실리콘-게르마늄의 단결정층(3b)을 더 포함하는, 이미지 센서. - 제10항에 있어서,
상기 실리콘-게르마늄층(3b)의 게르마늄 함량은 10% 이하인, 이미지 센서. - 제10항에 있어서,
상기 실리콘-게르마늄층(3b)의 두께는 임계 두께보다 작으며,
상기 임계 두께는 특정 두께로서 정의되며, 상기 특정 두께를 넘으면 실리콘-게르마늄의 이완이 일어나는, 이미지 센서. - 제8항에 있어서,
상기 활성층(3)은 상기 시드층 상의 실리콘의 단결정층을 더 포함하는, 이미지 센서. - 제1항 또는 제2항에 있어서,
상기 활성층(3) 상에, 상기 활성층으로부터 상기 전면을 향한 반사 계수보다 높은, 상기 전면으로부터 상기 활성층을 향한 광 반사 계수를 갖는 광 구속층이라고 하는 층(6)을 더 포함하는, 이미지 센서. - 제14항에 있어서,
상기 광 구속층(6)은 실리콘 산화물의 2개의 층 사이에 티타늄 질화물의 층을 포함하는, 이미지 센서. - 제1항 또는 제2항에 있어서,
각각의 포토다이오드는 상기 제1 전기 절연층(2a)까지 연장되는 적어도 하나의 전기 격리 트렌치(5)에 의해 인접한 포토다이오드로부터 분리되는, 이미지 센서. - 제16항에 있어서,
상기 트렌치는 전기 절연 재료로 이루어진 벽들(5b) 사이의 상기 중간층(4)까지 연장되는 전기 도전성 또는 반도체 비아(5a)를 포함하는, 이미지 센서. - 제14항에 있어서,
각각의 포토다이오드는 상기 제1 전기 절연층(2a)까지 연장되는 적어도 하나의 전기 격리 트렌치(5)에 의해 인접한 포토다이오드로부터 분리되고,
상기 적어도 하나의 트렌치(5)는 상기 광 구속층(6)을 통해 연장되는, 이미지 센서. - 제17항에 있어서,
각각의 트렌치(5)는 상기 중간층(4)의 세그먼트를 전기적으로 격리하기 위하여, 상기 중간층(4)까지 연장되는 제1 벽(5b) 및 상기 제2 분리층(2b)으로 적어도 부분적으로 연장되는 제2 벽(5b)을 포함하고, 상기 전기 도전성 또는 반도체 비아(5a)는 상기 중간층(4)의 상기 세그먼트에 전기적으로 접속되는, 이미지 센서. - 전면 이미지 센서를 제조하기 위한 프로세스로서:
- 제1 도너 기판(40)을 제공하는 단계,
- 제1 반도체층(4)을 한정하기 위해, 상기 제1 도너 기판에 약화된 구역(41)을 형성하는 단계,
- 상기 제1 층(4)을 반도체 캐리어 기판(1)으로 전달하는 단계로서, 상기 캐리어 기판(1), 전기 절연층(2b) 및 상기 전달된 층(4)을 포함하는 구조체를 형성하기 위해 상기 전기 절연층(2b)이 상기 도너 기판(40)과 상기 캐리어 기판(1) 사이의 계면에 있는, 단계,
- 제2 도너 기판(30)을 제공하는 단계,
- 단결정 반도체층(3a)을 한정하기 위해 상기 제2 도너 기판에 약화된 구역(31)을 형성하는 단계,
- 상기 단결정 반도체층(3a)을 상기 구조체로 전달하는 단계로서, 전기 절연층(2a)이 상기 제2 도너 기판(30)과 상기 구조체 사이의 계면에 있는, 단계,
- 상기 전달된 단결정 반도체층(3a) 상에 단결정 반도체층(3b)을 에피택셜 성장시키는 단계로서, 상기 에피택셜 단결정 반도체층(3b)은 상기 전달된 단결정 반도체층(3a)과 함께 상기 이미지 센서의 활성층(3)을 형성하는, 단계를 포함하는, 프로세스. - 전면 이미지 센서를 제조하기 위한 프로세스로서:
- 제2 전기 절연층(2b)으로 덮인 캐리어 기판(1) 상에 전기 도전성 층 또는 반도체층(4)을 증착함으로써 구조체를 형성하는 단계,
- 도너 기판(30)을 제공하는 단계,
- 단결정 반도체층(3a)을 한정하기 위해 상기 도너 기판(30)에 약화된 구역(31)을 형성하는 단계,
- 상기 단결정 반도체층(3a)을 상기 구조체로 전달하는 단계로서, 제1 전기 절연층(2a)이 상기 도너 기판(30)과 상기 구조체 사이의 계면에 있는, 단계,
- 상기 전달된 단결정 반도체층(3a) 상에 단결정 반도체층(3b)을 에피택셜 성장시키는 단계로서, 상기 에피택셜 단결정 반도체층(3b)은 상기 전달된 단결정 반도체층(3a)과 함께 상기 이미지 센서의 활성층(3)을 형성하는, 단계를 포함하고,
광 방사에 노출되도록 의도된 상기 이미지 센서의 전면으로부터 상기 제1 전기 절연층(2a)보다 더 떨어져 위치된 상기 제2 전기 절연층(2b)은 제1 전기 절연층(2a)보다 두꺼운, 프로세스. - 제20항 또는 제21항에 있어서,
상기 활성층(3) 상에 광 구속층이라고 하는 층(6)을 형성하는 단계를 더 포함하고, 상기 광 구속층(6)은 상기 활성층으로부터 상기 전면을 향한 반사 계수보다 높은, 상기 전면으로부터 상기 활성층을 향한 광 반사 계수를 갖는, 프로세스. - 제20항 또는 제21항에 있어서,
상기 활성층(3)에 포토다이오드들의 매트릭스 어레이를 형성하는 단계를 더 포함하는, 프로세스.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1855540A FR3083000A1 (fr) | 2018-06-21 | 2018-06-21 | Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat |
| FR1855540 | 2018-06-21 | ||
| PCT/FR2019/051515 WO2019243751A1 (fr) | 2018-06-21 | 2019-06-21 | Capteur d'image de type face avant et procede de fabrication d'un tel capteur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210021488A KR20210021488A (ko) | 2021-02-26 |
| KR102666552B1 true KR102666552B1 (ko) | 2024-05-20 |
Family
ID=63638027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207037625A KR102666552B1 (ko) | 2018-06-21 | 2019-06-21 | 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US20210384223A1 (ko) |
| EP (1) | EP3811411A1 (ko) |
| JP (1) | JP7467805B2 (ko) |
| KR (1) | KR102666552B1 (ko) |
| CN (1) | CN112292760A (ko) |
| FR (1) | FR3083000A1 (ko) |
| SG (1) | SG11202012792SA (ko) |
| TW (1) | TW202015226A (ko) |
| WO (1) | WO2019243751A1 (ko) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3444880B2 (ja) * | 1991-09-03 | 2003-09-08 | バイラテック・シン・フィルムズ・インコーポレイテッド | 導電性光減衰型反射防止被膜 |
| KR100832152B1 (ko) * | 2005-09-07 | 2008-05-27 | 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.) | 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼 |
| JP2011522415A (ja) * | 2008-05-30 | 2011-07-28 | サーノフ コーポレーション | Ｕｔｓｏｉウェーハ上に製作された背面照射型撮像装置の背面を電子的にピン止めする方法 |
| JP2013115100A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 固体撮像装置 |
| JP2016063224A (ja) * | 2014-09-18 | 2016-04-25 | ソイテックＳｏｉｔｅｃ | 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造 |
| JP2016092178A (ja) * | 2014-11-04 | 2016-05-23 | 株式会社リコー | 固体撮像素子 |
| JP2017054890A (ja) * | 2015-09-08 | 2017-03-16 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365479B1 (en) * | 2000-09-22 | 2002-04-02 | Conexant Systems, Inc. | Method for independent control of polycrystalline silicon-germanium in a silicon-germanium HBT and related structure |
| US7160753B2 (en) * | 2004-03-16 | 2007-01-09 | Voxtel, Inc. | Silicon-on-insulator active pixel sensors |
| EP1722422A3 (fr) * | 2005-05-13 | 2007-04-18 | Stmicroelectronics Sa | Circuit intégré comprenant une photodiode de type à substrat flottant et procédé de fabrication correspondant |
| US7768085B2 (en) * | 2005-10-11 | 2010-08-03 | Icemos Technology Ltd. | Photodetector array using isolation diffusions as crosstalk inhibitors between adjacent photodiodes |
| KR20070118391A (ko) * | 2006-06-12 | 2007-12-17 | 삼성전자주식회사 | 크로스토크가 감소한 이미지 센서 |
| US7645701B2 (en) * | 2007-05-21 | 2010-01-12 | International Business Machines Corporation | Silicon-on-insulator structures for through via in silicon carriers |
| JP5356872B2 (ja) * | 2009-03-18 | 2013-12-04 | パナソニック株式会社 | 個体撮像装置の製造方法 |
| US8587063B2 (en) * | 2009-11-06 | 2013-11-19 | International Business Machines Corporation | Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels |
| EP2498280B1 (en) * | 2011-03-11 | 2020-04-29 | Soitec | DRAM with trench capacitors and logic back-biased transistors integrated on an SOI substrate comprising an intrinsic semiconductor layer and manufacturing method thereof |
| US20140339614A1 (en) * | 2011-12-30 | 2014-11-20 | Shanghai Advanced Research Institute, Chinese Aca- Demy Of Sciences | Image sensor and method of fabricating the same |
| US9105577B2 (en) * | 2012-02-16 | 2015-08-11 | International Business Machines Corporation | MOSFET with work function adjusted metal backgate |
| US8772899B2 (en) * | 2012-03-01 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for backside illumination sensor |
| GB2507512A (en) * | 2012-10-31 | 2014-05-07 | Ibm | Semiconductor device with epitaxially grown active layer adjacent a subsequently grown optically passive region |
| US10056293B2 (en) * | 2014-07-18 | 2018-08-21 | International Business Machines Corporation | Techniques for creating a local interconnect using a SOI wafer |
| FR3027731B1 (fr) | 2014-10-24 | 2018-01-05 | Stmicroelectronics Sa | Capteur d'image face avant a courant d'obscurite reduit sur substrat soi |
| JP6862362B2 (ja) * | 2015-06-24 | 2021-04-21 | ピクシウム ビジョン エスエー | 上昇した光吸収を有する感光性画素構造体、及び感光性インプラント |
| TWI767411B (zh) * | 2015-07-24 | 2022-06-11 | 光程研創股份有限公司 | 半導體結構 |
| CN109863600B (zh) * | 2016-11-02 | 2023-06-20 | 索尼半导体解决方案公司 | 成像器件、成像装置以及电子设备 |
| US9859311B1 (en) * | 2016-11-28 | 2018-01-02 | Omnivision Technologies, Inc. | Storage gate protection |
| US10515989B2 (en) * | 2017-08-30 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device comprising photodiode and method of making the same |
-
2018
- 2018-06-21 FR FR1855540A patent/FR3083000A1/fr active Pending
-
2019
- 2019-06-21 US US17/254,808 patent/US20210384223A1/en active Pending
- 2019-06-21 TW TW108121761A patent/TW202015226A/zh unknown
- 2019-06-21 JP JP2020569753A patent/JP7467805B2/ja active Active
- 2019-06-21 CN CN201980041160.1A patent/CN112292760A/zh active Pending
- 2019-06-21 WO PCT/FR2019/051515 patent/WO2019243751A1/fr active Application Filing
- 2019-06-21 SG SG11202012792SA patent/SG11202012792SA/en unknown
- 2019-06-21 KR KR1020207037625A patent/KR102666552B1/ko active IP Right Grant
- 2019-06-21 EP EP19745699.9A patent/EP3811411A1/fr active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3444880B2 (ja) * | 1991-09-03 | 2003-09-08 | バイラテック・シン・フィルムズ・インコーポレイテッド | 導電性光減衰型反射防止被膜 |
| KR100832152B1 (ko) * | 2005-09-07 | 2008-05-27 | 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 (에스.에이.) | 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼 |
| JP2011522415A (ja) * | 2008-05-30 | 2011-07-28 | サーノフ コーポレーション | Ｕｔｓｏｉウェーハ上に製作された背面照射型撮像装置の背面を電子的にピン止めする方法 |
| JP2013115100A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 固体撮像装置 |
| JP2016063224A (ja) * | 2014-09-18 | 2016-04-25 | ソイテックＳｏｉｔｅｃ | 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造 |
| JP2016092178A (ja) * | 2014-11-04 | 2016-05-23 | 株式会社リコー | 固体撮像素子 |
| JP2017054890A (ja) * | 2015-09-08 | 2017-03-16 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7467805B2 (ja) | 2024-04-16 |
| WO2019243751A1 (fr) | 2019-12-26 |
| TW202015226A (zh) | 2020-04-16 |
| FR3083000A1 (fr) | 2019-12-27 |
| JP2021527954A (ja) | 2021-10-14 |
| KR20210021488A (ko) | 2021-02-26 |
| EP3811411A1 (fr) | 2021-04-28 |
| SG11202012792SA (en) | 2021-01-28 |
| US20210384223A1 (en) | 2021-12-09 |
| CN112292760A (zh) | 2021-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11855120B2 (en) | Substrate for a front-side-type image sensor and method for producing such a substrate | |
| JP2006148076A (ja) | シリコンウェハに結合することによる薄膜ゲルマニウムの赤外線センサの製造 | |
| US8524522B2 (en) | Microelectronic device, in particular back side illuminated image sensor, and production process | |
| US20210366763A1 (en) | Semiconductor on insulator structure for a front side type imager | |
| US10903263B2 (en) | Front-side type image sensor and method for manufacturing such a sensor | |
| US11127775B2 (en) | Substrate for front side type imager and method of manufacturing such a substrate | |
| KR102666552B1 (ko) | 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스 | |
| CN108550550A (zh) | 浅沟槽隔离结构及其形成方法，图像传感器 | |
| WO2009036950A2 (en) | Method for fabricating a mixed orientation substrate | |
| TWI810422B (zh) | 用於製造供用於前側影像感測器之基材的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |