KR20070118391A - 크로스토크가 감소한 이미지 센서 - Google Patents

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김정빈
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Abstract

크로스토크가 감소한 이미지 센서가 제공된다. 이미지 센서는 하부 실리콘 기판과, 하부 실리콘 기판 상에 형성된 매립 절연층과, 매립 절연층 상에 형성된 실리콘 반도체층을 포함하는 SOI(Silicon On Insulator) 기판, 실리콘 반도체층 내에 매립 절연층과 접하도록 형성된 제1 분리 영역, 제1 분리 영역에 의해 서로 전기적으로 분리된 다수의 광전 변환 소자를 포함한다.
이미지 센서, 크로스토크

Description

크로스토크가 감소한 이미지 센서{Image sensor with decreased crosstalk}
도 1은 종래의 이미지 센서의 단면도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 등가회로도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 이미지 센서의 액티브 픽셀 센서 어레이의 레이아웃이다.
도 4는 본 발명의 일 실시예에 따른 4공유 픽셀 이미지 센서의 일부 단면도이다.
도 5a 내지 도 5b는 도 4에 예시되어 있는 제1 분리 영역의 다양한 형태를 나타내는 단면도들이다.
도 6은 본 발명의 다양한 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
11 : 포토다이오드 13 : 플로팅 확산 영역
15 : 전하 전송 소자 17 : 드라이브 소자
18 : 리셋 소자 19 : 선택 소자
100 : 기판 101a : 하부 실리콘 기판
101b : 매립 절연층 101c : 실리콘 반도체층
112 : p형 정션 영역 121, 121', 121'': 제1 분리 영역
123 : 제2 분리 영역
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
MOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, MOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, MOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
그런데, 증대된 해상도를 충족시키기 위해서 픽셀의 집적도를 증가시킬수록 단위 픽셀당 광전 변환 소자, 예컨대 포토다이오드의 체적이 작아져서 감도(sensitivity)가 떨어진다.
또, 픽셀의 집적도를 증가시킬수록 픽셀간 거리가 가까워져서 인접하는 픽셀 간에 크로스토크(crosstalk)가 빈번히 발생한다. 픽셀간 크로스토크는 도 1에서와 같이 마이크로 렌즈 및/또는 컬러 필터(도면 미도시)를 통과하여 입사된 광이 금속 배선(M1, M2, M3)의 상면 또는 측면에서 반사되어 형성된 반사광(6a)과 서로 다른 굴절율을 갖는 층간 절연막(5a, 5b, 5c)으로 이루어진 다층 구조 또는 불균일한 막의 표면에서 굴절되어 형성되는 굴절광(6b)에 의해 입사광이 축적되어야 하는 포토다이오드(4)가 아닌 인접한 포토다이오드(4)로 전달되는 광학적 크로스토크(optical crosstalk; A)와, 장파장 입사광(7)에 의해 광전 변환 소자(2)의 공핍 영역 외부에서 형성된 EHP(Electron Hole Pair)가 확산에 의해 인접한 다른 포토다이오드(2)로 전달되는 전기적 크로스토크(electrical crosstalk; B)로 구분할 수 있다.
크로스토크가 발생하면, 흑백 이미지 센서의 경우에는 해상도가 떨어지므로 화상의 왜곡이 발생될 수 있다. 또한, 레드(red), 그린(green), 블루(blue)에 의한 컬러 필터 어레이(Color Filter Array; CFA)를 사용하는 컬러 이미지 센서의 경우에는, 파장이 긴 레드 입사광에 의한 크로스토크의 가능성이 크고, 이에 따라 색조(tint) 불량이 나타날 수 있다.
본 발명이 이루고자 하는 기술적 과제는 크로스토크가 감소한 이미지 센서를 제공하고자 하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 이미지 센서는 하부 실리콘 기판과, 하부 실리콘 기판 상에 형성된 매립 절연층과, 매립 절연층 상에 형성된 실리콘 반도체층을 포함하는 SOI(Silicon On Insulator) 기판, 실리콘 반도체층 내에 매립 절연층과 접하도록 형성된 제1 분리 영역, 제1 분리 영역에 의해 서로 전기적으로 분리된 다수의 광전 변환 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 이미지 센서는 하부 실리콘 기판과, 하부 실리콘 기판 상에 형성된 매립 절연층과, 매립 절연층 상에 형성된 실리콘 반도체층을 포함하는 SOI(Silicon On Insulator) 기판, 실리콘 반도체층 내에 형성된 트렌치와, 트렌치의 프로파일을 따라 형성된 p형 정션 영역과, 트렌치를 채우는 매립 물질을 포함하는 제1 분리 영역, 제1 분리 영역보다 깊이가 얕은 제2 분리 영역, 제1 분리 영역에 의해 서로 분리된 다수의 광전 변환 소자, 및 제2 분리 영역에 의해 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. ″및/또는″ 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
이하 첨부 도면들을 참조하여 전기적 및 광학적 크로스토크를 감소시키고 광전 변환 소자의 감도를 향상시킬 수 있는 분리 영역들을 포함하는 CIS들에 대해 개시하도록 한다.
도 2 내지 도 5b는 4개의 광전 변환 소자가 독출 소자를 공유하는 4 공유 픽셀(4 shared pixel)을 단위 픽셀로 하여 액티브 픽셀 센서(APS) 어레이부가 구성된 본 발명의 몇몇 실시예들에 따른 CMOS 이미지 센서(CIS)들을 설명하기 위한 도면들이다.
광전 변환 소자로는 포토 트랜지스터, 포토 게이트, 포토다이오드(이하 PD), 핀형(pinned) 포토다이오드(이하, PPD) 또는 이들의 조합이 적용될 수 있다. CIS의 경우에는 PD 또는 PPD가 주로 사용된다. 이하에서는 광전 변환 소자가 PD 또는 PPD로 구현가능한 경우에는 PD로 기술하고, 구체적으로 PPD가 예시되어 있는 경우에만 이들을 분리하여 언급하도록 한다.
단위 픽셀은 PD에 축적된 전하를 독출하기 위한 플로팅 확산 영역(Floating Diffusion Region; 이하 FD)과 다수의 독출 소자를 포함한다. 독출 소자는 선택 소자(select element), 드라이브 소자(drive element) 및 리셋 소자(reset element)를 포함할 수 있다.
4공유 픽셀은 4개의 PD가 선택 소자, 드라이브 소자 및 리셋 소자를 공유하기 때문에 독출 소자 면적을 줄이고 감소된 독출 소자의 면적을 PD의 크기 증대에 사용할 수 있다. 따라서, 수광 효율을 증가시킬 수 있으며, 광감도, 포화 신호량 등을 향상시킬 수 있다.
도 2는 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 이미지 센서의 APS 어레이부의 등가회로도이다.
도 2를 참조하면, 4공유 픽셀(P)은 4개의 PD(11a, 11b, 11c, 11d)를 포함한다. 4개의 PD(11a, 11b, 11c, 11d)는 입사광을 흡수하여 광량에 대응하는 전하를 축적한다. 4개의 PD(11a, 11b, 11c, 11d)는 축적된 전하를 FD(13)으로 전송하는 각 전하 전송 소자(15a, 15b, 15c, 15d)와 커플링된다. 플로팅 확산 영역(13)은 2개의 PD(11a, 11b)에 공유되는 제1 FD(13a)와 다른 2개의 PD(11c, 11d)에 공유되며 제1 FD(13a)와 전기적으로 커플링되는 제2 FD(13b)를 포함한다. 제1 FD(13a)의 기생 커 패시턴스와 제2 FD(13b)의 기생 커패시턴스가 직렬로 연결되어 있기 때문에 FD(13)의 전체 기생 커패시턴스는 최소화될 수 있어서 전달되는 전하를 충분한 양의 드라이브 소자(17)의 구동 전압으로 사용할 수 있다.
4 공유 픽셀(P)은 4 개의 PD(11a, 11b, 11c, 11d)가 드라이브 소자(17), 리셋 소자(18) 및 선택 소자(19)를 공유한다.
소오스 팔로워 증폭기로 예시되어 있는 드라이브 소자(17)는 각 PD(11a, 11b, 11c, 11d)에 축적된 전하를 전달받은 FD(13)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
리셋 소자(18)는 FD(13)를 주기적으로 기준치로 리셋시킨다. 리셋 소자(18)는 소정의 바이어스를 인가하는 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 리셋 소자(18)가 턴 온되면 리셋 소자(18)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 FD(13)로 전달된다.
선택 소자(19)는 행 단위로 읽어낼 4 공유 픽셀(P)을 선택하는 역할을 한다. 선택 소자(19)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택 소자(19)가 턴 온되면 선택 소자(19)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 드라이브 소자(17)의 드레인 영역으로 전달된다.
전하 전송 소자(15a, 15b, 15c, 15d)에 바이어스를 인가하는 전송 라 인(TX(i)a, TX(i)b, TX(i)c, TX(i)d), 리셋 소자(18)에 바이어스를 인가하는 리셋 라인(RX(i)), 선택 소자(19)에 바이어스를 인가하는 행 선택 라인(SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
본 발명의 몇몇 실시예들에 따른 4공유 픽셀 CIS의 APS 어레이부의 레이아웃이 도 3에 예시되어 있다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 4공유 픽셀 CIS의 APS 어레이부는 제1 FD(FD1)를 공유하는 2개의 PD(PD1, PD2)가 형성되는 제1 액티브(A1)와 제2 FD(FD2)를 공유하는 2개의 PD(PD3, PD4)가 형성되는 제2 액티브(A2) 쌍이 반복 단위로 행렬 형태로 배열되고, 제1 및 제2 액티브 쌍(A1, A2) 마다 2개의 독립 독출 소자 액티브인 제3 및 제4 액티브(A3, A4)가 할당되는 방식으로 APS 어레이부가 이루어진다. 즉, 제1 내지 제4 액티브(A1, A2, A3, A4)가 4공유 픽셀의 단위 액티브를 구성한다.
제1 액티브(A1)는 일축 합병 듀얼 로브 (one axis merged dual lobes)형 액티브이고, 제2 액티브(A2)는 무축 합병 듀얼 로브(no axis merged dual lobes)형 액티브이다.
구체적으로, 제1 액티브(A1)는 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나의 축(axis) 액티브(b)에 합병된다. 듀얼 로브 액티브(a)는 축 액티브(b)를 중심으로 열 방향으로 대향한다. 따라서, 일축 합병 듀얼 로브형 액티브는 전체적인 외관이 어린 쌍자엽 식물의 배축(hypocotyls)과 배축으로부터 분기된 쌍자엽(a dual cotyledon)의 외관과 실질적으로 유사하다. 듀얼 로브 액티브(a)는 2개의 PD(PD1, PD2)가 형성되는 액티브이고, 연결 액티브(c)는 제1 FD(FD1) 액티브이다.
제2 액티브(A2)는 축 없이 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나로 합병된다. 듀얼 로브 액티브(a)는 열 방향으로 대향한다. 따라서, 무축 합병 듀얼 로브형 액티브는 전체적인 외관이 어린 쌍자엽 식물의 쌍자엽(a dual cotyledon)의 외관과 실질적으로 유사하다. 듀얼 로브 액티브(a)는 2개의 PD가 형성되는 액티브이고, 연결 액티브(c)는 제2 FD(FD2) 액티브이다.
축 액티브(b)에는 리셋 게이트(RG)가 배열되어 리셋 소자가 형성되는 것이 배선의 효율성 측면에서 유리할 수 있다. 리셋 소자가 플로팅 확산 영역(FD)을 주기적으로 리셋시키는 기능을 하기 때문에 플로팅 확산 영역(FD)과 리셋 소자의 정션을 하나로 형성하는 것이 배선의 최소화 측면에서 유리할 수 있다. 그러나 축 액티브(b)에 형성되는 소자가 리셋 소자에 한정되는 것은 아니다. 배열의 반복성을 위해 제2 액티브(A2)의 연결부와 인접 영역에 리셋 게이트(RG)와 실질적으로 동일 형상의 더미 게이트(DG)가 배열될 수 있다. 제3 액티브(A3) 및 제4 액티브(A4)에는 독출 소자가 하나씩 형성된다. 축 액티브(b)에 리셋 소자가 형성된 경우, 제3 액티브(A3)에는 드라이브 소자가 제4 액티브(A4)에는 선택 소자가 형성될 수 있다. 따라서, 제3 액티브(A3)에는 드라이브 소자의 소오스 팔로워 게이트(SFG)가 제4 액티브(A4)에는 선택 소자의 선택 게이트(RSG)들이 배치될 수 있다. 그러나, 배선을 어떻게 형성하느냐에 따라서 제3 액티브(A3)에 선택 소자가 제4 액티브(A4)에 드라이브 소자가 형성될 수도 있음은 물론이다.
도 4는 도 2 및 도 3에 도시되어 있는 회로도와 레이아웃에 따라 형성된 4공유 픽셀 CIS의 일 실시예를 나타내는 단면도이다.
도 4를 참조하면, CIS는 하부 실리콘 기판(101a)과, 하부 실리콘 기판(101a) 상에 형성된 매립 절연층(101b)과, 매립 절연층(101b) 상에 형성된 실리콘 반도체층(101c)을 포함하는 SOI(Silicon On Insulator) 기판(100)을 사용한다.
SOI 기판(100)의 제조 방법을 예를 들어 설명하면, 다음과 같은 방법이 있다. 실리콘 기판에 소정 농도 이상의 산소를 주입하여 실리콘 기판 내에 적정 농도의 산소를 축적시킨 뒤 열처리를 하여, 실리콘 기판 내에 주입된 산소와 실리콘 기판을 반응시킨다. 그러면, 실리콘 기판 내에 매립 절연층(101b)인 실리콘 산화막층이 형성된다. 이러한 방법 외에, SOI 기판(100)를 형성하는 방법에는 ELO(Epitaxial lateral overgrowth) 방법이나 기판 접합법(wafer bonding) 등이 있다. 도 4에서는 ELO 방법을 통해서 형성된 SOI 기판(100)을 예시적으로 도시하였다.
CIS는 APS 어레이부에 두 개의 서로 다른 분리 영역(121, 123)을 포함할 수 있다.
제1 분리 영역(121)은 PD와 PD를 분리하는 소자 분리 영역이다. 제1 분리 영역(121)은 깊은 트렌치 소자 분리 영역(DTI)일 뿐만 아니라 전기적 크로스토크 배리어 및 광학적 크로스토크 배리어이다. 제2 분리 영역(123)은 PD와 독출 소자를 분리하는 소자 분리 영역이다.
도 3의 레이아웃을 사용할 경우에는 인접한 PD 액티브(a)의 행 방향 및 열 방향 평행선 사이에 제1 분리 영역(121)이 형성될 수 있다. PD 액티브(a) 내에는 n형 도핑 영역으로 이루어진 PD 또는 PPD 등이 형성될 수 있다. 도 4에는 제1 도전형, 예컨대 p형 도핑 영역(143)과 그 하부의 제2 도전형, 예컨대 n형 도핑 영역(141) 및 p형 실리콘 반도체층(101c)으로 이루어진 PPD가 예시되어 있다. PPD는 암전류 및 이로 인한 노이즈 감소라는 장점 때문에 APS 어레이 디자인에 일반적으로 구현된다.
청색광, 녹색광 및 적색광의 기판(100)내에서의 흡수 파장이 각각 0~0.4㎛, 0.15~1.5㎛, 및 0.4~5 ㎛ 이므로 PPD의 깊이는 2㎛ 이상이 되어야 한다. 나아가 흡수되는 적색광의 대부분을 캡쳐해서 감도를 증가시키기 위해서는 PPD의 깊이는 가능한 5㎛까지 깊어지는 것이 좋다.
일반적으로, 1013 내지 1017 /㎤ 농도인 p형 실리콘 반도체층(101c)내에 1011 내지 1012 ions/㎠도우즈로 약 2000Å의 Rp(Projection Range)로 n형 불순물을 이온주입하여 n형 도핑 영역(141)을 형성하면 공핍층(144)이 기판(100) 표면으로부터 약 2㎛ 이상 깊이에 형성된다.
n형 도핑 영역(141)에 의해 형성되는 공핍층(144)의 깊이보다 깊게 제1 분리 영역(121)을 형성해야 제1 분리 영역(121)이 전기적 크로스토크 배리어로서의 기능을 충분히 수행할 수 있다. 다시 말하면, 전기적으로 절연체인 제1 분리 영역(121)이 PPD의 공핍 영역(144) 및 나아가 그 하부의 p형 실리콘 반도체층(101c)을 둘러싸면 PPD의 공핍 영역(144) 하부에서 발생한 EHP가 열적으로 확산하여 인접 PPD에 영향을 미치는 전기적 크로스토크를 효과적으로 방지할 수 있다. 그리고, 제1 분리 영역(121)의 깊이가 PPD의 깊이보다 깊으면 깊을수록 전기적 크로스토크의 배리어 기능을 충분히 달성할 수 있다.
특히, 본 발명의 일 실시예에서, 제1 분리 영역(121)은 SOI기판(100)의 매립 절연층(101b)과 접하도록 형성될 수 있다. 이와 같이 형성할 경우 대부분의 영역에서 폐쇄적인 전기적 크로스토크 베리어가 완성될 수 있다. 즉, 매립 절연층(101b)에 의해 하부 실리콘 기판(101a)의 깊은 곳에서 발생하는 EHP가 PPD로 유입되지 않고, 제1 분리 영역(121)에 의해 인접 PPD의 공핍 영역(144) 하부에서 발생한 EHP가 PPD로 유입되는 것을 최대한 방지할 수 있다.
한편, 제1 분리 영역(121)은 트렌치(109) 내부를 기판(101) 보다 굴절율이 낮은 물질, 예를 들면 실리콘 산화막, 실리콘 질화막, 공기(air) 등으로 매립하여 형성할 경우 광학적 크로스토크 배리어로써의 기능도 동시에 수행할 수 있다.
구체적으로, 도 4를 참고하면, 입사광이 서로 다른 굴절율을 갖는 절연막들(150a, 150b, 150c, 150d)로 이루어진 다층 구조 또는 불균일한 막의 표면에서 굴절되어 형성되는 굴절광(155)과, 금속 배선(M1, M2, M3)의 상면 또는 측면에서 반사되어 형성된 반사광(156)이 기판(100)과 제1 분리 영역(121)의 경계면에서 대부분 전반사된다. 따라서, 해당 PPD가 아닌 인접한 PPD로 굴절광(155) 또는 반사광(156)이 전달되는 광학적 크로스토크가 효과적으로 대부분 차단된다.
도 5a 및 도 5b는 도 4에 예시되어 있는 제1 분리 영역의 다른 형태들을 나타내는 단면도들이다.
도 5a를 참조하면, 제1 분리 영역(121')은 실리콘 반도체층(101c) 내에 형성된 트렌치와, 상기 트렌치의 프로파일을 따라 p형 정션 영역(112)과, 트렌치를 채우는 매립 물질로 구성된 경우를 예시한다. p형 정션 영역(112)은 인접한 PPD로 이동하는 전자와 재결합(recombination)하여 전기적 크로스토크를 줄이고, 트렌치 형성을 위한 식각시 생긴 식각 손상으로 인해 댕글링 결합등이 노출되어 있는 트렌치 표면에서 암 전류(dark current)가 흐르는 것을 방지할 수도 있다.
도 5b는 제1 분리 영역(121'')이 제2 분리 영역(123)에 비해서는 깊게 형성되나, 공정상의 조건에 의해 매립 절연층(101b)에 접하지 않게 될 경우를 예시한다. 제1 분리 영역(121'')은 실리콘 반도체층(101c) 내에 형성된 트렌치의 프로파일을 따라 형성된 p형 정션 영역(112)을 포함하여, 전기적 크로스토크를 줄이고 트렌치 표면에서 발생할 수 있는 암전류를 방지할 수 있다.
다시 도 4를 참조하면, 본 발명의 몇몇 실시예들에 따른 CIS의 APS 어레이부(9)는 제1 분리 영역(121)보다 얕은 깊이의 제2 분리 영역(얕은 분리 영역)(123)을 더 포함한다. 제2 분리 영역(123)은 PD와 독출 소자를 분리하는 얕은 트렌치 소자 분리 영역(STI)이다. 따라서, 제2 분리 영역(123)은 액티브(a)와 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c) 사이에 형성된다.
도 3의 레이아웃에 예시되어 있는 바와 같이, PD 액티브(a)와 독출 소자 액티브(b, c, A3, A4) 사이의 간격은 PD 액티브(a)와 PD 액티브(a) 사이의 간격보다 작다. 따라서, 공정상 이들 사이의 분리 영역을 제1 분리 영역(121)과 같이 깊은 트렌치로 형성하는 것이 어려울 수 있으며, 독출 소자 액티브(b, A3, A4) 및 플로 팅 확산 영역 액티브(c)가 쓰러질 가능성이 크고, 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c)를 사이에 두고 대향하는 PD 액티브(a) 사이의 이격 거리(D1)가 직접 대향하는 PD 액티브(a) 사이의 이격 거리(D2)보다 커서 이 부분에서의 크로스토크는 무시할 정도가 되기 때문에 PD 액티브(a)와 독출 소자 액티브(b, A3, A4) 및 플로팅 확산 영역 액티브(c) 사이를 제1 분리 영역(121)보다 얕은 깊이의 제2 분리 영역(123)으로 분리한다. 또, 도 3의 레이아웃에 예시되어 있는 바와 같이 제2 분리 영역(123) 중 일부는 제1 픽셀내의 독출 소자 액티브(A3, A4)와 제1 픽셀 내의 PD 액티브(a)를 분리하고 나머지 일부는 제1 픽셀내의 독출 소자 액티브(b) 및 플로팅 확산 영역 액티브(c)과 상기 제1 픽셀의 다음 픽셀인 제2 픽셀의 PD 액티브(a)를 분리한다.
제2 분리 영역(123)은 제1 분리 영역(121)과 마찬가지로 트렌치(110) 내부를 기판(101) 보다 굴절율이 낮은 물질, 예를 들면 실리콘 산화막, 실리콘 질화막, 폴리실리콘, 공기(air) 등으로 매립하여 형성할 수 있다.
또, 제2 분리 영역(123)은 주변 회로부의 회로 소자들이 형성되는 액티브를 정의하는 제3 분리 영역(125)과 동일한 얕은 트렌치 분리 영역(STI)로 구현할 수 있다.
예를 들면, 제2 및 제3 분리 영역(123, 125)은 2000 내지 4000 Å 깊이로 형성될 수 있으나, 이 깊이에 제한되는 것은 아니다.
도 4에서 미설명 부호 160은 광투광부에 채워진 실리콘 산화막 및/또는 투명 레진(resin)이고, 170은 평탄화층을, 180은 컬러 필터를, 190은 마이크로렌즈를 각 각 나타낸다. 도면에서 배선층(M1, M2, M3)을 3층으로 나타내었으나 CIS에 따라서는 2층으로 구성될 수도 있다.
APS 어레이부에는 독출 소자가 주변 회로부에는 독출소자와 동시에 형성된 CMOS 소자와 저항체 및 커패시터 등이 형성될 수 있으며, 이들은 당업자에게 널리 알려진 다양한 형태로 구현될 수 있으므로, 본 발명이 모호하게 해석되는 것을 피하기 위하여 이들에 대해서는 개별적인 참조부호를 부여하지 않고 설명을 생략하도록 한다.
도 6은 본 발명의 실시예들에 따른 CIS를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
도 6을 참조하면, 프로세서 기반 시스템(301)은 CIS(310)의 출력 이미지를 처리하는 시스템이다. 시스템(301)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(301)은 버스(305)를 통해 입출력(I/O) 소자(330)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(320)를 포함한다. CIS(310)는 버스(305) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(301)은 버스(305)를 통해 CPU(320)와 커뮤니케이션할 수 있는 RAM(340), 플로피디스크 드라이브(350) 및/또는 CD ROM 드라이브(355), 및 포트(360)을 더 포함할 수 있다. 포 트(360)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. CIS(310)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
본 명세서에서 이미지 센서는 4개의 PPD가 독출 소자를 공유하는 4 공유 픽셀을 예로 들었으나, 2공유 픽셀이나, 공유하지 않는 픽셀을 적용할 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 CIS에 따르면 제1 분리 영역이 전기적 크로스토크 배리어 및 광학적 크로스토크 배리어로 기능할 수 있기 때문에 크로스토크를 효과적으로 감소시킬 수 있다.

Claims (4)

  1. 하부 실리콘 기판과, 상기 하부 실리콘 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 실리콘 반도체층을 포함하는 SOI(Silicon On Insulator) 기판;
    상기 실리콘 반도체층 내에 상기 매립 절연층과 접하도록 형성된 제1 분리 영역;
    상기 제1 분리 영역에 의해 서로 전기적으로 분리된 다수의 광전 변환 소자를 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    상기 제1 분리 영역은 상기 실리콘 반도체층 내에 형성된 트렌치와, 상기 트렌치의 프로파일을 따라 형성된 p형 정션 영역과, 상기 트렌치를 채우는 매립 물질을 포함하는 이미지 센서.
  3. 제 1항에 있어서,
    상기 제1 분리 영역보다 깊이가 얕은 제2 분리 영역을 더 포함하고,
    상기 제2 분리 영역에 의해 상기 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 더 포함하는 이미지 센서.
  4. 하부 실리콘 기판과, 상기 하부 실리콘 기판 상에 형성된 매립 절연층과, 상기 매립 절연층 상에 형성된 실리콘 반도체층을 포함하는 SOI(Silicon On Insulator) 기판;
    상기 실리콘 반도체층 내에 형성된 트렌치와, 상기 트렌치의 프로파일을 따라 형성된 p형 정션 영역과, 상기 트렌치를 채우는 매립 물질을 포함하는 제1 분리 영역;
    상기 제1 분리 영역보다 깊이가 얕은 제2 분리 영역;
    상기 제1 분리 영역에 의해 서로 분리된 다수의 광전 변환 소자; 및
    상기 제2 분리 영역에 의해 상기 광전 변환 소자와 분리된 독출 소자 및 플로팅 확산 영역을 포함하는 이미지 센서.
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