KR102651393B1 - 쉴딩 배선을 갖는 이미지 센서 - Google Patents
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Abstract
매트릭스 형태로 배열된 제1 광전 변환부들, 및 상기 제1 광전 변환부들 중앙에 배치된 제1 플로팅 디퓨전을 포함하는 제1 광전 변환 영역; 제1 리셋 게이트, 제1 선택 게이트, 및 제1 드라이브 게이트가 배치된 제1 활성 영역을 포함하는 제1 트랜지스터 영역; 상기 제1 플로팅 디퓨전 영역과 상기 제1 드라이브 게이트를 전기적으로 연결하는 제1 신호 배선; 및 상기 제1 신호 배선과 이격되어 평행하게 연장하는 제1 쉴딩 배선을 포함하는 제1 단위 픽셀을 갖는 이미지 센서가 제안된다.
Description
본 발명은 신호 배선 및 쉴딩 배선을 갖는 이미지 센서에 관한 것이다.
최근 정보 통신 산업 발달과 전자 기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용되고 있다. 이미지 센서의 집적도가 증가하고 픽셀의 크기가 작아지면서, 광전 변환부 내에서 생성된 광전하의 양이 충분하지 못하여 이미지 센서의 해상력이 저하되고 있다. 상기 광전 변환부, 예를 들어 포토다이오드의 체적이 줄어들더라도, 상기 광전 변환부 내에서 생성된 전자들을 충분한 레벨의 전압으로 변환하는 방법을 제안한다.
본 발명이 해결하고자 하는 과제는 신호 배선 및 쉴딩 배선을 갖는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 신호 배선을 커플링하여 승압할 수 있는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 플로팅 디퓨전 내의 전자들의 변환 이득을 향상시키는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 이미지 센서는 매트릭스 형태로 배열된 제1 광전 변환부들, 및 상기 제1 광전 변환부들 중앙에 배치된 제1 플로팅 디퓨전을 포함하는 제1 광전 변환 영역; 제1 리셋 게이트, 제1 선택 게이트, 및 제1 드라이브 게이트가 배치된 제1 활성 영역을 포함하는 제1 트랜지스터 영역; 상기 제1 플로팅 디퓨전 영역과 상기 제1 드라이브 게이트를 전기적으로 연결하는 제1 신호 배선; 및 상기 제1 신호 배선과 이격되어 평행하게 연장하는 제1 쉴딩 배선을 포함하는 제1 단위 픽셀을 포함할 수 있다.
상기 제1 신호 배선은: 상기 제1 광전 변환 영역들 사이를 컬럼 방향으로 연장하여 상기 제1 플로팅 디퓨전과 전기적으로 연결된 제1 하부 신호 배선; 및 상기 제1 광전 변환 영역과 상기 제1 트랜지스터 영역 사이에서 로우 방향으로 연장하여 상기 제1 활성 영역의 일부 및 상기 제1 드라이브 게이트와 전기적으로 연결된 제1 상부 신호 배선을 포함할 수 있다.
상기 제1 쉴딩 배선은: 상기 제1 하부 신호 배선과 평행하는 제1 하부 쉴딩 배선; 및 상기 제1 상부 신호 배선과 평행하는 제1 상부 쉴딩 배선을 포함할 수 있다.
상기 제1 하부 신호 배선 및 상기 제1 하부 쉴딩 배선은 바(bar) 모양일 수 있다. 상기 제1 상부 신호 배선 및 상기 제1 상부 쉴딩 배선은 상기 로우 방향 및 상기 컬럼 방향으로 연장하는 엘보우(elbow) 모양일 수 있다.
상기 제1 하부 신호 배선은 제1 FD 컨택을 통하여 상기 제1 플로팅 디퓨전과 연결될 수 있다. 상기 제1 하부 신호 배선은 상기 제1 상부 신호 배선과 상기 제1 FD 컨택 사이의 상부 및 상기 제1 상부 신호 배선으로부터 상기 제1 FD 컨택을 지나 연장하는 하부를 더 포함할 수 있다. 상기 제1 하부 신호 배선의 상기 하부는 플로팅될 수 있다.
상기 제1 쉴딩 배선은 상기 제1 하부 신호 배선의 상기 상부와 평행하는 상부 및 상기 하부와 평행하는 하부를 포함할 수 있다.
상기 제1 단위 픽셀은 상기 제1 신호 배선을 가로질러 상기 제1 쉴딩 배선과 대향하도록 상기 제1 쉴딩 배선과 미러링된 모양을 갖는 제1 추가 쉴딩 배선을 더 포함할 수 있다.
상기 제1 신호 배선은: 상기 제1 광전 변환 영역들 사이를 컬럼 방향으로 연장하여 상기 제1 플로팅 디퓨전과 전기적으로 연결된 제1 하부 신호 배선; 및 상기 제1 광전 변환 영역과 상기 제1 트랜지스터 영역 사이에서 로우 방향으로 연장하여 상기 제1 활성 영역의 일부 및 상기 제1 드라이브 게이트와 전기적으로 연결된 제1 상부 신호 배선을 포함할 수 있다.
상기 제1 쉴딩 배선은: 상기 제1 하부 신호 배선과 평행하는 제1 하부 쉴딩 배선; 및 상기 제1 상부 신호 배선과 평행하는 제1 상부 쉴딩 배선을 포함할 수 있다.
상기 제1 추가 쉴딩 배선은: 상기 제1 하부 쉴딩 배선과 미러링된 모양을 갖는 제1 추가 하부 쉴딩 배선; 및 상기 제1 상부 쉴딩 배선과 미러링된 모양을 갖는 제1 추가 상부 쉴딩 배선을 포함할 수 있다.
상기 제1 단위 픽셀은 상기 제1 쉴딩 배선과 상기 제1 추가 쉴딩 배선을 연결하는 제1 상호 연결 쉴딩 배선을 더 포함할 수 있다.
상기 이미지 픽셀은 매트릭스 형태로 배열된 제2 광전 변환부들, 및 상기 제2 광전 변환부들 중앙에 배치된 제2 플로팅 디퓨전을 포함하는 제2 광전 변환 영역; 제2 리셋 게이트, 제2 선택 게이트, 및 제2 드라이브 게이트가 배치된 제2 활성 영역을 포함하는 제2 트랜지스터 영역; 상기 제2 플로팅 디퓨전 영역과 상기 제2 드라이브 게이트를 전기적으로 연결하는 제2 신호 배선; 및 상기 제2 신호 배선과 평행하고 상기 제2 광전 변환부들의 일부와 중첩하도록 배치된 제2 쉴딩 배선을 포함하는 제2 단위 픽셀을 더 포함할 수 있다. 상기 제1 단위 픽셀과 상기 제2 단위 픽셀은 미러링된 모양을 가질 수 있다.
상기 이미지 센서는 상기 제1 신호 배선과 상기 제2 신호 배선을 전기적으로 연결하는 연결 신호 배선을 더 포함할 수 있다.
상기 이미지 센서는 상기 연결 신호 배선과 평행하는 연결 쉴딩 배선을 더 포함할 수 있다.
상기 연결 신호 배선 및 상기 연결 쉴딩 배선은 로우 방향으로 연장할 수 있다.
상기 제1 쉴딩 배선은 상기 제1 신호 배선의 제1 측방에 위치할 수 있다. 상기 제2 쉴딩 배선은 상기 제2 신호 배선의 제2 측방에 위치할 수 있다. 상기 제1 측방과 제2 측방은 서로 대향(opposite)할 수 있다.
상기 제1 쉴딩 배선은 상기 제1 광전 변환부들 중 적어도 두 개와 중첩하도록 배치될 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 제1 단위 픽셀 및 제2 단위 픽셀을 가진 픽셀 블록을 포함할 수 있다.
상기 제1 단위 픽셀은: 제1 플로팅 디퓨전이 배치된 제1 광전 변환 영역; 제1 드라이브 게이트가 배치된 제1 트랜지스터 영역; 상기 제1 플로팅 디퓨전과 상기 제1 드라이브 게이트를 전기적으로 연결하는 제1 신호 배선; 및 상기 제1 신호 배선의 제1 측면 방향에 배치되고 상기 제1 신호 배선과 평행하는 제1 쉴딩 배선을 포함할 수 있다.
상기 제2 단위 픽셀은: 제2 플로팅 디퓨전이 배치된 제2 광전 변환 영역; 제2 드라이브 게이트가 배치된 제2 트랜지스터 영역; 상기 제2 플로팅 디퓨전과 상기 제2 드라이브 게이트를 전기적으로 연결하는 제2 신호 배선; 및 상기 제2 신호 배선의 제2 측면 방향에 배치되고 상기 제2 신호 배선과 평행하는 제2 쉴딩 배선을 포함할 수 있다.
상기 제1 측면 방향과 상기 제2 측면 방향은 서로 대향(opposite)할 수 있다.
상기 제1 단위 픽셀의 레이아웃과 상기 제2 단위 픽셀의 레이아웃은 미러링될 수 있다.
상기 제1 광전 변환 영역은 매트릭스 모양으로 배치된 네 개의 제1 광전 변환부들을 포함할 수 있다. 상기 제2 광전 변환 영역은 매트릭스 모양으로 배치된 네 개의 제2 광전 변환부들을 포함할 수 있다.
상기 제1 쉴딩 배선은 상기 네 개의 제1 광전 변환부들 중 적어도 두 개와 중첩될 수 있다. 상기 제2 쉴딩 배선은 상기 네 개의 제2 광전 변환부들 중 적어도 두 개와 중첩될 수 있다.
상기 제1 신호 배선은: 상기 제1 드라이브 게이트와 상기 제1 트랜지스터 영역 내의 제1 활성 영역의 일부를 전기적으로 연결하는 제1 상부 신호 배선; 및 상기 제1 상부 신호 배선의 중간 부분과 상기 제1 플로팅 디퓨전을 전기적으로 연결하는 제1 하부 신호 배선을 포함할 수 있다.
상기 제2 신호 배선은: 상기 제2 드라이브 게이트와 상기 제2 트랜지스터 영역 내의 제2 활성 영역의 일부를 전기적으로 연결하는 제2 상부 신호 배선; 및 상기 제2 상부 신호 배선의 중간 부분과 상기 제2 플로팅 디퓨전을 전기적으로 연결하는 제2 하부 신호 배선을 포함할 수 있다.
상기 제1 하부 신호 배선은 상기 제1 상부 신호 배선으로부터 상기 제1 플로팅 디퓨전을 지나 연장하는 제1 연장부를 더 포함할 수 있다. 상기 제2 하부 신호 배선은 상기 제2 상부 신호 배선으로부터 상기 제2 플로팅 디퓨전을 지나 연장하는 제2 연장부를 더 포함할 수 있다.
상기 제1 쉴딩 배선은 상기 제1 연장부와 평행하도록 연장할 수 있다. 상기 제2 쉴딩 배선은 상기 제2 연장부와 평행하도록 연장할 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 플로팅될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 상기 플로팅 디퓨전으로부터 상기 드라이브 게이트로 전달되는 전자들의 양이 적더라도, 상기 쉴딩 배선에 의한 승압 효과 때문에 전자들이 전압으로 변환되는 변환 이득이 향상될 수 있다.
상기 쉴딩 배선에 전압 또는 신호를 필요에 따라 인가함으로써, 상기 이미지 센서의 상기 픽셀들의 동작을 최적화 및 효율화 할 수 있고, 및 해상력 및 선명도 등을 높일 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 2a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이를 개략적으로 도시한 레이아웃이고, 도 2b는 상기 픽셀 어레이 내의 하나의 픽셀 블록을 개략적으로 보이는 레이아웃이고, 및 도 2c는 상기 픽셀 블록 내의 단위 픽셀들의 신호 배선들 및 쉴딩 배선들을 개념적으로 도시한 레이아웃이다.
도 3a 내지 3f는 본 발명의 다양한 실시예들에 의한 신호 배선들 및 쉴딩 배선들을 보이는 레이아웃들이다. 도 2a 내지 2c에서, 상기 제1 쉴딩 배선과 상기 제2 쉴딩 배선이 미러링된 모양을 가지므로, 도 3a 내지 3f에 도시된 쉴딩 배선들은 상기 제1 쉴딩 배선과 상기 제2 쉴딩 배선 모두에 적용될 수 있다.
도 4a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이를 개략적으로 도시한 레이아웃이고, 도 4b는 상기 픽셀 어레이 내의 하나의 픽셀 블록을 개략적으로 보이는 레이아웃이고, 및 도 4c는 상기 픽셀 블록의 신호 배선 및 쉴딩 배선을 개념적으로 도시한 레이아웃이다.
도 5a 내지 5e는 본 발명의 다양한 실시예들에 의한 신호 배선들 및 쉴딩 배선들을 보이는 레이아웃들이다.
도 6a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이를 개략적으로 도시한 레이아웃이고, 도 6b는 상기 픽셀 어레이 내의 하나의 픽셀 블록을 개략적으로 보이는 레이아웃이고, 및 도 6c는 상기 픽셀 블록의 신호 배선들 및 쉴딩 배선들을 개념적으로 도시한 레이아웃이다.
도 7a 내지 7c는 본 발명의 다양한 실시예들에 의한 쉴딩 배선들을 보이는 레이아웃들이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서를 가진 전자 장치를 개략적으로 도시한 다이아그램이다.
도 2a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이를 개략적으로 도시한 레이아웃이고, 도 2b는 상기 픽셀 어레이 내의 하나의 픽셀 블록을 개략적으로 보이는 레이아웃이고, 및 도 2c는 상기 픽셀 블록 내의 단위 픽셀들의 신호 배선들 및 쉴딩 배선들을 개념적으로 도시한 레이아웃이다.
도 3a 내지 3f는 본 발명의 다양한 실시예들에 의한 신호 배선들 및 쉴딩 배선들을 보이는 레이아웃들이다. 도 2a 내지 2c에서, 상기 제1 쉴딩 배선과 상기 제2 쉴딩 배선이 미러링된 모양을 가지므로, 도 3a 내지 3f에 도시된 쉴딩 배선들은 상기 제1 쉴딩 배선과 상기 제2 쉴딩 배선 모두에 적용될 수 있다.
도 4a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이를 개략적으로 도시한 레이아웃이고, 도 4b는 상기 픽셀 어레이 내의 하나의 픽셀 블록을 개략적으로 보이는 레이아웃이고, 및 도 4c는 상기 픽셀 블록의 신호 배선 및 쉴딩 배선을 개념적으로 도시한 레이아웃이다.
도 5a 내지 5e는 본 발명의 다양한 실시예들에 의한 신호 배선들 및 쉴딩 배선들을 보이는 레이아웃들이다.
도 6a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이를 개략적으로 도시한 레이아웃이고, 도 6b는 상기 픽셀 어레이 내의 하나의 픽셀 블록을 개략적으로 보이는 레이아웃이고, 및 도 6c는 상기 픽셀 블록의 신호 배선들 및 쉴딩 배선들을 개념적으로 도시한 레이아웃이다.
도 7a 내지 7c는 본 발명의 다양한 실시예들에 의한 쉴딩 배선들을 보이는 레이아웃들이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서를 가진 전자 장치를 개략적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여 질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서(800)를 개략적으로 도시한 블럭도이다. 도 1을 참조하면, 상기 이미지 센서(800)는 픽셀 어레이(pixel array, 810), 상관 이중 샘플러(correlated double sampler, CDS, 820), 아날로그-디지털 컨버터(analog-digital converter, ADC, 830), 버퍼(Buffer, 840), 로우 드라이버(row driver, 850), 타이밍 제너레이터(timing generator, 860), 제어 레지스터(control register, 870), 및 램프 신호 제너레이터(ramp signal generator, 880)를 포함할 수 있다.
상기 픽셀 어레이(810)는 매트릭스 구조로 배열된 다수의 픽셀 블록들(815)을 포함할 수 있다. 상기 다수의 픽셀 블록들(815)은 각각 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 컬럼 라인들(column lines)을 통하여 상기 상관 이중 샘플러(820)로 전송할 수 있다. 상기 다수의 픽셀 블록들은 로우 라인들(row lines) 중 하나 및 상기 컬럼 라인들(column lines) 중 하나와 각각 연결될 수 있다.
상기 상관 이중 샘플러(820)는 상기 픽셀 어레이(810)의 상기 픽셀 블록들(815)로부터 수신된 전기적 이미지 신호를 일시적으로 저장 및 샘플링할 수 있다. 예를 들어, 상기 상관 이중 샘플러(820)는 상기 타이밍 제너레이터(860)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 상기 아날로그-디지털 컨버터(830)로 전송할 수 있다.
상기 아날로그-디지털 컨버터(830)는 수신된 상기 아날로그 신호를 디지털 신호로 변환하여 상기 버퍼(840)로 전송할 수 있다.
상기 버퍼(840)는 수신된 상기 디지털 신호를 래치(latch)하고 및 순차적으로 외부의 영상 신호 처리부로 출력할 수 있다. 상기 버퍼(840)는 상기 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 로우 드라이버(850)는 상기 타이밍 제너레이터(860)의 신호에 따라 상기 픽셀 어레이(810)의 상기 다수의 픽셀 블록들(815)을 구동할 수 있다. 예를 들어, 상기 로우 드라이버(850)는 상기 다수의 로우 라인들(row lines) 중 하나의 상기 로우 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
상기 타이밍 제너레이터(860)는 상기 상관 이중 샘플러(820), 상기 아날로그-디지털 컨버터(830), 상기 로우 드라이버(850), 및 상기 램프 신호 제너레이터(880)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
상기 컨트롤 레지스터(870)는 상기 버퍼(840), 상기 타이밍 제너레이터(860), 및 상기 램프 신호 제너레이터(880)를 컨트롤하기 위한 컨트롤 신호들을 생성할 수 있다.
상기 램프 신호 제너레이터(880)는 상기 타이밍 제너레이터(860)의 컨트롤에 따라 상기 버퍼(840)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이(PA)를 개략적으로 도시한 레이아웃이고, 도 2b는 상기 픽셀 어레이(PA) 내의 하나의 픽셀 블록(PB)을 개략적으로 보이는 레이아웃이고, 및 도 2c는 상기 픽셀 블록(PB) 내의 단위 픽셀들(PXa, PXb)의 신호 배선들(200a, 200b) 및 쉴딩 배선들(300a, 300b)을 개념적으로 도시한 레이아웃이다.
도 2a 내지 2c를 참조하면, 상기 이미지 센서의 상기 픽셀 어레이(PA)는 매트릭스 형태로 배열된 다수의 픽셀 블록들(PB)을 포함할 수 있다. 상기 다수의 픽셀 블록들(PB)은 로우 방향(D1)으로 나란하게(side-by-side) 정렬되도록 배열될 수 있고, 컬럼 방향(D2)으로 지그재그 형태로 배열될 수 있다. 상기 각 픽셀 블록(PB)은 제1 단위 픽셀(PXa) 및 제2 단위 픽셀(PXb)을 포함할 수 있다. 상기 제1 및 제2 단위 픽셀들(PXa, PXb)은 상기 로우 방향(D1)으로 서로 대칭적 배열, 예를 들어, 서로 미러링된 모양의 레이아웃을 가질 수 있다.
상기 제1 단위 픽셀(PXa)은 제1 광전 변환 영역(110a), 제1 트랜지스터 영역(120a), 제1 신호 배선(200a), 및 제1 쉴딩 배선(300a)을 포함할 수 있고, 및 상기 제2 단위 픽셀(PXb)은 제2 광전 변환 영역(110b), 제2 트랜지스터 영역(120b), 제2 신호 배선(200b), 및 제2 쉴딩 배선(300b)을 포함할 수 있다.
상기 제1 광전 변환 영역(110a)은 2행 2열의 매트릭스 모양으로 배열된 네 개의 제1 광전 변환부들(PDa1-PDa4), 상기 네 개의 제1 광전 변환부들(PDa1-PDa4)의 중앙에 배치된 제1 플로팅 디퓨전(FDa), 상기 네 개의 제1 광전 변환부들(PDa1-PDa4) 및 상기 제1 플로팅 디퓨전(FDa)과 각각 부분적으로 중첩하도록 배치된 네 개의 제1 전송 게이트들(TGa1-TGa4)을 포함할 수 있다. 상기 제2 광전 변환 영역(110b)은 2행 2열의 매트릭스 모양으로 배열된 네 개의 제2 광전 변환부들(PDb1-PDb4), 상기 네 개의 제2 광전 변환부들(PDb1-PDb4)의 중앙에 배치된 제2 플로팅 디퓨전(FDb), 상기 네 개의 제2 광전 변환부들(PDb1-PDb4) 및 상기 제2 플로팅 디퓨전(FDb)과 각각 부분적으로 중첩하도록 배치된 네 개의 제2 전송 게이트들(TGb1-TGb4)을 포함할 수 있다.
상기 제1 트랜지스터 영역(120a)은 제1 활성 영역(ACTa) 상에 상기 로우 방향(D1)으로 배치된 제1 리셋 게이트(RGa), 제1 선택 게이트(SGa), 및 제1 드라이브 게이트(DGa)를 포함할 수 있다. 상기 제2 트랜지스터 영역(120b)은 제2 활성 영역(ACTb) 상에 상기 로우 방향(D1)으로 배치된 제2 드라이브 게이트(DGb), 제2 선택 게이트(SGb), 및 제2 리셋 게이트(RGb)를 포함할 수 있다. 상기 제1 트랜지스터 영역(120a) 내의 구성 요소들과 상기 제2 트랜지스터 영역(120b) 내의 구성 요소들은 상기 로우 방향(D1)으로 대칭 형태, 즉 미러링된 배열을 가질 수 있다.
상기 제1 및 제2 신호 배선들(200a, 200b)은 Y-자 모양 또는 T-자 모양을 가질 수 있다. 상기 제1 및 제2 신호 배선들(200a, 200b)은 각각, 좌우 대칭 모양을 가질 수 있다. 상기 제1 신호 배선(200a)은 상기 제1 플로팅 디퓨전(FDa), 상기 제1 활성 영역(ACTa)의 일부, 및 상기 제1 드라이브 게이트(DGa)를 전기적으로 연결할 수 있다. 상세하게, 상기 제1 신호 배선(200a)과 상기 제1 플로팅 디퓨전(FDa)은 제1 FD 컨택(FCa)을 통해 서로 전기적으로 연결될 수 있고, 상기 제1 신호 배선(200a)과 상기 제1 활성 영역(ACTa)의 일부는 제1 리셋 컨택(RCa)을 통해 서로 전기적으로 연결될 수 있고, 및 상기 제1 신호 배선(200a)과 상기 제1 드라이브 게이트(DGa)는 제1 드라이브 컨택(DCa)을 통하여 서로 전기적으로 연결될 수 있다. 상기 제2 신호 배선(200b)은 상기 제2 플로팅 디퓨전(FDb), 상기 제2 활성 영역(ACTb)의 일부, 및 상기 제2 드라이브 게이트(DGb)를 전기적으로 연결할 수 있다. 상세하게, 상기 제2 신호 배선(200b)과 상기 제2 플로팅 디퓨전(FDb)은 제2 FD 컨택(FCb)을 통해 서로 전기적으로 연결될 수 있고, 상기 제2 신호 배선(200b)과 상기 제2 활성 영역(ACTb)의 일부는 제2 리셋 컨택(RCb)을 통해 서로 전기적으로 연결될 수 있고, 및 상기 제2 신호 배선(200b)과 상기 제2 드라이브 게이트(DGb)는 제2 드라이브 컨택(DCb)을 통하여 서로 전기적으로 연결될 수 있다.
상기 제1 신호 배선(200a)은 상기 제1 플로팅 디퓨전 영역(FDa), 상기 제1 활성 영역(ACTa)의 일부 및 상기 제1 드라이브 게이트(DGa)를 전기적으로 연결할 수 있다. 구체적으로, 상기 제1 신호 배선(200a)은 상기 제1 FD 컨택(FCa), 상기 제1 리셋 컨택(RCa), 및 상기 제1 드라이브 컨택(DCa)을 전기적으로 연결할 수 있다. 상기 제1 신호 배선(200a)은 제1 하부 신호 배선(210a) 및 제1 상부 신호 배선(250a)을 포함할 수 있다.
상기 제1 하부 신호 배선(210a)은 상기 제1 광전 변환부들(PDa1-PDa4) 사이 및 상기 제1 전송 게이트들(TGa1-TGa4) 사이를 상기 컬럼 방향(D2)으로 연장하는 바(bar) 모양을 가질 수 있다. 상기 제1 하부 신호 배선(210a)은 상기 제1 상부 신호 배선(250a)과 상기 제1 FD 컨택(FCa)을 전기적으로 연결할 수 있다. 상기 제1 FD 컨택(FCa)은 상기 제1 하부 신호 배선(210a)의 중간 부분과 중첩할 수 있다. 상세하게, 상기 제1 하부 신호 배선(210a)은 상기 제1 상부 신호 배선(250a)으로부터 상기 제1 FD 컨택(FCa)을 지나 아래 쪽(컬럼 방향 D2)으로 연장할 수 있다. 상기 제1 하부 신호 배선(210a)의 연장된 하단부는 플로팅될 수 있다. 즉, 상기 제1 하부 신호 배선(210a)은 상기 제1 상부 신호 배선(250a)과 상기 제1 FD 컨택(FCa) 사이의 상부, 및 상기 제1 상부 신호 배선(250a)으로부터 상기 제1 FD 컨택(FCa)을 지나 연장하는 하부를 가질 수 있다.
상기 제1 상부 신호 배선(250a)은 상기 제1 광전 변환 영역(110a)과 상기 제1 트랜지스터 영역(120a) 사이에 상기 로우 방향(D1)으로 연장하고, 및 상기 제1 리셋 컨택(RCa) 및 상기 제1 DG 컨택(DCa)과 연결되도록 엘보우들(elbows)을 갖는 바(bar) 모양 또는 U-자 모양을 가질 수 있다. 다른 실시예에서, 상기 제1 상부 신호 배선(250a)은 V-자 모양 또는 Y-자 모양을 가질 수도 있다.
상기 제2 신호 배선(200b)은 상기 제2 플로팅 디퓨전 영역(FDb), 상기 제2 활성 영역(ACTb)의 일부 및 상기 제2 드라이브 게이트(DGb)를 전기적으로 연결할 수 있다. 구체적으로, 상기 제2 신호 배선(200b)은 상기 제2 FD 컨택(FCb), 상기 제2 리셋 컨택(RCb), 및 상기 제2 드라이브 컨택(DCb)을 전기적으로 연결할 수 있다. 상기 제2 신호 배선(200b)은 제2 하부 신호 배선(210b) 및 제2 상부 신호 배선(250b)을 포함할 수 있다. 상기 제2 하부 신호 배선(210a)은 상기 제2 광전 변환부들(PDb1-PDb4) 사이 및 상기 제2 전송 게이트들(TGb1-TGb4) 사이를 상기 컬럼 방향(D2)으로 연장하는 바(bar) 모양을 가질 수 있다. 상기 제2 하부 신호 배선(210b)은 상기 제2 상부 신호 배선(250b)과 상기 제2 FD 컨택(FCb)을 전기적으로 연결할 수 있다. 상기 제2 FD 컨택(FCb)은 상기 제2 하부 신호 배선(210b)의 중간 부분과 중첩할 수 있다. 상세하게, 상기 제2 하부 신호 배선(210b)은 상기 제2 상부 신호 배선(250b)으로부터 상기 제2 FD 컨택(FCb)을 지나 아래 쪽(컬럼 방향 D2)으로 연장할 수 있다. 상기 제2 하부 신호 배선(210b)의 연장된 하단부는 플로팅될 수 있다. 즉, 상기 제2 하부 신호 배선(210b)은 상기 제2 상부 신호 배선(250b)과 상기 제2 FD 컨택(FCb) 사이의 상부, 및 상기 제2 상부 신호 배선(250b)으로부터 상기 제2 FD 컨택(FCb)을 지나 연장하는 하부를 가질 수 있다. 상기 제2 상부 신호 배선(250b)은 상기 제2 광전 변환 영역(110b)과 상기 제2 트랜지스터 영역(120b) 사이에 상기 로우 방향(D1)으로 연장하고, 및 상기 제2 리셋 컨택(RCb) 및 상기 제2 DG 컨택(DGb)과 연결되도록 엘보우들(elbows)을 갖는 바(bar) 모양 또는 U-자 모양을 가질 수 있다. 다른 실시예에서, 상기 제2 상부 신호 배선(250b)도 V-자 모양 또는 Y자 모양을 가질 수도 있다.
상기 제1 및 제2 상부 신호 배선들(250a, 250b)의 중간 또는 중앙 부분들은 각각, 상기 제1 및 제2 하부 신호 배선들(210a, 210b)의 상단부들와 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 신호 배선들(210a, 210b)과 상기 제1 및 제2 상부 신호 배선들(250a, 250b)은 각각, 물질적 및 기하학적으로 연속하도록 일체형일 수 있다.
상기 제1 쉴딩 배선(300a)은 상기 제1 하부 신호 배선(210a)과 평행하도록 상기 컬럼 방향(D2)으로 연장하는 바(bar) 모양을 가질 수 있다. 레이아웃 상에서, 상기 제1 쉴딩 배선(300a)은 상기 제1 플로팅 영역(FDa)의 일부, 상기 제1 광전 변환부들(PDa1-PDa4) 중 두 개, 및 상기 제1 전송 게이트들(TGa1-TGa4) 중 두 개와 부분적으로 중첩할 수 있다. 상기 제2 쉴딩 배선(300b)은 상기 제2 하부 신호 배선(210b)과 평행하도록 상기 컬럼 방향(D2)으로 연장하는 바(bar) 모양을 가질 수 있다. 레이아웃 상에서, 상기 제2 쉴딩 배선(300b)은 상기 제2 플로팅 영역(FDb)의 일부, 상기 제2 광전 변환부들(PDb1-PDb4) 중 두 개, 및 상기 제2 전송 게이트들(TGb1-TGb4) 중 두 개와 부분적으로 중첩할 수 있다.
상기 제1 쉴딩 배선(300a)과 상기 제1 하부 신호 배선(210a) 사이에 캐퍼시턴스가 존재할 수 있다. 따라서, 상기 제1 쉴딩 배선(300a)에 전압을 제공함으로써, 상기 제1 하부 신호 배선(210a)이 커플링될 수 있다. 예를 들어, 상기 제1 쉴딩 배선(300a)에 전압이 제공될 경우, 상기 제1 하부 신호 배선(210)의 전위가 변동될 수 있다.
상기 제1 쉴딩 배선(300a)에 제공된 전압에 의해, 상기 제1 플로팅 디퓨전(FDa)에 수집된 전자들이 전압으로 변환될 때, 전자 1개 당 변환되는 전압이 상승할 수 있다. 즉, 상기 제1 단위 픽셀(PXa)의 전자-전압 변환 이득(conversion gain)이 향상될 수 있다. 따라서, 상기 제1 플로팅 디퓨전(FDa) 내의 전자들이 적더라도 상기 제1 드라이브 게이트(DGa)에 제공되는 전압이 커질 수 있고, 상기 제1 단위 픽셀(PXa) 및 상기 이미지 센서의 이미지 구현 능력이 향상될 수 있다.
도 3a 내지 3f는 본 발명의 다양한 실시예들에 의한 신호 배선들(200) 및 쉴딩 배선들(300)을 보이는 레이아웃들이다. 도 2a 내지 2c에서, 상기 제1 쉴딩 배선(300a)과 상기 제2 쉴딩 배선(300b)이 미러링된 모양을 가지므로, 도 3a 내지 3f에 도시된 쉴딩 배선들(300)은 상기 제1 쉴딩 배선(300a)과 상기 제2 쉴딩 배선(300b) 모두에 적용될 수 있다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 주 하부 쉴딩 배선(310) 및 추가 하부 쉴딩 배선(320)을 포함할 수 있다. 상기 주 하부 쉴딩 배선(310) 및 상기 추가 하부 쉴딩 배선(320)은 상기 하부 신호 배선(210)의 양 사이드에 대칭 형태, 즉 미러링된 형태로 배치될 수 있다. 상기 주 하부 쉴딩 배선(310) 및 상기 추가 하부 쉴딩 배선(320)은 컨택 플러그 등을 통하여 서로 전기적으로 연결될 수 있다. 상기 하부 신호 배선(210)과 상기 주 하부 쉴딩 배선(310) 및 상기 추가 하부 쉴딩 배선(320)이 대면(facing)하는 면적이 증가하므로, 상기 하부 신호 배선(210)의 커플링 효과가 커질 수 있고, 따라서 상기 변환 이득이 더욱 향상될 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 상기 하부 신호 배선(210)과 평행하게 연장하는 하부 쉴딩 배선(310) 및 상기 상부 신호 배선(250)과 평행하게 연장하는 상부 외부 쉴딩 배선(350)을 포함할 수 있다. 상기 상부 외부 쉴딩 배선(350)은 상기 상부 신호 배선(250)의 외면과 대면하도록 바(bar) 모양 및/또는 엘보우(elbow) 모양으로 배치될 수 있다. 예를 들어, 상기 상부 외부 쉴딩 배선(350)은 상기 상부 신호 배선(250)의 하면의 일부 및 외 측면의 일부를 감싸도록 이격되어 배치될 수 있다. 상기 상부 외부 쉴딩 배선(350)과 상기 하부 쉴딩 배선(310)은 서로 연결될 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 상기 하부 신호 배선(210)의 양 측면에 배치된 주 하부 쉴딩 배선(310) 및 추가 하부 쉴딩 배선(320), 및 상기 상부 신호 배선(250)의 양쪽 외면들과 대면하는 주 상부 외부 쉴딩 배선(350) 및 추가 상부 외부 쉴딩 배선(360)을 포함할 수 있다. 상기 주 상부 외부 쉴딩 배선(350)과 상기 추가 상부 외부 쉴딩 배선(360)도 대칭 형태, 즉 미러링된 형태를 가질 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 주 하부 쉴딩 배선(310) 및 추가 하부 쉴딩 배선(320), 주 상부 외부 쉴딩 배선(350) 및 추가 상부 외부 쉴딩 배선(360), 및 상기 주 하부 쉴딩 배선(310)과 상기 추가 하부 쉴딩 배선(320)을 동일 평면 레벨 상에서 서로 전기적으로 연결하는 하부 상호 연결 쉴딩 배선(330)을 포함할 수 있다. 상기 하부 상호 연결 쉴딩 배선(330)은 상기 하부 신호 배선(210)의 하단부와 이격되어 상기 하부 쉴딩 배선들(310, 320)의 하단부들과 연결될 수 있다.
도 3e를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 주 하부 쉴딩 배선(310) 및 추가 하부 쉴딩 배선(320), 주 상부 외부 쉴딩 배선(350) 및 추가 상부 외부 쉴딩 배선(360), 하부 상호 연결 쉴딩 배선(330), 및 상기 상부 신호 배선(350)의 상부의 상부 내부 쉴딩 배선(340)을 더 포함할 수 있다. 상기 상부 내부 쉴딩 배선(340)은 상기 상부 신호 배선(250)의 가상적인 내부 공간, 즉 보울(bowl) 모양의 오목부 내에 배치될 수 있다. 상기 주 하부 쉴딩 배선(310), 상기 추가 하부 쉴딩 배선(320), 상기 주 상부 외부 쉴딩 배선(350), 상기 추가 상부 외부 쉴딩 배선(360), 상기 하부 상호 연결 쉴딩 배선(330), 및 상기 상부 내부 쉴딩 배선(340)은 컨택 플러그 등을 통하여 서로 전기적으로 연결될 수 있다.
도 3f를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 주 하부 쉴딩 배선(310) 및 추가 하부 쉴딩 배선(320), 주 상부 외부 쉴딩 배선(350) 및 추가 상부 외부 쉴딩 배선(360), 하부 상호 연결 쉴딩 배선(330), 상기 상부 신호 배선(350)의 상부의 상부 내부 쉴딩 배선(340), 및 상기 주 상부 외부 쉴딩 배선(350)과 상기 상부 내부 쉴딩 배선(340)을 연결하는 주 상부 연결 쉴딩 배선(370) 및 상기 추가 상부 외부 쉴딩 배선(360)과 상기 상부 내부 쉴딩 배선(340)을 연결하는 추가 상부 연결 쉴딩 배선(380)을 포함할 수 있다. 따라서, 상기 쉴딩 배선(300)은 상기 신호 배선(200)을 동일한 평면 레벨에서 이차원적으로 감싸도록 배치될 수 있다.
도 3a 내지 3f에 도시된 본 발명의 다양한 실시예들에 의한 상기 쉴딩 배선들(300)은 상기 신호 배선(200)과 대면하는 면적을 다양한 방법으로 증가시키는 것을 보인다. 즉, 상기 신호 배선(200)과 상기 쉴딩 배선(300) 사이의 캐퍼시턴스는 다양한 방법으로 증가될 수 있다. 따라서, 이미지 센서의 픽셀의 변환 이득은 다양한 방법을 통해 향상될 수 있다.
도 4a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이(PA)를 개략적으로 도시한 레이아웃이고, 도 4b는 상기 픽셀 어레이(PA) 내의 하나의 픽셀 블록(PB)을 개략적으로 보이는 레이아웃이고, 및 도 4c는 상기 픽셀 블록(PB)의 신호 배선(200) 및 쉴딩 배선(300)을 개념적으로 도시한 레이아웃이다.
도 4a 내지 4c를 참조하면, 상기 픽셀 어레이(PA)는 매트릭스 형태로 배열된 다수의 픽셀 블록들(PB)을 포함할 수 있다. 로우 방향(D1)으로 상기 다수의 픽셀 블록들(PB)은 나란하게 정렬되도록 배열될 수 있고, 컬럼 방향(D2)으로, 상기 다수의 픽셀 블록들(PB)은 지그재그 형태로 배열될 수 있다.
상기 하나의 픽셀 블록(PB)은 제1 단위 픽셀(PXa) 및 제2 단위 픽셀(PXb)을 가질 수 있다. 상기 제1 및 제2 단위 픽셀들(PXa, PXb)은 상기 로우 방향(D1)으로 서로 대칭 형태를 갖도록 배열될 수 있다. 예를 들어, 상기 제1 및 제2 단위 픽셀들(PXa, PXb)은 상기 로우 방향(D1)으로 서로 미러링된 모양의 레이아웃을 가질 수 있다.
상기 제1 단위 픽셀(PXa)은 제1 광전 변환 영역(110a), 제1 트랜지스터 영역(120a), 제1 신호 배선(200a), 및 제1 쉴딩 배선(300a)을 포함할 수 있고, 및 상기 제2 단위 픽셀(PXb)은 제2 광전 변환 영역(110b), 제2 트랜지스터 영역(120b), 제2 신호 배선(200b), 및 제2 쉴딩 배선(300b)을 포함할 수 있다. 상기 제1 및 제2 광전 변환 영역들(110a, 10b), 상기 제1 및 제2 트랜지스터 영역들(120a, 120b), 상기 제1 및 제2 신호 배선들(200a, 200b), 및 상기 제1 및 제2 쉴딩 배선들(300a, 300b)은 도 2a 내지 2c를 참조하면 이해될 수 있을 것이다.
상기 제1 신호 배선(200a)은 제1 하부 신호 배선(210a) 및 제1 상부 신호 배선(250a)을 포함할 수 있고, 및 상기 제2 신호 배선(200b)은 제2 하부 신호 배선(210b) 및 제2 상부 신호 배선(250b)을 포함할 수 있다. 상기 제1 및 제2 신호 배선들(200a, 20b)은 도 2a 내지 2c를 참조하면 이해될 수 있을 것이다.
상기 픽셀 블록(PB)은 상기 제1 신호 배선(200a)과 상기 제2 신호 배선(200b)을 연결하는 연결 신호 배선(290)을 더 포함할 수 있다. 따라서, 상기 연결 신호 배선(290)에 의해, 상기 제1 단위 픽셀(PXa)의 구성 요소들과 상기 제2 단위 픽셀(PXb)의 구성 요소들이 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 단위 픽셀(PXa)의 제1 플로팅 디퓨전(FDa) 및 상기 제2 단위 픽셀(PXb)의 제2 플로팅 디퓨전(FDb)이 서로 전기적으로 연결될 수 있다. 상기 제1 및 제2 신호 배선들(200a, 200b) 및 상기 연결 신호 배선(290)을 통하여 상기 제1 드라이브 게이트(DGa) 및 상기 제2 드라이브 게이트(DGb)가 서로 연결되므로, 상기 제1 드라이브 게이트(DGa) 및 상기 제2 드라이브 게이트(DGb)가 동시에 턴-온 및 턴-오프될 수 있다. 상기 제1 및 제2 신호 배선들(200a, 200b) 및 상기 연결 신호 배선(290)을 통하여 상기 제1 활성 영역(ACTa)의 일부 및 상기 제2 활성 영역(ACTb)의 일부가 서로 연결되므로, 상기 제1 및 제2 플로팅 디퓨전들(FDa, FDb)이 동시에 리셋될 수 있다.
제1 쉴딩 배선(300a) 및 제2 쉴딩 배선(300b)은 각각, 제1 하부 신호 배선(210a) 및 제2 하부 신호 배선(210b)과 평행하도록 상기 컬럼 방향(D2)으로 연장하는 바(bar) 모양을 가질 수 있다. 예를 들어, 상기 제1 쉴딩 배선(300a) 및 상기 제2 쉴딩 배선(300b)은 각각, 상기 제1 하부 신호 배선(210a) 및 상기 제2 하부 신호 배선(210b)의 외 측면들과 인접하도록 배치될 수 있다. 즉, 상기 제1 및 제2 쉴딩 배선들(300a, 300b)은 상기 제1 및 제2 하부 신호 배선들(210a, 210b) 및 상기 신호 연결 배선(290)을 사이에 두고 서로 대향(opposite)하도록 배치될 수 있다.
도 5a 내지 5e는 본 발명의 다양한 실시예들에 의한 신호 배선들(200a, 200b) 및 쉴딩 배선들(300a, 300b, 390, 395)을 보이는 레이아웃들이다. 도 5a를 참조하면, 본 발명의 일 실시예에 의한 신호 배선들(200a, 200b)은 하부 쉴드 배선들(210a, 210b) 및 상부 쉴드 배선들(250a, 25b)을 포함할 수 있고, 및 쉴딩 배선들(300a, 300b)은 상기 하부 신호 배선들(210a, 210b)의 일 측면들과 각각 평행하는 하부 쉴드 배선들(310a, 310b), 및 상기 상부 신호 배선들(250a, 250b)의 일부들의 외면들과 대면하도록 바(bar) 또는 엘보우(elbow) 모양으로 배치된 상부 쉴드 배선들(350a, 350b)을 포함할 수 있다. 상기 쉴딩 배선들(300a, 300b)은 상기 신호 배선들(200a, 200b)의 외면들을 감싸도록 배치될 수 있다. 즉, 상기 하부 쉴딩 배선들(310a, 310b)은 상기 하부 신호 배선들(210a, 210b)의 외 측면들과 평행하도록 배치될 수 있고, 및 상기 상부 쉴딩 배선들(350a, 350b)은 상기 상부 신호 배선들(250a, 250b)의 외면들과 평행하도록 배치될 수 있다.
도 5b를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선들(300a, 300b, 390)은 하부 쉴드 배선들(310a, 310b), 상부 쉴드 배선들(350a, 350b), 및 연결 쉴딩 배선(390)을 더 포함할 수 있다. 상기 연결 쉴딩 배선(390)은 상기 연결 신호 배선(290)과 평행하도록 상기 로우 방향(D1)으로 연장하는 바(bar) 모양을 가질 수 있다. 상기 연결 쉴딩 배선(390)은 상기 하부 쉴딩 배선들(310a, 310b)과 전기적으로 연결될 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선들(300a, 300b, 390)은 하부 쉴드 배선들(310a, 310b), 상부 쉴드 배선들(350a, 350b), 연결 쉴딩 배선(390), 및 상기 제1 하부 쉴딩 배선(300a)과 상기 연결 쉴딩 배선(390)을 연결하는 제1 하부 상호 연결 쉴딩 배선(330a), 및 상기 제2 하부 쉴딩 배선(300b)과 상기 쉴딩 연결 배선(390)을 연결하는 제2 하부 상호 연결 쉴딩 배선(330b)을 포함할 수 있다. 상기 제1 하부 상호 연결 쉴딩 배선(330a)은 상기 제1 하부 쉴딩 배선(300a)과 상기 쉴딩 연결 배선(390)을 연결할 수 있고, 및 상기 제2 하부 상호 연결 쉴딩 배선(330b)은 상기 제2 하부 쉴딩 배선(300b)과 상기 쉴딩 연결 배선(390)을 연결할 수 있다. 상기 제1 하부 상호 연결 쉴딩 배선(330a)은 상기 제1 하부 신호 배선(210a)의 하단부를 바(bar), 엘보우(elbow), 또는 U-자 모양으로 감쌀 수 있고, 및 상기 제2 하부 상호 연결 쉴딩 배선(330b)은 상기 제2 하부 신호 배선(210b)의 하단부를 바(bar), 엘보우(elbow), 또는 U-자 모양으로 감쌀 수 있다.
도 5D를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선들(300a, 300b, 390, 395)은 상기 제1 신호 배선(200a), 상기 제2 신호 배선(200b), 및 상기 연결 신호 배선(290)을 이차원적으로 감싸는 제1 쉴딩 배선(300a), 제2 쉴딩 배선(300b), 연결 쉴딩 배선(390), 및 추가 연결 쉴딩 배선(395)을 포함할 수 있다. 상기 추가 연결 쉴딩 배선(395)은 상기 제1 및 제2 상부 신호 배선들(250a, 250b) 및 상기 연결 신호 배선(290)의 상 방향 및 내 측면을 감쌀 수 있다. 예를 들어, 상기 추가 연결 쉴딩 배선(395)은 상기 제1 및 제2 상부 신호 배선들(250a, 250b)의 상단부들을 바(bar), 엘보우(elbow), 또는 U-자 모양으로 감쌀 수 있다.
도 5a 내지 5d에 도시된 본 발명의 다양한 실시예들에 의한 상기 쉴딩 배선들(300a, 300b, 390, 395)은 상기 제1 및 제2 신호 배선들(200a, 200b)과 대면하는 면적을 다양한 방법으로 증가시키는 것을 보인다.
도 6a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이(PA)를 개략적으로 도시한 레이아웃이고, 도 6b는 상기 픽셀 어레이(PA) 내의 하나의 픽셀 블록(PB)을 개략적으로 보이는 레이아웃이고, 및 도 6c는 상기 픽셀 블록(PB)의 신호 배선들(201-204) 및 쉴딩 배선들(301-304)을 개념적으로 도시한 레이아웃이다.
도 6a 내지 6c를 참조하면, 상기 픽셀 어레이(PA)는 매트릭스 형태로 배열된 다수의 픽셀 블록들(PB)을 포함할 수 있다. 로우 방향(D1)으로 상기 다수의 픽셀 블록들(PB)은 나란하게 정렬되도록 배열될 수 있고, 컬럼 방향(D2)으로, 상기 다수의 픽셀 블록들(PB)은 지그재그 형태로 배열될 수 있다.
상기 하나의 픽셀 블록(PB)은 제1 내지 제4 광전 변환 영역들(PR1-PR4), 제1 및 제2 트랜지스터 영역들(TR1, TR2), 신호 배선(200), 및 쉴딩 배선(300)을 포함할 수 있다. 상기 제1 광전 변환 영역(PR1)과 상기 제3 광전 변환 영역(PR3) 사이에 상기 제1 트랜지스터 영역(TR1)이 배치될 수 있고, 및 상기 제2 광전 변환 영역(PR2)과 상기 제4 광전 변환 영역(PR4) 사이에 상기 제2 트랜지스터 영역(TR2)이 배치될 수 있다.
상기 제1 광전 변환 영역(PR1) 내에 제1 광전 변환부들(PDa1-PDa4)이 매트릭스 모양으로 배치될 수 있고, 상기 제2 광전 변환 영역(PR2) 내에 제2 광전 변환부들(PDb1-PDb4)이 매트릭스 모양으로 배치될 수 있고, 상기 제3 광전 변환 영역(PR3) 내에 제3 광전 변환부들(PDc1-PDc4)이 매트릭스 모양으로 배치될 수 있고, 및 상기 제4 광전 변환 영역(PR4) 내에 제4 광전 변환부들(PDd1-PDd4)이 매트릭스 모양으로 배치될 수 있다. 상기 제1 내지 제4 광전 변환부들(PDa1-PDa4, PDb1-PDb4, PDc1-PDc4, PDd1-PDd4) 각각의 중앙에 제1 내지 제4 플로팅 디퓨전(FD1-FD4)이 배치될 수 있다. 제1 전송 게이트들(TGa1-TGa4)이 상기 제1 광전 변환부들(PDa1-PDa4) 및 상기 제1 플로팅 디퓨전(FD1)과 각각 부분적으로 중첩하도록 배치될 수 있고, 제2 전송 게이트들(TGb1-TGb4)이 상기 제2 광전 변환부들(PDb1-PDb4) 및 상기 제2 플로팅 디퓨전(FD2)과 각각 부분적으로 중첩하도록 배치될 수 있고, 제3 전송 게이트들(TGc1-TGc4)이 상기 제3 광전 변환부들(PDc1-PDc4) 및 상기 제3 플로팅 디퓨전(FD3)과 각각 부분적으로 중첩하도록 배치될 수 있고, 및 제4 전송 게이트들(TGd1-TGd4)이 상기 제4 광전 변환부들(PDd1-PDd4) 및 상기 제4 플로팅 디퓨전(FD4)과 각각 부분적으로 중첩하도록 배치될 수 있다.
상기 제1 트랜지스터 영역(TR1)은 제1 활성 영역(ACT1) 상에 상기 로우 방향(D1)으로 배치된 제1 리셋 게이트(RG1), 제1 선택 게이트(SG1), 및 제1 드라이브 게이트(DG1)를 포함할 수 있고, 및 상기 제2 트랜지스터 영역(TR2)은 제2 활성 영역(ACT2) 상에 상기 로우 방향(D1)으로 배치된 제2 드라이브 게이트(DG2), 제2 선택 게이트(SG2), 및 제2 리셋 게이트(RG2)를 포함할 수 있다. 상기 제1 트랜지스터 영역(TR1) 내의 구성 요소들(RG1, SG1, DG1)과 상기 제2 트랜지스터 영역(TR2) 내의 구성 요소들(DG2, SG2, RG2)은 상기 로우 방향(D1)으로 대칭 형태, 즉 미러링된 배열을 가질 수 있다.
상기 픽셀 블록(PB)은 제1 내지 제4 신호 배선들(201-204), 제1 및 제2 연결 신호 배선들(290a, 290b), 및 제1 내지 제4 쉴딩 배선들(301-304)을 포함할 수 있다.
상기 제1 신호 배선(201)은 상기 제1 플로팅 디퓨전(FD1), 상기 제1 활성 영역(ACT1)의 일부, 및 상기 제1 드라이브 게이트(DG1)를 전기적으로 연결할 수 있고, 상기 제2 신호 배선(202)은 상기 제2 플로팅 디퓨전(FD2), 상기 제2 활성 영역(ACT2)의 일부, 및 상기 제2 드라이브 게이트(DG2)를 전기적으로 연결할 수 있다.
상기 제3 신호 배선(203)은 상기 제1 신호 배선(201)과 연결될 수 있다. 상기 제3 신호 배선(203)은 상기 제3 플로팅 디퓨전(FD3), 상기 제1 활성 영역(ACT1)의 일부, 및 상기 제1 드라이브 게이트(DG1)를 전기적으로 연결할 수 있다. 따라서, 상기 제1 광전 변환 영역(PR1) 내의 구성 요소들 및 상기 제3 광전 변환 영역(PR3) 내의 구성 요소들은 상기 제1 트랜지스터 영역(TR1) 내의 구성 요소들을 공유할 수 있다.
상기 제4 신호 배선(204)은 상기 제2 신호 배선(202)과 연결될 수 있다. 상기 제4 신호 배선(204)은 상기 제4 플로팅 디퓨전(FD4), 상기 제2 활성 영역(ACT2)의 일부, 및 상기 제2 드라이브 게이트(DG2)를 전기적으로 연결할 수 있다. 따라서, 상기 제2 광전 변환 영역(PR2) 내의 구성 요소들 및 상기 제3 광전 변환 영역(PR3) 내의 구성 요소들은 상기 제2 트랜지스터 영역(TR2) 내의 구성 요소들을 공유할 수 있다.
상기 제1 연결 신호 배선(290a)은 상기 제1 신호 배선(201)과 상기 제2 신호 배선(202)을 연결할 수 있고, 및 상기 제2 연결 신호 배선(290b)은 상기 제3 신호 배선(203)과 상기 제4 신호 배선(204)을 연결할 수 있다. 상기 제1 내지 제4 신호 배선들(201-204)은 서로 전기적으로 연결될 수 있으므로, 상기 제1 내지 제4 광전 변환 영역들(PR1-PR4) 내의 구성 요소들은 상기 제1 및 제2 트랜지스터 영역들(TR1, TR2) 내의 구성 요소들을 공유할 수 있다.
도 7a 및 7b는 본 발명의 다양한 실시예들에 의한 쉴딩 배선들(300, 301-304, 330a-330d, 390a-390b)을 보이는 레이아웃들이다. 도 7a를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선들(301-304, 390a-390b)은 제1 내지 제4 쉴딩 배선들(301-304) 및 상기 제1 및 제2 연결 쉴딩 배선들(390a-390b)을 포함할 수 있다. 상기 제1 내지 제4 쉴딩 배선들(301-304)은 상기 제1 내지 제4 신호 배선들(201-203)과 평행하도록 상기 컬럼 방향(D2)으로 연장할 수 있다. 상기 제1 및 제2 연결 쉴딩 배선들(390a-390b)은 상기 제1 및 제2 연결 신호 배선들(290a-290b)과 평행하도록 상기 로우 방향(D1)으로 연장할 수 있다. 상기 제1 내지 제4 쉴딩 배선들(301-304) 및 상기 제1 및 제2 연결 쉴딩 배선들(390a-390b)은 서로 전기적으로 연결될 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선들(301-304, 331-334, 390a-390b)은 제1 내지 제4 쉴딩 배선들(301-304), 상기 제1 및 제2 연결 쉴딩 배선들(390a-390b), 및 제1 및 제2 하부 상호 연결 쉴딩 배선들(331-332) 및 제1 및 제2 상부 상호 연결 쉴딩 배선들(333-334)을 포함할 수 있다. 상기 제1 하부 상호 연결 쉴딩 배선(331)은 상기 제1 신호 배선(201)과 이격되어 상기 제1 쉴딩 배선(301)과 상기 제1 연결 쉴딩 배선(390a)을 연결할 수 있고, 상기 제2 하부 상호 연결 쉴딩 배선(332)은 상기 제2 신호 배선(202)과 이격되어 상기 제2 쉴딩 배선(302)과 상기 제1 연결 쉴딩 배선(390a)을 연결할 수 있고, 상기 제3 하부 상호 연결 쉴딩 배선(333)은 상기 제3 신호 배선(203)과 이격되어 상기 제3 쉴딩 배선(303)과 상기 제2 연결 쉴딩 배선(390b)을 연결할 수 있고, 및 상기 제4 하부 상호 연결 쉴딩 배선(334)은 상기 제4 신호 배선(204)과 이격되어 상기 제4 쉴딩 배선(304)과 상기 제2 연결 쉴딩 배선(390b)을 연결할 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 의한 쉴딩 배선(300)은 평면도 상에서 상기 신호 연결 배선(200)을 이차원적으로 감싸도록 배치될 수 있다. 상기 쉴딩 배선(300)은 평면도 상에서 상기 신호 연결 배선(200)을 완전히 감쌀 수도 있고, 또는 적어도 일부를 감싸지 않을 수도 있다. 즉, 상기 쉴딩 배선(300)의 일부가 개방될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 카메라 시스템(900)을 개략적으로 도시한 다이아그램이다. 도 9를 참조하면, 본 발명의 일 실시예에 따른 다양한 이미지 센서(800)를 가진 카메라 시스템(900)은 정지 영상 또는 동영상을 촬영할 수 있다. 상기 카메라 시스템(900)은 광학 렌즈 시스템(910), 셔터 유닛(911), 신호 처리부(912), 및 상기 이미지 센서(800)와 상기 셔터 유닛(911)을 제어/구동하는 구동부(913)를 포함할 수 있다. 상기 카메라 시스템(900)은 피사체로부터의 이미지 광(Li)(입사광)을 상기 이미지 센서(800)의 픽셀 어레이(도 1의 참조 부호 '810' 참조)로 안내할 수 있다. 상기 광학 렌즈 시스템(910)은 복수의 광학 렌즈들을 포함할 수 있다. 셔터 유닛(911)은 이미지 센서(800)에 대한 광 조사 기간 및 차폐 기간을 제어할 수 있다. 신호 처리부(912)는 이미지 센서(800)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행할 수 있다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력될 수 있다. 구동부(913)는 이미지 센서(800)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
800: 이미지 센서
810: 픽셀 어레이
815: 픽셀 블록
820: 상관 이중 샘플러
830: 아날로그-디지털 컨버터
840: 버퍼
850: 로우 드라이버
860: 타이밍 제너레이터
870: 제어 레지스터
880: 램프 신호 제너레이터
900: 카메라 시스템
910: 광학 렌즈 시스템
911: 셔터 유닛
912: 신호 처리부
913: 구동부
PA: 픽셀 어레이
PB: 픽셀 블록
PX: 단위 픽셀
PD: 광전 변환부
FD: 플로팅 디퓨전
TG: 전송 게이트
RG: 리셋 게이트
SG: 선택 게이트
DG: 드라이브 게이트
FC: 플로팅 디퓨전 컨택
RC: 리셋 게이트 컨택
DC: 드라이브 게이트 컨택
ACT: 활성 영역
RG: 리셋 게이트
SG: 선택 게이트
DG: 드라이브 게이트
110: 광전 변환 영역
120: 트랜지스터 영역
200: 신호 배선
210: 하부 신호 배선
230: 연결 신호 배선
250: 상부 신호 배선
300: 쉴딩 배선
310: 주 하부 쉴딩 배선
320: 추가 하부 쉴딩 배선
330: 상호 연결 쉴딩 배선
810: 픽셀 어레이
815: 픽셀 블록
820: 상관 이중 샘플러
830: 아날로그-디지털 컨버터
840: 버퍼
850: 로우 드라이버
860: 타이밍 제너레이터
870: 제어 레지스터
880: 램프 신호 제너레이터
900: 카메라 시스템
910: 광학 렌즈 시스템
911: 셔터 유닛
912: 신호 처리부
913: 구동부
PA: 픽셀 어레이
PB: 픽셀 블록
PX: 단위 픽셀
PD: 광전 변환부
FD: 플로팅 디퓨전
TG: 전송 게이트
RG: 리셋 게이트
SG: 선택 게이트
DG: 드라이브 게이트
FC: 플로팅 디퓨전 컨택
RC: 리셋 게이트 컨택
DC: 드라이브 게이트 컨택
ACT: 활성 영역
RG: 리셋 게이트
SG: 선택 게이트
DG: 드라이브 게이트
110: 광전 변환 영역
120: 트랜지스터 영역
200: 신호 배선
210: 하부 신호 배선
230: 연결 신호 배선
250: 상부 신호 배선
300: 쉴딩 배선
310: 주 하부 쉴딩 배선
320: 추가 하부 쉴딩 배선
330: 상호 연결 쉴딩 배선
Claims (20)
- 매트릭스 형태로 배열된 제1 광전 변환부들, 및 상기 제1 광전 변환부들 중앙에 배치된 제1 플로팅 디퓨전을 포함하는 제1 광전 변환 영역;
제1 리셋 게이트, 제1 선택 게이트, 및 제1 드라이브 게이트가 배치된 제1 활성 영역을 포함하는 제1 트랜지스터 영역;
상기 제1 플로팅 디퓨전 영역과 상기 제1 드라이브 게이트를 전기적으로 연결하는 제1 신호 배선; 및
상기 제1 신호 배선과 이격되어 평행하게 연장하는 제1 쉴딩 배선을 포함하는 제1 단위 픽셀을 포함하며,
상기 제1 신호 배선은
상기 제1 광전 변환 영역과 상기 제1 트랜지스터 영역 사이에서 로우 방향으로 연장하여 상기 제1 활성 영역의 일부 및 상기 제1 드라이브 게이트와 전기적으로 연결된 제1 상부 신호 배선을 포함하고,
상기 제1 쉴딩 배선은 상기 제1 상부 신호 배선과 평행하는 제1 상부 쉴딩 배선을 포함하며,
상기 제1 상부 신호 배선 및 상기 제1 상부 쉴딩 배선은 상기 로우 방향 및 컬럼 방향으로 연장하는 엘보우(elbow) 모양인
이미지 센서. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 신호 배선은:
상기 제1 광전 변환 영역들 사이를 상기 컬럼 방향으로 연장하여 상기 제1 플로팅 디퓨전과 전기적으로 연결된 제1 하부 신호 배선을 더 포함하는 이미지 센서. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 제1 쉴딩 배선은:
상기 제1 하부 신호 배선과 평행하는 제1 하부 쉴딩 배선을 더 포함하는 이미지 센서.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제1 하부 신호 배선 및 상기 제1 하부 쉴딩 배선은 바(bar) 모양인 이미지 센서.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 제1 하부 신호 배선은 제1 FD 컨택을 통하여 상기 제1 플로팅 디퓨전과 연결되고,
상기 제1 하부 신호 배선은 상기 제1 상부 신호 배선과 상기 제1 FD 컨택 사이의 상부 및 상기 제1 상부 신호 배선으로부터 상기 제1 FD 컨택을 지나 연장하는 하부를 더 포함하고,
상기 제1 하부 신호 배선의 상기 하부는 플로팅된 이미지 센서.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 제1 쉴딩 배선은 상기 제1 하부 신호 배선의 상기 상부와 평행하는 상부 및 상기 하부와 평행하는 하부를 포함하는 이미지 센서.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 신호 배선을 가로질러 상기 제1 쉴딩 배선과 대향하도록 상기 제1 쉴딩 배선과 미러링된 모양을 갖는 제1 추가 쉴딩 배선을 더 포함하는 이미지 센서.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1 신호 배선은:
상기 제1 광전 변환 영역들 사이를 상기 컬럼 방향으로 연장하여 상기 제1 플로팅 디퓨전과 전기적으로 연결된 제1 하부 신호 배선을 포함하고
상기 제1 쉴딩 배선은:
상기 제1 하부 신호 배선과 평행하는 제1 하부 쉴딩 배선을 포함하며,
상기 제1 추가 쉴딩 배선은:
상기 제1 하부 쉴딩 배선과 미러링된 모양을 갖는 제1 추가 하부 쉴딩 배선; 및
상기 제1 상부 쉴딩 배선과 미러링된 모양을 갖는 제1 추가 상부 쉴딩 배선을 갖는 이미지 센서. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1 쉴딩 배선과 상기 제1 추가 쉴딩 배선을 연결하는 제1 상호 연결 쉴딩 배선을 더 포함하는 이미지 센서.
- 매트릭스 형태로 배열된 제1 광전 변환부들, 및 상기 제1 광전 변환부들 중앙에 배치된 제1 플로팅 디퓨전을 포함하는 제1 광전 변환 영역;
제1 리셋 게이트, 제1 선택 게이트, 및 제1 드라이브 게이트가 배치된 제1 활성 영역을 포함하는 제1 트랜지스터 영역;
상기 제1 플로팅 디퓨전 영역과 상기 제1 드라이브 게이트를 전기적으로 연결하는 제1 신호 배선;
상기 제1 신호 배선과 이격되어 평행하게 연장하는 제1 쉴딩 배선을 포함하는 제1 단위 픽셀;
매트릭스 형태로 배열된 제2 광전 변환부들, 및 상기 제2 광전 변환부들 중앙에 배치된 제2 플로팅 디퓨전을 포함하는 제2 광전 변환 영역;
제2 리셋 게이트, 제2 선택 게이트, 및 제2 드라이브 게이트가 배치된 제2 활성 영역을 포함하는 제2 트랜지스터 영역;
상기 제2 플로팅 디퓨전 영역과 상기 제2 드라이브 게이트를 전기적으로 연결하는 제2 신호 배선;
상기 제2 신호 배선과 평행하고 상기 제2 광전 변환부들의 일부와 중첩하도록 배치된 제2 쉴딩 배선을 포함하는 제2 단위 픽셀; 및
상기 제1 신호 배선과 상기 제2 신호 배선을 전기적으로 연결하는 연결 신호 배선을 포함하며,
상기 제1 단위 픽셀과 상기 제2 단위 픽셀은 미러링된 모양을 갖는 이미지 센서.
- 삭제
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 연결 신호 배선과 평행하는 연결 쉴딩 배선을 더 포함하는 이미지 센서.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 연결 신호 배선 및 상기 연결 쉴딩 배선은 로우 방향으로 연장하는 이미지 센서.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1 쉴딩 배선은 상기 제1 신호 배선의 제1 측방에 위치하고, 및
상기 제2 쉴딩 배선은 상기 제2 신호 배선의 제2 측방에 위치하고,
상기 제1 측방과 제2 측방은 서로 대향(opposite)하는 이미지 센서.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 쉴딩 배선은 상기 제1 광전 변환부들 중 적어도 두 개와 중첩하도록 배치된 이미지 센서.
- 제1 단위 픽셀, 제2 단위 픽셀 및 연결 신호 배선을 가진 픽셀 블록을 포함하고,
상기 제1 단위 픽셀은:
제1 플로팅 디퓨전이 배치된 제1 광전 변환 영역;
제1 드라이브 게이트가 배치된 제1 트랜지스터 영역;
상기 제1 플로팅 디퓨전과 상기 제1 드라이브 게이트를 전기적으로 연결하는 제1 신호 배선; 및
상기 제1 신호 배선의 제1 측면 방향에 배치되고 상기 제1 신호 배선과 평행하는 제1 쉴딩 배선을 포함하고,
상기 제2 단위 픽셀은:
제2 플로팅 디퓨전이 배치된 제2 광전 변환 영역;
제2 드라이브 게이트가 배치된 제2 트랜지스터 영역;
상기 제2 플로팅 디퓨전과 상기 제2 드라이브 게이트를 전기적으로 연결하는 제2 신호 배선; 및
상기 제2 신호 배선의 제2 측면 방향에 배치되고 상기 제2 신호 배선과 평행하는 제2 쉴딩 배선을 포함하고,
상기 제1 측면 방향과 상기 제2 측면 방향은 서로 대향(opposite)하는 방이며,
상기 연결 신호 배선은 상기 제1 신호 배선과 상기 제2 신호 배선을 전기적으로 연결하는 이미지 센서.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 제1 단위 픽셀의 레이아웃과 상기 제2 단위 픽셀의 레이아웃은 미러링된 이미지 센서.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 제1 광전 변환 영역은 매트릭스 모양으로 배치된 네 개의 제1 광전 변환부들을 포함하고,
상기 제2 광전 변환 영역은 매트릭스 모양으로 배치된 네 개의 제2 광전 변환부들을 포함하고,
상기 제1 쉴딩 배선은 상기 네 개의 제1 광전 변환부들 중 적어도 두 개와 중첩되고, 및
상기 제2 쉴딩 배선은 상기 네 개의 제2 광전 변환부들 중 적어도 두 개와 중첩되는 이미지 센서.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 제1 신호 배선은:
상기 제1 드라이브 게이트와 상기 제1 트랜지스터 영역 내의 제1 활성 영역의 일부를 전기적으로 연결하는 제1 상부 신호 배선; 및
상기 제1 상부 신호 배선의 중간 부분과 상기 제1 플로팅 디퓨전을 전기적으로 연결하는 제1 하부 신호 배선을 포함하고,
상기 제2 신호 배선은:
상기 제2 드라이브 게이트와 상기 제2 트랜지스터 영역 내의 제2 활성 영역의 일부를 전기적으로 연결하는 제2 상부 신호 배선; 및
상기 제2 상부 신호 배선의 중간 부분과 상기 제2 플로팅 디퓨전을 전기적으로 연결하는 제2 하부 신호 배선을 포함하는 이미지 센서.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
상기 제1 하부 신호 배선은 상기 제1 상부 신호 배선으로부터 상기 제1 플로팅 디퓨전을 지나 연장하는 제1 연장부를 더 포함하고,
상기 제2 하부 신호 배선은 상기 제2 상부 신호 배선으로부터 상기 제2 플로팅 디퓨전을 지나 연장하는 제2 연장부를 더 포함하고,
상기 제1 쉴딩 배선은 상기 제1 연장부와 평행하도록 연장하고,
상기 제2 쉴딩 배선은 상기 제2 연장부와 평행하도록 연장하고, 및
상기 제1 연장부 및 상기 제2 연장부는 플로팅된 이미지 센서.
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