WO2014002366A1 - 固体撮像装置 - Google Patents

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WO2014002366A1
WO2014002366A1 PCT/JP2013/003161 JP2013003161W WO2014002366A1 WO 2014002366 A1 WO2014002366 A1 WO 2014002366A1 JP 2013003161 W JP2013003161 W JP 2013003161W WO 2014002366 A1 WO2014002366 A1 WO 2014002366A1
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wiring
pixel
signal line
pixel cell
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PCT/JP2013/003161
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Inventor
浩久 大槻
Original Assignee
パナソニック株式会社
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a pixel circuit arrangement applicable to multi-pixels.
  • FIG. 16 is a cross-sectional view of a pixel array portion of a solid-state imaging device using a photoelectric conversion film described in Patent Document 1
  • FIG. 17 is a circuit diagram of the pixel array portion described in Patent Document 1.
  • the light condensed by the lens 502 passes through a color filter 503 that transmits a specific wavelength and generates holes in the photoelectric conversion film 505.
  • Holes generated in the photoelectric conversion film 505 are absorbed by the pixel electrode 506 by an electric field applied between the upper transparent electrode 504 and the lower pixel electrode 506 sandwiching the photoelectric conversion film 505.
  • the holes absorbed by the pixel electrode 506 are converted into voltage information and output to the signal line SIG through the FD 520 and the amplifier circuit (SF) 507.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a solid-state imaging device capable of increasing the frame rate even when the number of pixels is increased.
  • a solid-state imaging device includes a pixel cell array that is arranged in a matrix and includes a plurality of pixel cells that generate pixel signals according to incident light,
  • the pixel cell array includes a first signal line and a second signal line that transmit the pixel signal, arranged for each column of the plurality of pixel cells, and each of the plurality of pixel cells includes a plurality of pixel cells.
  • a photoelectric conversion film that belongs to the first group or the second group for each row and that is formed between the first electrode and the second electrode facing each other and photoelectrically converts the incident light to generate a signal charge; and the second A wiring floating diffusion (wiring FD) for accumulating the signal charge connected to an electrode; a reset transistor having a source connected to the wiring FD and applying a reset potential to the wiring FD; And a pixel transistor belonging to the first group is further provided with a row selection signal input to the gate thereof, and an amplifier transistor connected to the wiring FD and outputting a voltage corresponding to the signal charge.
  • wiring FD wiring floating diffusion
  • the pixel cell belonging to the second group further includes a first selection transistor that outputs the voltage output from the amplification transistor to the first signal line, and a row selection signal is input to a gate of the pixel cell.
  • a second selection transistor configured to output the voltage output from the amplification transistor to the second signal line; and the pixel cell array further includes a wiring FD of a pixel cell belonging to the first group and the second signal line.
  • a first shield line disposed between the second signal line and a second seal disposed between the wiring FD of the pixel cell belonging to the second group and the first signal line. Characterized in that it comprises a line.
  • the shield line is arranged between the wiring FD and the signal line connected to the same group.
  • crosstalk due to coupling between the wiring FD and the signal line is prevented.
  • the pixel cell array has two signal lines for each column, simultaneous reading from the two signal lines can be realized. Therefore, the reading speed can be doubled or more while preventing crosstalk, and the frame rate can be increased even if the number of pixels to be read is increased by reducing the pixel pitch due to the increase in the number of pixels. .
  • first shield line may be the first signal line
  • second shield line may be the second signal line
  • a signal line connected to the same group as the wiring FD is arranged between the wiring FD and a signal line connected to a group different from the wiring FD.
  • crosstalk due to coupling between the wiring FD and a signal line connected to a different group is prevented by the shielding effect of the signal line connected to the same group as the wiring FD.
  • the pixel cell array has a structure in which a plurality of wiring layers are stacked, and the first signal line and the second signal line are the same wiring layer among the plurality of wiring layers, May be formed along the column of pixel cells.
  • first shield line and the second shield line may be a power line of the amplification transistor.
  • the power line of the amplification transistor is arranged between the wiring FD and the signal line connected to a different group from the wiring FD. Due to the shielding effect of the power supply line, crosstalk due to coupling between the wiring FD and a signal line connected to a different group is prevented.
  • the power supply line may be shared by the pixel cells belonging to the first group and the second group.
  • the pixel cell array has a structure in which a plurality of wiring layers are stacked, and at least 1 is provided between the wiring layer on which the second electrode is formed and the wiring layer on which the first signal line is formed.
  • One wiring layer may be provided, and at least one wiring layer may be provided between the wiring layer in which the second electrode is formed and the wiring layer in which the second signal line is formed.
  • the pixel cell array has a structure in which a plurality of wiring layers and a gate formation layer in which gates of the reset transistor, the amplification transistor, and the first and second selection transistors are formed are stacked, At least one wiring layer is provided between the gate forming layer and the wiring layer on which the first signal line is formed, and between the gate forming layer and the wiring layer on which the second signal line is formed. At least one wiring layer may be provided.
  • the reset transistor of the pixel cell belonging to the first group is on the right side of the arrangement direction of the amplification transistor and the first selection transistor of the pixel cell when viewed from a predetermined direction perpendicular to the light receiving surface of the pixel cell array.
  • the reset transistor of the pixel cell belonging to the second group may be disposed on the left side in the arrangement direction of the amplification transistor and the second selection transistor of the pixel cell when viewed from the predetermined direction. .
  • the wiring FD which is a connection wiring between the reset transistor and the amplification transistor is arranged on the opposite side in the first group and the second group with respect to the arrangement position of the amplification transistor and the selection transistor. Therefore, since the distance between the first group wiring FD and the second signal line and the distance between the second group wiring FD and the second signal line can be secured, crosstalk can be effectively prevented.
  • a diffusion layer as a source of the first selection transistor is shared between pixel cells belonging to adjacent rows in the first group, and the pixel cells belonging to adjacent rows in the second group are shared with each other.
  • the diffusion layer of the source of the two selection transistors may be shared.
  • a diffusion layer of the drain of the amplification transistor may be shared between pixel cells straddling the boundary between the first group and the second group.
  • the first group and the second group may be repeated every two adjacent rows.
  • the wiring layout of the pixel cell array is facilitated because the wiring layout has only to be changed every two rows instead of every row.
  • the pixel signals of the pixel cells belonging to the adjacent first group and the pixel cells belonging to the second group may be read simultaneously.
  • the first group and the second group may be repeated for each row.
  • the shield line is arranged between the signal line connected to the same group in the wiring FD of the pixel cell array, crosstalk due to the coupling between the wiring FD and the signal line. Can be prevented.
  • the pixel cell array has two signal lines for each column, simultaneous reading from the two signal lines can be realized. Therefore, the reading speed can be doubled or more while preventing crosstalk, and the frame rate can be increased even if the number of pixels to be read is increased by reducing the pixel pitch due to the increase in the number of pixels.
  • FIG. 1 is a circuit diagram schematically showing a pixel cell array of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the pixel cell array of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is an operation timing chart of the pixel cell array according to the first embodiment.
  • FIG. 4 is a first planar layout diagram of the pixel cell array according to the first embodiment.
  • FIG. 5 is a second planar layout diagram of the pixel cell array according to the first embodiment.
  • FIG. 6 is a third planar layout diagram of the pixel cell array according to the first embodiment.
  • FIG. 7 is a fourth planar layout diagram of the pixel cell array according to the first embodiment.
  • FIG. 1 is a circuit diagram schematically showing a pixel cell array of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the pixel cell array of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is
  • FIG. 8 is a fifth planar layout diagram of the pixel cell array according to the first embodiment.
  • FIG. 9 is a sixth planar layout diagram of the pixel cell array according to the first embodiment.
  • FIG. 10 is a configuration block diagram of the pixel cell array according to the first embodiment.
  • FIG. 11 is a plan layout diagram of the pixel cell array according to the second embodiment.
  • FIG. 12 is a cross-sectional view of the pixel cell array of the solid-state imaging device according to the second embodiment.
  • FIG. 13 is a functional block diagram of an imaging apparatus equipped with the solid-state imaging apparatus according to the first or second embodiment.
  • FIG. 14 is a plan configuration diagram of a pixel cell array that does not share a diffusion layer of each transistor.
  • FIG. 14 is a plan configuration diagram of a pixel cell array that does not share a diffusion layer of each transistor.
  • FIG. 15 is a configuration block diagram of a pixel cell array that does not share the diffusion layer of each transistor.
  • FIG. 16 is a cross-sectional view of a pixel array portion of a solid-state imaging device using a photoelectric conversion film described in Patent Document 1.
  • FIG. 17 is a circuit diagram of the pixel array section described in Patent Document 1.
  • Embodiment 1 The solid-state imaging device according to Embodiment 1 has two signal lines arranged in one pixel column to increase the frame rate and prevent crosstalk. As a result, even if the number of pixels to be read is increased by narrowing the pixel pitch for increasing the number of pixels, the frame rate can be prevented from falling.
  • FIG. 1 is a circuit diagram schematically showing a pixel cell array of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the pixel cell array of the solid-state imaging device according to the first embodiment.
  • a pixel cell array 100 illustrated in FIG. 1 includes pixel cells 101 arranged in an array, and a signal line 121 and a signal line 122.
  • the signal line 121 is a first signal line that transmits a pixel signal arranged for each column
  • the signal line 122 is a second signal line that transmits a pixel signal arranged for each column.
  • the pixel cell 101 belongs to the first group or the second group for each row.
  • the configuration of the signal line it is possible to simultaneously read out the pixel signals of the pixel cells 101 belonging to the adjacent first group and the pixel cells 101 belonging to the second group. Thereby, it is possible to prevent a decrease in frame rate due to a signal transmission delay with respect to an increase in the number of pixels.
  • the pixel cell (unit cell) 101 includes a lens 102, a color filter 103, a transparent electrode 104, a photoelectric conversion film 105, a pixel electrode 106, an amplification transistor (SF) 107, A selection transistor (SEL) 108 and a reset transistor (RS) 109 are provided.
  • the lens 102 collects light.
  • the color filter 103 is disposed below the lens 102 and transmits a specific wavelength.
  • the transparent electrode 104 is disposed below the color filter 103 and transmits incident light from above to below.
  • the photoelectric conversion film 105 is disposed below the transparent electrode 104, and generates signal charges of holes by photoelectric conversion in accordance with incident light from above.
  • the pixel electrode 106 is disposed below the photoelectric conversion film 105, and collects signal charges of the photoelectric conversion film 105 when an electric field is applied between the pixel electrode 106 and the transparent electrode 104.
  • the amplification transistor (SF) 107 is connected to the pixel electrode 106 and outputs a signal according to the holes collected in the pixel electrode 106.
  • the selection transistor (SEL) 108 selects the pixel cell array 100 in the row order and passes the output of the amplification transistor 107 to the signal line.
  • a reset transistor (RS) 109 resets the potential of the pixel electrode 106.
  • the selection transistor 108 of the pixel cell 101 belonging to the first group has a source connected to the signal line 121, a drain connected to the source of the amplification transistor 107, and a gate connected to the scanning line 118. It is connected.
  • the selection transistor 108 belonging to the first group is a first selection transistor that outputs the voltage output from the amplification transistor 107 to the signal line 121 when a row selection signal is input to the gate.
  • the drain is connected to the reset voltage line 131, the source is connected to the gate of the amplification transistor 107, the gate is connected to the scanning line 119, and a reset potential is applied to the wiring FD120.
  • the amplification transistor 107 has a drain connected to the power supply line 140 and a gate connected to the wiring FD120, and outputs a voltage corresponding to the signal charge.
  • the pixel electrode 106 sandwiching the photoelectric conversion film 105 is connected to the gate of the amplification transistor 107 and the source of the reset transistor 109 via the wiring FD120.
  • the wiring FD120 is a wiring floating diffusion that is connected to the pixel electrode 106 and accumulates the signal charges.
  • the selection transistor 108 of the pixel cell 101 belonging to the second group has a source connected to the signal line 122, a drain connected to the source of the amplification transistor 107, and a gate connected to the scanning line 118.
  • the selection transistor 108 belonging to the second group is a second selection transistor that outputs the voltage output from the amplification transistor 107 to the signal line 122 when a row selection signal is input to the gate.
  • the reset transistor 109 belonging to the second group has a drain connected to the reset voltage line 132, a source connected to the gate of the amplification transistor 107, a gate connected to the scanning line 119, and a reset potential applied to the wiring FD120.
  • FIG. 3 is an operation timing chart of the pixel cell array according to the first embodiment.
  • a color filter 103 for example, red (R), blue (B), green (G)
  • the transmitted light is photoelectrically transmitted. It reaches the conversion film 105.
  • the transmitted light that has reached is photoelectrically converted, and the photoelectric conversion film 105 generates hole charges ⁇ Q corresponding to the amount of light.
  • the potential of the wiring FD120 is reset to the reset potential VR1 by setting the scanning line 119 to the HIGH level and bringing the reset transistor 109 into a conductive state.
  • the scanning line 118 is set to the HIGH level and the selection transistor 108 is turned on, so that the signal amplified by the amplification transistor 107 is transmitted to the signal line 121.
  • the potential (A) of the signal line 121 is recorded in the readout circuit in the subsequent stage.
  • the wiring FD120 is reset again by the conduction state of the reset transistor 109.
  • the same row is selected by the conduction state of the selection transistor 108 at time t6, and the potential (B) of the signal line 121 is recorded in the reading circuit after time t7 when a predetermined time has elapsed from time t6.
  • the readout circuit in the subsequent stage outputs the difference between the potential (A) and the potential (B) of the signal line 121 as data.
  • the signal line 122 when there is a parasitic capacitance between the wiring FD120 belonging to the first row and the signal line 122 connected to the second row, the signal line 122 also operates during the operation of the wiring FD120.
  • the wiring FD120 and the signal line 122 are affected by crosstalk.
  • the layout of the first row and the second row needs to be the same in order to eliminate variations among rows. Details of the layout of the pixel cell array 100 included in the solid-state imaging device according to the present embodiment will be described below. Since the pixel cell array 100 has a multilayer structure and it is difficult to represent the layout of the layout with a single perspective top view, the multilayer structure is represented separately in FIGS. 4 to 9 correspond to the lower layer to the upper layer in order. 4 to 9, a diffusion layer (source-drain layer), a gate layer, a first wiring layer, a second wiring layer, a third wiring layer, and a pixel electrode layer are shown in order from the lower layer. ing.
  • FIG. 4 is a first planar layout diagram of the pixel cell array according to the first embodiment.
  • a two-dimensional arrangement of a pixel cell 101 having an amplification transistor 107, a selection transistor 108, and a reset transistor 109 is shown.
  • Each pixel cell 101 is divided into a first group that outputs data to the signal line 121 and a second group that outputs data to the signal line 122.
  • Each of the first group and the second group is composed of one or more adjacent rows, and the first group and the second group are repeated from the upper row to the lower row.
  • the layout of the pixel cell array 100 shown in FIG. 1 an example in which the first group and the second group are repeated for each row is shown.
  • the first group and the second group are repeated every two adjacent rows.
  • the wiring layout of the pixel cell array is facilitated because the wiring layout has only to be changed every two rows instead of every row.
  • an amplification transistor 107 and a selection transistor 108 constituting the pixel cell 101 are connected in series.
  • the drain of the amplification transistor 107, the source of the selection transistor 108, and the drain of the reset transistor 109 are the drain of the amplification transistor 107 of the pixel cell 101 adjacent to the upper row or the lower row, the source of the selection transistor 108, and the reset, respectively.
  • the drain of the transistor 109 and the diffusion layer are shared. That is, the diffusion layer of the source of the selection transistor 108 is shared between pixel cells belonging to adjacent rows in the same group, and the amplification transistor 107 is connected between pixel cells straddling the boundary between the first group and the second group.
  • the drain diffusion layer is shared.
  • the amplification transistors 107 and the selection transistors 108 in each row are arranged on a straight line.
  • the reset transistor 109 in the first group is arranged on the left side of the selection transistor 108 in the same pixel cell, and the reset transistor 109 in the second group is arranged on the right side of the selection transistor 108 in the same pixel cell. Yes. That is, the reset transistor 109 of the pixel cell 101 belonging to the first group is on the right side of the arrangement direction of the amplification transistor 107 and the selection transistor 108 of the pixel cell 101 when viewed from a predetermined direction perpendicular to the light receiving surface of the pixel cell array 100. Has been placed.
  • the reset transistor 109 of the pixel cell 101 belonging to the second group is arranged on the left side of the arrangement direction of the amplification transistor 107 and the selection transistor 108 of the pixel cell 101 when viewed from the predetermined direction.
  • the distance between the first group wiring FD120 and the signal line 122 and the distance between the second group wiring FD120 and the signal line 122 can be secured, so that crosstalk can be effectively prevented.
  • FIG. 5 is a second planar layout diagram of the pixel cell array according to the first embodiment.
  • the layout of FIG. 5 is obtained by adding a poly plug pad and a poly plug pad to the layout of FIG.
  • the source of the reset transistor 109 and the gate of the amplification transistor 107 are connected through a poly plug and a poly plug pad.
  • FIG. 6 is a third planar layout diagram of the pixel cell array according to the first embodiment.
  • the layout diagram of FIG. 6 is obtained by adding a first wiring layer and vias connecting the first wiring layer and the second wiring layer to the layout diagram of FIG.
  • scanning lines 118 and 119 for selecting the pixel cell 101 to be read out in the horizontal direction are arranged in the first wiring layer.
  • FIG. 7 is a fourth planar layout diagram of the pixel cell array according to the first embodiment.
  • the layout diagram of FIG. 7 is obtained by adding a second wiring layer and vias connecting the second wiring layer and the third wiring layer to the layout diagram of FIG.
  • signal lines 121 and 122 and reset voltage lines 131 and 132 are arranged in the vertical direction in the second wiring layer.
  • the first group of wirings FD 120 are surrounded by the signal lines 121.
  • the first group wiring FD 120 has a structure that is not affected by crosstalk from the signal line 122.
  • the second group wiring FD 120 is surrounded by the signal line 122 so that it is not affected by crosstalk from the signal line 121. That is, the signal line 121 is a first shield line arranged between the wiring FD120 of the pixel cell 101 belonging to the first group and the signal line 122, and the signal line 122 is connected to the pixel cell 101 belonging to the second group.
  • the second shield line is disposed between the wiring FD120 and the signal line 121. Further, the signal line 121 and the signal line 122 are formed along the column of pixel cells in the second wiring layer which is the same wiring layer among the plurality of wiring layers.
  • FIG. 8 is a fifth planar layout diagram of the pixel cell array according to the first embodiment.
  • the layout diagram of FIG. 8 is obtained by adding a third wiring layer and vias connecting the third wiring layer and the pixel electrode 106 to the layout diagram of FIG.
  • the power supply line 140 is arranged in the third wiring layer so as to surround the wiring FD120. With this arrangement, crosstalk between the wirings FD120 can be prevented.
  • the wirings of the wiring FD120 are arranged at an equal pitch in the third wiring layer.
  • FIG. 9 is a sixth planar layout diagram of the pixel cell array according to the first embodiment.
  • the layout diagram of FIG. 9 is obtained by adding the pixel electrode 106 to the wiring diagram of FIG.
  • the wiring FD 120 occupies a large area in the first wiring layer and the third wiring layer.
  • the first wiring layer is close to the gate in the stacking direction
  • the third wiring layer is close to the pixel electrode 106 in the stacking direction. That is, a third wiring layer is provided between the layer in which the pixel electrode 106 is formed and the second wiring layer in which the signal lines 121 and 122 are formed.
  • a first wiring layer is provided between the layer in which the gate is formed and the second wiring layer in which the signal lines 121 and 122 are formed.
  • the wiring FD120 is surrounded by signal lines connected to different groups in the stacking surface direction.
  • crosstalk due to coupling of the wiring FD 120 and the signal line in the direction of the laminated surface is prevented.
  • the pixel cell array 100 With the configuration of the pixel cell array 100 according to the present embodiment, it is possible to realize simultaneous reading from two signal lines while preventing crosstalk between the electrodes and wirings in the pixel cells and the signal lines. Therefore, the reading speed can be doubled or more, and the frame rate can be increased even if the number of pixels to be read is increased by reducing the pixel pitch due to the increase in the number of pixels.
  • FIG. 10 is a configuration block diagram of the pixel cell array according to the first embodiment.
  • the first group of pixel cells and the second group of pixel cells are different only in whether they are connected to the signal line 121 or to the signal line 122.
  • the structure is symmetrical with respect to the normal direction of the surface, and it is possible to prevent the occurrence of characteristic differences.
  • FIG. 11 is a plan layout diagram of the pixel cell array according to the second embodiment.
  • FIG. 12 is a cross-sectional view of the pixel cell array of the solid-state imaging device according to the second embodiment.
  • the second wiring layer, the second wiring layer, and the third wiring layer are formed on the gate layer and the diffusion layer of each transistor, the poly plug pad, the via, and the first wiring layer.
  • a via to be connected is added.
  • signal lines 123 and 124, reset voltage lines 131 and 132, and a power supply line 141 are arranged in the vertical direction.
  • the layout of the second embodiment shown in FIG. 11 is different from the layout of the first embodiment shown in FIG.
  • the power supply line 141 is arranged in the second wiring layer, thereby crossing the signal lines 123 and 124 and the wiring FD120. Talk is prevented. That is, the power supply line 141 is a first shield line arranged between the wiring FD120 of the pixel cell 101 belonging to the first group and the signal line 124, and the wiring FD120 of the pixel cell 101 belonging to the second group. This is a second shield line arranged between the signal line 123.
  • the power supply line 141 is shared by the first group and the second group. Thereby, the wiring layout in the pixel cell array 150 is facilitated.
  • the first group of pixel cells and the second group of pixel cells have a bilaterally symmetric configuration, and there is no characteristic difference.
  • the potential of the wiring that surrounds the wiring FD120 can be freely determined by the third wiring layer.
  • the solid-state imaging device of the present disclosure has been described based on the first and second embodiments.
  • the solid-state imaging device according to the present invention is not limited to the first and second embodiments.
  • Various devices such as a modification obtained in this manner and an imaging device (camera) incorporating the solid-state imaging device of the present disclosure are also included in the present invention.
  • FIG. 13 is a functional block diagram of an imaging apparatus equipped with the solid-state imaging apparatus according to the first or second embodiment.
  • the imaging apparatus shown in the figure includes the solid-state imaging apparatus 200 and the DSP 300 according to the first or second embodiment.
  • the solid-state imaging device 200 includes, for example, the pixel cell array 100 described in Embodiment 1 or 2, the pixel cell 101 of the pixel cell array 100 in units of rows, and a vertical scanning circuit that controls pixel reset and readout, A column AD circuit that AD converts the pixel signal read from the cell array 100, a column digital memory that holds the pixel signal AD-converted by the column AD circuit, and each column of the column digital memory is selected and held. And a horizontal scanning circuit for driving readout of the digital pixel signal.
  • the DSP 300 receives a digital pixel signal output from the solid-state imaging device 200, and performs DSP (Digital Signal Processor) that performs processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance necessary for camera signal processing. Etc.
  • the DSP 300 is a microcomputer or the like that controls the solid-state imaging device 200 according to various settings designated by the user and integrates the overall operation of the imaging device.
  • a signal output from the solid-state imaging device 200 which is an image sensor is processed by the DSP 300 to calculate an optimum reset voltage (VRG, VRB, VRR) and feed back to the solid-state imaging device 200.
  • the solid-state imaging device 200 and the DSP 300 can also be manufactured as a single semiconductor device, whereby an electronic device using the solid-state imaging device 200 can be reduced in size.
  • the pixel cell 101 of the solid-state imaging device 200 includes a first signal line and a second signal line that belong to the first group or the second group for each row and are arranged for each column.
  • the pixel cell 101 belonging to the first group includes a first selection transistor that outputs the voltage output from the amplification transistor to the first signal line, and the pixel cell 101 belonging to the second group receives the voltage output from the amplification transistor.
  • a second selection transistor for outputting to the second signal line is provided.
  • the pixel cell array 100 further includes a first shield line disposed between the wiring FD120 of the pixel cell belonging to the first group and the second signal line, and a wiring FD120 of the pixel cell belonging to the second group and the first signal line. And a second shield wire disposed between the two.
  • the imaging device including the solid-state imaging device 200 can increase the reading speed more than twice while preventing crosstalk due to coupling between the signal line, the wiring FD120, the pixel electrode of the photoelectric conversion element, and the gate electrode. it can. As a result, even when the number of pixels to be read is increased by narrowing the pixel pitch for increasing the number of pixels, a high-quality moving image can be acquired without reducing the frame rate.
  • the pixel cell arrays according to Embodiments 1 and 2 may be configured not to share the diffusion layer of each transistor.
  • FIG. 14 is a plan view of a pixel cell array 160 that does not share the diffusion layer of each transistor.
  • FIG. 15 is a configuration block diagram of a pixel cell array that does not share the diffusion layer of each transistor. In this case, as shown in FIG. 15, data of the same color can be read out to the same signal line in the Bayer array, and an operation of adding data of nearby pixel cells and outputting them is also possible.
  • the present invention is not limited to such an arrangement.
  • the pixel cell 101 has a structure having one photoelectric conversion element, a selection transistor, a wiring FD, a reset transistor, and an amplification transistor, that is, a so-called one-pixel one-cell structure.
  • the solid-state imaging device of the present invention includes a plurality of photoelectric conversion elements in addition to the one-pixel / one-cell structure, and further shares any one or all of the wiring FD, the reset transistor, and the amplification transistor in the unit cell. Even a so-called multi-pixel 1-cell structure can be used.
  • the n-type MOS transistor is applied as an example, but the present invention is not limited to this.
  • a p-type MOS transistor can be employed.
  • the present invention is particularly useful for digital still cameras and video cameras, and is optimal for use in solid-state imaging devices and cameras that require high-quality still images and smooth moving images.

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Abstract

　固体撮像装置の画素セルアレイ（１００）は、列ごとに配置された信号線（１２１及び１２２）を備え、画素セル（１０１）は、行ごとに第１グループまたは第２グループに属し、光電変換膜（１０５）と、信号電荷を蓄積する配線ＦＤ（１２０）と、信号電荷に応じた電圧を出力する増幅トランジスタ（１０７）とを備え、第１グループの画素セル（１０１）は、さらに、増幅トランジスタ（１０７）の出力電圧を信号線（１２１）に出力する選択トランジスタ（１０８）を備え、第２グループの画素セル（１０１）は、さらに、増幅トランジスタ（１０７）の出力電圧を信号線（１２２）に出力する選択トランジスタ（１０８）を備え、信号線（１２１）は第１グループの配線ＦＤ（１２０）と信号線（１２２）との間に配置され、信号線（１２２）は第２グループの配線ＦＤ（１２０）と信号線（１２１）との間に配置されている。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に、多画素化に適用可能な画素回路配置に関する。
　近年、広ダイナミックレンジ撮影が可能な撮像装置が数多く提案されている。以下、特許文献１を参考に光電変換膜を用いた固体撮像装置について説明する。
　図１６は、特許文献１に記載された光電変換膜を用いた固体撮像装置の画素アレイ部の断面図であり、図１７は、特許文献１に記載された画素アレイ部の回路図である。図１６の断面図及び図１７の回路図に示されるように、レンズ５０２により集光された光は、特定の波長を透過させるカラーフィルタ５０３を通り光電変換膜５０５で正孔を発生させる。光電変換膜５０５で発生した正孔は、光電変換膜５０５を挟む上部の透明電極５０４と下部の画素電極５０６との間に印加された電界により画素電極５０６に吸収される。画素電極５０６に吸収された正孔は、電圧情報に変換されＦＤ５２０及び増幅回路（ＳＦ）５０７を通して信号線ＳＩＧに出力される。
特開２００９－４９５２５号公報
　しかしながら、特許文献１に開示された固体撮像装置５００の構成の場合、多画素化のため画素ピッチを狭くすると、読み出す画素数が増えることでフレームレートが落ちるという課題を有する。また、上記画素の狹ピッチ化は、画素配線間の距離が短くなるのでクロストークを増大させてしまう。クロストークが増大するほど、信号品質を確保するためにフレームレートを落とす必要がある。
　本発明は上記課題に鑑みてなされたものであり、多画素化されてもフレームレートを上げることが可能な固体撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る固体撮像装置は、行列状に配置され、入射光に応じた画素信号を生成する複数の画素セルで構成された画素セルアレイを備え、前記画素セルアレイは、前記複数の画素セルの列ごとに配置された、前記画素信号を伝達する第１信号線及び第２信号線を備え、前記複数の画素セルのそれぞれは、前記複数の画素セルの行ごとに第１グループまたは第２グループに属し、対向する第１電極及び第２電極の間に形成された、前記入射光を光電変換して信号電荷を生成する光電変換膜と、前記第２電極に接続された、前記信号電荷を蓄積する配線フローティングディフュージョン（配線ＦＤ）と、ソースが前記配線ＦＤに接続され、当該配線ＦＤにリセット電位を与えるリセットトランジスタと、ゲートが前記配線ＦＤに接続され、前記信号電荷に応じた電圧を出力する増幅トランジスタとを備え、前記第１グループに属する画素セルは、さらに、行選択信号がゲートに入力されることにより、前記増幅トランジスタから出力された前記電圧を前記第１信号線に出力する第１選択トランジスタを備え、前記第２グループに属する画素セルは、さらに、行選択信号がゲートに入力されることにより、前記増幅トランジスタから出力された前記電圧を前記第２信号線に出力する第２選択トランジスタを備え、前記画素セルアレイは、さらに、前記第１グループに属する画素セルの配線ＦＤと前記第２信号線との間に配置された第１シールド線と、前記第２グループに属する画素セルの配線ＦＤと前記第１信号線との間に配置された第２シールド線とを備えることを特徴とする。
　上記構成によれば、配線ＦＤは、同一グループに接続された信号線との間にシールド線が配置されている。これより、配線ＦＤと信号線とのカップリングによるクロストークが防止される。また、画素セルアレイは、列ごとに２本の信号線を有することから、２本の信号線からの同時読出しを実現することができる。よって、クロストークを防止しつつ読み出し速度を２倍以上にすることが可能となり、多画素化のため画素ピッチを狭くして読み出す画素数が増加しても、フレームレートを上げることが可能となる。
　また、前記第１シールド線は、前記第１信号線であり、前記第２シールド線は、前記第２信号線であってもよい。
　これにより、配線ＦＤと、当該配線ＦＤと異なるグループに接続された信号線との間に、当該配線ＦＤと同一のグループに接続された信号線が配置されている。これより、上記配線ＦＤと同一グループに接続された信号線によるシールド効果により、配線ＦＤと異なるグループに接続された信号線とのカップリングによるクロストークが防止される。
　また、前記画素セルアレイは、複数の配線層が積層された構造を有し、前記第１信号線と前記第２信号線とは、前記複数の配線層のうち同一の配線層であって前記複数の画素セルの列に沿って形成されてもよい。
　これにより、２本の信号線が形成された配線層の平面方向で発生する配線ＦＤと信号線とのカップリングによるクロストークが防止される。
　また、前記第１シールド線及び前記第２シールド線は、前記増幅トランジスタの電源線であってもよい。
　これにより、配線ＦＤと、当該配線ＦＤと異なるグループに接続された信号線との間に、増幅トランジスタの電源線が配置されている。この電源線によるシールド効果により、配線ＦＤと異なるグループに接続された信号線とのカップリングによるクロストークが防止される。
　また、前記電源線は、前記第１のグループ及び前記第２のグループに属する画素セルで共有してもよい。
　これにより、画素セルアレイ内の配線レイアウトが容易となる。
　また、前記画素セルアレイは、複数の配線層が積層された構造を有し、前記第２電極が形成された配線層と、前記第１信号線が形成された配線層との間に、少なくとも１つの配線層を備え、前記第２電極が形成された配線層と、前記第２信号線が形成された配線層との間に、少なくとも１つの配線層を備えてもよい。
　これにより、第１信号線及び第２信号線と第２電極との積層方向でのカップリングによるクロストークを防止できる。
　また、前記画素セルアレイは、複数の配線層と、前記リセットトランジスタ、前記増幅トランジスタ及び前記第１及び前記第２選択トランジスタの各ゲートが形成されたゲート形成層とが積層された構造を有し、前記ゲート形成層と前記第１信号線が形成された配線層との間には、少なくとも１つの配線層が設けられ、前記ゲート形成層と前記第２信号線が形成された配線層との間には、少なくとも１つの配線層が設けられてもよい。
　これにより、第１信号線及び第２信号線と各トランジスタのゲートとの積層方向でのカップリングによるクロストークを防止できる。
　また、前記第１グループに属する画素セルの前記リセットトランジスタは、前記画素セルアレイの受光面に垂直な所定の方向から見て、当該画素セルの前記増幅トランジスタ及び前記第１選択トランジスタの並び方向の右側に配置され、前記第２グループに属する画素セルの前記リセットトランジスタは、前記所定の方向から見て、当該画素セルの前記増幅トランジスタ及び前記第２選択トランジスタの並び方向の左側に配置されてもよい。
　これにより、リセットトランジスタと増幅トランジスタとの接続配線である配線ＦＤが、増幅トランジスタ及び選択トランジスタの並び位置に対して第１グループと第２グループとで反対側に配置される。よって、第１グループの配線ＦＤと第２信号線との距離、及び、第２グループの配線ＦＤと第２信号線との距離を確保できるので、クロストークを効果的に防止できる。
　また、前記第１グループ内の隣接行に属する画素セル間では、前記第１選択トランジスタのソースの拡散層が共有されており、前記第２グループ内の隣接行に属する画素セル間では、前記第２選択トランジスタのソースの拡散層が共有されてもよい。
　これにより、画素トランジスタの効率的な配置が図られ、多画素化に伴う狹ピッチ化に対応できる。
　また、前記第１グループと前記第２グループとの境界を跨ぐ画素セル間では、前記増幅トランジスタのドレインの拡散層が共有されてもよい。
　これにより、画素トランジスタの効率的な配置が図られ、多画素化に伴う狹ピッチ化に対応できる。
　また、前記画素セルアレイでは、隣接する２行毎に、前記第１グループ及び前記第２グループが繰り返されてもよい。
　これにより、行ごとでなく２行ごとに配線レイアウトを変化させればよいので、画素セルアレイの配線レイアウトが容易となる。
　また、隣接する前記第１グループに属する画素セル及び第２グループに属する画素セルの画素信号は同時に読み出されてもよい。
　これにより、多画素化に対し、信号伝送の遅延によるフレームレートの低下を防止できる。
　また、前記画素セルアレイでは、１行毎に、前記第１グループ及び前記第２グループが繰り返されてもよい。
　本発明に係る固体撮像装置によれば、画素セルアレイの配線ＦＤは、同一グループに接続された信号線との間にシールド線が配置されるので、配線ＦＤと信号線とのカップリングによるクロストークを防止できる。また、画素セルアレイは、列ごとに２本の信号線を有することから、２本の信号線からの同時読出しを実現することができる。よって、クロストークを防止しつつ読み出し速度を２倍以上にすることが可能となり、多画素化のため画素ピッチを狭くして読み出す画素数が増加しても、フレームレート上げることが可能となる。
図１は、実施の形態１に係る固体撮像装置の画素セルアレイを模式的に示す回路図である。 図２は、実施の形態１に係る固体撮像装置の画素セルアレイの断面図である。 図３は、実施の形態１に係る画素セルアレイの動作タイミングチャートである。 図４は、実施の形態１に係る画素セルアレイの第１の平面レイアウト図である。 図５は、実施の形態１に係る画素セルアレイの第２の平面レイアウト図である。 図６は、実施の形態１に係る画素セルアレイの第３の平面レイアウト図である。 図７は、実施の形態１に係る画素セルアレイの第４の平面レイアウト図である。 図８は、実施の形態１に係る画素セルアレイの第５の平面レイアウト図である。 図９は、実施の形態１に係る画素セルアレイの第６の平面レイアウト図である。 図１０は、実施の形態１に係る画素セルアレイの構成ブロック図である。 図１１は、実施の形態２に係る画素セルアレイの平面レイアウト図である。 図１２は、実施の形態２に係る固体撮像装置の画素セルアレイの断面図である。 図１３は、実施の形態１または２に係る固体撮像装置を搭載した撮像装置の機能ブロック図である。 図１４は、各トランジスタの拡散層を共有しない画素セルアレイの平面構成図である。 図１５は、各トランジスタの拡散層を共有しない画素セルアレイの構成ブロック図である。 図１６は、特許文献１に記載された光電変換膜を用いた固体撮像装置の画素アレイ部の断面図である。 図１７は、特許文献１に記載された画素アレイ部の回路図である。
　以下、実施の形態について、図面を参照しながらその詳細を説明する。
　（実施の形態１）
　実施の形態１に係る固体撮像装置は、信号線を１画素列に２本配置してフレームレートを上げ、さらに、クロストークを防止するものである。これにより、多画素化のため画素ピッチを狭くして読み出す画素数が増加しても、フレームレートが落ちることを防止できる。
　図１は、実施の形態１に係る固体撮像装置の画素セルアレイを模式的に示す回路図である。また、図２は、実施の形態１に係る固体撮像装置の画素セルアレイの断面図である。図１に記載された画素セルアレイ１００は、アレイ状に配置された画素セル１０１と、信号線１２１及び信号線１２２とを備えている。信号線１２１は、列ごとに配置された、画素信号を伝達する第１信号線であり、信号線１２２は、列ごとに配置された、画素信号を伝達する第２信号線である。画素セル１０１は、行ごとに第１グループまたは第２グループに属する。つまり、上記信号線の構成によれば、隣接する第１グループに属する画素セル１０１及び第２グループに属する画素セル１０１の画素信号を同時に読み出すことが可能となる。これにより、多画素化に対し、信号伝送の遅延によるフレームレートの低下を防止できる。
　画素セル（単位セル）１０１は、図２に示されるように、レンズ１０２と、カラーフィルタ１０３と、透明電極１０４と、光電変換膜１０５と、画素電極１０６と、増幅トランジスタ（ＳＦ）１０７と、選択トランジスタ（ＳＥＬ）１０８と、リセットトランジスタ（ＲＳ）１０９とを備える。レンズ１０２は、光を集光する。カラーフィルタ１０３は、レンズ１０２の下方に配置され、特定の波長を透過させる。透明電極１０４は、カラーフィルタ１０３の下方に配置され、入射光を上方から下方へと透過させる。光電変換膜１０５は、透明電極１０４の下方に配置され、上方からの入射光に応じて光電変換により正孔の信号電荷を生成する。画素電極１０６は、光電変換膜１０５の下方に配置され、透明電極１０４との間に電界が印加されることにより光電変換膜１０５の信号電荷を収集する。増幅トランジスタ（ＳＦ）１０７は、画素電極１０６に接続され、画素電極１０６に収集された正孔に応じて信号を出力する。選択トランジスタ（ＳＥＬ）１０８は、画素セルアレイ１００を行順次に選択し増幅トランジスタ１０７の出力を信号線へ通す。リセットトランジスタ（ＲＳ）１０９は、画素電極１０６の電位をリセットする。
　また、図１に示されるように、第１グループに属する画素セル１０１の選択トランジスタ１０８は、ソースが信号線１２１に接続され、ドレインが増幅トランジスタ１０７のソースに接続され、ゲートが走査線１１８に接続されている。第１グループに属する選択トランジスタ１０８は、行選択信号がゲートに入力されることにより、増幅トランジスタ１０７から出力された電圧を信号線１２１に出力する第１選択トランジスタである。
　第１グループに属するリセットトランジスタ１０９は、ドレインがリセット電圧線１３１に接続され、ソースが増幅トランジスタ１０７のゲートに接続され、ゲートが走査線１１９に接続され、配線ＦＤ１２０にリセット電位を与える。
　増幅トランジスタ１０７は、ドレインが電源線１４０に接続され、ゲートが配線ＦＤ１２０に接続され、上記信号電荷に応じた電圧を出力する。
　光電変換膜１０５を挟む画素電極１０６は、配線ＦＤ１２０を介して、増幅トランジスタ１０７のゲート及びリセットトランジスタ１０９のソースに接続されている。配線ＦＤ１２０は、画素電極１０６に接続され、上記信号電荷を蓄積する配線フローティングディフュージョンである。
　また、第２グループに属する画素セル１０１の選択トランジスタ１０８は、ソースが信号線１２２に接続され、ドレインが増幅トランジスタ１０７のソースに接続され、ゲートが走査線１１８に接続されている。第２グループに属する選択トランジスタ１０８は、行選択信号がゲートに入力されることにより、増幅トランジスタ１０７から出力された電圧を信号線１２２に出力する第２選択トランジスタである。
　第２グループに属するリセットトランジスタ１０９は、ドレインがリセット電圧線１３２に接続され、ソースが増幅トランジスタ１０７のゲートに接続され、ゲートが走査線１１９に接続され、配線ＦＤ１２０にリセット電位を与える。
　以上のように画素セル１０１が配置された画素セルアレイ１００の動作について、図３を用いて説明する。
　図３は、実施の形態１に係る画素セルアレイの動作タイミングチャートである。
　まず、光が入射されると、レンズ１０２により集光され、特定の波長を透過させるカラーフィルタ１０３（例えば、赤（Ｒ）、青（Ｂ）、緑（Ｇ））を通り、透過光が光電変換膜１０５に到達する。到達した透過光は光電変換され、光電変換膜１０５はその光量に応じた正孔電荷ΔＱを生成する。
　ここで、時刻ｔ１において、走査線１１９をＨＩＧＨレベルにしてリセットトランジスタ１０９を導通状態とすることにより配線ＦＤ１２０の電位をリセット電位ＶＲ１にリセットする。
　次に、時刻ｔ２において、透明電極１０４に電位（例えば１０Ｖ）をかけ、走査線１１９をＬＯＷレベルにすると、光電変換膜１０５に生成された正孔電荷は、電界により画素電極１０６に吸収される。これにより、画素電極１０６に吸収された正孔は配線ＦＤ１２０の電位ΔＶを上げ増幅トランジスタ１０７を動作させる。このとき、正孔電荷ΔＱと配線ＦＤ１２０の電位ΔＶとの関係は、配線ＦＤ１２０の寄生容量Ｃ１を用いて、ΔＶ＝ΔＱ／Ｃ１と表される。
　次に、時刻ｔ３において、走査線１１８をＨＩＧＨレベルにして選択トランジスタ１０８を導通状態とすることにより増幅トランジスタ１０７で増幅された信号が信号線１２１に伝達される。
　次に、時刻ｔ３から所定の時間が経過した時刻ｔ４以降において、信号線１２１の電位（Ａ）を後段の読出し回路に記録させる。
　次に、時刻ｔ５において、リセットトランジスタ１０９の導通状態により再び配線ＦＤ１２０をリセットする。
　次に、時刻ｔ６において選択トランジスタ１０８の導通状態により同じ行を選択し、時刻ｔ６から所定の時間が経過した時刻ｔ７以降において、信号線１２１の電位（Ｂ）を読出し回路に記録させる。ここで、後段の読み出し回路は、信号線１２１の電位（Ａ）と電位（Ｂ）との差分をデータとして出力する。
　また、上述した時刻ｔ１～ｔ７において、第２の行の画素セル１０１でも第１の行の画素セル１０１と同じ動作が行われデータが出力される。
　ここで、例えば、第１の行に属する配線ＦＤ１２０と第２の行に接続された信号線１２２との間に寄生容量が存在する場合、上記配線ＦＤ１２０の動作中に信号線１２２も動作するので、配線ＦＤ１２０及び信号線１２２がクロストークの影響を受けてしまう。
　このため、２行同時に読出し動作を行うには、第１の行に属する配線ＦＤ１２０と信号線１２２との間の寄生容量、及び、第２の行に属する配線ＦＤ１２０と信号線１２１との寄生容量を削減する必要がある。また、行毎のばらつきをなくすため、第１の行及び第２の行のレイアウトは同一である必要がある。以下、本実施の形態に係る固体撮像装置が有する画素セルアレイ１００の配置レイアウトについての詳細を説明する。なお、画素セルアレイ１００は多層構造であり、配置レイアウトを１枚の透視上面図で表現することが困難であるため、上記多層構造を図４～図９に分けて表現している。また、図４～図９レイアウト図は、順に、下層～上層に対応している。また、図４～図９では、下層から順に、拡散層（ソース－ドレイン層）、ゲート層、第１の配線層、第２の配線層、第３の配線層、及び画素電極層が表されている。
　図４は、実施の形態１に係る画素セルアレイの第１の平面レイアウト図である。同図には、増幅トランジスタ１０７、選択トランジスタ１０８及びリセットトランジスタ１０９を有する画素セル１０１の２次元配置が表されている。各画素セル１０１は、それぞれ、信号線１２１にデータを出力する第１のグループと、信号線１２２にデータを出力する第２のグループとに区分けされる。第１のグループ及び第２のグループは、それぞれ、隣接する１以上の行で構成され、上位行から下位行へ向けて、第１のグループ及び第２のグループが繰り返される。なお、図１に表された画素セルアレイ１００のレイアウトでは、１行毎に、第１グループ及び第２グループが繰り返される例を示したが、図４～図９に表された画素セルアレイ１００のレイアウトでは、隣接する２行毎に、第１グループ及び第２グループが繰り返される例を示している。これにより、行ごとでなく２行ごとに配線レイアウトを変化させればよいので、画素セルアレイの配線レイアウトが容易となる。
　図４において、画素セル１０１を構成する増幅トランジスタ１０７と選択トランジスタ１０８とは直列に接続されている。また、増幅トランジスタ１０７のドレイン、選択トランジスタ１０８のソース、及びリセットトランジスタ１０９のドレインは、それぞれ、上位行または下位行に隣接する画素セル１０１の増幅トランジスタ１０７のドレイン、選択トランジスタ１０８のソース、及びリセットトランジスタ１０９のドレインと拡散層を共有している。つまり、同一グループ内の隣接行に属する画素セル間では、選択トランジスタ１０８のソースの拡散層が共有されており、第１グループと第２グループとの境界を跨ぐ画素セル間では、増幅トランジスタ１０７のドレインの拡散層が共有されている。これにより、画素セルアレイの省面積化が図られ、多画素化に伴う狹ピッチ化に対応できる。
　各行の増幅トランジスタ１０７と選択トランジスタ１０８とは一直線上に配置されている。また、第１のグループのリセットトランジスタ１０９は、同一画素セルの選択トランジスタ１０８の左側に配置されており、第２のグループのリセットトランジスタ１０９は、同一画素セルの選択トランジスタ１０８の右側に配置されている。つまり、第１グループに属する画素セル１０１のリセットトランジスタ１０９は、画素セルアレイ１００の受光面に垂直な所定の方向から見て、当該画素セル１０１の増幅トランジスタ１０７及び選択トランジスタ１０８の並び方向の右側に配置されている。一方、第２グループに属する画素セル１０１のリセットトランジスタ１０９は、上記所定の方向から見て、当該画素セル１０１の増幅トランジスタ１０７及び選択トランジスタ１０８の並び方向の左側に配置されている。これにより、第１グループの配線ＦＤ１２０と信号線１２２との距離、及び、第２グループの配線ＦＤ１２０と信号線１２２との距離を確保できるので、クロストークを効果的に防止できる。
　図５は、実施の形態１に係る画素セルアレイの第２の平面レイアウト図である。図５の配置図は、図４の配置図にポリプラグパッド及びポリプラグパッドを追加したものである。図５に示されるように、リセットトランジスタ１０９のソースと増幅トランジスタ１０７のゲートとは、ポリプラグとポリプラグパッドを通して接続されている。
　図６は、実施の形態１に係る画素セルアレイの第３の平面レイアウト図である。図６の配置図は、図５の配置図に、第１の配線層と、第１の配線層及び第２の配線層を接続するビアとを追加したものである。図６に示されるように、第１の配線層には、横方向に読み出す画素セル１０１を選択するための走査線１１８及び１１９が配置されている。
　図７は、実施の形態１に係る画素セルアレイの第４の平面レイアウト図である。図７の配置図は、図６の配置図に、第２の配線層と、第２の配線層及び第３の配線層を接続するビアとを追加したものである。図７に示されるように、第２の配線層には、縦方向に信号線１２１及び１２２、リセット電圧線１３１及び１３２が配置されている。
　ここで、第１のグループの配線ＦＤ１２０は、信号線１２１に囲まれている。この配置により、第１のグループの配線ＦＤ１２０は、信号線１２２からのクロストークの影響を受けない構造となっている。同様に、第２のグループの配線ＦＤ１２０は、信号線１２２に囲まれることで信号線１２１からのクロストークの影響を受けない構造となっている。つまり、信号線１２１は、第１グループに属する画素セル１０１の配線ＦＤ１２０と信号線１２２との間に配置された第１シールド線であり、信号線１２２は、第２グループに属する画素セル１０１の配線ＦＤ１２０と信号線１２１との間に配置された第２シールド線である。また、信号線１２１と信号線１２２とは、複数の配線層のうち同一の配線層である第２の配線層に画素セルの列に沿って形成されている。
　図８は、実施の形態１に係る画素セルアレイの第５の平面レイアウト図である。図８の配置図は、図７の配置図に、第３の配線層と、第３の配線層及び画素電極１０６を接続するビアとを追加したものである。図８に示されるように、第３の配線層には、電源線１４０が配線ＦＤ１２０の周りを囲むように配置されている。この配置により、配線ＦＤ１２０間のクロストークを防止できる。また、配線ＦＤ１２０の配線は、第３の配線層において等ピッチで配置される。
　図９は、実施の形態１に係る画素セルアレイの第６の平面レイアウト図である。図９の配置図は、図８の配線図に、画素電極１０６を追加したものである。
　図６及び図８に表されるように、第１の配線層及び第３の配線層では、配線ＦＤ１２０は大きな面積を占める。また、第１の配線層は積層方向でゲートに近接し、第３の配線層は積層方向で画素電極１０６に近接する。つまり、画素電極１０６が形成された層と信号線１２１及び１２２が形成された第２の配線層との間には第３の配線層を備える。また、ゲートが形成された層と、信号線１２１及び１２２が形成された第２の配線層との間に、第１の配線層を備える。この配置関係から、ゲート及び画素電極１０６に近接しない第２の配線層に信号線１２１及び１２２を通すことで、信号線１２１及び１２２とゲート及び画素電極１０６との積層方向でのカップリングによるクロストークを防止している。
　また、図７に表されるように、配線ＦＤ１２０は、積層面方向において異なるグループに接続された信号線に囲まれている。これより、配線ＦＤ１２０と信号線との積層面方向でのカップリングによるクロストークを防止している。
　上記本実施の形態に係る画素セルアレイ１００の構成により、画素セル内の電極及び配線と信号線とのクロストークを防ぎつつ、２本の信号線からの同時読出しを実現することができる。よって、読み出し速度を２倍以上にすることが可能となり、多画素化のため画素ピッチを狭くして読み出す画素数が増加しても、フレームレートを上げることが可能となる。
　図１０は、実施の形態１に係る画素セルアレイの構成ブロック図である。同図に表されたベイヤー配列において、第１グループの画素セルと第２グループの画素セルは、信号線１２１へ接続されるか信号線１２２へ接続されるかが異なるのみであることから、積層面の法線方向からみて左右対称な構成であり、特性差の発生を防ぐことが可能である。
　（実施の形態２）
　実施の形態２に係る固体撮像装置の構成及び動作について、実施の形態１との相違点を中心に説明する。
　図１１は、実施の形態２に係る画素セルアレイの平面レイアウト図である。また、図１２は、実施の形態２に係る固体撮像装置の画素セルアレイの断面図である。図１１の配置図は、各トランジスタのゲート層及び拡散層、ポリプラグパッド、ビア及び第１の配線層の上に、第２の配線層と、第２の配線層及び第３の配線層を接続するビアとを追加したものである。図１１に示されるように、第２の配線層には、縦方向に信号線１２３及び１２４、リセット電圧線１３１及び１３２、ならびに電源線１４１が配置されている。図１１に表された実施の形態２のレイアウトは、図７に表された実施の形態１のレイアウトと比較して、信号線１２３及び１２４、ならびに電源線１４１の配置が異なる。本実施の形態に係る画素セルアレイ１５０では、配線ＦＤ１２０を信号線１２３または１２４で囲む代わりに、第２の配線層に電源線１４１を配置することにより、信号線１２３及び１２４と配線ＦＤ１２０とのクロストークを防止している。つまり、電源線１４１は、第１グループに属する画素セル１０１の配線ＦＤ１２０と信号線１２４との間に配置された第１シールド線であり、かつ、第２グループに属する画素セル１０１の配線ＦＤ１２０と信号線１２３との間に配置された第２シールド線である。また、電源線１４１は、第１のグループ及び第２のグループで共有されている。これにより、画素セルアレイ１５０内の配線レイアウトが容易となる。
　以上の構成により、信号線１２３及び１２４と、配線ＦＤ１２０、画素電極１０６及びゲート層とのクロストークを防ぎつつ、２本の信号線１２３及び１２４からの同時読出しを実現することができる。また、本実施の形態においても、図１０に表されるように、第１グループの画素セルと第２グループの画素セルとは左右対称な構成であり、特性差がでることはない。また、本実施の形態では、第２の配線層で電源線１４１を形成しているので、第３の配線層で配線ＦＤ１２０を囲んでいる配線の電位を自由に決定することが可能である。これにより、例えば、配線ＦＤ１２０を囲んでいる配線の電位を高く設定することで、透明電極１０４からの電気力線が画素電極１０６間下の上記配線に反発し画素電極１０６に向かい易くなり光電変換膜１０５でのクロストークを防止することができる。
　以上、本開示の固体撮像装置について、実施の形態１及び２に基づいて説明してきたが、本発明に係る固体撮像装置は、実施の形態１及び２に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の固体撮像装置を内蔵した撮像装置（カメラ）など各種機器も本発明に含まれる。
　図１３は、実施の形態１または２に係る固体撮像装置を搭載した撮像装置の機能ブロック図である。同図に記載された撮像装置は、実施の形態１または２に係る固体撮像装置２００とＤＳＰ３００とを備える。
　固体撮像装置２００は、例えば、実施の形態１または２で述べた画素セルアレイ１００と、画素セルアレイ１００の画素セル１０１を行単位で選択し、画素のリセットや読み出しを制御する垂直走査回路と、画素セルアレイ１００から読み出された画素信号をＡＤ変換する列ＡＤ回路と、当該列ＡＤ回路でＡＤ変換された画素信号を保持する列デジタルメモリと、列デジタルメモリの各列を選択して、保持されているデジタル画素信号の読み出しを駆動する水平走査回路とを備える。
　ＤＳＰ３００は、固体撮像装置２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理や空間補間処理、オートホワイトバランスなどの処理を行うＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等である。また、ＤＳＰ３００は、ユーザで指定された各種の設定に従って、固体撮像装置２００の制御を行い、撮像装置の全体動作を統合するマイクロコンピュータ等である。イメージセンサである固体撮像装置２００から出力された信号はＤＳＰ３００で処理され最適なリセット電圧（ＶＲＧ、ＶＲＢ、ＶＲＲ）を算出し固体撮像装置２００にフィードバックしている。この固体撮像装置２００とＤＳＰ３００とは、一つの半導体装置として製造することも可能であり、それにより、固体撮像装置２００を用いた電子機器を小型化することが可能である。
　ここで、固体撮像装置２００の画素セル１０１は、行ごとに第１グループまたは第２グループに属し、列ごとに配置された第１信号線及び第２信号線を備える。第１グループに属する画素セル１０１は、増幅トランジスタから出力された電圧を第１信号線に出力する第１選択トランジスタを備え、第２グループに属する画素セル１０１は、増幅トランジスタから出力された電圧を第２信号線に出力する第２選択トランジスタを備える。画素セルアレイ１００は、さらに、第１グループに属する画素セルの配線ＦＤ１２０と第２信号線との間に配置された第１シールド線と、第２グループに属する画素セルの配線ＦＤ１２０と第１信号線との間に配置された第２シールド線とを備える。
　この固体撮像装置２００を備えた撮像装置は、信号線と、配線ＦＤ１２０、光電変換素子の画素電極及びゲート電極とのカップリングによるクロストークを防止しつつ、読み出し速度を２倍以上にすることができる。これにより、多画素化のため画素ピッチを狭くして読み出す画素数を増加させても、フレームレートを落とすことなく高画質の動画像を取得できる。
　また、実施の形態１及び２に係る画素セルアレイにおいて、各トランジスタの拡散層を共有しない構成も可能である。
　図１４は、各トランジスタの拡散層を共有しない画素セルアレイ１６０の平面構成図である。また、図１５は、各トランジスタの拡散層を共有しない画素セルアレイの構成ブロック図である。この場合、図１５に示すように、ベイヤー配列で同色のデータを同じ信号線に読み出すことができ、近くの画素セルのデータを足し算しながら出力するといった動作も可能となる。
　また、実施の形態１及び２では、複数の画素セルがマトリクス状に配置された構成を採用したが、本発明はこのような配置に限定されるものではない。例えば、ハニカム形状の画素セル構造を採用することも可能である。
　なお、実施の形態１及び２に係る固体撮像装置において、画素セル１０１は、それぞれ１つの光電変換素子、選択トランジスタ、配線ＦＤ、リセットトランジスタ及び増幅トランジスタを有する構造、いわゆる１画素１セル構造をとっている。しかし、本発明の固体撮像装置は、上記１画素１セル構造のほか、複数の光電変換素子を含み、さらに、配線ＦＤ、リセットトランジスタ及び増幅トランジスタのいずれか、あるいは、すべてを単位セル内で共有する構造、いわゆる多画素１セル構造であっても用いることが出来る。
　また、実施の形態１及び２では、ｎ型ＭＯＳトランジスタを一例として適用したが、本発明はこれに限定を受けるものではない。例えばｐ型ＭＯＳトランジスタを採用することも可能である。
　本発明は、特にデジタルスチルカメラやビデオカメラに有用であり、高画質の静止画像や滑らかな動画像が必要な固体撮像装置及びカメラに用いるのに最適である。
　１００、１５０、１６０　　画素セルアレイ
　１０１　　画素セル
　１０２、５０２　　レンズ
　１０３、５０３　　カラーフィルタ
　１０４、５０４　　透明電極
　１０５、５０５　　光電変換膜
　１０６、５０６　　画素電極
　１０７　　増幅トランジスタ
　１０８　　選択トランジスタ
　１０９　　リセットトランジスタ
　１１８、１１９　　走査線
　１２０　　配線ＦＤ
　１２１、１２２、１２３、１２４　　信号線
　１３１、１３２　　リセット電圧線
　１４０、１４１　　電源線
　２００、５００　　固体撮像装置
　３００　　ＤＳＰ
　５０７　　増幅回路
　５２０　　ＦＤ

Claims (13)

  1. 　行列状に配置され、入射光に応じた画素信号を生成する複数の画素セルで構成された画素セルアレイを備え、
    　前記画素セルアレイは、
    　前記複数の画素セルの列ごとに配置された、前記画素信号を伝達する第１信号線及び第２信号線を備え、
    　前記複数の画素セルのそれぞれは、
    　前記複数の画素セルの行ごとに第１グループまたは第２グループに属し、
    　対向する第１電極及び第２電極の間に形成された、前記入射光を光電変換して信号電荷を生成する光電変換膜と、
    　前記第２電極に接続された、前記信号電荷を蓄積する配線フローティングディフュージョン（配線ＦＤ）と、
    　ソースが前記配線ＦＤに接続され、当該配線ＦＤにリセット電位を与えるリセットトランジスタと、
    　ゲートが前記配線ＦＤに接続され、前記信号電荷に応じた電圧を出力する増幅トランジスタとを備え、
    　前記第１グループに属する画素セルは、さらに、
    　行選択信号がゲートに入力されることにより、前記増幅トランジスタから出力された前記電圧を前記第１信号線に出力する第１選択トランジスタを備え、
    　前記第２グループに属する画素セルは、さらに、
    　行選択信号がゲートに入力されることにより、前記増幅トランジスタから出力された前記電圧を前記第２信号線に出力する第２選択トランジスタを備え、
    　前記画素セルアレイは、さらに、
    　前記第１グループに属する画素セルの配線ＦＤと前記第２信号線との間に配置された第１シールド線と、
    　前記第２グループに属する画素セルの配線ＦＤと前記第１信号線との間に配置された第２シールド線とを備える
    　固体撮像装置。
  2. 　前記第１シールド線は、前記第１信号線であり、
    　前記第２シールド線は、前記第２信号線である
    　請求項１に記載の固体撮像装置。
  3. 　前記画素セルアレイは、複数の配線層が積層された構造を有し、
    　前記第１信号線と前記第２信号線とは、前記複数の配線層のうち同一の配線層であって前記複数の画素セルの列に沿って形成されている
    　請求項２に記載の固体撮像装置。
  4. 　前記第１シールド線及び前記第２シールド線は、前記増幅トランジスタの電源線である
    　請求項１に記載の固体撮像装置。
  5. 　前記電源線は、前記第１のグループ及び前記第２のグループに属する画素セルで共有している
    　請求項４に記載の固体撮像装置。
  6. 　前記画素セルアレイは、複数の配線層が積層された構造を有し、
    　前記第２電極が形成された配線層と、前記第１信号線が形成された配線層との間に、少なくとも１つの配線層を備え、
    　前記第２電極が形成された配線層と、前記第２信号線が形成された配線層との間に、少なくとも１つの配線層を備える
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　前記画素セルアレイは、複数の配線層と、前記リセットトランジスタ、前記増幅トランジスタ及び前記第１及び前記第２選択トランジスタの各ゲートが形成されたゲート形成層とが積層された構造を有し、
    　前記ゲート形成層と前記第１信号線が形成された配線層との間には、少なくとも１つの配線層が設けられ、
    　前記ゲート形成層と前記第２信号線が形成された配線層との間には、少なくとも１つの配線層が設けられている
    　請求項１～６のいずれか１項に記載の固体撮像装置。
  8. 　前記第１グループに属する画素セルの前記リセットトランジスタは、前記画素セルアレイの受光面に垂直な所定の方向から見て、当該画素セルの前記増幅トランジスタ及び前記第１選択トランジスタの並び方向の右側に配置され、
    　前記第２グループに属する画素セルの前記リセットトランジスタは、前記所定の方向から見て、当該画素セルの前記増幅トランジスタ及び前記第２選択トランジスタの並び方向の左側に配置されている
    　請求項１～７のいずれか１項に記載の固体撮像装置。
  9. 　前記第１グループ内の隣接行に属する画素セル間では、前記第１選択トランジスタのソースの拡散層が共有されており、
    　前記第２グループ内の隣接行に属する画素セル間では、前記第２選択トランジスタのソースの拡散層が共有されている
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  10. 　前記第１グループと前記第２グループとの境界を跨ぐ画素セル間では、前記増幅トランジスタのドレインの拡散層が共有されている
    　請求項１～９のいずれか１項に記載の固体撮像装置。
  11. 　前記画素セルアレイでは、隣接する２行毎に、前記第１グループ及び前記第２グループが繰り返される
    　請求項１～１０のいずれか１項に記載の固体撮像装置。
  12. 　隣接する前記第１グループに属する画素セル及び第２グループに属する画素セルの画素信号は同時に読み出される
    　請求項１～１１のいずれか１項に記載の固体撮像装置。
  13. 　前記画素セルアレイでは、１行毎に、前記第１グループ及び前記第２グループが繰り返される
    　請求項１～８及び１０のいずれか１項に記載の固体撮像装置。
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