KR102650996B1 - 반도체 장치 - Google Patents

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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 제1 기판 상에 배치되는 회로 소자들, 및 회로 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 제1 기판 구조물 상에서 제1 기판 구조물과 연결되며, 서로 대향하는 제1 및 제2 면을 갖는 제2 기판, 제2 기판의 제1 면 상에 배치되며 서로 이격되어 배치되는 제1 및 제2 도전층들, 제1 및 제2 도전층들 상에 배치되며 제2 도전층의 일부를 노출시키는 개구부를 갖는 패드 절연층, 제2 기판의 제2 면 상에서 제2 면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 제2 면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되며 회로 소자들과 전기적으로 연결되는 게이트 전극들, 제2 기판의 제2 면 상에서 제1 방향을 따라 연장되며 게이트 전극들과 연결되는 제1 콘택 플러그들, 제2 기판의 제2 면 상에서 제1 방향을 따라 연장되며 제2 도전층과 전기적으로 연결되는 제2 콘택 플러그, 및 제1 및 제2 콘택 플러그들과 각각 전기적으로 연결되며 제1 및 제2 콘택 플러그들 상에서 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 및 상기 회로 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 서로 대향하는 제1 및 제2 면을 갖는 제2 기판, 상기 제2 기판의 제1 면 상에 배치되며 서로 이격되어 배치되는 제1 및 제2 도전층들, 상기 제1 및 제2 도전층들 상에 배치되며 상기 제2 도전층의 일부를 노출시키는 개구부를 갖는 패드 절연층, 상기 제2 기판의 제2 면 상에서 상기 제2 면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 제2 기판의 제2 면 상에서 상기 제1 방향을 따라 연장되며 상기 게이트 전극들과 연결되는 제1 콘택 플러그들, 제2 기판의 제2 면 상에서 상기 제1 방향을 따라 연장되며 상기 제2 도전층과 전기적으로 연결되는 제2 콘택 플러그, 및 상기 제1 및 제2 콘택 플러그들과 각각 전기적으로 연결되며 상기 제1 및 제2 콘택 플러그들 상에서 상기 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 및 상기 회로 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하면 상에서 상기 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 하면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들의 상부에서 상기 제2 기판 상에 배치되는 제1 도전층, 상기 제1 도전층과 동일한 높이 레벨에서 수평 방향으로 이격되어 배치되는 제2 도전층, 상기 제1 및 제2 도전층들 상에 배치되며 상기 제2 도전층의 일부를 노출시키는 개구부들을 갖는 패드 절연층, 상기 제2 기판의 하면 상에서 상기 제1 방향을 따라 연장되며 상기 게이트 전극들 및 상기 기판과 연결되는 제1 콘택 플러그들, 및 상기 제1 콘택 플러그들과 각각 전기적으로 연결되며 상기 제1 콘택 플러그들 상에서 상기 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 도전층은 상기 제1 콘택 플러그 및 상기 제2 기판을 통해 전기적 신호를 인가받을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 반도체 소자들, 및 상기 반도체 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하면 상에 상기 하면에 수직한 방향을 따라 서로 이격되어 적층되며 상기 반도체 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들의 상부에서 상기 제2 기판 상에 배치되는 제1 도전층, 상기 제1 도전층과 수평 방향으로 이격되어 배치되며 외부 장치와 전기적으로 연결되는 제2 도전층, 상기 제1 및 제2 도전층들의 상부에 배치되는 패드 절연층, 상기 제2 기판의 하면 상에서 상기 하면에 수직한 방향을 따라 연장되며 상기 게이트 전극들 및 상기 제2 기판과 연결되는 제1 콘택 플러그들, 상기 제2 기판의 하면 상에서 상기 하면에 수직한 방향을 따라 연장되며 상기 제2 도전층과 전기적으로 연결되는 제2 콘택 플러그, 및 상기 제1 및 제2 콘택 플러그들과 각각 전기적으로 연결되며 상기 제1 및 제2 콘택 플러그들 상에서 상기 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함할 수 있다.
두 개 이상의 기판 구조물이 접합된 구조에서, 소스 도전층을 이용하여 입출력 패드를 배치함으로써, 접적도 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 개략적인 레이아웃도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12a 내지 도 12i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다. 본 명세서에서, "더미(dummy)"의 용어는 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 갖지만, 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 3을 참조하면, 반도체 장치(10A)는 수직 방향으로 적층된 제1 및 제2 기판 구조물들(S1, S2)을 포함할 수 있다. 제1 기판 구조물(S1)은 도 1의 주변 회로(30)를 구성하고, 제2 기판 구조물(S2)은 도 1의 메모리 셀 어레이(20)를 구성할 수 있다.
제1 기판 구조물(S1)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 주변 회로(PERI)를 포함할 수 있다. 로우 디코더(DEC)는 도 1을 참조하여 상술한 로우 디코더(32)에 해당하고, 페이지 버퍼(PB)는 페이지 버퍼(34)에 해당하는 영역일 수 있다. 또한, 기타 주변 회로(PERI)는 도 1의 제어 로직(36) 및 전압 발생기(37)를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 그 밖에, 기타 주변 회로(PERI)는 도 1의 입출력 버퍼(35)를 포함할 수 있으며, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 예시적인 실시예들에서, 입출력 버퍼(35)는 기타 주변 회로(PERI)의 둘레에서 별도의 영역을 이루도록 배치될 수도 있다.
제1 기판 구조물(S1)에서 이와 같은 다양한 회로 영역들(DEC, PB, PERI) 중 적어도 일부는 제2 기판 구조물(S2)의 메모리 셀 어레이들(MCA)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB) 및 기타 주변 회로(PERI)가 메모리 셀 어레이들(MCA)의 하부에서 메모리 셀 어레이들(MCA)과 중첩되도록 배치될 수 있다. 다만, 실시예들에서 제1 기판 구조물(S1)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(MCA)과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다. 또한, 실시예들에서 회로 영역들(DEC, PB, PERI)은, 메모리 셀 어레이들(MCA)의 개수 및 크기에 따라, 도 3에 도시된 배치 형태가 연속적으로 반복되어 배치된 형태를 가질 수도 있다.
제2 기판 구조물(S2)은 메모리 셀 어레이들(MCA) 및 패드 영역들(PAD)을 포함할 수 있다. 메모리 셀 어레이들(MCA)은 서로 이격되어 나란하게 배치될 수 있다. 다만, 실시예들에서 제2 기판 구조물(S2)에 배치되는 메모리 셀 어레이들(MCA)의 개수 및 배치 형태는 다양하게 변경될 수 있다. 패드 영역들(PAD)은 메모리 셀 어레이들(MCA)의 적어도 일 측에 배치될 수 있으며, 예를 들어, 제2 기판 구조물(S2)의 적어도 일 가장자리를 따라 열을 이루어 배치될 수 있다. 또는, 메모리 셀 어레이들(MCA)의 사이 영역에 열을 이루어 배치될 수도 있다. 패드 영역들(PAD)은 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다. 패드 영역들(PAD)은 반도체 장치(10A) 내부에서는 제1 기판 구조물(S1)의 기타 주변 회로(PERI) 내의 회로 중, 예를 들어 도 1의 입출력 버퍼(35)에 해당하는 회로와 연결되는 영역일 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 도 3의 제1 기판 구조물(S1)과 같이 주변 회로 영역을 포함할 수 있다. 제2 기판 구조물(S2)은 도 3의 제2 기판 구조물(S2)과 같이 메모리 셀 영역을 포함할 수 있다.
제1 기판 구조물(S1)은, 제1 기판(101), 제1 기판(101) 상에 배치된 회로 소자들(120), 회로 콘택 플러그들(160), 회로 배선 라인들(170), 및 제2 접합 패드들(180)을 포함할 수 있다.
제1 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(101)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(105)이 배치될 수 있다. 제1 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 제1 기판(101)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(120)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 스페이서층(124) 및 회로 게이트 전극(125)을 포함할 수 있다. 회로 게이트 전극(125)의 양 측에서 제1 기판(101) 내에는 소스/드레인 영역들(105)이 배치될 수 있다.
주변 영역 절연층(190)이 제1 기판(101) 상에서 회로 소자(120) 상에 배치될 수 있다. 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 관통하여 소스/드레인 영역들(105)에 연결될 수 있으며, 제1 기판(101)으로부터 순차적으로 위치하는 제1 내지 제3 회로 콘택 플러그들(162, 164, 166)을 포함할 수 있다. 회로 콘택 플러그들(160)에 의해 회로 소자(120)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(125)에도 회로 콘택 플러그들(160)이 연결될 수 있다. 회로 배선 라인들(170)은 회로 콘택 플러그들(160)과 연결될 수 있으며, 복수의 층을 이루는 제1 내지 제3 회로 배선 라인들(172, 174, 176)을 포함할 수 있다.
제1 접합 패드들(180)은 제3 회로 콘택 플러그들(166)과 연결되도록 배치되어, 상면이 주변 영역 절연층(190)을 통해 제1 기판 구조물(S1)의 상면으로 노출될 수 있다. 제1 접합 패드들(180)은 제2 접합 패드들(280)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제1 접합 패드들(180)은 제2 기판 구조물(S2)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다. 제1 접합 패드들(180)은 제2 접합 패드들(280)과 대응되는 위치에 배치될 수 있으며, 제2 접합 패드들(280)과 동일하거나 유사한 크기를 가질 수 있다. 제1 접합 패드들(180)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 기판 구조물(S2)은 제2 기판(201), 제2 기판(201)의 하면 상에 적층된 게이트 전극들(231-238: 230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 채널들(CH), 게이트 전극들(230)을 덮는 셀 영역 절연층(285), 및 제2 기판(201)의 상면 상에 순차적으로 적층되어 배치되는 도전층(205)과 제1 및 제2 패드 절연층들(292, 294)을 포함할 수 있다. 제2 기판 구조물(S2)은 채널들(CH) 내의 채널 영역들(240), 게이트 유전층들(245), 채널 절연층들(250), 및 채널 패드들(255)을 더 포함할 수 있다. 제2 기판 구조물(S2)은, 배선 구조물들로서, 게이트 전극들(230) 및 제2 기판(201)에 신호를 인가하는 제1 셀 콘택 플러그들(260a), 제2 도전층(205b)에 전기적으로 연결된 제2 셀 콘택 플러그들(260bb), 제1 도전성 플러그들(262), 비트 라인들(270, 270a), 제2 도전성 플러그들(264), 및 제2 접합 패드들(280)을 더 포함할 수 있다.
제2 기판(201)은 게이트 전극들(230)이 수직하게 적층된 제1 영역(Ⅰ) 및 게이트 전극들(230)로부터 수평 방향, 예를 들어 x 방향으로 이격되어 위치하는 제2 영역(Ⅱ)을 가질 수 있다. 제1 영역(Ⅰ)은, 도 1의 메모리 셀 어레이(20)에 해당하며 게이트 전극들(230)이 수직하게 적층되고 채널들(CH)이 배치되는 영역 및 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)를 주변 회로(30)에 전기적으로 연결하기 위한 영역을 포함할 수 있다. 제2 영역(Ⅱ)은 도 3의 패드 영역(PAD)에 대응하는 패드 영역(PAD)이 위치하는 영역을 포함할 수 있으며, 평면 상에서 제1 영역(Ⅰ)의 외측에 위치할 수 있다. 제2 기판(201)은 적어도 하나의 제1 셀 콘택 플러그(260a)와 연결될 수 있으며, 채널(CH) 내의 채널 영역들(240)과는 이격되어 위치할 수 있다.
제2 기판(201)은 x 방향과 y 방향으로 연장되는 하면을 가질 수 있다. 제2 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 제2 기판(201)은 다결정층 또는 에피택셜층으로 제공될 수 있다. 제2 기판(201)은 불순물들을 포함하는 도핑 영역을 포함할 수 있다.
게이트 전극들(230)은 제2 기판(201)의 하면 상에 수직으로 이격되어 적층되어 층간 절연층들(220)과 함께 적층 구조물을 이룰 수 있다. 게이트 전극들(230)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 하부 게이트 전극(231), 복수의 메모리 셀(MC)을 이루는 메모리 게이트 전극들(232-236), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 상부 게이트 전극들(237, 238)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 메모리 게이트 전극들(232-236)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST1, SST1) 및 접지 선택 트랜지스터(GST1)의 상부 및 하부 게이트 전극들(231, 237, 238)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(230)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(230), 예를 들어, 상부 또는 하부 게이트 전극(231, 237, 238)에 인접한 메모리 게이트 전극들(232-236)은 더미 게이트 전극들일 수 있다.
게이트 전극들(230)은 제2 기판(201)의 하면 상에 수직하게 서로 이격되어 적층되며, 적어도 일 방향으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(230)은 x 방향을 따라 도 4에 도시된 것과 같은 단차를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(230)은 게이트 전극들(230)의 단부를 포함하는 소정 영역이 노출될 수 있다. 게이트 전극들(230)은 상기 영역에서 제1 셀 콘택 플러그들(260a)과 연결될 수 있다.
게이트 전극들(230)은 y 방향을 따라 도시되지 않은 분리 영역에 의해 일정 단위로 분리되도록 배치될 수 있다. 한쌍의 상기 분리 영역의 사이에서 게이트 전극들(230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(230) 중 일부, 예를 들어, 메모리 게이트 전극들(232-236)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 제2 기판(201)의 하면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널들(CH)은 제2 기판(201)의 제1 영역(Ⅰ)에서 제2 기판(201)의 하면 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 채널들(CH) 중 일부는 더미 채널일 수 있으며, 채널들(CH)의 외측에 더미 채널들이 더 배치될 수도 있다.
채널들(CH) 내에는 채널 영역(240)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(240)은 내부의 채널 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(250)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(240)은 상부에서 에피택셜층(207)과 연결될 수 있다. 채널 영역(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널들(CH)에서 채널 영역(240)의 상부에는 채널 패드들(255)이 배치될 수 있다. 채널 패드들(255)은 채널 절연층(250)의 상면을 덮고 채널 영역(240)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널 영역(240)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(245)은 채널 영역(240)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(207)은 채널들(CH)의 상단에서 제2 기판(201)의 하면 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(207)은 제2 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(207)의 하면의 높이는 최상부의 게이트 전극(231)의 하면보다 낮고 그 하부의 게이트 전극(232)의 상면보다 높을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(207)은 생략될 수도 있으며, 이 경우, 채널 영역(240)은 제2 기판(201)과 직접 연결되거나 제2 기판(201) 상의 별도의 도전층과 연결될 수 있다.
도전층(205)은 서로 이격되어 배치되는 제1 및 제2 도전층들(205a, 205b)을 포함할 수 있다. 제1 및 제2 도전층들(205a, 205b)은 동일한 공정 단계에서 형성되어, 물질이 서로 동일하며 서로 동일한 높이 레벨에 동일한 두께로 위치할 수 있다. 즉, 제1 및 제2 도전층들(205a, 205b)은 상면들 및 하면들이 각각 서로 공면을 이룰 수 있다. 도전층(205)은 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
제1 도전층(205a)은 제2 기판(201)의 제1 영역(Ⅰ)의 상부에서 배치되며, 평면 상에서 게이트 전극들(230) 및 채널들(CH)과 중첩되어 배치될 수 있다. 제1 도전층(205a)은 반도체 장치(100)에서 도 2의 공통 소스 라인(CSL)으로 기능할 수 있다. 제1 도전층(205a)은 제1 셀 콘택 플러그(260a) 및 제2 기판(201)을 통해 전기적 신호를 인가받을 수 있으며, 이에 따라, 제2 기판(201)은 적어도 일부 영역에 도핑 원소들을 포함할 수 있다. 또는, 제1 도전층(205a)은 제1 셀 콘택 플러그(260a)와 직접 연결될 수도 있다.
제2 도전층(205b)은 제1 도전층(205a)과 물리적 및 전기적으로 분리되어 위치할 수 있으며, x 방향을 따라 나란하게 위치할 수 있다. 이에 따라, 제2 기판(201)도 제1 및 제2 도전층들(205a, 205b)과 함께 제2 기판(201)의 제1 및 제2 영역(Ⅰ, Ⅱ)에서 분리되어 배치될 수 있다. 제2 도전층(205b)은 제2 기판(201)의 제2 영역(Ⅱ)의 상부에 배치되며, 평면 상에서 제2 셀 콘택 플러그들(260b)과 중첩되어 배치될 수 있다. 제2 도전층(205b)은 상면을 통해 반도체 장치(100)가 실장되는 패키지와 같은 장치의 신호 전달 매체와 같은 전기적 연결 구조물과 연결될 수 있다. 즉, 상부로 노출된 제2 도전층(205b)은 패드 영역(PAD)으로 기능할 수 있다. 제2 도전층(205b)은 일 방향에서의 폭(W1)이 예를 들어, 50 ㎛ 내지 200 ㎛의 범위를 가질 수 있다.
반도체 장치(100)의 내부에서, 제2 도전층(205b)은 하부의 제2 셀 콘택 플러그들(260b)과 연결되며, 제2 셀 콘택 플러그들(260b) 하부의 배선 구조물들을 통해, 도시되지 않은 영역에서 제1 기판 구조물(S1)의 회로 소자들(120)과 전기적으로 연결될 수 있다. 제2 셀 콘택 플러그들(260b)은 제2 기판(201)을 관통하여 제2 도전층(205b)과 직접 연결될 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 제2 셀 콘택 플러그들(260b)은 제2 기판(201)의 제2 영역(Ⅱ)과 연결되고, 제2 기판(201)을 통해 제2 도전층(205b)과 전기적으로 연결될 수도 있다.
이와 같이, 반도체 장치(100)에서는, 공통 소스 라인(CSL)(도 2 참조)으로 이용되는 제1 도전층(205a)의 형성 공정을 이용하여 제2 도전층(205b)을 형성하여 이를 외부와의 입출력을 위한 패드 영역(PAD)으로 이용함으로써, 전체 두께를 최소화하면서 공정을 단순화할 수 있다.
제1 및 제2 패드 절연층들(292, 294)은 도전층(205) 상에 순차적으로 적층될 수 있다. 제1 및 제2 패드 절연층들(292, 294)은 제2 도전층(205b)의 일부 영역을 오픈하는 개구부(OR)를 가지며, 이에 의해 제2 도전층(205b)이 상부로 노출되도록 할 수 있다. 즉, 제1 및 제2 패드 절연층들(292, 294)은 패드 영역(PAD)을 정의할 수 있다. 예를 들어, 개구부(OR)는 제2 도전층(205b)과 함께 복수개가 도 3과 같이 열을 이루도록 배치될 수 있다. 개구부(OR)에 의해 반도체 장치(100)의 상면은 리세스된 영역을 가질 수 있다. 또한, 제1 및 제2 패드 절연층들(292, 294)은 반도체 장치(100)를 보호하는 패시베이션층으로 기능할 수 있으며, 공정 중에 식각 정지층으로 사용될 수 있다. 이에 대해서는 하기에 도 12h를 참조하여 더욱 상세히 설명한다.
제1 및 제2 패드 절연층들(292, 294)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 패드 절연층들(292, 294)은 서로 다른 물질을 포함할 수 있다. 제1 패드 절연층(292)은 상대적으로 도전층(205)과의 접합성이 우수한 물질로 이루어지고, 제2 패드 절연층(294)은 상대적으로 실리콘(Si)과의 접합성이 우수한 물질로 이루어질 수 있다. 예를 들어, 제1 패드 절연층(292)은 실리콘 산화물을 포함하고, 제2 패드 절연층(294)은 실리콘 질화물을 포함할 수 있다. 다만, 실시예들에 따라, 제1 및 제2 패드 절연층들(292, 294)의 개수는 다양할 수 있으며, 하나의 층으로 이루어질 수도 있다.
제2 기판 구조물(S2)은, 제1 기판 구조물(S1)과의 전기적인 연결을 위한 배선 구조물들인, 제1 및 제2 셀 콘택 플러그들(260a, 260b), 제1 도전성 플러그들(262), 비트 라인들(270, 270a), 제2 도전성 플러그들(264), 및 제2 접합 패드들(280)을 더 포함할 수 있다. 이와 같은 상기 배선 구조물들은 도전성 물질을 포함할 수 있다. 상기 배선 구조물들은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
제1 셀 콘택 플러그들(260a)은 제2 기판(201)의 제1 영역(Ⅰ)에 배치되며, 셀 영역 절연층(285)을 관통하여 게이트 전극들(230), 및 제2 기판(201) 또는 제1 도전층(205a)과 연결될 수 있다. 제2 셀 콘택 플러그들(260b)은 제2 기판(201)의 제2 영역(Ⅱ)에 배치되며, 셀 영역 절연층(285)을 관통하여 제2 도전층(205b)과 연결될 수 있다. 제1 및 제2 셀 콘택 플러그들(260a, 260b)은 하단에서 제1 도전성 플러그들(262)과 연결될 수 있다. 제1 및 제2 셀 콘택 플러그들(260a, 260b)은 원통형의 형상을 가질 수 있다. 실시예들에서, 제1 및 제2 셀 콘택 플러그들(260a, 260b)은 종횡비에 따라 제2 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수도 있다. 실시예들에 따라, 제1 및 제2 셀 콘택 플러그들(260a, 260b) 중 일부는 전기적 신호가 인가되지 않는 더미 콘택 플러그일 수도 있다.
제1 도전성 플러그들(262)은 채널들(CH) 및 제1 및 제2 셀 콘택 플러그들(260a, 260b)의 하단 상에 배치될 수 있다. 비트 라인들(270, 270a)은 제1 도전성 플러그들(262)의 하단에서 제1 및 제2 셀 콘택 플러그들(262, 264)과의 사이에 배치될 수 있다. 비트 라인들(270, 270a)은 채널들(CH)과 연결되는 비트 라인들(270) 및 제1 셀 콘택 플러그들(260a)과 연결되는 비트 라인들(270a)을 포함할 수 있으며, 채널들(CH)과 연결되는 비트 라인들(270)은 도 2의 비트 라인들(BL0-BL2)에 해당할 수 있다. 제1 셀 콘택 플러그들(260a)과 연결되는 비트 라인들(270a)은 도 2의 비트 라인들(BL0-BL2)에 해당하지는 않으며, 채널들(CH)과 연결되는 비트 라인들(270)과 동일한 공정 단계에서, 동일한 높이 레벨에 형성되는 배선 라인일 수 있다. 제1 셀 콘택 플러그들(260a)과 연결되는 비트 라인들(270a)은 모든 제1 도전성 플러그들(262)의 하부에 배치되는 것으로 도시되었으나, 이에 한정되지는 않는다. 제2 도전성 플러그들(264)은 비트 라인들(270, 270a)의 하부에 배치되고, 하부의 제2 접합 패드들(280)과 연결될 수 있다.
제2 접합 패드들(280)은 제2 도전성 플러그들(264)의 하부에 배치되어, 하면이 셀 영역 절연층(285)을 통해 제2 기판 구조물(S2)의 하면으로 노출될 수 있다. 제2 접합 패드들(280)은 제1 접합 패드들(180)과 함께 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제2 접합 패드들(280)은 제1 기판 구조물(S1)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다. 제2 접합 패드들(280)은 전기적으로 연결되는 비트 라인들(270, 270a) 상에서 비트 라인들(270, 270a)과 z 방향을 따라 나란하게 배치될 수 있으나, 이에 한정되지는 않는다.
제2 접합 패드들(280)은 제1 및 제2 영역들(Ⅰ, Ⅱ)에서 각각 일정한 패턴을 이루며 배열될 수 있다. 제2 접합 패드들(280)은 제1 및 제2 영역들(Ⅰ, Ⅱ)에서 동일한 높이 레벨에 배치될 수 있으며, 서로 동일하거나 다른 크기를 가질 수 있다. 제2 접합 패드들(280)은 평면 상에서, 예를 들어, 사각형, 원형 또는 타원형의 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제2 접합 패드들(280)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
셀 영역 절연층(285)은 절연 물질로 이루어질 수 있다. 예시적인 실시예들에서, 셀 영역 절연층(285)은 제2 접합 패드(280)가 배치되는 상단에 소정 두께로 접합 유전층을 포함할 수 있다. 상기 접합 유전층은 제1 기판 구조물(S1)의 하면에도 배치되어, 이에 의해 유전체-유전체 본딩이 이루어질 수 있다. 상기 접합 유전층은 제2 접합 패드(280)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 기판 구조물들(S1, S2)은 제1 및 제2 접합 패드들(180, 280)의 접합, 예를 들어 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 제1 및 제2 접합 패드들(180, 280)은 배선 구조물의 다른 구성들보다 상대적으로 넓은 면적을 가지므로, 제1 및 제2 기판 구조물들(S1, S2) 사이의 전기적 연결의 신뢰성이 향상될 수 있다. 예시적인 실시예들에서, 제1 및 제2 기판 구조물들(S1, S2)은, 제1 및 제2 접합 패드들(180, 280)의 접합, 및 제1 및 제2 접합 패드들(180, 280)의 둘레에 배치된 셀 영역 절연층(285) 및 주변 영역 절연층(190)의 유전체-유전체 본딩에 의한 하이브리드 본딩에 의해 접합될 수도 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 개략적인 레이아웃도이다.
도 5a 및 도 5b를 참조하면, 도 4의 패드 영역(PAD)에서의 제2 도전층(205b) 및 제2 셀 콘택 플러그(260b)의 평면에서의 배치가 도시된다. 특히, 제2 도전층(205b)은 도 4의 제1 및 제2 패드 절연층(292, 294)의 개구부(OR)에 의해 노출되며 하나의 패드 영역(PAD)을 이루는 영역이 도시된다.
패드 영역(PAD)에서 제2 도전층(205b)은 사각형의 형상을 가질 수 있으며, x 방향을 따라 제1 길이(L1)를 갖고 y 방향을 따라 제2 길이(L2)를 가질 수 있다. 제1 및 제2 길이(L1, L2)는 동일하거나 다를 수 있으며, 예를 들어, 20 ㎛ 내지 100 ㎛의 범위를 가질 수 있다. 다만, 실시예들에 따라, 개구부(OR)를 통해 노출되는 제2 도전층(205b)의 형상은 사각형에 한정되지 않으며, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다.
도 5a에 도시된 것과 같이, 하나의 패드 영역(PAD)을 이루는 제2 도전층(205b)에는 하부에서 하나의 제2 셀 콘택 플러그(260b)가 연결될 수 있다. 제2 셀 콘택 플러그(260b)의 제1 지름(D1) 또는 최대폭은, 예를 들어, 100 nm 내지 10 ㎛의 범위를 가질 수 있다. 이 경우, 제2 셀 콘택 플러그(260b)는 개구부(OR)의 중앙에 위치할 수 있으나, 이에 한정되지는 않는다.
도 5b에 도시된 것과 같이, 하나의 패드 영역(PAD)을 이루는 제2 도전층(205b)에는 하부에서 복수의 제2 셀 콘택 플러그들(260b)이 연결될 수 있다. 이 경우, 패드 영역(PAD)에 와이어 등이 본딩될 때, 지지력이 상승되므로 반도체 장치에 가해지는 스트레스가 완화될 수 있다. 제2 셀 콘택 플러그들(260b)은 열과 행을 이루어 배열될 수 있다. 제2 셀 콘택 플러그(260b) 각각의 제2 지름(D2) 또는 최대폭은, 예를 들어, 100 nm 내지 500 nm의 범위를 가질 수 있으며, 도 5a의 제1 지름(D1)과 동일하거나 작을 수 있다. 또한, 제2 지름(D2)은 제1 셀 콘택 플러그(260a)의 지름과 동일하거나 유사할 수 있다. 이 경우, 제1 및 제2 셀 콘택 플러그들(260a, 260b)의 형성 시, 제1 및 제2 셀 콘택 플러그들(260a, 260b)을 이루는 도전성 물질의 매립 공정이 동시에 수행될 수 있어 공정이 용이해질 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6a를 참조하면, 반도체 장치(100a)의 제2 기판 구조물(S2)은, 패드 영역(PAD)의 제2 도전층(205b) 상에 배치되는 접속층(295)을 더 포함한다.
접속층(295)은 제1 및 제2 패드 절연층들(292, 294)의 개구부(OR)를 통해 노출된 제2 도전층(205b)의 상면 상에 배치되고, 제2 도전층(205b)의 상면으로부터 제1 및 제2 패드 절연층들(292, 294)의 측면을 따라 제2 패드 절연층(294)의 상면 상으로 연장될 수 있다. 다만, 예시적인 실시예들에서, 접속층(295)은 제2 도전층(205b)의 노출된 상면 상에만 배치될 수도 있다. 이 경우, 접속층(295)은 표면 처리층에 해당할 수 있다. 접속층(295)은 제2 도전층(205b)과 다른 물질을 포함할 수 있으며, 예를 들어, 알루미늄(Al)과 같은 금속층일 수 있다. 특히, 접속층(295)은 노출된 제2 도전층(205b)에 접속되는 외부 전기 연결 구조물, 예를 들어 와이어 물질과의 상호확산(interdiffusion)이 원활하여 결합력이 우수한 금속 물질로 이루어질 수 있다.
도 6b를 참조하면, 반도체 장치(100b)의 접속층(295a)은 개구부(OR)를 채우고 제2 패드 절연층(294)의 상면 상에 배치될 수 있다. 이에 의해, 접속층(295a)은 반도체 장치(100b)의 상면으로부터 돌출된 형태를 가질 수 있다. 접속층(295a)은 단일층으로 이루어지거나 복수의 층들로 이루어질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100c)의 제2 기판 구조물(S2)은, 제2 패드 절연층(294) 상에 배치되는 패시베이션층(298)을 더 포함한다. 패시베이션층(298)은 제1 및 제2 패드 절연층들(292, 294)의 개구부(OR)와 연결되는 개구부를 가질 수 있으며, 이에 의해 패드 영역(PAD)의 제2 도전층(205b)은 개구부(OR)를 통해 상부로 노출될 수 있다. 패시베이션층(298)은 반도체 장치(100c)를 보호하는 기능을 수행할 수 있다.
패시베이션층(298)은 각각의 제1 및 제2 패드 절연층들(292, 294)보다 두꺼운 두께를 가질 수 있다. 패시베이션층(298)은 감광성 폴리이미드(photosensitive polyimide, PSPI)와 같은 감광성 수지 물질로 이루어질 수 있으나, 이에 한정되지는 않으며 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a를 참조하면, 반도체 장치(100d)의 제2 기판 구조물(S2)에서, 패드 영역(PAD)의 제2 도전층(205b)은 제1 및 제2 패드 절연층들(292, 294)을 관통하도록 연장되는 연장부(205E)를 더 포함한다. 반도체 장치(100d)는 도 4의 실시예에서와 달리, 제1 및 제2 패드 절연층들(292, 294)의 개구부(OR)에 의해 제2 도전층(205b)의 일부가 노출되는 것이 아니라, 제2 도전층(205b)의 연장부(205E)가 제1 및 제2 패드 절연층들(292, 294)을 관통하여 상부로 노출되는 형태를 가질 수 있다. 제2 도전층(205b)의 하면은 연장부(205E)에 대응하는 영역에 오목부를 가질 수 있다. 상기 오목부는 제2 도전층(205b)의 형성 시에, 연장부(205E)를 이루는 도전 물질을 매립함에 따른 형상일 수 있다. 또한, 실시예들에 따라, 제2 도전층(205b)의 연장부(205E)는 제2 패드 절연층(294)의 상면으로부터 소정 높이로 돌출될 수도 있다. 또한, 실시예들에 따라, 제2 도전층(205b)의 연장부(205E)는 경사진 측벽을 가질 수도 있으며, 예를 들어, 상면의 폭이 하면의 폭보다 좁은 테이퍼 형상을 가질 수 있다. 연장부(205E)는 원통형, 테이퍼진 원통형, 트렌치 등의 형상을 가질 수 있으나, 이에 한정되지는 않는다.
패드 영역(PAD)에서, 제2 도전층(205b)의 폭(W2)은 도 4의 실시예에서의 폭(W1)보다 작을 수 있다. 이는, 본 실시예의 경우, 후속 공정에서 개구부(OR)를 형성하지 않고 연장부(205E)를 먼저 형성하므로, 공정 마진이 도 4의 실시예의 경우와 달라서 상대적으로 작게 형성할 수 있기 때문이다.
도 8b를 참조하면, 반도체 장치(100e)의 제2 기판 구조물(S2)은, 패드 영역(PAD)의 제2 도전층(205b)의 연장부(205E) 상에 배치되는 접속층(295b)을 더 포함한다.
접속층(295b)은 제2 도전층(205b)의 연장부(205E)의 상면을 덮도록 배치되며, 연장부(205E)의 상면보다 넓은 면적으로 배치될 수 있다. 접속층(295b)은 제2 도전층(205b)과 다른 물질을 포함할 수 있으며, 예를 들어, 알루미늄(Al)과 같은 금속층일 수 있다. 본 실시예에서 제2 도전층(205b)의 하면은 도 8a의 실시예와 같은 오목부를 갖지 않는 것으로 도시되었으나, 이에 한정되지는 않는다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(100f)의 제2 기판 구조물(S2)은 제2 기판(201) 상에 배치되는 상부 절연층(287) 및 상부 절연층(287) 내에 배치되는 제1 및 제2 상부 배선 라인들(272, 276)과 상부 비아들(274)을 더 포함할 수 있다.
상부 절연층(287)은 도전층(205) 및 셀 영역 절연층(285)의 상부를 덮도록 배치될 수 있다. 상부 절연층(287)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
제1 및 제2 상부 배선 라인들(272, 276) 및 상부 비아들(274)은, 제2 도전층(205b)과 전기적으로 연결되는 상부 배선 구조물을 이룰 수 있다. 상부 비아들(274)은 제2 도전층(205b)과 제1 상부 배선 라인(272)의 사이 및 제1 상부 배선 라인(272)과 제2 상부 배선 라인(276)의 사이에 배치될 수 있다. 제1 및 제2 상부 배선 라인들(272, 276) 및 상부 비아들(274)의 개수 및 배치는 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 상부 비아들(274)은 상면이 하면보다 좁은 테이퍼 형상을 가질 수 있다. 제2 상부 배선 라인(276) 상에는 제1 및 제2 패드 절연층들(292, 294)이 배치되며, 개구부(OR)에 의해 제2 상부 배선 라인(276)의 적어도 일부가 상부로 노출되어 패드 영역(PAD)을 이룰 수 있다.
제2 도전층(205b)은 하부의 제2 셀 콘택 플러그들(260b)을 통해 제1 기판 구조물(S1)의 회로 소자(120)와 전기적으로 연결되면서, 직접 외부와 연결되지 않고, 상기 상부 배선 구조물과 전기적으로 연결될 수 있다. 이에 따라, 제2 상부 배선 라인(276)이 노출된 영역이 외부의 전기 구조물과 연결되는 패드 영역(PAD)으로 기능할 수 있다. 따라서, 상기 상부 배선 구조물의 배치를 통해 패드 영역(PAD)의 위치를 다양하게 변경할 수 있다. 패드 영역(PAD)의 위치는 도 8에 도시된 것과 같이, 제2 기판(201)의 제1 영역(Ⅰ)의 상부일 수 있으며, 게이트 전극들(230)과 중첩되어 위치하거나, 채널(CH)과 중첩되어 위치할 수 있다. 본 실시예의 경우, 상대적으로 큰 크기를 갖는 패드 영역(PAD)이 게이트 전극들(230)과 중첩되어 메모리 셀 영역 상에 배치될 수 있으므로, 제2 기판(201)의 제2 영역(Ⅱ)은 상대적으로 좁은 폭 및 면적으로 형성될 수 있어, 반도체 장치(100d)의 크기가 더욱 축소될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10을 참조하면, 반도체 장치(200)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 도 4의 실시예에서와 달리, 제1 메모리 셀 영역(CELL1) 및 주변 회로 영역(PERI)을 모두 포함할 수 있다. 제2 기판 구조물(S2)은 도 4에서와 같이 제2 메모리 셀 영역(CELL2)을 포함할 수 있다. 이하에서, 도 4와 동일한 도면 번호의 구성에 대한 설명은 동일하게 적용되므로, 중복되는 설명은 생략한다.
제1 기판 구조물(S1)은 주변 회로 영역(PERI) 상에 제1 메모리 셀 영역(CELL1)이 배치되어 서로 전기적으로 연결된 구조를 가질 수 있다. 이러한 연결을 위하여, 제1 기판 구조물(S1)은 관통 배선 절연층(282)을 더 포함할 수 있다. 관통 배선 절연층(282)은 게이트 전극들(230)의 상부로부터 게이트 전극들(230) 및 층간 절연층들(220)을 관통하도록 배치될 수 있다. 관통 배선 절연층(282) 내에는 관통 콘택 플러그(261)가 배치될 수 있다. 관통 배선 절연층(282)을 관통하는 관통 콘택 플러그(261)는 기판(201)을 관통하여 주변 회로 영역(PERI)의 회로 배선 라인들(170)과 직접 연결될 수 있다. 관통 배선 절연층(282)을 관통하는 관통 콘택 플러그(261)는 측면 절연층(283)에 의해 기판(201)과 절연될 수 있다.
제1 메모리 셀 영역(CELL1)은 제2 메모리 셀 영역(CELL2)과 동일하거나 유사한 구조를 가질 수 있다. 실시예들에 따라, 제1 메모리 셀 영역(CELL1)은 제1 셀 콘택 플러그들(260a)을 포함하는 배선 구조물의 배치가 제2 메모리 셀 영역(CELL2)과 상이할 수 있다. 제1 메모리 셀 영역(CELL1)은 제1 접합 패드들(180)을 포함할 수 있다다.
반도체 장치(200)에서, 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)의 비트 라인들(270)은 제1 및 제2 접합 패드들(180, 280)을 포함하는 배선 구조물에 의해 각각 서로 전기적으로 연결되는 구조를 갖는다. 이에 따라, 상하로 배치되는 채널들(CH)은 비트 라인들(270)을 공유하는 구조를 갖는다. 또한, 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)의 게이트 전극들(230) 중 적어도 일부도 제1 및 제2 접합 패드들(180, 280)을 포함하는 배선 구조물에 의해 서로 전기적으로 연결될 수 있다. 이와 같이, 반도체 장치(200)는 비트 라인 공유 구조 및 게이트 전극 연결 구조를 가질 수 있으며, 이와 같은 구조에 의해 집적도가 향상될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11을 참조하면, 반도체 장치(300)는 순차적으로 수직하게 적층된 제1 기판 구조물(S1), 제3 기판 구조물(S3), 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 제1 메모리 셀 영역(CELL1)을 포함하고, 제3 기판 구조물(S3)은 주변 회로 영역(PERI)을 포함하고, 제2 기판 구조물(S2)은 제2 메모리 셀 영역(CELL2)을 포함할 수 있다. 이하에서, 도 4 및 도 10에서와 중복되는 설명은 생략한다.
주변 회로 영역(PERI)은 제1 기판(101)을 관통하는 회로 관통 콘택 플러그들(161), 제1 및 제2 주변 영역 절연층들(190, 195), 및 제1 및 제2 주변 영역 절연층들(190, 195)을 통해 상하면으로 노출되는 제3 및 제4 접합 패드들(180A, 180B)을 포함할 수 있다.
회로 관통 콘택 플러그들(161)은 제1 기판(101)의 양면 상에 각각 배치된 제3 및 제4 접합 패드들(180A, 180B)을 서로 연결할 수 있다. 회로 관통 콘택 플러그들(161)은 제1 기판(101) 및 제1 주변 영역 절연층들(190)의 일부를 관통할 수 있다. 회로 관통 콘택 플러그들(161)은 측면의 일부 상에 배치된 기판 절연층(140)에 의해 제1 기판(101)과 절연될 수 있다.
제3 및 제4 접합 패드들(180A, 180B)은 제3 기판 구조물(S3)의 양면 상에 각각 배치되어, 회로 관통 콘택 플러그들(161), 제2 회로 배선 라인들(174), 및 제3 회로 콘택 플러그들(166)을 통해 서로 연결될 수 있다. 제4 접합 패드들(180B)은 제1 기판(101)의 상면에 접촉되도록 배치될 수 있다. 제3 접합 패드들(180A)은 제1 기판 구조물(S1)의 제1 접합 패드들(280A)과 접합되고, 제4 접합 패드들(180B)은 제2 기판 구조물(S2)의 제2 접합 패드들(280B)과 접합될 수 있다. 이에 의해, 제3 접합 패드들(180A)은 제1 기판 구조물(S1)의 비트 라인들(270) 및 제1 및 제2 셀 콘택 플러그들(260a, 260b)과 전기적으로 연결되고, 제4 접합 패드들(180B)은 제2 기판 구조물(S2)의 비트 라인들(270) 및 제1 및 제2 셀 콘택 플러그들(260a, 260b)과 전기적으로 연결될 수 있다. 따라서, 제3 및 제4 접합 패드들(180A, 180B)을 통해 제1 내지 제3 기판 구조물들(S1, S2, S3)이 서로 전기적으로 연결될 수 있다.
도 12a 내지 도 12i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 12a 내지 도 12i는 도 4에 대응되는 영역을 도시한다.
도 12a를 참조하면, 먼저 도 4의 제2 기판 구조물(S2)을 형성할 수 있다. 이를 위해, 베이스 기판(SUB) 상에 제2 패드 절연층(294), 제1 패드 절연층(292), 도전층(205), 및 제2 기판(201)을 순차적으로 형성할 수 있다.
베이스 기판(SUB)은 후속 공정을 통해 제거되는 층으로, 실리콘(Si)과 같은 반도체 기판일 수 있다. 도 4에서 제2 기판(201) 상에 배치되는 층들을, 베이스 기판(SUB) 상에 역순으로 형성할 수 있다. 도 9의 실시예의 경우, 상부 절연층(287) 및 상부 절연층(287) 내에 배치되는 제1 및 제2 상부 배선 라인들(272, 276)과 상부 비아들(274)이 본 단계에서 도전층(205)과 제1 패드 절연층(292)의 사이에 형성될 수 있다.
도전층(205) 및 제2 기판(201)은 전면에 형성한 후, 패터닝하여 제1 및 제2 영역들(Ⅰ, Ⅱ)에서 셀 영역 절연층(285P)에 의해 서로 분리되게 할 수 있다. 이에 따라, 도전층(205)은 서로 이격되어 배치되는 제1 및 제2 도전층들(205a, 205b)을 포함할 수 있다. 셀 영역 절연층(285P)은 후속 공정에서 형성되는 절연층과 함께 도 4의 셀 영역 절연층(285)을 이루는 층일 수 있으며, 도 12a에서는 이와 구분되는 도면 번호로 표시하였다. 도 8a 및 도 8b의 실시예의 경우, 본 단계에서, 제1 및 제2 패드 절연층들(292, 294)을 패터닝하여 개구부를 형성하고, 도전층(205)의 형성 시에 상기 개구부를 매립하여 연장부(205E)를 형성함으로써 제조할 수 있다.
도 12b를 참조하면, 제1 기판(201) 상에 희생층들(225) 및 층간 절연층들(220)을 교대로 적층하고, 희생층들(225)이 서로 다른 길이로 연장되도록 희생층들(225) 및 층간 절연층들(220)의 일부를 제거할 수 있다.
희생층들(225)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(225)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(225)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
다음으로, 상부의 희생층들(225)이 하부의 희생층들(225)보다 짧게 연장되도록, 희생층들(225) 및 층간 절연층들(220)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(225)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(225)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생층들(225)과 층간 절연층들(220)의 적층 구조물 상부를 덮는 절연 물질을 증착함으로써 셀 영역 절연층(285)을 형성할 수 있다.
도 12c를 참조하면, 희생층들(225) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널들(CH)을 형성할 수 있다.
채널들(CH)의 형성을 위해, 먼저, 상기 적층 구조물을 이방성 식각하여 채널홀들을 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 상기 채널홀들의 측벽은 제2 기판(201)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 상기 채널홀들은 제2 기판(201)의 일부를 리세스하도록 형성될 수 있다. 다만, 상기 채널홀들은 도전층(205)까지 연장되지 않도록 형성될 수 있다.
다음으로, 상기 채널홀들 내에 에피택셜층(207), 채널 영역(240), 게이트 유전층(245), 채널 절연층(250), 및 채널 패드들(255)을 형성하여 채널들(CH)을 형성할 수 있다. 에피택셜층(207)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(207)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(207)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(245)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(245) 중에서도 채널 영역(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널 영역(240)은 채널들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 채널 절연층(250)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(250)이 아닌 도전성 물질로 채널 영역(240) 사이의 공간을 매립할 수도 있다. 채널 패드들(255)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 12d를 참조하면, 희생층들(225) 및 층간 절연층들(220)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부를 통해 희생층들(225)을 제거할 수 있다.
상기 개구부들은, 도시되지 않은 영역에서 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 희생층들(225)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 채널들(CH)의 측벽들이 일부 노출될 수 있다.
도 12e를 참조하면, 희생층들(225)이 제거된 영역에 게이트 전극들(230)을 형성할 수 있다.
게이트 전극들(230)은 희생층들(225)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(245) 중 게이트 전극들(230)을 따라 제2 기판(201) 상에 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다. 다음으로, 도시되지 않은 영역에서, 상기 개구부들 내에 절연 물질을 매립할 수 있다.
도 12f를 참조하면, 게이트 전극들(230) 상에 배선구조물인, 제1 및 제2 셀 콘택 플러그들(260a, 260b), 제1 도전성 플러그들(262), 비트 라인들(270, 270a), 제2 도전성 플러그들(264), 및 제2 접합 패드들(280)을 형성할 수 있다.
제1 및 제2 셀 콘택 플러그들(260a, 260b)은, 게이트 전극들(230) 및 제2 기판(201) 상에서 셀 영역 절연층(285)을 식각하여 콘택 홀을 형성하고, 도전성 물질을 매립함으로써 형성할 수 있다. 제1 도전성 플러그들(262)은 채널 패드들(155) 및 제1 및 제2 셀 콘택 플러그들(260a, 260b) 상에서 셀 영역 절연층(285)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
비트 라인들(270, 270a)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 셀 영역 절연층(285)을 이루는 절연층을 한 층 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다. 제2 도전성 플러그들(264)은 비트 라인들(270, 270a) 상에서 셀 영역 절연층(285)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
제2 접합 패드들(280)은 제2 도전성 플러그들(264) 상에 예를 들어, 도전성 물질의 증착 및 패터닝 공정을 통해 형성할 수 있다. 제2 접합 패드들(280)은 셀 영역 절연층(285)을 통해 상면이 노출될 수 있으며, 제2 기판 구조물(S2)의 상면의 일부를 이룰 수 있다. 실시예들에 따라, 제2 접합 패드들(280)의 상면은 셀 영역 절연층(285)의 상면보다 상부로 돌출된 형태로 형성될 수도 있다. 본 단계에 의해 최종적으로 제2 기판 구조물(S2)이 준비될 수 있다.
도 12g를 참조하면, 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)을 접합할 수 있다.
먼저, 제1 기판 구조물(S2)은, 제1 기판(101) 상에 회로 소자들(120) 및 회로 배선 구조물들을 형성함으로써 마련될 수 있다.
회로 게이트 유전층(122)과 회로 게이트 전극(125)이 제1 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극(125)은 ALD 또는 CVD를 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)의 양 측벽에 스페이서층(124) 및 소스/드레인 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(105)을 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 제3 회로 배선 라인(176)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 회로 배선 구조물들을 덮도록 형성될 수 있다.
제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 제1 접합 패드들(180)과 제2 접합 패드들(280)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)은 뒤집어서, 제2 접합 패드들(280)이 하부를 향하도록 본딩될 수 있다. 도면에서는 이해를 돕기 위하여, 제2 기판 구조물(S2)이 도 12f에서 도시된 구조의 미러 이미지인 형태로 접합되는 것으로 도시하였다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 예를 들어, 제1 접합 패드들(180)과 제2 접합 패드들(280)은 상기 가압 공정에 의하여 원자 레벨에서의 결합을 형성할 수 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 기판 구조물(S1)의 상면 및 제2 기판 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
예시적인 실시예들에서, 셀 영역 절연층(285)이 상부에 상술한 접합 유전층을 포함하고, 제1 기판 구조물(S1)도 동일한 층을 갖는 경우, 제1 및 제2 접합 패드들(180, 280) 사이의 본딩 뿐 아니라, 상기 접합 유전층들 사이의 유전체 본딩에 의해 접합력이 더욱 확보될 수 있다.
도 12h를 참조하면, 제1 및 제2 기판 구조물들(S1, S2)의 접합 구조물 상에서, 제2 기판 구조물(S2)의 베이스 기판(SUB)을 제거할 수 있다.
베이스 기판(SUB)은 상면으로부터 일부는 그라인딩(grinding) 공정과 같은 연마 공정에 의해 제거하고, 나머지 일부는 습식 식각과 같은 식각 공정에 의해 제거할 수 있다. 이에 의해 제2 패드 절연층(294)이 상부로 노출될 수 있다. 상기 습식 식각 공정 시에, 제1 및 제2 패드 절연층들(292, 294)은 식각 정지층으로 이용될 수 있다. 따라서, 제1 및 제2 패드 절연층들(292, 294)은 베이스 기판(SUB)과 다른 물질을 포함할 수 있으며, 특정 식각 조건에서 식각 선택성을 가질 수 있는 물질로 선택될 수 있다. 제2 기판 구조물(S2)의 베이스 기판(SUB)을 제거함으로써, 반도체 장치의 총 두께가 최소화될 수 있다.
도 12i를 참조하면, 제1 및 제2 패드 절연층들(292, 294) 상에 패터닝된 패시베이션층(298)을 형성할 수 있다.
패시베이션층(298)은 본 단계에서 마스크층으로 이용될 수 있으며, 예를 들어, 감광성 수지층일 수 있다. 패시베이션층(298)은 포토리소그래피 공정에 의해, 도 4의 패드 영역(PAD)을 노출시키도록 패터닝될 수 있다.
다음으로, 패시베이션층(298)으로부터 노출된 제1 및 제2 패드 절연층들(292, 294)을 제거하여 도 4와 같이 개구부(OR)를 형성할 수 있다. 이에 의해 하부의 제2 도전층(205b)이 패드 영역(PAD)에서 상부로 노출될 수 있다. 제1 및 제2 패드 절연층들(292, 294)의 제거 시에, 제2 도전층(205b)이 식각 정지층으로 이용될 수 있으며, 이에 의해 식각 공정이 용이하게 수행될 수 있다. 이에 의해 최종적으로 도 4의 반도체 장치(100)가 제조될 수 있다. 패시베이션층(298)은 제거되거나, 도 7의 실시예에서와 같이 제거되지 않고 보호층으로 이용될 수 있다. 도 6a, 도 6b, 및 도 8b의 실시예의 경우, 노출된 제2 도전층(205b) 상에 접속층(295, 295a)을 형성함으로써 제조될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 13을 참조하면, 반도체 패키지(1000)는 패키지 기판(510), 패키지 기판(510) 상에 적층되는 메모리 칩들(501-508: 500), 메모리 칩들(500)을 부착하는 접착층(520), 메모리 칩들(500)과 패키지 기판(510) 사이를 연결하는 와이어들(550), 메모리 칩들(500)을 봉지하는 봉지부(560), 및 패키지 기판(510)의 하면에 배치된 접속 단자들(580)을 포함한다.
패키지 기판(510)은 바디부(511), 바디부(511)의 상하면에 배치되는 도전성의 기판 패드들(512), 및 기판 패드들(512)을 덮는 절연성의 패시베이션층(515)을 포함할 수 있다. 바디부(511)는 예를 들어, 실리콘(Si), 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 바디부(511)는 단일층이거나 그 내부에 배선 패턴들을 포함하는 다층 구조를 가질 수 있다.
메모리 칩들(500)은 접착층(520)을 이용하여 패키지 기판(510) 및 하부의 메모리 칩들(500) 상에 적층될 수 있다. 메모리 칩들(500)은 도 4 내지 도 10을 참조하여 상술한 반도체 장치(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300)를 포함할 수 있다. 메모리 칩들(500)은 동일한 종류의 메모리 칩들로 이루어지거나 다른 종류의 메모리 칩들을 포함할 수 있다. 메모리 칩들(500)이 다른 종류의 메모리 칩들을 포함하는 경우, 상술한 반도체 장치(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300) 외에 디램(DRAM), 에스램(SRAM), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 또는 엠램(MRAM)을 포함할 수 있다. 메모리 칩들(500)은 서로 동일하거나 다른 크기를 가질 수 있으며, 메모리 칩들(500)의 개수는 도면에 도시된 것에 한정되지 않는다. 메모리 칩들(500)은 상면에 패드 영역(PAD)이 위치할 수 있으며, 패드 영역(PAD)은 메모리 칩들(500)의 가장자리에 인접하게 위치할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 3D 프린팅을 이용하여 와이어들(550)에 해당하는 신호 전달 매체를 형성하는 경우, 패드 영역(PAD)은 가장자리에 위치하지 않는 것도 가능하다. 메모리 칩들(500)은 패드 영역(PAD)이 노출되도록 순차적으로 오프셋되어 적층될 수 있다.
와이어들(550)은 상부의 메모리 칩들(500)과 하부의 메모리 칩들(500)을 전기적으로 연결하거나, 메모리 칩들(500)의 적어도 일부를 패키지 기판(510)의 기판 패드들(512)과 전기적으로 연결할 수 있다. 다만, 와이어들(550)은 신호 전달 구조물의 일 예이므로, 실시예들에 따라, 다양한 형태의 신호 전달 매체로 변경될 수 있다.
봉지부(560)는 메모리 칩들(500), 와이어들(550), 및 패키지 기판(510)의 상면을 덮도록 배치되어, 메모리 칩들(500)을 보호하는 역할을 할 수 있다. 봉지부(560)는 예를 들어, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다. 봉지부(560)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
접속 단자들(580)은 반도체 패키지(1000)를 반도체 패키지(1000)가 실장되는 전자기기의 메인보드 등과 연결할 수 있다. 접속 단자들(580)은 도전성 물질, 예를 들어, 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 실시예들에서, 접속 단자들(580)은 랜드(land), 볼(ball), 핀(pin) 등 다양한 형태로 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제1 기판 105: 소스/드레인 영역들
120: 회로 소자 122: 회로 게이트 유전층
124: 스페이서층 125: 회로 게이트 전극
140: 기판 절연층 160: 회로 콘택 플러그
161: 회로 관통 콘택 플러그 170: 회로 배선 라인
180: 접합 패드 190, 195: 주변 영역 절연층
201: 제1 기판 205: 도전층
207: 에피택셜층 220: 층간 절연층
230: 게이트 전극 240: 채널 영역
245: 게이트 유전층 250: 채널 절연층
255: 채널 패드 260a, 260b: 셀 콘택 플러그
261: 관통 콘택 플러그 262, 264: 도전성 플러그
270, 270a: 비트 라인 272, 276: 상부 배선 라인
274: 상부 비아 280: 접합 패드
285: 셀 영역 절연층 287: 상부 절연층
292, 293: 패드 절연층 295: 접속층
298: 패시베이션층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 및 상기 회로 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 서로 대향하는 제1 및 제2 면을 갖는 제2 기판, 상기 제2 기판의 제1 면 상에 배치되며 서로 이격되어 배치되는 제1 및 제2 도전층들, 상기 제1 및 제2 도전층들 상에 배치되며 상기 제2 도전층의 일부를 노출시키는 개구부를 갖는 패드 절연층, 상기 제2 기판의 제2 면 상에서 상기 제2 면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 제2 기판의 제2 면 상에서 상기 제1 방향을 따라 연장되며 상기 게이트 전극들과 연결되는 제1 콘택 플러그들, 제2 기판의 제2 면 상에서 상기 제1 방향을 따라 연장되며 상기 제2 도전층과 전기적으로 연결되는 제2 콘택 플러그, 및 상기 제1 및 제2 콘택 플러그들과 각각 전기적으로 연결되며 상기 제1 및 제2 콘택 플러그들 상에서 상기 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층은 상기 게이트 전극들과 중첩되어 위치하고, 상기 제2 도전층은 상기 게이트 전극들과 중첩되지 않도록 상기 게이트 전극들로부터 수평 방향으로 이격되어 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 콘택 플러그는 복수의 제2 콘택 플러그들을 포함하며, 상기 제2 도전층에 복수개가 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 콘택 플러그는 상기 제2 기판을 관통하여 상기 제2 도전층과 직접 연결되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 기판 구조물은, 상기 패드 절연층의 개구부에 의해 노출된 상기 제2 도전층 상에 배치되며, 상기 제2 도전층과 다른 물질을 포함하는 접속층을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 도전층은 상기 패드 절연층의 개구부 내로 연장되어 상기 개구부를 채우는 연장부를 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 기판 구조물은, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 채널들을 더 포함하고,
    상기 채널들의 단부는 상기 제2 기판의 하면 또는 상기 제2 기판 내에 위치하는 반도체 장치.
  8. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 및 상기 회로 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하면 상에서 상기 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 하면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들의 상부에서 상기 제2 기판 상에 배치되는 제1 도전층, 상기 제1 도전층과 동일한 높이 레벨에서 수평 방향으로 이격되어 배치되는 제2 도전층, 상기 제1 및 제2 도전층들 상에 배치되며 상기 제2 도전층의 일부를 노출시키는 개구부들을 갖는 패드 절연층, 상기 제2 기판의 하면 상에서 상기 제1 방향을 따라 연장되며 상기 게이트 전극들 및 상기 기판과 연결되는 제1 콘택 플러그들, 상기 제2 기판의 하면 상에서 상기 제1 방향을 따라 연장되며 상기 제2 도전층과 전기적으로 연결되는 제2 콘택 플러그, 및 상기 제1 및 제2 콘택 플러그들과 각각 전기적으로 연결되며 상기 제1 및 제2 콘택 플러그들 상에서 상기 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 도전층은 상기 제1 콘택 플러그 및 상기 제2 기판을 통해 전기적 신호를 인가받는 반도체 장치.
  9. 제1 기판, 상기 제1 기판 상에 배치되는 반도체 소자들, 및 상기 반도체 소자들 상에 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하면 상에 상기 하면에 수직한 방향을 따라 서로 이격되어 적층되며 상기 반도체 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들의 상부에서 상기 제2 기판 상에 배치되는 제1 도전층, 상기 제1 도전층과 수평 방향으로 이격되어 배치되며 외부 장치와 전기적으로 연결되는 제2 도전층, 상기 제1 및 제2 도전층들의 상부에 배치되는 패드 절연층, 상기 제2 기판의 하면 상에서 상기 하면에 수직한 방향을 따라 연장되며 상기 게이트 전극들 및 상기 제2 기판과 연결되는 제1 콘택 플러그들, 상기 제2 기판의 하면 상에서 상기 하면에 수직한 방향을 따라 연장되며 상기 제2 도전층과 전기적으로 연결되는 제2 콘택 플러그, 및 상기 제1 및 제2 콘택 플러그들과 각각 전기적으로 연결되며 상기 제1 및 제2 콘택 플러그들 상에서 상기 제1 접합 패드들과 대응되도록 배치되는 제2 접합 패드들을 포함하는 제2 기판 구조물을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 기판 구조물은, 상기 제1 및 제2 도전층들 상에 배치되어 상기 제2 도전층과 전기적으로 연결되는 상부 배선 라인 및 상부 비아를 더 포함하고,
    상기 패드 절연층은 상기 상부 배선 라인 상에 배치되며 상기 상부 배선 라인의 일부를 노출시키는 개구부를 갖는 반도체 장치.
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