KR20230012062A - 3차원 메모리 디바이스의 접촉 패드 및 이의 제조 방법 - Google Patents

3차원 메모리 디바이스의 접촉 패드 및 이의 제조 방법 Download PDF

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KR20230012062A
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융칭 왕
시핑 후
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) NAND 메모리 디바이스 및 방법이 제공된다. 한 양태에서, 3D NAND 메모리 디바이스를 위한 제조 방법은 기판(110)을 제공하는 단계, 기판(110)의 표면측의 제1 부분 위에 적어도 하나의 접촉 패드를 형성하는 단계, 기판(110)의 표면측의 제2 부분 위에 메모리 셀을 형성하는 단계, 적어도 하나의 접촉 패드 및 메모리 셀을 덮도록 제1 유전성 층을 증착하는 단계, 제1 유전성 층 위에 제1 연결 패드를 형성하고 적어도 하나의 접촉 패드 및 메모리 셀에 연결하는 단계, 제1 연결 패드와 주변 구조의 제2 연결 패드를 본딩하는 단계, 및 기판(110)의 이면측으로부터 적어도 하나의 접촉 패드를 노출시키는 단계를 포함한다.

Description

3차원 메모리 디바이스의 접촉 패드 및 이의 제조 방법
본 출원은 반도체 기술 분야에 관한 것으로, 특히 3차원(3D) 메모리 디바이스 및 이의 제조 방법에 관한 것이다.
Not-AND(NAND) 메모리는 저장된 데이터를 유지하기 위해 전력을 필요로 하지 않는 비휘발성 유형의 메모리이다. 소비자 전자 장치, 클라우드 컴퓨팅 및 빅 데이터에 대한 수요가 증가함에 따라, 더 큰 용량과 더 나은 성능을 갖는 NAND 메모리가 지속적으로 필요하게 되었다. 종래의 2차원(2D) NAND 메모리가 그의 물리적 한계에 접근함에 따라, 이제 3차원(3D) NAND 메모리가 중요한 역할을 하고 있다. 3D NAND 메모리는 단일 다이에서 복수의 스택 층을 사용하여, 더 높은 밀도, 더 높은 용량, 더 빠른 성능, 더 낮은 전력 소비 및 더 나은 비용 효율성을 달성한다.
3D NAND 구조의 접촉 패드를 제조할 때, 공정에서 금속층이 증착되고 플라즈마 처리가 종종 사용된다. 플라즈마 처리는 CMOS(complementary-metal-oxide-semiconductor) 회로에 플라즈마 유도 손상(PID)을 발생시킬 수 있다. 예를 들어, 의도하지 않은 높은 전기장이 플라즈마 처리 중에 스트레스를 발생시키고 금속-산화물-실리콘(MOS) 트랜지스터의 게이트-산화물을 악화시킬 수 있다. 추가로, 금속-절연체-금속(MIM) 캐패시터의 절연체도 악화되거나 손상될 수 있다. 개시된 디바이스 및 방법은 위에서 언급된 하나 이상의 문제 및 다른 문제를 해결하기 위한 것이다.
본 개시의 한 양태에서, 3D 메모리 디바이스를 제조하기 위한 방법은, 3D 메모리 디바이스를 위한 기판을 제공하는 단계; 기판의 표면측의 제1 부분 위에 적어도 하나의 접촉 패드를 형성하는 단계; 기판의 표면측의 제2 부분 위에 3D 메모리 디바이스의 메모리 셀을 형성하는 단계; 적어도 하나의 접촉 패드 및 3D 메모리 디바이스의 메모리 셀을 덮도록 제1 유전성 층을 증착하는 단계; 제1 유전성 층 위에 제1 연결 패드를 형성하고 적어도 하나의 접촉 패드 및 3D 메모리 디바이스의 메모리 셀에 연결하는 단계; 제1 연결 패드와 주변 구조의 제2 연결 패드를 본딩하는 단계; 및 기판의 이면측으로부터 적어도 하나의 접촉 패드를 노출시키는 단계를 포함한다.
본 개시의 다른 양태에서, 3D 메모리 디바이스는 어레이 디바이스, 주변 디바이스 및 개구를 포함한다. 어레이 디바이스와 주변 디바이스는 서로 마주보게 본딩된다. 어레이 디바이스는 절연층, 하나 이상의 접촉 패드 및 복수의 메모리 셀을 포함한다. 개구는 절연층의 제1 부분을 통해 형성되고, 그 개구의 바닥에 배치되는 하나 이상의 접촉 패드를 어레이 디바이스의 이면측으로부터 노출시킨다. 메모리 셀은 절연 층의 제2 부분과 주변 디바이스 사이에 배치된다.
.본 개시의 다른 양태는 본 개시의 설명, 청구범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
도 1 및 2는 본 개시의 다양한 실시예에 따른 제조 공정 동안의 특정 단계에서 예시적인 3차원(3D) 어레이 디바이스의 단면도를 도시한다.
도 3 및 4는 본 개시의 다양한 실시예에 따라 채널 구멍이 형성된 후에 도 2에 나타나 있는 3D 어레이 디바이스의 평면도 및 단면도를 도시한다.
도 5 및 6은 본 개시의 다양한 실시예에 따라 게이트 라인 슬릿이 형성된 후에 도 3 및 도 4에 나타나 있는 3D 어레이 디바이스의 평면도 및 단면도를 도시한다.
도 7, 8 및 9는 본 개시의 다양한 실시예에 따른 제조 공정의 특정 단계에서 도 5 및 6에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 10 및 도 11은 본 개시의 다양한 실시예에 따른 제조 공정에서의 특정 단계에서 도 9에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 12는 본 개시의 다양한 실시예에 따른 예시적인 주변 디바이스의 단면도를 도시한다.
도 13은 본 개시의 다양한 실시예에 따라 도 11에 나타나 있는 3D 어레이 디바이스가 도 12에 나타나 있는 주변 디바이스와 본딩된 후에 예시적인 3D 메모리 디바이스의 단면도를 도시한다.
도 14 및 15는 본 개시의 다양한 실시예에 따른 특정 단계에서 도 13에 나타나 있는 3D 메모리 디바이스의 단면도를 도시한다.
도 16은 본 개시의 다양한 실시예에 따른 3D 메모리 디바이스의 제조의 개략적인 흐름도를 도시한다.
도 17 및 18은 본 개시의 다양한 실시예에 따른 제조 공정 동안의 특정 단계에서 예시적인 3D 어레이 디바이스의 단면도를 도시한다.
도 19, 20 및 21은 본 개시의 다양한 실시예에 따른 예시적인 제조 공정의 특정 단계에서 도 18에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 22는 본 개시의 다양한 실시예에 따른 예시적인 주변 디바이스의 단면도를 도시한다.
도 23은 본 개시의 다양한 실시예에 따라 도 21에 나타나 있는 3D 어레이 디바이스가 도 22에 나타나 있는 주변 디바이스와 본딩된 후에 예시적인 3D 메모리 디바이스의 단면도를 도시한다.
도 24 및 25는 본 개시의 다양한 실시예에 따른 제조 공정 동안의 특정 단계에서 다른 예시적인 3D 어레이 디바이스의 단면도를 도시한다.
도 26은 본 개시의 다양한 실시예에 따른 예시적인 제조 공정의 특정 단계에서 도 25에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 27은 본 개시의 다양한 실시예에 따른 예시적인 주변 디바이스의 단면도를 도시한다.
도 28은 본 개시의 다양한 양태에 따라 도 26에 나타나 있는 3D 어레이 디바이스가 도 27에 나타나 있는 주변 디바이스와 본딩된 후에 예시적인 3D 메모리 디바이스의 단면도를 도시한다.
이하에서 첨부 도면을 참조하여 본 개시의 실시예에서의 기술적 해결 방안을 설명한다. 가능한 경우, 동일하거나 유사한 부분을 나타내기 위해 도면 전체에 걸쳐 동일한 참조 번호가 사용될 것이다. 분명히, 설명되는 실시예는 본 개시의 실시예들의 전부가 아닌 일부에 불과하다. 다양한 실시예의 특징은 교환 및/또는 조합될 수 있다. 창의적인 노력 없이 본 개시의 실시예에 근거하여 당업자에 의해 얻어지는 다른 실시예는 본 개시의 범위 내에 있을 것이다.
도 1 내지 도 11은 본 개시의 실시예에 따른 예시적인 3D 어레이 디바이스(100)의 제조 공정을 개략적으로 나타낸다. 3D 어레이 디바이스(100)는 메모리 디바이스의 일부분이며 3D 메모리 구조라고도 할 수 있다. 도 중에서 평면도는 X-Y 평면에 있고, 단면도는 Y-Z 평면에 있다.
도 1의 단면도에 나타나 있는 바와 같이, 3D 어레이 디바이스(100)는 기판(110)을 포함할 수 있다. 일부 실시예에서, 기판(110)은 단결정질 실리콘 층을 포함할 수 있다. 기판(110)은 또한 게르마늄(Ge), 실리콘-게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘-온-인슐레이터(SOI; silicon-on-insulator), 게르마늄-온-인슐레이터(GOI; germanium-on-insulator), 다결정질 실리콘(폴리실리콘) 또는 비화갈륨(GaAs) 또는 인화인듐(InP)과 같은 III-V 족 화합물과 같은 반도체 재료를 포함할 수 있다. 기판(110)은 유리, 플라스틱 재료, 세라믹 재료와 같은 전기 비전도성 재료를 포함할 수도 있다. 기판(110)이 유리, 플라스틱 또는 세라믹 재료를 포함하는 경우, 기판(110)은 유리, 플라스틱 또는 세라믹 재료 상에 증착되는 얇은 폴리실리콘 층을 더 포함할 수 있다. 이 경우, 기판(110)은 폴리실리콘 기판과 유사하게 처리될 수 있다. 일 예로, 기판(110)은 이하의 설명에서 도핑되지 않은 또는 가볍게 도핑된 단결정질 실리콘 층을 포함한다.
일부 실시예에서, 기판(110)의 정상 부분은 도핑 영역(111)이 되도록 이온 주입 및/또는 확산을 통해 n-형 도펀트로 도핑될 수 있다. 선택적으로, n-도핑 층은 기판(110) 위에서 성장되어 도핑 영역(111)을 형성할 수 있다. 이하의 설명에서, 일 예로, 도핑 영역(111)은 기판(110)의 정상 부분을 도핑하여 형성된다. 도핑 영역(111)의 도펀트는 예를 들어, 인(P), 비소(As) 및/또는 안티몬(Sb)을 포함할 수 있다. 도 1에 나타나 있는 바와 같이, 커버층(120)이 도핑 영역(111) 위에 증착될 수 있다. 커버층(120)은 희생층이며, 단일 층 또는 다중 층을 포함할 수 있다. 예를 들어, 커버층(120)은 실리콘 산화물 층 및 실리콘 질화물 층 중의 하나 이상을 포함할 수 있다. 커버층(120)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 이들의 조합에 의해 증착될 수 있다. 일부 다른 실시예에서, 커버층(120)은 알루미늄 산화물과 같은 다른 재료를 포함할 수 있다.
또한, 커버층(120) 위에는 희생층(130)이 증착될 수 있다. 이 희생층(130)은 유전성 재료, 반도체 재료 또는 전도성 재료를 포함할 수 있다. 희생층(130)을 위한 예시적인 재료는 폴리실리콘이다.
폴리실리콘 희생층(130)이 형성된 후, 층 스택(140)이 형성될 수 있다. 이 층 스택(140)은, 예를 들어, 서로 교대로 적층되는 제1 유전성 층(141)과 제2 유전성 층(142)을 포함하는 다수 쌍의 스택 층을 포함한다. 층 스택은 64개 쌍, 128개 쌍 또는 128개 보다 많은 쌍의 제1 및 제2 유전성 층(141, 142)을 포함할 수 있다.
일부 실시예에서, 제1 유전성 층(141)과 제2 유전성 층(142)은 상이한 재료로 만들어질 수 있다. 예를 들어, 그 상이한 재료는 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 이하의 설명에서, 제1 유전성 층(141)은 격리 스택 층으로 사용될 수 있는 실리콘 산화물 층을 예시적으로 포함할 수 있고, 제2 유전성 층(142)은 희생 스택 층으로 사용될 수 있는 실리콘 질화물 층을 예시적으로 포함할 수 있다. 이어서 희생 스택 층은 에칭되고 전도체 층으로 교체될 수 있다. 제1 유전성 층(141) 및 제2 유전성 층(142)은 CVD, PVD, ALD 또는 이들의 조합을 통해 증착될 수 있다.
도 2는 본 개시의 실시예에 따른 3D 어레이 디바이스(100)의 개략적인 단면도를 나타낸다. 도 2에 나타나 있는 바와 같이, 층 스택(140)이 형성된 후에, 층 스택(140)의 일부분을 계단 구조로 트리밍(trimming)하기 위해 계단 형성 공정이 수행될 수 있다. 건식 에칭 및/또는 습식 에칭 공정을 포함하는 임의의 적절한 에칭 공정이 계단 형성 공정에 사용될 수 있다. 예를 들어, 계단 구조의 높이는 Y 방향을 따라 계단식으로 증가할 수 있다.
또한, 금속층(170)이 계단 구조의 일 측에서 기판의 정상 표면 위에 형성될 수 있다. 그 금속층(170)은 전도체 층(170)으로도 지칭될 수 있다. 선택적으로, 금속층(170)은 계단 구조의 옆에서 커버층(120) 상에 형성될 수 있다. 일부 실시예에서, 복수의 금속층(예를 들어, 금속층(170)) 대신에 단일 금속층(나타나 있지 않음)이 기판의 정상 표면 위에 만들어질 수 있다. 금속층(170)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합에 의해 증착될 수 있다. 금속층(170) 및 계단 구조를 덮기 위해 유전성 층(121)이 증착될 수 있다. 금속층(170)은, 커버층(120)으로부터 3D 어레이 디바이스(100)의 정상 표면까지 연장되어 있는 유전성 층(121)에 매립될 수 있다. 금속층(170)은 나중에 기판의 바닥 표면으로부터 노출되어 3D 어레이 디바이스(100)의 접촉 패드가 될 수 있다.
금속층(170)은, 층 스택(140)이 제조되기 전 또는 후에 형성될 수 있다. 전자의 경우에, 금속층(170)을 만들기 위해 여러 방법이 사용될 수 있다. 첫 번째 방법에서, 커버층(120)이 기판(110) 위에 형성될 수 있고, 금속층(170)은 커버층(120) 위에 증착될 수 있으며, 그 다음에 기판(110)의 정상 부분이 이온 주입 및/또는 확산을 통해 n-형 도펀트로 도핑되어 도핑 영역(111)이 될 수 있다. 다음으로, 도핑 영역(111) 위에 희생층(130)과 층 스택(140)이 형성될 수 있다. 두 번째 방법에서, 이온 주입 및/또는 확산에 의해 도핑 영역(111)을 생성될 수 있고, 도핑 영역(111) 위에 커버층(120)을 형성될 수 있으며, 그런 다음에 금속층(170)이 커버층(120) 위에 증착될 수 있고, 이어서 희생층(130)과 층 스택(140)이 도핑 영역(111) 위에 형성된다. 세번째 방법에서, 도핑 영역(111)은 이온 주입 및/또는 확산에 의해 생성될 수 있고, 커버층(120)은 도핑 영역(111) 위에 형성될 수 있고, 그런 다음에 희생층(130)이 커버층(120) 위에 증착될 수 있다. 다음으로, 희생층(130)의 일부분이 에칭되어 커버층(120)을 노출시킬 수 있고, 금속층(170)이 그 노출된 커버층(120) 위에 증착될 수 있다. 커버층(120)을 노출시킴으로써 남아 있는 개구는 실리콘 산화물과 같은 유전성 재료로 충전될 수 있다. 그 후, 희생층(130) 위에 층 스택(140)이 형성될 수 있다. 네번째 방법에서, 기판(110)의 일부분 위에 유전성 층 또는 절연층이 형성될 수 있고, 절연층 위에 금속층(170)이 증착될 수 있다. 도핑 영역(111)은 기판(100)의 다른 부분에서 이온 주입 및/또는 확산에 의해 생성될 수 있다. 도핑 영역(111) 위에 커버층(120)이 증착될 수 있고, 그런 다음에 희생층(130) 및 층 스택(140)이 그 커버층(120) 위에 형성될 수 있다. 위의 4가지 방법에서, 금속층(170)은 층 스택(140)의 일부분 아래에 매립될 수 있는데, 즉 층 스택(140)의 형성 후에, 서로 교대로 있는 제1 유전성 층(141)과 제2 유전성 층(142)으로 덮일 수 있다. 계단 형성 공정 동안에, 금속층(170) 위에 있는 층 스택(140)의 일부분이 제거될 수 있고 금속층(170)이 노출될 수 있다. 유전성 층(121)이 계단 구조를 덮도록 증착될 때, 금속층(170)은 동시에 유전성 층(121)에 의해 덮일 수 있는데, 이는 도 2에 나타나 있다.
금속층(170)이 층 스택(140)의 제조 후에 형성될 때, 금속층(170)은 계단 구조가 만들어지기 전, 후에 또는 그 기간 동안에 형성될 수 있다. 금속층(170)과 계단 구조는 수평 방향으로 특정 거리를 두고 이격되어 있고, 공통 구성 요소를 공유하지 않기 때문에, 다양한 공정 순서로 개별적으로 형성될 수 있다. 즉, 금속층(170)은 계단 형성 공정 전, 후 또는 동안에 형성될 수 있다. 금속층(170)이 계단 형성 공정 전에 형성되는 경우, 층 스택(140)의 일부분 및 희생층(130)의 일부분이 에칭되어 커버층(120)을 노출시킬 수 있다. 그런 다음에 금속층(170)이 그 노출된 커버층(120) 위에 증착될 수 있다. 커버층(120)을 노출시킴으로써 남아 있는 개구는 실리콘 산화물과 같은 유전성 재료로 충전될 수 있다. 그 후, 계단 형성 공정이 시작될 수 있다. 계단 형성 공정 후에 금속층(170)이 형성될 때, 유전성 층(121)의 일부분이 에칭되어 커버층(120)을 노출시킬 수 있고, 그런 다음에 금속 층(170)이 그 노출된 커버층(120) 위에 증착될 수 있다. 커버층(120)을 노출시킴으로써 남아 있는 개구는 실리콘 산화물과 같은 유전성 재료로 충전될 수 있다.
금속층(170)이 계단 형성 공정 동안에 형성되는 경우, 금속층(170)은, 계단 구조가 생성된 후에 그 계단 구조가 유전성 층(121)으로 덮이기 전에 증착될 수 있다. 예컨대, 층 스택의 특정 부분이 에칭되어 계단 구조를 형성한 후에, 희생층(130)의 일부분이 노출될 수 있다. 희생층(130)의 노출된 부분은 에칭될 수 있고, 커버층(120)이 노출될 수 있다. 금속층(170)은 노출된 커버층(120) 위에 증착될 수 있다. 그 후에, 유전성 층(121)이 금속층(170)과 계단 구조를 동시에 덮도록 증착될 수 있고, 이는 도 2에 나타나 있다.
따라서, 금속층(170)은 층 스택(140)의 형성 전 또는 후에 형성될 수 있고, 커버층(120) 위에 배치되고, 유전성 층(121)에 의해 매립될 수 있으며, 위에서 예시된 모든 시나리오 및 경우에 계단 구조의 옆에 배치될 수 있으며, 이는 도 2에 나타나 있다. 따라서, 전술한 방법 중의 어떤 것이라도 사용하여 금속층(170)을 생성할 수 있으며, 이는 본 개시의 실시예에 대한 이하의 설명에 영향을 주지 않는다.
도 3 및 도 4는, 채널 구멍(150)이 형성되고 본 개시의 실시예에 따라 층 구조로 충전된 후의 3D 어레이 디바이스(100)의 개략적인 평면도 및 개략적인 단면도를 나타낸다. 도 4에 나타나 있는 단면도는 도 3의 AA'선을 따라 취한 것이다. 본 개시에서 도 3 및 4 및 다른 도에 나타나 있는 채널 구멍(150)의 수량, 치수 및 배치는 예시적이고 설명 목적을 위한 것이지만, 본 개시의 다양한 실시예에 따른 개시된 3D 어레이 디바이스(100)에 대해 임의의 적절한 수량, 치수 및 배치가 사용될 수 있다.
도 3 및 도 4에 나타나 있는 바와 같이, 채널 구멍(150)은 Z 방향 또는 기판(110)에 대략 수직한 방향으로 연장되어 X-Y 평면에서 미리 결정된 패턴(나타나 있지 않음)의 어레이를 형성하도록 구성된다. 채널 구멍(150)은, 예를 들어, 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성될 수 있다. 리소그래피, 세정 및/또는 화학 기계적 연마(CMP)를 포함하는 패터닝 공정과 같은 다른 제조 공정이 또한 수행될 수 있다. 채널 구멍(150)은 층 스택(140), 희생층(130), 커버층(120)을 통과하여 도핑 영역(111)에 부분적으로 침투하는 원통 형상 또는 필라(pillar) 형상을 가질 수 있다. 채널 구멍(150)이 형성된 후, 기능층(151)이 채널 구멍의 측벽과 바닥에 증착될 수 있다. 기능층(151)은, 전하의 유출을 차단하기 위해 채널 구멍의 측벽 및 바닥에 있는 차단층(152), 3D 어레이 디바이스(100)의 작동 동안에 전하를 저장하기 위해 차단층(152)의 표면에 있는 전하 트랩 층(153), 및 이 전하 트랩 층(153)의 표면에 있는 터널 절연 층(154)을 포함할 수 있다. 차단층(152)은 하나 이상의 재료를 포함할 수 있는 하나 이상의 층을 포함할 수 있다. 차단층(152)을 위한 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 또는 하프늄 산화물과 같은 고-k 유전성 재료, 또는 다른 넓은 밴드갭 재료를 포함할 수 있다. 전하 트랩 층(153)은 하나 이상의 재료를 포함할 수 있는 하나 이상의 층을 포함할 수 있다. 전하 트랩 층(153)을 위한 재료는 폴리실리콘, 실리콘 질화물, 실리콘 산질화물, 나노결정질 실리콘, 또는 다른 넓은 밴드갭 재료를 포함할 수 있다. 터널 절연 층(154)은 하나 이상의 재료를 포함하는 하나 이상의 층을 포함할 수 있다. 터널 절연 층(154)을 위한 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 또는 하프늄 산화물과 같은 고-k 유전성 재료 또는 다른 넓은 밴드갭 재료를 포함할 수 있다.
일부 실시예에서, 기능층(151)은 산화물-질화물-산화물(ONO) 구조를 포함할 수 있다. 그러나 일부 다른 실시예에서, 기능층(151)은 ONO 구성과 다른 구조를 가질 수 있다. 이하의 설명에서 ONO 구조가 예시적으로 사용되는 경우, 기능층(151)은 실리콘 산화물 층, 실리콘 질화물 층 및 다른 실리콘 산화물 층을 포함할 수 있다. 즉, 차단층(152)은 채널 구멍(150)의 측벽에 증착되는 실리콘 산화물 층일 수 있고, 전하 트랩 층(153)은 차단층(152) 상에 증착되는 실리콘 질화물 층일 수 있으며, 터널 절연 층(154)은 전하 트랩 층(153) 상에 증착되는 다른 실리콘 산화물층일 수 있다.
또한, 채널층(155)이 터널 절연 층(154) 상에 증착될 수 있다. 채널층(155)은 "반도체 채널"이라고도 하며, 일부 실시예에서 폴리실리콘을 포함할 수 있다. 대안적으로, 채널층(155)은 비정질 실리콘을 포함할 수 있다. 채널 구멍과 마찬가지로, 채널층(155)도 층 스택(140)을 통과하여 도핑 영역(111) 안으로 연장된다. 차단 층(152), 전하 트랩 층(153), 터널 절연 층(154) 및 채널층(155)은, 예를 들어, CVD, PVD, ALD 또는 이들 공정 중의 둘 이상의 조합으로 증착될 수 있다. 채널 구멍(150)은, 채널층(155)이 형성된 후에, 산화물 재료(156)로 충전될 수 있다.
전술한 공정에서, 채널 구멍(150)은 계단 구조가 형성된 후에 에칭된다. 채널 구멍(150)은 계단 형성 공정 전에 형성될 수도 있다. 예를 들어, 층 스택(140)이 도 1에 나타나 있는 바와 같이, 제조된 후. 채널 구멍(150)이 형성될 수 있고 그런 다음에 기능층(151) 및 채널층(155)이 증착될 수 있다. 채널 구멍(150)이 산화물 재료(156)로 충전된 후, 계단 구조를 형성하기 위해 계단 형성 공정이 수행될 수 있다.
도 5 및 도 6은 본 개시의 실시예에 따라 게이트 라인 슬릿(160)이 형성된 후의 3D 어레이 디바이스(100)의 개략적인 평면도 및 개략적인 단면도를 나타낸다. 도 6에 나타나 있는 단면도는 도 5의 BB' 선을 따라 취한 것이다. 게이트 라인 슬릿을 게이트 라인 슬릿 구조라고도 한다. 3D 어레이 디바이스(100)는 메모리 평면(나타나 있지 않음)에 배치되는 다수의 채널 구멍(150)을 가질 수 있다. 각 메모리 평면은 게이트 라인 슬릿에 의해 메모리 블럭(나타나 있지 않음)과 메모리 핑거로 나누어질 수 있다. 예를 들어, 도 5에 나타나 있는 바와 같은 채널 구멍(150)의 구성은 게이트 라인 슬릿(160) 사이에 메모리 핑거를 반영할 수 있다.
게이트 라인 슬릿(160)은, 예컨대, 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합으로 형성될 수 있다. 도 5 및 도 6에 나타나 있는 바와 같이, 게이트 라인 슬릿(160)은, 예를 들어, X 방향으로 수평으로 연장될 수 있고, Z 방향 또는 기판(110)에 대략 수직인 방향으로 층 스택(140)을 통과하여 희생층(130)에 도달하거나 그에 부분적으로 침투할 수 있다. 그래서, 게이트 라인 슬릿(160)의 바닥에서, 희생층(130)이 노출된다. 그런 다음, CVD, PVD, ALD 또는 이들 공정 중의 둘 이상의 조합에 의해 스페이서 층(나타나 있지 않음)이 게이트 라인 슬릿(160)의 측벽 및 바닥 상에 증착될 수 있다. 스페이서 층은 제1 및 제2 유전성 층(141, 142)을 보호하도록 구성되며, 예를 들어, 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
스페이서 층이 증착된 후에, 게이트 라인 슬릿(160)의 바닥에 있는 스페이서층의 일부분이 건식 에칭 또는 건식 에칭과 습식 에칭의 조합으로 제거되도록 선택적 에칭이 수행될 수 있다. 희생층(130)이 다시 노출된다. 이어서, 희생층(130)을 제거하기 위해 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정이 수행될 수 있다. 희생층(130)의 제거에 의해, 공동부가 생성되고 또한 채널 구멍(150)에 형성되어 있는 차단 층(152)의 바닥 부분과 커버층(120)이 노출된다. 다음으로, 차단 층(152), 전하 트랩 층(153) 및 터널 절연 층(154)의 노출된 부분들을 연속적으로 제거하기 위해 복수의 선택적 에칭 공정, 예를 들어, 복수의 선택적 습식 에칭 공정이 수행될 수 있으며, 그에 의해 채널층(155)의 바닥측 부분이 노출된다.
커버층(120)이 실리콘 산화물 및/또는 실리콘 질화물인 경우, 기능층(151)의 바닥 부분이 에칭될 때 커버층(120)이 제거될 수 있다. 특정 실시예에서, 커버층(120)은 실리콘 산화물 또는 실리콘 질화물과는 다른 재료를 포함할 수 있고, 커버층(120)은 하나 이상의 추가적인 선택적 에칭 공정으로 제거될 수 있다. 커버층(120)의 제거에 의해, 도핑 영역(111)의 정상 표면이 노출된다.
에칭 공정 후에, 희생층(130) 및 커버층(120)을 에칭함으로써 남아 있는 공동부에서 도핑 영역(111) 및 채널층(155)에 있어서 채널 구멍(150)의 바닥에 가까운 부분이 노출될 수 있다. 공동부는, 예를 들어, CVD 및/또는 PVD 증착 공정에 의해 반도체 층(131)을 형성하기 위해 반도체 재료, 예를 들어 폴리실리콘으로 충전될 수 있다. 반도체 층(131)은 n-도핑되어 도핑 영역(111)의 노출된 표면 및 채널층(155)의 측벽 또는 측면 부분에 형성될 수 있고, 또한 도핑 영역(111) 및 채널층(155)에 전기적으로 연결될 수 있다.
선택적으로, 도핑 영역(111)의 노출된 표면 상에 단결정질 실리콘 층이 성장될 수 있고 또한 채널층(155)의 노출된 표면 상에 폴리실리콘 층이 성장될 수 있도록, 선택적 에피택시얼 성장이 수행될 수 있다. 따라서, 반도체 층(131)은 단결정질 실리콘과 폴리실리콘의 인접 층을 포함할 수 있다.
기능층(151) 및 커버층(120)의 바닥 부분이 에칭될 때, 일부 스페이서 층이 에칭될 수 있으며 나머지 스페이서 층은 게이트 라인 슬릿(160)의 측벽에 남아 제1 유전성 층(141)과 제2 유전성 층(142)을 보호할 수 있다. 반도체 층(131)이 형성된 후, 남아 있는 스페이서 층은 선택적 에칭 공정, 예컨대, 선택적 습식 에칭 공정으로 제거될 수 있으며, 이에 의해, 게이트 라인 슬릿(160) 주변의 제2 유전성 층(142)의 측면이 노출된다. 일부 실시예에서, 측벽과 접촉하는 최내측 스페이서 층은 실리콘 질화물이다. 제2 유전성 층(142)도 실리콘 질화물 층이기 때문에, 최내측 스페이서 층과 제2 유전성 층(142)은, 도 7에 나타나 있는 바와 같이, 제1 유전성 층(141) 사이에 공동부(143)를 남기면서 에칭 공정 동안에 함께 제거될 수 있다. 그래서, 층 스택(140)은 층 스택(144)으로 변하게 된다.
또한, 텅스텐(W)과 같은 전기 전도성 재료를 성장시켜, 제2 유전성 층(142)의 제거로 남아 있는 공동부(143)를 충전하고, 제1 유전성 층(141) 사이에 전도체 층(145)을 형성할 수 있다. 전도체 층(145)이 제조된 후에, 도 8에 나타나 있는 바와 같이, 층 스택(144)은 층 스택(146)으로 전환된다. 층 스택(146)은 교대로 서로 적층되는 제1 유전성 층(141)과 전도체 층(145)을 포함한다. 채널 구멍(150) 내의 기능층(151) 및 채널층(155)을 채널 구조라고 생각할 수 있다. 도 8에 나타나 있는 바와 같이, 각 채널 구조는 층 스택(146) 및 전도체 층(145)을 통과하여도핑 영역(111) 안으로 연장된다. 일부 실시예에서, 금속(W)이 공동부(143)에 증착되기 전에, 알루미늄 산화물과 같은 고-k 유전성 재료의 유전성 층(나타나 있지 않음)이 증착될 수 있고, 이어서 티타늄 질화물(TiN)과 같은 전기 전도성 재료의 층(나타나 있지 않음)이 증착된다. 또한, 금속(W)이 증착되어 전도체 층(145)을 형성할 수 있다. CVD, PVD, ALD 또는 이들 공정 중의 둘 이상의 조합이 증착 공정에 사용될 수 있다. 일부 다른 실시예에서, 코발트(Co), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 도핑된 실리콘, 또는 이들의 임의의 조합물과 같은 다른 전도성 재료가 전도체 층(145)을 형성하기 위해 사용될 수 있다.
도 8을 참조하면. 채널 구멍(150) 내의 각 기능층(151)의 일부분은 전도체층(145) 중 하나의 일부분과 채널 구멍(150) 내의 채널층(155)의 일부분 사이에 있다. 각 전도체 층(145)은 X-Y 평면에 있는 NAND 메모리 셀의 열을 전기적으로 연결하도록 구성되며 또한 3D 어레이 디바이스(100)를 위한 워드 라인(word line)으로서 구성된다. 채널 구멍(150)에 형성된 채널층(155)은 Z 방향을 따라 NAND 메모리 셀의 칼럼 또는 스트링을 전기적으로 연결하도록 구성되며 또한 3D 어레이 디바이스(100)를 위한 비트로서 구성된다. 그래서, NAND 메모리 셀의 일부분으로서 X-Y 평면 내의 채널 구멍(150)에 있는 기능층(151)의 일부분이 전도체 층(145)과 채널층(155) 사이, 즉 워드 라인과 비트 라인 사이에 배치된다. 기능층(151)은 또한 채널층(155)과 층 스택(146) 사이에 배치되는 것으로 생각할 수 있다. 채널 구멍(150)의 일부분 주위에 있는 전도체 층(145)의 일부분은 NAND 메모리 셀을 위한 제어 게이트 또는 게이트 전극으로서 기능한다. 3D 어레이 디바이스(100)는 NAND 셀의 스트링(이러한 스트링은 "NAND 스트링"이라고도 함)의 2D 어레이를 포함하는 것으로 생각할 수 있다. 각 NAND 스트링은 복수의 NAND 메모리 셀을 포함하고 기판(110) 쪽으로 수직으로 연장된다. NAND 스트링은 NAND 메모리 셀의 3D 어레이를 형성한다.
기판(110)의 경우, 바닥 측을 이면측이라고 할 수 있고, 정상 측, 즉 도핑 영역(111)이 있는 측은 상방측 또는 표면측이라고 할 수 있다. 도 8에 나타나 있는 바와 같이, 금속층(170)은 기판(110)의 표면측의 일부분 위에 형성되고, NAND 메모리 셀은 기판(110)의 표면측의 다른 부분 위에 형성된다.
공동부(143)에서 전도체 층(145)이 성장된 후에, CVD, PVD, ALD 또는 이들의 조합에 의해 유전성 층(예컨대, 실리콘 산화물 층)이 게이트 라인 슬릿(160)의 측벽과 바닥 표면에 증착될 수 있다. 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합을 수행하여 게이트 라인 슬릿의 바닥에 있는 유전성 층을 제거하여 반도체 층(131)의 일부분을 노출시킬 수 있다. 게이트 라인 슬릿은 전도성 재료(161)(예컨대, 도핑된 폴리실리콘)와 전도성 플러그(162)(예를 들어, 금속 W)로 충전될 수 있다. 게이트 라인 슬릿 내의 전도성 재료(161)는, 도 9에 나타나 있는 바와 같이, 층 스택(146)을 통해 연장될 수 있고 반도체 층(131)과 전기적으로 접촉할 수 있다. 충전된 게이트 라인 슬릿은 3D 어레이 디바이스(100)를 위한 어레이 공통 소스가 될 수 있다. 일부 실시예에서, 게이트 라인 슬릿에 어레이 공통 소스를 형성하는 것은, 절연층, 전도성 층(예컨대, TiN, W, Co, Cu 또는 Al) 및 도핑된 폴리실리콘과 같은 전도성 재료를 증착하는 것을 포함할 수 있다. 선택적으로, 일부 게이트 라인 슬릿은 유전성 재료로 충전될 수 있다. 이러한 경우, 일부 다른 게이트 라인 슬릿은 어레이 공통 소스로서 작동하기 위해 전도성 재료로 충전될 수 있다.
도 10 및 도 11은 본 개시의 실시예에 따라 접촉부 및 비아가 형성된 후의 3D 어레이 디바이스(100)의 개략적인 단면도를 나타낸다. 게이트 라인 슬릿(160)이 충전되고 어레이 공통 소스가 형성된 후에, 워드 라인 접촉부(171), 공통 소스 접촉부(172) 및 주변 접촉부(173)를 위한 개구들이, 예를 들어, 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 형성되어 3D 어레이 디바이스(100)를 위한 인터커넥트를 생성할 수 있다. 접촉부(171-173)를 위한 개구는 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합에 의해 전도성 재료로 충전된다. 접촉부(171-173)를 위한 전도성 재료는 W, Co, Cu, Al 또는 이들의 조합을 포함할 수 있다. 선택적으로, 전도성 접촉부(171-173)가 제조될 때 다른 전도성 재료가 증착되기 전에 전도성 재료(예를 들어, TiN)의 층이 접촉 층으로서 증착될 수 있다. 어떤 경우에 금속층(170)이 단일 금속층으로 교체될 때, 단일 금속층을 연결하기 위해 여전히 복수의 주변 접촉부(173)가 만들어질 수 있다.
또한, CVD 또는 PVD 공정을 수행하여 3D 어레이 디바이스(100) 상에 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)를 증착할 수 있다. 유전성 층(121)은 더 두꺼워지고, 비아를 위한 개구가 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 형성될 수 있다. 비아를 위한 개구는 이어서 비아(174-178)를 형성하기 위해 W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료로 충전된다. CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합이 수행될 수 있다. 비아(174, 175, 176)는 각각 워드 라인 접촉부(171), 공통 소스 접촉부(172) 및 주변 접촉부(173)에 전기적으로 연결된다. 비아(177)는 대응하는 NAND 스트링의 상단부에 전기적으로 연결되고 또한 대응하는 NAND 스트링을 개별적으로 어드레싱한다. 비아(178)는 어레이 공통 소스의 플러그(162)에 전기적으로 연결된다. 선택적으로, 비아(174-178)를 형성하기 위해 개구를 충전하기 전에 전도성 재료(예를 들어, TiN)의 층이 먼저 증착될 수 있다.
또한, 도 10에 나타나 있는 바와 같이, 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)가 비아(174-178)를 덮고 유전성 층(121)을 더 두껍게 만들기 위해 증착될 수 있다. 비아(174-178)의 형성과 유사하게, 주변 디바이스와의 인터커넥트로서의 역할을 하는 연결 패드(163-167)를 형성하기 위해 개구가 만들어지고 충전될 수 있다. 도 11에 나타나 있는 바와 같이, 연결 패드(163-167)는 각각 비아(174-178)에 전기적으로 연결된다. 연결 패드(163-167)는 W, Co, Cu, Al 또는 이들 재료 중의 둘 이상의 조합을 포함할 수 있다. 선택적으로, 연결 패드(163-167)를 형성하기 위해 개구를 충전하기 전에 전도성 재료(예를 들어, TiN)의 접촉 층이 먼저 증착될 수 있다.
도 12는 본 개시의 실시예에 따른 주변 디바이스(180)의 개략적인 단면도를 나타낸다. 이 주변 디바이스(180)는 메모리 디바이스의 일부분이며, 주변 구조라고도 할 수 있다. 주변 디바이스(180)는 단결정질 실리콘, Ge, SiGe, SiC, SOI, GOI, 폴리실리콘 또는 GaAs 또는 InP와 같은 III-V 족 화합물을 포함할 수 있는 기판(181)을 포함할 수 있다. 주변 CMOS 회로(예컨대, 제어 회로)(나타나 있지 않음)가 기판(181) 상에 만들어질 수 있고 메모리 디바이스의 작동을 용이하게 하기 위해 사용될 수 있다. 예를 들어, 주변 CMOS 회로는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)를 포함할 수 있고 페이지 버퍼, 감지 증폭기, 칼럼 디코더 및 열(row) 디코더와 같은 기능 디바이스를 제공할 수 있습니다. 유전성 층(182)이 기판(181) 및 CMOS 회로 위에 증착될 수 있다. 유전성 층(182)에는 연결 패드(183, 184)와 같은 연결 패드 및 비아가 형성될 수 있다. 유전성 층(182)은 실리콘 산화물 및 실리콘 질화물과 같은 하나 이상의 유전성 재료를 포함할 수 있다. 연결 패드(183, 184)는 3D 어레이 디바이스(100)와의 인터커넥트로서 구성되며, W, Co, Cu, Al 또는 이들의 조합과 같은 전기 전도성 재료를 포함할 수 있다.
도 13 내지 도 15는 본 개시의 실시예에 따른 예시적인 3D 메모리 디바이스(190)의 제조 공정을 개략적으로 나타낸다. 도 13-15의 단면도는 Y-Z 평면에 있다. 3D 메모리 디바이스(190)는 도 11에 나타나 있는 3D 어레이 디바이스(100) 및 도 12에 나타나 있는 주변 디바이스(180)를 포함할 수 있다. 주변 디바이스(180)는 어레이 디바이스(100)를 제어하도록 구성된다.
3D 어레이 디바이스(100)와 주변 디바이스(180)는, 도 13에 나타나 있는 바와 같이, 플립-칩 본딩 방법으로 본딩되어 3D 메모리 디바이스(190)를 형성할 수 있다. 일부 실시예에서, 3D 어레이 디바이스(100)는 수직으로 뒤집혀 거꾸로 될 수 있고, 연결 패드(163-167)의 정상 표면은 Z 방향으로 아래쪽으로 향한다. 2개의 디바이스는 3D 어레이 디바이스(100)가 주변 디바이스(180) 위에 있도록 함께 배치될 수 있다. 정렬이 이루어진 후에, 예컨대, 연결 패드(165, 166)가 연결 패드(183, 184)와 각각 정렬된 후에, 3D 어레이 디바이스(100)와 주변 디바이스(180)는 함께 결합 및 본딩될 수 있다. 층 스택(146) 및 주변 CMOS 회로는 기판(110)과 기판(181) 사이에 또는 도핑 영역(111)과 기판(181) 사이에 개재된다. 일부 실시예에서, 땜납 또는 전기 전도성 접착제가 연결 패드(165-166)를 연결 패드(183-184)에 각각 본딩하기 위해 사용될 수 있다. 그래서, 연결 패드(165-166)는 연결 패드(183-184)에 각각 전기적으로 연결된다. 3D 어레이 디바이스(100)와 주변 디바이스(180)는 플립-칩 본딩 공정이 완료된 후 전기적으로 연통한다.
3D 어레이 디바이스(100) 및 주변 디바이스(180)의 경우, 기판(110 또는 181)의 바닥측을 이면측이라 할 수 있고, 연결 패드(163-167 또는 183-184)가 있는 측을 상방측 또는 표면측이라고 할 수 있다. 플립-칩 본딩 공정 후에, 도 13에 나타나 있는 바와 같이, 3D 어레이 디바이스(100)와 주변 디바이스(180)는 서로 마주보게 본딩된다.
그 후, 이면측으로부터(플립-칩 본딩 후), 3D 어레이 디바이스(100)의 기판(110)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 이들의 조합과 같은 박육화(thinning) 공정으로 얇게 될 수 있다. 일부 실시예에서, 기판(110)은 박육화 공정에 의해 제거될 수 있고, 이에 의해 도핑 영역(111)이 노출될 수 있다. 유전성 층(112)(예를 들어, 실리콘 산화물 또는 실리콘 질화물 층)은 산화 공정 및/또는 증착 공정(예컨대, CVD 또는 PVD 공정)에 의해 도핑 영역(111) 위에서 성장될 수 있다. 개구(113)가 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성될 수 있다. 도 14에 나타나 있는 바와 같이, 개구(113)는 유전성 층(112) 및 도핑 영역(111)을 통과하여 금속층(170)을 노출시킬 수 있다. 계단 구조 및 층 스택(146)의 옆에 있는 노출된 금속층(170)은 3D 메모리 디바이스(190)의 접촉 패드로 사용될 수 있다. 예컨대, 3D 메모리 디바이스(190)를 다른 디바이스에 연결할 수 있는 본딩 와이어가 금속층(170)에 본딩될 수 있다. 연결 패드(165), 비아(176), 주변 접촉부(173) 및 접촉 패드(즉, 금속층(170))는 서로 상하로 배치되고 전기적으로 연결된다. 따라서, 각 접촉 패드(즉, 금속층(170))는 주변 디바이스(180)의 대응하는 연결 패드(183)에 전기적으로 연결된다. 접촉 패드, 주변 접촉부(173), 비아(176) 및 연결 패드(165)는, 접촉 패드(즉, 금속층(170))로부터 연결 패드(165)까지 수직으로 연장되는 유전성 영역(121)에 의해 수평으로 둘러싸인다. 주변 접촉부(173) 및 비아(176)는 전기 전도성 채널이라고 할 수 있다. 전도성 채널은 수평으로 유전성 영역(121)에 의해 둘러싸이고 채널 방향을 따라 주변 디바이스(180)의 연결 패드(183) 쪽으로 연장된다. 수평으로, 접촉 패드 및 전도성 채널은 채널 방향에 수직인 방향(예를 들어, Y 방향)을 따라 각각 층 스택(146)으로부터 특정 거리로 이격된다. 일부 실시예에서, 계단 구조는 전도성 채널과 층 스택(146) 사이에 배치될 수 있다.
또한, 유전성 층(112) 위쪽에 그리고 개구(113)의 측벽과 바닥 상에 유전성 층(114)을 형성하기 위해 유전성 재료가 증착될 수 있다. 유전성 층(114)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에틸 오쏘실리케이트(TEOS) 또는 이의 조합과 같은 재료를 포함할 수 있는 부동태화 층으로서의 역할을 할 수 있다. 유전성 층(114)은 CVD 또는 PVD와 같은 증착 공정에 의해 형성될 수 있다. 다음으로, 건식 에칭 공정 또는 건식 및 습식 에칭 공정을 수행하여 개구(113)의 바닥에서 유전성 층(114)의 일부분을 제거할 수 있다. 금속층(170)이 다시 노출된다. 유전성 층(112, 114)을 또한 함께 정상 절연층이라고 할 수 있다. 도 15에 나타나 있는 바와 같이, 금속층(170) 및 주변 접촉부(173)는 정상 절연층의 일부분(예를 들어, 제1 부분)과 주변 디바이스(180) 사이에 배치될 수 있고, 층 스택(146) 및 NAND 메모리 셀은 정상 절연층의 다른 부분(예컨대, 제2 부분)과 주변 디바이스(180) 사이에 배치될 수 있다. 개구(113)는 정상 절연층의 제1 부분을 관통하여 형성되며, 개구(113)의 바닥에 배치된 금속층(170)을 어레이 디바이스(100)의 이면측으로부터 노출시킨다. 도 2에 나타나 있는 바와 같이, 금속층(170)은 커버층(120) 위에 배치될 수 있고, 유전성 층(121)에 의해 매립되고, 전술한 모든 시나리오 및 경우에 계단 구조의 옆에 있다. 또한, 도 2에 나타나 있는 바와 같이, 금속층(170)은 기판(110)에 대해 희생층(130)의 레벨에 배치될 수 있다. 여기서 사용되는 바와 같이, 레벨은 Z축을 따른 X-Y 평면을 나타낸다. 희생층(130)의 레벨은 희생층(130)을 통과하는 X-Y 평면을 나타낸다. 레벨의 높이, 즉 그 레벨에서의 X-Y 평면의 높이는 Z축을 기준으로 측정된다. 희생층(130)이 반도체 층(131)으로 교체되기 때문에, 어레이 디바이스(100)가 플립 본딩된 후에, 접촉 패드(즉, 금속층(170))는 반도체 층(131)의 레벨에 있고 또한 주변 디바이스(180)에 대해 정상 절연 층에 실질적으로 근접해 있는 것으로 생각될 수 있다.
그 후, 3D 메모리 디바이스(190)의 제조를 완료하기 위해 다른 제조 단계 또는 공정들이 수행될 수 있다. 다른 제조 단계 또는 공정에 대한 세부 사항은 단순성을 위해 생략된다.
3D 어레이 디바이스(100)와 주변 디바이스(180)가 함께 본딩된 후에 3D 메모리 디바이스(190)의 접촉 패드가 형성되는 경우, 접촉 패드의 형성 동안에 플라즈마 처리가 여러 번 사용되기 때문에, PID가 주변 디바이스(180)의 주변 CMOS 회로에 일어나고 수율 및 신뢰성 문제를 야기할 수 있다. 도 13 내지 도 15에 나타나 있는 바와 같이, 금속층(170)은 플립-칩 본딩 공정 후에 3D 메모리 디바이스(190)의 접촉 패드가 된다. 즉, 일부 플라즈마 처리 단계는, 3D 어레이 디바이스(100)와 주변 디바이스(180)가 함께 본딩된 후가 아니라, 3D 어레이 디바이스(100)의 제조 중에 수행된다. 플립-칩 본딩 공정 전에 접촉 패드가 형성되기 때문에, 주변 디바이스(180)는 3D 어레이 디바이스(100)와 본딩된 후에 더 적은 플라즈마 처리 단계를 받을 수 있고, 그래서 더 적은 PID가 주변 CMOS 회로에 일어날 수 있다. 따라서, 금속층(170)의 제조는 PID의 영향을 감소시키고 3D 메모리 디바이스(190)의 수율 및 신뢰성을 개선할 수 있다.
도 16은 본 개시의 실시예에 따른 3D 메모리 디바이스를 제조하기 위한 개략적인 흐름도(200)를 나타낸다. 211에서, 3D 어레이 디바이스를 위한 기판의 정상 표면 위에 희생층이 증착될 수 있다. 기판은 단결정질 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 일부 실시예에서, 커버층은 희생층을 증착하기 전에 기판 상에서 성장될 수 있다. 커버층은 기판 위에서 순차적으로 성장되는 단일층 또는 복수의 층을 포함할 수 있다. 예를 들어, 커버층은 실리콘 산화물, 실리콘 질화물 및/또는 알루미늄 산화물을 포함할 수 있다. 일부 다른 실시예에서, 희생층은 먼저 커버층을 기판 위에 증착하지 않고 증착될 수 있다. 희생층은 단결정질 실리콘, 폴리실리콘, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
희생층 위에, 3D 어레이 디바이스의 층 스택이 증착될 수 있다. 층 스택은 교대로 적층되는 제1 스택 층 및 제2 스택 층을 포함할 수 있다. 제1 스택 층은 제1 유전성 층을 포함할 수 있고, 제2 스택 층은 제1 유전성 층과 상이한 제2 유전성 층을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 유전성 중의 하나가 희생 스택 층으로 사용된다.
212에서, 층 스택의 일부분을 계단 구조로 변환하기 위해 계단 형성 공정이 수행될 수 있다. 이 계단 형성 공정은, 층 스택의 일부분을 계단 구조로 트리밍하기 위해 사용되는 복수의 에칭을 포함할 수 있다. 계단 구조의 옆에 있고 그로부터 수평 방향으로 이격되어 있고 또한 수직 방향으로 기판 위쪽에 있는 금속층이 형성될 수 있다. 금속층과 계단 구조를 매립하거나 덮기 위해 유전성 층을 증착하기 위해 증착 공정이 수행될 수 있다.
213에서, 기판의 일부분을 노출시키기 위해 층 스택 및 희생층을 통해 연장되는 채널 구멍이 형성될 수 있다. 각 채널 구멍의 측벽 및 바닥 표면에는 기능층 및 채널층이 증착될 수 있다. 기능층의 형성은, 채널 구멍의 측벽에 차단층을 증착하고 그 차단층 상에 전하 트랩 층을 증착하며 그리고 그 전하 트랩 층 상에 터널 절연 층을 증착하는 것을 포함할 수 있다. 터널 절연 층 상에 증착된 채널층은 반도체 채널로서 기능하고 폴리실리콘 층을 포함할 수 있다.
214에서, 3D 어레이 디바이스의 게이트 라인 슬릿이 형성될 수 있다. 수직 방향을 따라, 그 게이트 라인 슬릿은 층 스택을 통해 연장될 수 있다. 게이트 라인 슬릿이 에칭된 후에, 희생층의 일부분이 노출된다.
215에서, 희생층이 에칭될 수 있고 공동부가 기판 위에 생성될 수 있다. 그 공동부는 공동부에 있는 기능층의 차단 층의 바닥 부분을 노출시킨다. 커버층은 기판 상에 증착되는 경우 또한 공동부에서 노출된다. 차단층, 전하 트랩 층 및 터널 절연 층을 포함하여, 공동부에서 순차적으로 노출되는 기능층의 층들은, 예를 들어, 하나 이상의 선택적 에칭 공정에 의해 각각 에칭된다. 그 결과, 기판에 가까운 기능층의 일부분이 공동부에서 제거될 수 있다. 커버층은, 증착되면, 기능층의 일부분을 에칭하는 공정 동안에 또는 다른 선택적 에칭 공정에서 에칭될 수도 있다. 따라서, 기판의 일부분 및 채널층의 일부분이 공동부에서 노출된다.
이후, 공동부에서 폴리실리콘 층과 같은 반도체 층을 성장시키기 위해 증착 공정이 수행될 수 있다. 반도체 층은 채널층 및 기판과 전기적으로 접촉한다.
일부 실시예에서, 층 스택은 2개의 유전성 스택 층을 포함할 수 있고 스택 층 중의 하나는 희생적이다. 희생 스택 층은 공동부를 남기기 위해 216에서 에칭될 수 있고, 그 공동부는 전도체 층을 형성하기 위해 전기 전도성 재료로 충전될 수 있다. 전기 전도성 재료는 W, Co, Cu, Al, Ti 또는 Ta와 같은 금속을 포함할 수 있다.
217에서, 산화물 층과 같은 유전성 층이 게이트 라인 슬릿의 측벽 및 바닥 표면 상에 증착될 수 있다. 바닥 표면 상의 유전성 층의 일부분은 반도체 층을 노출시키기 위해 선택적으로 에칭될 수 있다. TiN, W, Cu, Al 및/또는 도핑된 폴리실리콘과 같은 전기 전도성 재료가 게이트 라인 슬릿에 증착되어, 반도체 층과 전기적으로 접촉하는 어레이 공통 소스를 형성할 수 있다.
워드 라인 접촉부, 주변 접촉부, 워드 라인 접촉부 및 주변 접촉부에 전기적으로 연결되는 비아, 및 이 비아에 전기적으로 연결되는 연결 패드를 형성하기 위해 에칭 및 충전 공정이 수행될 수 있다. 주변 접촉부는 계단 구조의 옆에 있는 금속 층에 전기적으로 연결된다. 연결 패드는 3D 어레이 디바이스와 주변 디바이스 사이의 상호 연결을 위해 구성된다.
218에서, 3D 어레이 디바이스와 주변 디바이스를 본딩하거나 3D 어레이 디바이스를 주변 디바이스와 체결하여 3D 메모리 디바이스를 생성하기 위해 플립-칩 본딩 공정이 수행될 수 있다. 일부 실시예에서, 3D 어레이 디바이스는 거꾸로 뒤집혀서 주변 디바이스 위에 위치될 수 있다. 3D 어레이 디바이스와 주변 디바이스의 연결 패드들은 정렬되고 그런 다음에 본딩될 수 있다. 3D 어레이 디바이스의 기판은 얇아질 수 있다. 3D 메모리 디바이스를 위한 접촉 패드로 사용될 수 있는 금속층을 노출시키기 위해 에칭 공정이 수행될 수 있다.
도 17 내지 21은 본 개시의 실시예에 따른 예시적인 3D 어레이 디바이스(300)의 제조 공정을 개략적으로 나타낸다. 도 17 내지 21에서, 단면도는 Y-Z 평면에 있다.
도 17에 나타나 있는 바와 같이, 3D 어레이 디바이스(300)는 기판(310)을 포함할 수 있다. 이 기판(310)은 단결정질 실리콘 층을 포함하거나, Ge, SiGe, SiC, SOI, GOI, 폴리실리콘, GaAs 또는 InP와 같은 다른 반도체 재료를 포함할 수 있다. 이하의 설명에서, 일 예로, 기판(310)은 도핑되지 않은 또는 가볍게 도핑된 단결정질 실리콘 층을 포함한다.
일부 실시예에서, 기판(310)의 정상 부분은 n-형 도펀트로 도핑되어 도핑 영역(311)을 형성할 수 있다. 도 17에 나타나 있는 바와 같이, 커버층(320)이 도핑 영역(311) 위에 증착될 수 있다. 커버층(320)은 희생층이며, 단일 층 또는 복수의 층을 포함할 수 있다. 예를 들어, 커버층(320)은 실리콘 산화물 층 및 실리콘 질화물 층 중의 하나 이상을 포함할 수 있다. 커버층(320)은 CVD, PVD, ALD 또는 이들 방법 중의 둘 이상의 조합에 의해 증착될 수 있다. 일부 다른 실시예에서, 커버층(320)은 알루미늄 산화물과 같은 다른 재료를 포함할 수 있다.
커버층(320) 위에 희생층(330)이 증착될 수 있다. 희생층(330)은 반도체 재료 또는 유전성 재료를 포함할 수 있다. 이하의 설명에서, 일 예로, 희생층(330)은 폴리실리콘 층이다. 희생층(330)이 형성된 후, 층 스택(340)이 증착될 수 있다. 층 스택(340)은 복수 쌍의 스택 층(341, 342)을 포함하는데, 즉, 스택 층(341, 342)이 교대로 적층된다.
일부 실시예에서, 스택 층(341, 342)은 제1 유전성 재료 및 제1 유전성 재료와는 다른 제2 유전성 재료를 포함할 수 있다. 서로 교대로 있는 스택 층(341, 342)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 통해 증착될 수 있다. 이하의 설명에서, 스택 층(341, 342)을 위한 예시적인 재료는 각각 실리콘 산화물 및 실리콘 질화물이다. 실리콘 산화물 층은 격리 스택 층으로서 사용될 수 있고, 실리콘 질화물 층은 희생 스택 층으로 사용될 수 있다.
층 스택체(340)이 증착된 후, 도 18에 나타나 있는 바와 같이, 층 스택(340)의 일부분을 계단 구조로 트리밍하기 위해 계단 형성 공정이 수행될 수 있다. 계단 구조는 유전성 층(321)을 형성하는 실리콘 산화물과 같은 유전성 재료로 덮일 수 있다.
도 18에 나타나 있는 바와 같이, 계단 구조가 유전성 층(321)으로 덮인 후에, 금속층(370)이 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 임의의 조합에 의해 유전성 층(321)의 일부분 상에서 성장될 수 있다. 수평 방향으로, 금속층(370)은 계단 구조의 옆에 있고 그로부터 특정 거리로 이격될 수 있다. 수직 방향으로는(즉, Z 방향을 따라), 금속층(370)은 커버층(320) 위쪽에 또는 기판(310) 위쪽에 있을 수 있고 유전성 층(321)에 매립될 수 있다. 금속층(370)은 또한 유전성 층(321)의 정상부와 바닥 사이의 중간 영역 주위에 형성될 수 있다. 일부 실시예에서, 금속층(370)은 또한 도핑 영역(311) 또는 유전성 층(321)의 바닥에 가깝게 형성될 수도 있다. 대안적으로, 금속층(370)은 유전성 층(321)의 정상부에 가깝게 형성될 수 있다. 금속층(370)으로부터 기판(111)까지의 거리는 특정 용도에 근거하여 결정될 수 있다. 예를 들어, 금속층(370)은 계단 구조에 있는 인터커넥트 층 또는 다른 전도성 층과 마찬가지로 기판으로부터 거리를 두고 형성될 수 있다. 계단 구조의 형성 동안에, 계단 옆에 개구가 만들어지고 유전성 층(321)으로 충전될 수 있다. 일부 실시예에서, 개구가 부분적으로 충전될 때 금속층(370)이 증착될 수 있다. 그런 다음에 개구는 완전히 충전되고 금속층이 유전성 층(321)에 매립될 수 있다. 대안적으로, 개구는 완전히 충전될 수 있고 새로운 개구가 에칭으로 형성될 수 있고 금속층(370)이 그 새로운 개구의 바닥에 증착될 수 있다. 유전성 재료는 새로운 개구를 충전하고 금속층(370)을 매립하기 위해 증착될 수 있다. 금속층(370)은 이후에 노출되어, 아래의 설명에서 예시되는 바와 같은 접촉 패드가 될 수 있다.
도 19, 20 및 21은 본 개시의 실시예에 따른 특정 단계에서의 3D 어레이 디바이스(300)의 개략적인 단면도를 나타낸다. 금속층(370)이 형성된 후, 층 스택(340)에 채널 구멍(350)이 형성될 수 있다. 도 19 내지 21에 나타나 있는 채널 구멍(350)의 수량, 치수 및 배치는 구조 및 제조 방법의 설명을 위한 예시적인 것이다.
채널 구멍(350)은, 층 스택(340), 희생층(330) 및 커버층(320)을 통과하여 도핑 영역(311)에 부분적으로 침투하는 원통 형상 또는 필라 형상을 가질 수 있다. 채널 구멍(350)이 형성된 후, 채널 구멍의 측벽 및 바닥에는 기능층(351)이 증착될 수 있다. 기능층(351)은 채널 구멍의 측벽 및 바닥에 있는 차단층, 이 차단층의 표면에 있는 전하 트랩 층 및 이 전하 트랩 층의 표면에 있는 터널 절연 층을 포함할 수 있다.
일부 실시예에서, 기능층(351)은 이하 설명에서 사용되는 ONO 구조를 포함할 수 있다. 예를 들어, 채널 구멍(350)의 측벽에는 실리콘 산화물 층이 차단층으로서 증착될 수 있다. 차단층에는 실리콘 질화물 층이 전하 트랩 층으로서 증착될 수 있다. 전하 트랩 층에는 다른 실리콘 산화물 층이 터널 절연 층으로서 증착될 수 있다. 터널 절연 층 상에는, 폴리실리콘 층이 채널층(355)으로서 증착될 수 있다. 채널 구멍과 마찬가지로, 채널층(355)도 층 스택(340)을 통과하여 도핑 영역(311) 안으로 연장될 수 있다. 채널층(355)이 형성된 후에, 채널 구멍(350)은 산화물 재료로 충전될 수 있다. 채널 구멍(350)은, 전기 전도성 재료(예를 들어, 금속 W)을 포함하고 채널층(355)과 전기적으로 접촉하는 플러그에 의해 시일링될 수 있다.
또한, 게이트 라인 슬릿(360)은 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합으로 형성할 수 있다. 게이트 라인 슬릿(360)은 Z 방향으로 층 스택(340)을 통과하여 희생층(330)에 도달하거나 부분적으로 침투할 수 있다. 그래서, 게이트 라인 슬릿(360)의 바닥에서, 희생층(330)의 일부분이 노출된다. 게이트 라인 슬릿(360)의 측벽 및 바닥에 스페이서 층(나타나 있지 않음)이 증착될 수 있고, 슬릿(360)의 바닥에 있는 스페이서 층의 일부분이 에칭에 의해 제거되어 희생층(330)을 다시 노출시킬 수 있다. 그런 다음에 희생층(330)이 에칭된다. 희생층(330)의 제거에 의해, 공동부가 생성되고 또한 커버층(320) 및 채널 구멍(350)에 형성된 차단층의 바닥 부분이 노출된다. 차단층, 전하 트랩 층 및 터널 절연 층의 일부분이 에칭되어, 채널층(355)의 바닥 부분이 노출된다. 기능층(351)의 바닥 부분이 에칭될 때 또는 추가적인 선택적 에칭 공정에서 커버층(320)이 제거되어, 도핑 영역(311)의 정상 표면이 노출된다.
공동부는 반도체 재료, 예를 들어, 폴리실리콘으로 충전되어 반도체 층(331)을 형성할 수 있다. 반도체 층(331)은 도핑 영역(311) 및 채널층(355)의 노출된 부분의 표면 상에 증착될 수 있다. 또한, 희생 스택 층(342)은 에칭으로 제거될 수 있고, W와 같은 전기 전도성 재료를 포함하는 전도체 층(345)으로 교체될 수 있다. 도 19에 나타나 있는 바와 같이, 전도체 층(345)이 형성된 후에, 층 스택(340)은 층 스택(346)이 된다.
각 전도체 층(345)은 Y 방향을 따라 또는 X-Y 평면에서 NAND 메모리 셀의 하나 이상의 열을 전기적으로 연결하도록 구성되고, 또한 3D 어레이 디바이스(300)를 위한 워드 라인으로서 구성된다. 채널 구멍(350)에 형성된 채널층(355)은 Z 방향을 따라 NAND 스트링을 전기적으로 연결하도록 구성되고 또한 3D 어레이 디바이스(300)를 위한 비트 라인으로서 구성된다.
도 20에 나타나 있는 바와 같이, 게이트 라인 슬릿(360)은 전도성 재료(361)(예컨대, 도핑된 폴리실리콘) 및 전도성 플러그(362)(예컨대, 금속(W))로 충전될 수 있다. 일부 실시예에서, 충전된 게이트 라인 슬릿은 3D 어레이 디바이스(300)를 위한 어레이 공통 소스가 될 수 있다.
그 후, 워드 라인 접촉부(371), 공통 소스 접촉부(372) 및 주변 접촉부(373)를 위한 개구들이 형성될 수 있다. 이 개구들은 접촉부(371-373)를 형성하기 위해 전도성 재료(예를 들어, W, Co, Cu, Al 또는 이들의 임의의 조합)로 충전된다. 주변 접촉부(373)는 각각 금속층(370) 위에 배치되어 그에 전기적으로 연결된다.
또한, 3D 어레이 디바이스(300) 상에 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)를 증착하기 위해 CVD 또는 PVD 공정이 수행될 수 있다. 유전성 층(321)은 더 두꺼워진다. 또한, 비아를 위한 개구가 형성되고 이어서 W, Co, Cu 또는 Al과 같은 전도성 재료로 충전될 수 있다. 일부 비아는 각각 워드 라인 접촉부(371), 공통 소스 접촉부(372) 및 주변 접촉부(373)에 전기적으로 연결된다. 예를 들어, 비아(376)는 주변 접촉부(373) 중의 하나에 연결된다. 일부 비아는 플러그(362) 및 NAND 스트링의 상단부에 전기적으로 연결된다.
비아를 매립하고 유전성 층(321)을 더 두껍게 만들기 위해 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)가 증착될 수 있다. 개구가 만들어질 수 있고 그런 다음에 W, Co, Cu 또는 Al로 충전되어 연결 패드(363, 364, 365, 366, 367)를 형성할 수 있다. 도 21에 나타나 있는 바와 같이, 연결 패드(363-367)는 각각 비아에 전기적으로 연결된다.
도 22는 본 개시의 실시예에 따른 주변 디바이스(380)를 단면도로 개략적으로 나타낸다. 이 주변 디바이스(380)는 반도체 기판(381)(예를 들어, 단결정질 실리콘 기판)을 포함할 수 있다. 주변 CMOS 회로(예를 들어, 제어 회로)(나타나 있지 않음)가 기판(381) 상에 제조될 수 있고, 3D 어레이 디바이스(300)의 작동을 용이하게 하기 위해 사용될 수 있다. 하나 이상의 유전성 재료를 포함하는 유전성 층(382)이 기판(381) 위에 증착될 수 있다. 유전성 층(382)에는, 연결 패드(383, 384)와 같은 연결 패드 및 비아가 형성될 수 있다. 연결 패드(383, 384)는 3D 어레이 디바이스(300)와의 상호 연결을 위해 구성되며, 전기 전도성 재료(예컨대, W, Co, Cu 또는 Al 또는 이의 조합)를 포함할 수 있다.
도 23은 본 개시의 실시예에 따른 예시적인 3D 메모리 디바이스(390)의 개략적인 단면도를 나타낸다. 도 23의 단면도는 Y-Z 평면에 있다. 3D 메모리 디바이스(390)는 플립-칩 본딩 공정에서 3D 어레이 디바이스(300)와 주변 디바이스(380)를 본딩하여 형성된다. 일부 실시예에서, 3D 어레이 디바이스(300)는 수직으로 뒤집혀서 거꾸로 될 수 있고, 연결 패드(363-367)의 정상 표면은 Z 방향으로 아래쪽으로 향한다. 3D 어레이 디바이스(300)는 주변 디바이스(380) 위에 배치되고 그와 정렬될 수 있다. 예를 들어, 연결 패드(365, 366)는 연결 패드(383, 384)와 각각 정렬될 수 있다. 그런 다음, 3D 어레이 디바이스(300) 및 주변 디바이스(380)가 함께 결합되고 본딩될 수 있다. 연결 패드(365-366)는 연결 패드(383-384)에 각각 전기적으로 연결된다.
그 후, 3D 어레이 디바이스(300)의 기판(310)은 얇게 될 수 있고 유전성 층(312)이 증착 공정에 의해 도핑 영역(311) 위에서 성장될 수 있다. 개구(313)는 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성될 수 있다. 개구(313)는 유전성 층(312), 도핑 영역(311) 및 유전성 층(321)의 일부분을 통과하여 금속층(370)을 노출시킨다. 유전성 층(314)이 유전성 층(312) 및 개구(313)의 측벽에 부동태화 층으로서 형성될 수 있다. 3D 메모리 디바이스(390)의 정상 부동태화 층이, 유전성 층(312) 위에 있는 유전성 층(314)의 일부분을 포함할 수 있다.
계단 구조 및 층 스택(346)의 옆에 있는 노출된 금속층(370)은 3D 메모리 디바이스(390)를 위한 접촉 패드로 사용될 수 있다. 예컨대, 본딩 와이어가 다른 장치와의 연결을 위해 금속층(370) 상에 본딩될 수 있다. 전술한 바와 같이, 금속층(370)의 수직 위치는 도핑 영역(311)과 비아(376) 사이의 임의의 위치일 수 있다. 일부 실시예에서, 접촉 패드(즉, 금속층(370))는 정상 부동태화 층에 근접할 수 있다. 대안적으로, 접촉 패드(즉, 금속층(370))는 연결 패드(365)에 근접할 수 있다. 또한, 접촉 패드(즉, 금속층(370))는 또한 정상 부동태화 층과 연결 패드(365) 사이의 중간 영역 주위에 있을 수 있다.
연결 패드(365), 비아(376), 주변 접촉부(373) 및 접촉 패드(즉, 금속층(370))는 서로 상하로 배치되고 전기적으로 연결된다. 따라서, 접촉 패드(즉, 금속층(370))는 주변 디바이스(380)의 대응하는 연결 패드(383)에 전기적으로 연결된다. 접촉 패드, 주변 접촉부(373), 비아(376) 및 연결 패드(365)는, 접촉 패드(즉, 금속층(370))로부터 연결 패드(365)까지 수직으로 연장되는 유전성 영역(321)에 의해 수평으로 둘러싸인다. 주변 접촉부(373) 및 비아(376)는 전기 전도성 채널로 간주될 수 있다. 전도성 채널은 수평으로 유전성 영역(321)에 의해 둘러싸이고 채널 방향(예를 들어, Z 방향)을 따라 주변 디바이스(380)의 연결 패드(383) 쪽으로 연장된다. 수평 방향으로, 접촉 패드 및 전도성 채널은 채널 방향에 수직인 방향(예를 들어, Y 방향)을 따라 층 스택(346)으로부터 각각 특정 거리로 이격된다. 수직 방향으로는, 접촉 패드는 주변 디바이스(380)에 대하여 스택 층(341) 중의 하나(즉, 제1 유전성 층) 또는 전도체 층(345) 중의 하나와 일치하는 레벨에 있을 수 있다.
그 후, 3D 메모리 디바이스(390)의 제조를 완료하기 위해 다른 제조 단계 또는 공정이 수행될 수 있다. 다른 제조 단계 또는 공정의 세부 사항은 단순성을 위해 생략된다.
접촉 패드(즉, 금속층(370))가 플립-칩 본딩 공정 전에 형성되기 때문에, 주변 디바이스(380)는 3D 어레이 디바이스(300)와 본딩된 후에 더 적은 플라즈마 처리 단계를 받을 수 있다. 그래서, 더 적은 PID가 주변 CMOS 회로에 일어날 수 있다. PID의 영향이 줄어들 수 있고, 3D 메모리 디바이스(390)의 수율 및 신뢰성이 개선될 수 있다.
도 24 내지 도 26은 본 개시의 실시예에 따른 예시적인 3D 어레이 디바이스(400)의 제조 공정을 개략적으로 나타낸다. 이 3D 어레이 디바이스(400)는 메모리 디바이스의 일부분이며, 3D 메모리 구조라고도 할 수 있다. 도 24-26에서, 단면도는 Y-Z 평면에 있다. 3D 어레이 디바이스(400)는 기판(410)을 포함할 수 있다. 이하의 설명에서, 일 예로, 그 기판(410)은 도핑되지 않은 또는 가볍게 도핑된 단결정질 실리콘 층을 포함한다.
일부 실시예에서, 기판(410)의 정상 부분은 도핑 영역(411)을 형성하기 위해 n-형 도펀트로 도핑될 수 있다. 커버층(420)은 도핑 영역(411) 위에 증착될 수 있다. 커버층(420)은 희생층이고, 단일 층 또는 복수의 층을 포함할 수 있다. 예를 들어, 커버층(420)은 실리콘 산화물 층, 실리콘 질화물 층, 및 알루미늄 산화물 층 중의 하나 이상을 포함할 수 있다. 그런 다음, 희생층(430)이 커버층(420) 위에 증착될 수 있다. 희생층(430)은 반도체 재료 또는 유전성 재료를 포함할 수 있다. 이하의 설명에서, 일 예로, 희생층(430)은 폴리실리콘 층이다.
또한, 접촉 영역(432)에 있는 희생층(430)의 일부분은 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 에칭될 수 있다. 에칭 공정에 의해 커버층(420)의 일부분이 노출된다. 또한, 금속층(470)은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합에 의해 커버층(420)의 노출된 부분 위에서 성장될 수 있다.
그 후, 도 24에 나타나 있는 바와 같이, 금속층(470)은 실리콘 산화물과 같은 유전성 재료로 덮일 수 있고 층 스택(440)은 희생층(430) 및 금속층(470) 위에 증착될 수 있다. 층 스택(440)은 복수 쌍의 스택 층(441, 442)을 포함하는데, 즉 스택 층(441, 442)이 교대로 적층된다.
일부 실시예에서, 스택 층(441 및 442)은 제1 유전성 재료 및 제1 유전성 재료와는 다른 제2 유전성 재료를 포함할 수 있다. 그래서, 스택 층(441, 442)은 각각 제1 유전성 층 및 제2 유전성 층이 될 수 있다. 이하의 설명에서, 스택 층(441 및 442)을 위한 예시적인 재료는 각각 실리콘 산화물 및 실리콘 질화물이다. 실리콘 산화물 층은 격리 스택 층으로 사용될 수 있고, 실리콘 질화물 층은 희생 스택 층으로 사용될 수 있다.
또한, 층 스택(440)의 일부분을 채널 구멍 영역(433)에서 계단 구조로 트리밍하기 위해 계단 형성 공정이 수행될 수 있다. 계단 구조는 유전성 층(421)을 형성하는 실리콘 산화물과 같은 유전성 재료로 덮일 수 있다. 도 25에 나타나 있는 바와 같이, 계단 형성 공정 동안에, 접촉 영역(432)에 있는 스택 층(441 및 442)(층 스택(447)을 형성할 수 있음)가 변화되지 않고 남을 수 있다. 수평 방향으로, 금속 층(470) 및 층 스택(447)은 접촉 영역(432)에서 계단 구조의 옆에 있고, 그 계단 구조로부터 각각 특정 거리로 이격되어 있다. 유사하게, 금속층(470) 및 층 스택(447)은 층 스택(440)의 옆에 있고, 층 스택(440)으로부터 각각 특정 거리로 이격되어 있다. 또한, 계단 구조는 층 스택(446, 447) 사이에 있다. 수직 방향으로, 금속층(470)은 층 스택(447) 아래 또는 교대로 적층된 제1 유전성 층(441)과 제2 유전성 층(442) 아래에 있다.
디바이스(100)의 금속층(170)과 유사하게, 희생층(430)을 형성하기 전 또는 후에 그리고 층 스택(440)을 형성하기 전에 금속층(470)이 증착될 수 있다. 첫 번째 방법에서, 커버층(420)은 기판(410) 위에 형성될 수 있고, 금속층(470)은 커버층(420) 위에 형성될 수 있고, 그런 다음에 도핑 영역(411), 희생층(430) 및 층 스택(440)이 형성될 수 있다. 두 번째 방법에서, 도핑 영역(411)이 생성될 수 있고, 이 도핑 영역(411) 위에 커버층(420)이 형성될 수 있으며, 그런 다음에 금속 층(470)이 커버층(420) 위에 증착될 수 있고, 이어서 희생층(430) 및 층 스택(440)이 형성된다. 세번째 방법에서, 도핑 영역(411)이 생성될 수 있고, 도핑 영역(411) 위에 커버층(420) 및 희생층(430)이 형성될 수 있으며, 그런 다음에 희생층(430)의 일부분이 에칭되어, 커버층(420)을 노출시키는 개구를 생성할 수 있다. 금속층(470)은 커버층(420) 위에서 개구에 증착될 수 있고, 이어서 층 스택(440)이 형성될 수 있다. 네번째 방법에서, 도핑 영역(411)이 생성될 수 있으며, 커버층(420)과 희생층(430)이 도핑 영역(411) 위에 형성될 수 있고, 그런 다음에 금속층(470)이 희생층(430) 위에 증착될 수 있으며, 이어서 층 스택(440)이 형성될 수 있다. 위의 경우에, 금속층(470)은 층 스택(440)의 일부분 아래에 매립될 수 있는데, 즉 층 스택(440)의 형성 후에, 서로 교대로 있는 제1 및 제2 유전성 층(441 및 442)으로 덮일 수 있다.
계단 형성 공정 후에, 채널 구멍(450)이 층 스택(440)을 통해 형성될 수 있다. 채널 구멍(450)의 수량, 치수 및 배치는 3D 어레이 디바이스(400)의 구조 및 제조 방법을 설명하기 위한 예시적인 것이다. 채널 구멍(450)은, 층 스택(440), 희생층(430) 및 커버층(420)을 통과하여 도핑 영역(411)에 부분적으로 침투하는 원통 형상 또는 필라 형상을 가질 수 있다. 채널 구멍(450)이 형성된 후에, 기능층(451)이 채널 구멍의 측벽 및 바닥에 증착될 수 있다. 기능층(451)은 채널 구멍의 측벽 과 바닥에 있는 차단층, 이 차단층의 표면에 있는 전하 트랩 층 및 전하 트랩 층의 표면에 있는 터널 절연 층을 포함할 수 있다.
일부 실시예에서, 기능층(451)은 이하의 설명에서 사용되는 ONO 구조를 포함할 수 있다. 예를 들어, 채널 구멍(450)의 측벽에는 실리콘 산화물 층이 차단층으로서 증착될 수 있다. 차단층 상에는 실리콘 질화물 층이 전하 트랩 층으로서 증착될 수 있다. 다른 실리콘 산화물 층이 전하 트랩 층 상에 터널 절연 층으로서 증착될 수 있다. 터널 절연 층 상에는, 채널층(455)으로서 폴리실리콘 층이 증착될 수 있다. 채널 구멍과 마찬가지로, 채널층(455)도 층 스택(440)을 통과하여 도핑 영역(411) 안으로 연장될 수 있다. 채널층(455)이 형성된 후에 채널 구멍(450)은 산화물 재료로 충전될 수 있다. 채널 구멍(450)은, 전기 전도성 재료(예를 들어, 금속(W))을 포함하고 채널층(455)과 전기적으로 접촉하는 플러그에 의해 시일링될 수 있다.
또한, 게이트 라인 슬릿(나타나 있지 않음)은 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 형성될 수 있다. 게이트 라인 슬릿은 Z 방향으로 층 스택(440)을 통과하여 희생층(430)에 도달하거나 부분적으로 침투할 수 있다. 그래서, 게이트 라인 슬릿의 바닥에서 희생층(430)의 일부분이 노출된다. 스페이서 층(나타나 있지 않음)이 게이트 라인 슬릿의 측벽 및 바닥에 증착될 수 있다. 슬릿 바닥에 있는 스페이서 층의 일부분은 희생층(430)을 노출시키기 위해 에칭에 의해 제거될 수 있다. 희생층(430)은 에칭될 수 있다. 희생층(430)의 제거에 의해, 공동부가 생성되며 또한 커버층(420) 및 채널 구멍(450)에 형성된 차단층의 바닥 부분이 노출된다. 차단층, 전하 트랩 층 및 터널 절연 층의 일부분이 에칭되어, 채널층(455)의 바닥 부분이 노출된다. 기능층(451)의 바닥 부분이 에칭될 때 또는 추가적인 선택적 에칭 공정에서 커버층(420)이 제거될 수 있어, 도핑 영역(411)의 정상 표면이 노출될 수 있다.
도핑 영역(411) 위의 공동부는 반도체 재료, 예를 들어 폴리실리콘으로 충전되어 반도체 층(431)을 형성할 수 있다. 반도체 층(431)은 도핑 영역(411) 및 채널층(455)의 노출된 부분의 표면 상에 증착될 수 있다. 또한, 희생 스택 층(442)은 에칭에 의해 제거될 수 있고, W와 같은 전기 전도성 재료를 포함하는 전도체 층(445)으로 교체될 수 있다. 층 스택(440)은 전도체 층(445)의 형성 후에 층 스택(446)이 된다. 양 층 스택(446)과 층 스택(447)이 스택 층(441)을 가짐에 따라, 층 스택(446, 447)은 동일한 유전성 재료를 포함하는 스택 층을 갖는다.
각 전도체 층(445)은, Y 방향을 따라 또는 X-Y 평면에서 NAND 메모리 셀의 하나 이상의 열을 전기적으로 연결하도록 구성될 수 있고 3D 어레이 디바이스(400)를 위한 워드 라인으로서 구성된다. 채널 구멍(450)에 형성되는 채널층(455)은 Z 방향을 따라 NAND 스트링을 전기적으로 연결하도록 구성될 수 있으며, 3D 어레이 디바이스(400)를 위한 비트 라인으로서 구성될 수 있다. 게이트 라인 슬릿은 전도성 재료(461)(예를 들어, 도핑된 폴리실리콘) 및 전도성 플러그(462)(예를 들어, 금속(W))로 충전될 수 있다. 일부 실시예에서, 충전된 게이트 라인 슬릿은 3D 어레이 디바이스(400)를 위한 어레이 공통 소스가 될 수 있다.
그 후, 워드 라인 접촉부(471) 및 주변 접촉부(472)를 위한 개구가 형성될 수 있다. 그런 다음에 개구는 접촉부(471-472)를 형성하기 위해 전도성 재료(예를 들어, W, Co, Cu, Al, 또는 이들의 조합)로 충전된다. 주변 접촉부(472)는 계단 및 층 스택(446)의 옆에 있고 층 스택(447)에 의해 수평으로 둘러싸인다. 수직 방향으로, 주변 접촉부(472)는 금속 층(470)과 전기적으로 접촉하고 층 스택(447)을 통해 연장된다.
또한, CVD 또는 PVD 공정이 3D 어레이 디바이스(400) 상에 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)를 증착하기 위해 수행될 수 있다. 유전성 층(421)은 더 두껍게 되고 접촉부(471-472)를 덮는다. 비아(474-477)를 위한 개구가 형성되고 이어서 W, Co, Cu 또는 Al과 같은 전도성 재료로 충전될 수 있다. 비아(474, 475)는 각각 워드 라인 접촉부(471) 및 주변 접촉부(472)에 전기적으로 연결된다. 비아(476, 477)는 NAND 스트링의 상단부와 플러그(462)에 각각 전기적으로 연결된다.
유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)가, 비아(474-477)를 매립하고 유전성 층(421)을 더 두껍게 만들기 위해 증착될 수 있다. 개구가 만들어지고 그런 다음에 W, Co, Cu, Al 또는 이들의 조합으로 충전되어, 연결 패드(464, 465, 466, 467)를 형성할 수 있다. 도 26에 나타나 있는 바와 같이, 연결 패드(464-467)는 각각 비아(474-477)에 전기적으로 연결된다.
도 27은 본 개시의 실시예에 따른 주변 디바이스(480)를 단면도로 개략적으로 나타낸다. 주변 디바이스(480)는 메모리 디바이스의 일부분이다. 주변 디바이스(480)는 반도체 기판(481)(예를 들어, 단결정질 실리콘 기판)을 포함할 수 있다. 주변 CMOS 회로(예를 들어, CMOS 제어 회로)(나타나 있지 않음)가 기판(481) 상에 제조될 수 있고 메모리 디바이스의 작동을 용이하게 하기 위해 사용될 수 있다. 하나 이상의 유전성 재료를 포함하는 유전성 층(482)이 기판(481) 및 CMOS 회로 위에 증착될 수 있다. 유전성 층(482)에는 연결 패드(483, 484)와 같은 연결 패드 및 비아가 형성될 수 있다. 연결 패드(483, 484)는 메모리 디바이스와의 상호 연결을 위해 구성되며 전기 전도성 재료(예를 들어, W, Co, Cu, Al, 또는 이들의 조합)를 포함할 수 있다.
도 28은 본 개시의 실시예에 따른 예시적인 3D 메모리 디바이스(490)의 개략적인 단면도를 나타낸다. 도 28의 단면도는 Y-Z 평면에 있다. 도 28에 나타나 있는 바와 같이, 3D 메모리 디바이스(490)는 3D 어레이 디바이스(400)와 주변 디바이스(480)를 플립-칩 본딩 공정에서 본딩하여 형성된다. 일부 실시예에서, 3D 어레이 디바이스(400)는 수직으로 뒤집힐 수 있고 거꾸로 될 수 있고, 연결 패드(464-467)의 정상 표면은 Z 방향으로 아래쪽으로 향한다. 3D 어레이 디바이스(400)는 주변 디바이스(480) 위에 배치되고 그와 정렬될 수 있다. 예를 들어, 연결 패드(465, 466)는 연결 패드(483, 484)와 각각 정렬될 수 있다. 또한, 3D 어레이 디바이스(400) 및 주변 디바이스(480)는 함께 결합되고 본딩될 수 있다. 연결 패드(465-466)는 연결 패드(483-484)에 각각 전기적으로 연결될 수 있다. 층 스택(446, 447) 및 주변 CMOS 회로는 기판(410, 481) 사이 또는 도핑 영역(411)과 기판(481) 사이에 개재된다.
그 후, 3D 어레이 디바이스(400)의 기판(410)이 얇아질 수 있고 유전성 층(412)이 증착 공정에 의해 도핑 영역(411) 위에서 성장될 수 있다. 개구(413)가 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성될 수 있다. 개구(413)는 유전성 층(412), 도핑 영역(411) 및 커버층(420)을 통과하여 금속층(470)을 노출시킨다. 다음으로, 유전성 층(412) 및 개구(413)의 측벽에는 유전성 층(414)이 부동태화 층으로서 형성될 수 있다.
계단 구조 및 층 스택(446)의 옆에 있는 노출된 금속층(470)은 3D 메모리 디바이스(490)를 위한 접촉 패드로 사용될 수 있다. 예를 들어, 본딩 와이어는 다른 디바이스와의 연결을 위해 금속층(470)에 본딩될 수 있다. 전술한 바와 같이, 연결 패드(465), 비아(476), 주변 접촉부(473) 및 접촉 패드(즉, 금속층(470))는 서로 상하로 배치되며 전기적으로 연결된다. 따라서, 접촉 패드(즉, 금속층(470))는 주변 디바이스(480)의 대응하는 연결 패드(483)에 전기적으로 연결된다. 주변 접촉부(473) 각각은 층 스택(447)을 통해 연장되고 수직 방향으로 금속층(470)과 연결 패드(465) 사이에 배치된다. 층 스택(447)은 수직 방향으로 금속층(470)과 연결 패드(465) 사이에 배치된다. 주변 접촉부(473) 및 비아(476)는 전기 전도성 채널로 간주될 수 있다. 전도성 채널은 층 스택(447)을 통과하고 채널 방향(예컨대, Z 방향)을 따라 금속 층(470)으로부터 주변 디바이스(480)의 연결 패드(483) 쪽으로 연장된다. 수평으로, 층 스택(447) 및 전도성 채널은 채널 방향에 수직인 방향(예를 들어, Y 방향)을 따라 층 스택(446)으로부터 특정 거리로 이격된다.
그 후, 다른 제조 단계 또는 공정이 수행되어 3D 메모리 디바이스(490)의 제조를 완료할 수 있다. 다른 제조 단계 또는 공정의 세부 사항은 단순성을 위해 생략된다.
접촉 패드(즉, 금속층(470))가 3D 어레이 디바이스(400)의 제조 동안에 형성됨에 따라, 상대적으로 더 적은 플라즈마 처리 단계가 플립-칩 본딩 공정 후에 수행될 수 있다. 따라서, 상대적으로 적은 PID가 주변 CMOS 회로에 일어날 수 있다. 3D 메모리 디바이스(490)의 수율 및 신뢰성이 개선될 수 있다.
본 명세서에서 특정 실시예를 사용하여 본 개시의 원리 및 구현예를 설명하지만, 그 실시예에 대한 전술한 설명은 단지 본 개시의 이해를 돕기 위한 것이다. 또한, 위에서 언급한 서로 다른 실시예의 특징을 결합하여 추가적인 실시예를 형성할 수 있다. 당업자는 본 개시의 아이디어에 따라 특정 구현예 및 적용 범위에 대한 수정을 가할 수 있다. 따라서, 본 명세서의 내용은 본 개시를 한정하는 것으로 해석되어서는 안 된다.

Claims (23)

  1. 3차원(3D) 메모리 디바이스를 제조하기 위한 방법으로서,
    3D 메모리 디바이스를 위한 기판을 제공하는 단계;
    상기 기판의 표면측의 제1 부분 위에 적어도 하나의 접촉 패드를 형성하는 단계;
    상기 기판의 표면측의 제2 부분 위에 상기 3D 메모리 디바이스의 복수의 메모리 셀을 형성하는 단계;
    상기 적어도 하나의 접촉 패드 및 상기 3D 메모리 디바이스의 복수의 메모리 셀을 덮도록 제1 유전성 층을 증착하는 단계;
    상기 제1 유전성 층 위에 복수의 제1 연결 패드를 형성하고 상기 적어도 하나의 접촉 패드 및 상기 3D 메모리 디바이스의 복수의 메모리 셀에 연결하는 단계;
    상기 복수의 제1 연결 패드와 주변 구조의 복수의 제2 연결 패드를 본딩하는 단계; 및
    상기 기판의 이면측으로부터 상기 적어도 하나의 접촉 패드를 노출시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 3D 메모리 디바이스의 복수의 메모리 셀을 형성하는 단계는,
    서로 교대로 적층되는 복수의 제1 유전성 스택 층 및 복수의 전도성 스택 층을 포함하는 제1 층 스택을 형성하는 것; 및
    상기 제1 층 스택을 통해 상기 복수의 메모리 셀을 형성하는 것을 포함하는, 방법.
  3. 제2항에 있어서,
    상기 적어도 하나의 접촉 패드는 제1 층 스택을 형성하기 전에 형성되는, 방법.
  4. 제2항에 있어서,
    상기 제1 층 스택을 통해 상기 복수의 메모리 셀을 형성하는 단계는, 상기 제1 층 스택을 통해 연장되는 복수의 채널 구조를 형성하는 것을 포함하며, 각 채널 구조는 기능층 및 채널층을 포함하고, 기능층은 상기 채널층과 상기 제1 층 스택 사이에 있는, 방법.
  5. 제4항에 있어서,
    상기 제1 층 스택을 통해 상기 복수의 메모리 셀을 형성하는 단계는, 제1 층 스택을 형성하기 전에 반도체 층을 형성하는 것을 더 포함하고, 복수의 채널 구조는 각각 상기 반도체 층 안으로 연장되는, 방법.
  6. 제5항에 있어서,
    상기 반도체 층은 하나 이상의 도핑 층을 포함하는, 방법.
  7. 제2항에 있어서,
    상기 적어도 하나의 접촉 패드는, 제2 유전성 층이 기판 위에 증착된 후에 그리고 제1 층 스택을 형성하기 전에 형성되는, 방법.
  8. 제2항에 있어서,
    상기 적어도 하나의 접촉 패드는, 제1 층 스택을 형성한 후에 그리고 제1 층 스택을 통해 복수의 메모리 셀을 형성하기 전에 형성되는, 방법.
  9. 제2항에 있어서,
    상기 적어도 하나의 접촉 패드는, 계단 구조를 형성하기 위해 제1 층 스택의 일부분을 트리밍(trimming)한 후에 그리고 제1 층 스택을 통해 복수의 메모리 셀을 형성하기 전에 형성되는, 방법.
  10. 제7항에 있어서,
    상기 적어도 하나의 접촉 패드를 노출시키는 단계는, 상기 적어도 하나의 접촉 패드를 노출시키기 위해 상기 기판 및 제2 유전성 층을 통해 개구를 형성하는 것을 포함하는, 방법.
  11. 제10항에 있어서,
    상기 적어도 하나의 접촉 패드를 노출시키는 단계는, 적어도 하나의 접촉 패드를 노출시키기 위해 상기 개구를 형성하기 전에 상기 기판을 얇게 하거나 제거하는 것을 더 포함하는, 방법.
  12. 제2항에 있어서,
    상기 복수의 제1 연결 패드를 형성하기 전에 제2 층 스택을 형성하는 단계를 더 포함하고, 제2 층 스택은 상기 복수의 제1 연결 패드와 상기 적어도 하나의 접촉 패드 사이에 배치되고, 서로 교대로 적층되는 복수의 제2 유전성 스택 층 및 복수의 제3 유전성 스택 층을 포함하는, 방법.
  13. 3차원(3D) 메모리 디바이스로서,
    서로 마주보게 본딩되는 어레이 디바이스와 주변 디바이스 - 상기 어레이 디바이스는 절연층, 하나 이상의 접촉 패드 및 복수의 메모리 셀을 포함함 -; 및
    상기 절연층의 제1 부분을 통해 형성되는 개구로서, 이 개구의 바닥에 배치되는 하나 이상의 접촉 패드를 상기 어레이 디바이스의 이면측으로부터 노출시키는 상기 개구를 포함하고,
    상기 복수의 메모리 셀은 절연 층의 제2 부분과 주변 디바이스 사이에 배치되는, 3D 메모리 디바이스.
  14. 제13항에 있어서,
    상기 절연층의 제1 부분과 주변 디바이스 사이에 있고 하나 이상의 접촉 패드를 하나 이상의 제1 연결 패드에 연결하는 하나 이상의 전도성 접촉부를 더 포함하고, 상기 하나 이상의 제1 연결 패드는 상기 주변 디바이스의 하나 이상의 제2 연결 패드와 본딩되는, 3D 메모리 디바이스.
  15. 제13항에 있어서,
    서로 교대로 적층되는 복수의 제1 유전성 스택 층 및 복수의 전도성 스택 층을 포함하는 제1 층 스택을 더 포함하고, 복수의 메모리 셀은 복수의 채널 구조 및 복수의 전도성 스택 층을 포함하고, 각 채널 구조는 상기 복수의 전도성 스택 층을 통해 연장되는, 3D 메모리 디바이스.
  16. 제14항에 있어서,
    상기 절연층의 제1 부분과 주변 디바이스 사이에 배치되고 하나 이상의 전도성 접촉부를 둘러싸는 제2 층 스택을 더 포함하는 3D 메모리 디바이스.
  17. 제16항에 있어서,
    상기 제2 층 스택은 서로 교대로 적층되는 복수의 제2 유전성 스택 층 및 복수의 제3 유전성 스택 층을 포함하는, 3D 메모리 디바이스.
  18. 제15항에 있어서,
    각 채널 구조는 기능층 및 채널층을 포함하고, 기능층은 채널층과 제1 층 스택 사이에 있는, 3D 메모리 디바이스.
  19. 제15항에 있어서,
    상기 절연층과 제1 층 스택 사이에 배치되는 반도체 층을 더 포함하고, 복수의 채널 구조는 각각 상기 반도체 층 안으로 연장되는, 3D 메모리 디바이스.
  20. 제19항에 있어서,
    상기 반도체 층은 하나 이상의 도핑 층을 포함하는, 3D 메모리 디바이스.
  21. 제13항에 있어서,
    하나 이상의 접촉 패드는 주변 디바이스에 대해 상기 절연층의 레벨 아래에 배치되는, 3D 메모리 디바이스.
  22. 제15항에 있어서,
    하나 이상의 접촉 패드는 상기 주변 디바이스에 대해 복수의 제1 유전성 스택 층 중의 하나 또는 복수의 전도성 스택 층 중의 하나와 일치하는 레벨에 배치되는, 3D 메모리 디바이스.
  23. 제19항에 있어서,
    상기 개구의 바닥 표면은 주변 디바이스에 대해 반도체 층의 레벨에 또는 반도체 층의 레벨 아래에 있는, 3D 메모리 디바이스.
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