KR20220078011A - 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템 Download PDF

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KR20220078011A
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최무림
성정태
윤상희
전우용
최준영
황윤조
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Abstract

비휘발성 메모리 소자가 제공된다. 이 비휘발성 메모리 소자는 제1 구조체 및 상기 제1 구조체에 본딩된 제2 구조체를 포함한다. 상기 제2 구조체는 저저항 전도성 층, 상기 저저항 전도성 층 상의 공통 소스 라인 층, 상기 공통 소스 라인 층 상에 교대로 적층된 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 상기 적층 구조체의 셀 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 복수의 채널 구조체, 상기 적층 구조체의 계단 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 더미 채널 구조체, 상기 적층 구조체 상의 제2 절연 구조체, 상기 제2 절연 구조체 상의 복수의 제2 본딩 패드, 및 상기 제2 절연 구조체 내에 위치하며 상기 복수의 게이트 층, 상기 복수의 채널 구조체, 상기 더미 채널 구조체 및 상기 복수의 제2 본딩 패드에 연결되는 제2 인터커넥트 구조체를 포함할 수 있다.

Description

비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템{Nonvolatile memory device and Memory system comprising the same}
본 개시는 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템에 관한 것이다. 보다 구체적으로 본 개시는 서로 본딩된 두 구조체를 포함하는 3차원 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템에 관한 것이다.
소비자들은 높은 성능, 작은 크기, 및 저렴한 가격을 가지는 비휘발성 메모리 소자를 요구한다. 따라서 높은 집적도의 비휘발성 메모리 소자를 달성하기 위해, 복수의 메모리 셀이 수직 방향으로 배열되는 3차원 비휘발성 메모리 소자가 제안되었다. 또한, 비휘발성 메모리 소자의 일부를 제1 기판 상에 형성함으로써 제1 구조체를 형성하고, 비휘발성 메모리 소자의 나머지 부분을 제2 기판 상에 형성함으로써 제2 구조체를 형성하고, 제1 구조체를 제2 구조체에 본딩함으로써 형성되는 감소된 평면적을 가지는 비휘발성 메모리 소자가 제안되었다.
본 개시가 해결하고자 하는 과제는 감소된 공통 소스 라인 노이즈 및 감소된 평면적을 가지는 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 개시의 실시예들에 따른 비휘발성 메모리 소자는 제1 구조체, 및 상기 제1 구조체에 본딩된 제2 구조체를 포함하고, 상기 제1 구조체는 제1 기판, 상기 제1 기판 상의 주변 회로, 상기 제1 기판 및 상기 주변 회로 상의 제1 절연 구조체, 상기 제1 절연 구조체 상의 복수의 제1 본딩 패드, 및 상기 제1 절연 구조체 내에 위치하며 상기 주변 회로 및 상기 복수의 제1 본딩 패드에 연결되는 제1 인터커넥트 구조체를 포함하고, 상기 제2 구조체는, 저저항 전도성 층, 상기 저저항 전도성 층 상의 공통 소스 라인 층, 상기 공통 소스 라인 층 상에 교대로 적층된 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 상기 적층 구조체의 셀 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 복수의 채널 구조체, 상기 적층 구조체의 계단 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 더미 채널 구조체, 상기 적층 구조체 상의 제2 절연 구조체, 상기 제2 절연 구조체 상의 복수의 제2 본딩 패드, 및 상기 제2 절연 구조체 내에 위치하며 상기 복수의 게이트 층, 상기 복수의 채널 구조체, 상기 더미 채널 구조체 및 상기 복수의 제2 본딩 패드에 연결되는 제2 인터커넥트 구조체를 포함하고, 상기 복수의 제2 본딩 패드는 상기 복수의 제1 본딩 패드와 각각 접촉하고, 상기 적층 구조체의 상기 계단 영역은 상기 적층 구조체의 상기 셀 영역의 일 측에 위치하며 계단 형상을 가질 수 있다.
본 개시의 실시예들에 따른 비휘발성 메모리 소자는 제1 구조체, 및 상기 제1 구조체에 본딩된 제2 구조체를 포함하고, 상기 제1 구조체는 제1 기판, 상기 제1 기판 상의 주변 회로, 상기 제1 기판 및 상기 주변 회로 상의 제1 절연 구조체, 상기 제1 절연 구조체 상의 복수의 제1 본딩 패드, 및 상기 제1 절연 구조체 내에 위치하며 상기 주변 회로 및 상기 복수의 제1 본딩 패드에 연결되는 제1 인터커넥트 구조를 포함하고, 상기 제2 구조체는, 저저항 전도성 층, 상기 저저항 전도성 층 상의 공통 소스 라인 층, 상기 공통 소스 라인 층 상에 교대로 적층된 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 상기 적층 구조체의 셀 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 복수의 채널 구조체, 상기 적층 구조체를 관통하며 제1 방향으로 길쭉한 워드 라인 컷 구조체, 상기 적층 구조체를 관통하여 상기 공통 소스 라인 층에 전기적으로 접촉하며 상기 제1 방향으로 길쭉한 더미 워드 라인 컷 구조체, 상기 적층 구조체 상의 제2 절연 구조체, 상기 제2 절연 구조체 상의 복수의 제2 본딩 패드, 및 상기 제2 절연 구조체 내에 위치하며 상기 복수의 게이트 층, 상기 복수의 채널 구조체, 상기 더미 워드 라인 컷 구조체, 및 상기 복수의 제2 본딩 패드에 연결되는 제2 인터커넥트 구조를 포함하고, 상기 복수의 제1 본딩 패드는 상기 복수의 제2 본딩 패드와 각각 접촉하고, 상기 적층 구조체의 계단 영역은 상기 적층 구조체의 상기 셀 영역의 일 측에 위치하며 계단 형상을 가질 수 있다.
본 개시의 실시예들에 따른 메모리 시스템은 제1 구조체, 및 상기 제1 구조체에 본딩된 제2 구조체를 포함하는 비휘발성 메모리 소자, 및 상기 비휘발성 메모리 소자와 전기적으로 연결되며, 상기 비휘발성 메모리 소자를 제어하는 메모리 컨트롤러를 포함하고, 상기 제1 구조체는 제1 기판, 상기 제1 기판 상의 주변 회로, 상기 제1 기판 및 상기 주변 회로 상의 제1 절연 구조체, 상기 제1 절연 구조체 상의 복수의 제1 본딩 패드, 및 상기 제1 절연 구조체 내에 위치하며 상기 주변 회로 및 상기 복수의 제1 본딩 패드에 연결되는 제1 인터커넥트 구조체를 포함하고, 상기 제2 구조체는, 저저항 전도성 층, 상기 저저항 전도성 층 상의 공통 소스 라인 층, 상기 공통 소스 라인 층 상에 교대로 적층된 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체, 상기 적층 구조체의 셀 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 복수의 채널 구조체, 상기 적층 구조체를 관통하며 제1 방향으로 길쭉한 워드 라인 컷 구조체, 상기 적층 구조체를 관통하여 상기 공통 소스 라인 층에 전기적으로 접촉되는 공통 소스 라인 컨택, 상기 적층 구조체 상의 제2 절연 구조체, 상기 제2 절연 구조체 상의 복수의 제2 본딩 패드, 상기 메모리 컨트롤러에 연결되는 입출력 패드, 및 상기 제2 절연 구조체 내에 위치하며 상기 복수의 게이트 층, 상기 복수의 채널 구조체, 상기 공통 소스 라인 컨택, 상기 입출력 패드, 및 상기 복수의 제2 본딩 패드에 연결되는 제2 인터커넥트 구조체를 포함하고, 상기 복수의 제1 본딩 패드는 상기 복수의 제2 본딩 패드와 각각 접촉하고, 상기 적층 구조체의 계단 영역은 상기 적층 구조체의 상기 셀 영역의 일 측에 위치하며 계단 형상을 가질 수 있다.
본 개시의 실시예들에 따르면, 공통 소스 라인 층 상에 공통 소스 라인 층을 구성하는 물질보다 비저항이 작은 물질로 구성된 저저항 전도성 층이 배치될 수 있다. 저저항 전도성 층은 공통 소스 라인의 총(net) 저항을 감소시켜 공통 소스 라인 노이즈를 감소시킬 수 있다. 또한, 본 개시의 실시예들에 따르면, 공통 소스 라인 컨택으로서 적층 구조체의 계단 영역을 관통하는 더미 채널 구조체 또는 더미 워드 라인 컷 구조체가 사용될 수 있다. 적층 구조체 밖에서 공통 소스 라인 층과 접촉하는 공통 소스 라인 컨택이 차지하는 평면적이 필요하지 않으므로 비휘발성 메모리 소자의 평면적이 감소될 수 있다.
도 1a는 본 개시의 실시예들에 따른 비휘발성 메모리 소자의 단면도이다.
도 1b는 도 1a의 A 영역의 확대도이다.
도 2a는 본 개시의 실시예들에 따른 비휘발성 메모리 소자의 저면도이다.
도 2b는 도 2a의 B-B' 선을 따른 단면도이다.
도 3a 내지 도 3m은 본 개시의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4j는 본 개시의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 개시의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 개략적으로 나타낸 도면이다.
도 6은 본 개시의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 개략적으로 나타낸 사시도이다.
도 7은 본 개시의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 1a는 본 개시의 실시예들에 따른 비휘발성 메모리 소자(100)의 단면도이다. 도 1b는 도 1a의 A 영역의 확대도이다.
도 1a 및 도 1b를 참조하면, 비휘발성 메모리 소자(100)는 제1 구조체(S1) 및 제1 구조체(S1)에 본딩된 제2 구조체(S2)를 포함한다. 제1 구조체(S1)의 복수의 제1 본딩 패드(BP1)와 제2 구조체(S2)의 복수의 제2 본딩 패드(BP2)가 각각 접촉하도록 제1 구조체(S1)가 제2 구조체(S2)에 접촉할 수 있다. 일부 실시예에서, 제1 본딩 패드(BP1)가 구리(Cu)를 포함하고, 제2 본딩 패드(BP2)가 구리(Cu)를 포함하는 경우, Cu-Cu 본딩에 의해 제1 구조체(S1)가 제2 구조체(S2)에 본딩될 수 있다.
제1 구조체(S1)는 제1 기판(110), 제1 기판(110) 상의 주변 회로(PC), 제1 기판(110) 및 주변 회로(PC) 상의 제1 절연 구조체(IL1), 제1 절연 구조체(IL1) 상의 복수의 제1 본딩 패드(BP1), 및 제1 절연 구조체(IL1) 내의 제1 인터커텍트 구조체(IC1)를 포함할 수 있다.
제1 기판(110)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 제1 기판(110)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다.
주변 회로(PC)는 제1 기판(110) 상에 배치될 수 있다. 주변 회로(PC)는 복수의 트랜지스터(120)를 포함할 수 있다. 예를 들어 트랜지스터(120)는 제1 기판(110) 상의 게이트 전극(122), 게이트 전극(122)과 제1 기판(110) 사이의 게이트 절연 층(121), 게이트 전극(122)의 측면 상의 게이트 스페이서(123), 및 게이트 전극(122)의 양 측의 소스/드레인들(124, 125)을 포함할 수 있다.
제1 절연 구조체(IL1)는 제1 기판(110) 및 주변 회로(PC)를 덮을 수 있다. 도 1a에 도시되지 않았으나, 제1 절연 구조체(IL1)는 서로 상에 적층된 복수의 절연 층을 포함할 수 있다. 제1 절연 구조체(IL1)는 예를 들어 실리콘 산화물, 실리콘 질화물, 저유전(low-k) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전 상수를 가지는 물질이며, 예컨대 PSG(phosphosilicate glass), borophosphosilicate glass(BPSG), fluorosilicate glass(FSG), organosilicate glass(OSG), spin-on-glass(SOG), spin-on-polymer, 또는 이들의 조합을 포함할 수 있다.
제1 본딩 패드(BP1)는 제1 절연 구조체(IL1) 상에 배치될 수 있다. 일부 실시예에서, 제1 본딩 패드(BP1)의 상면은 제1 절연 구조체(IL1)의 상면과 동일 평면 상(coplanar)일 수 있다. 즉, 제1 본딩 패드(BP1)는 제1 절연 구조체(IL1)의 상면으로부터 돌출되지 않을 수 있다. 제1 본딩 패드(BP1)는 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다.
제1 인터커넥트 구조체(IC1)는 제1 절연 구조체(IL1) 내에 배치될 수 있다. 제1 인터커넥트 구조체(IC1)는 주변 회로(PC) 및 복수의 제1 본딩 패드(BP1)에 연결될 수 있다. 제1 인터커넥트 구조체(IC1)는 주변 회로(PC)를 복수의 제1 본딩 패드(BP1)에 연결할 수 있다. 제1 인터커넥트 구조체(IC1)는 주변 회로(PC) 내의 복수의 트랜지스터(120) 사이를 더 연결할 수 있다. 제1 인터커넥트 구조체(IC1)는 복수의 라인들, 복수의 라인들 사이를 연결하는 비아들, 및 복수의 라인과 복수의 트랜지스터(120) 사이를 연결하는 플러그들을 포함할 수 있다. 제1 인터커넥트 구조체(IC1)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다.
제2 구조체(S2)는 저저항 전도성 층(270), 저저항 전도성 층(270) 상의 공통 소스 라인 층(210), 공통 소스 라인 층(210) 상의 적층 구조체(SS), 적층 구조체(SS)의 셀 영역(CELL)을 관통하는 복수의 채널 구조체(240), 적층 구조체(SS)의 계단 영역(EXT)을 관통하는 복수의 더미 채널 구조체(280), 적층 구조체(SS) 상의 제2 절연 구조체(IL2), 제2 절연 구조체(IL2) 상의 복수의 제2 본딩 패드(BP2), 및 제2 절연 구조체(IL2) 내의 제2 인터커넥트 구조체(IC2)를 포함할 수 있다.
일부 실시예에서, 제2 구조체(S2)는 공통 소스 라인 층(210)과 적층 구조체(SS) 사이의 하부 전도성 층(250)을 더 포함할 수 있다. 일부 실시예에서, 제2 구조체(S2)는 하부 전도성 층(250)과 적층 구조체(SS) 사이의 하부 지지 층(260)을 더 포함할 수 있다. 일부 실시예에서, 제2 구조체(S2)는 제2 절연 구조체(IL2) 및 저저항 전도성 층(270) 상의 제3 절연 구조체(IL3), 및 제3 절연 구조체(IL3)를 관통하는 입출력 패드(290)를 더 포함할 수 있다.
공통 소스 라인 층(210)은 예컨대 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 공통 소스 라인 층(210)은 예를 들어 폴리 실리콘을 포함할 수 있다. 저저항 전도성 층(270)은 공통 소스 라인 층(210)과 접촉하여 공통 소스 라인의 일부로서 기능할 수 있다. 저저항 전도성 층(270)을 구성하는 물질은 공통 소스 라인 층(210)을 구성하는 물질보다 작은 비저항을 가질 수 있다. 예를 들어, 공통 소스 라인 층(210)은 폴리 실리콘을 포함하는 반면, 저저항 전도성 층(270)은 금속을 포함할 수 있다. 상기 금속은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다. 저저항 전도성 층(270)은 공통 소스 라인의 총(net) 저항을 감소시켜 공통 소스 라인 노이즈를 감소시킬 수 있다.
적층 구조체(SS)는 공통 소스 라인 층(210) 상에 배치될 수 있다. 적층 구조체(SS)는 공통 소스 라인 층(210) 상에 교대로 적층된 복수의 게이트 층(230a, 230b) 및 복수의 층간 절연 층(220a, 220b)을 포함할 수 있다. 적층 구조체(SS)는 공통 소스 라인 층(210) 상의 제1 부분(SSa) 및 제1 부분(SSa) 상의 제2 부분(SSb)을 포함할 수 있다. 적층 구조체(SS)의 제1 부분(SSa)은 공통 소스 라인 층(210) 상에 교대로 적층된 복수의 제1 게이트 층(230a) 및 복수의 제1 층간 절연 층(220a)을 포함할 수 있다. 적층 구조체(SS)의 제2 부분(SSb)은 적층 구조체(SS)의 제1 부분(SSa) 상에 교대로 적층된 복수의 제2 게이트 층(230b) 및 복수의 제2 층간 절연 층(220b)을 포함할 수 있다.
적층 구조체(SS)는 셀 영역(CELL) 및 계단 영역(EXT)을 포함할 수 있다. 적층 구조체(SS)의 계단 영역(EXT)은 적층 구조체(SS)의 셀 영역(CELL)의 일 측에 위치하며 계단 형상을 가질 수 있다. 예를 들어, 적층 구조체(SS)의 셀 영역(CELL)은 +Z 방향으로 내려가는 계단 형상을 가질 수 있다.
복수의 게이트 층(230a, 230b)은 텅스텐(W), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 복수의 층간 절연 층(220a, 220b)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다.
각각의 채널 구조체(240)는 적층 구조체(SS)의 셀 영역(CELL)을 관통하여 공통 소스 라인 층(210)에 접촉할 수 있다. 일부 실시예에서, 채널 구조체(240)는 하부 전도성 층(250) 및 하부 지지 층(260)을 더 관통할 수 있다.
도 1b를 참조하면, 채널 구조체(240)는 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb) 내에 위치할 수 있다. 채널 구조체(240)는 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb) 상의 게이트 절연 층(241), 및 게이트 절연 층(241) 상의 채널 층(242)을 포함할 수 있다. 일부 실시예에서, 채널 구조체(240)는 채널 층(242) 상의 매립 절연 층(243), 및 제2 채널 홀(240Hb)의 단부에 위치한 채널 패드(244)를 포함할 수 있다.
게이트 절연 층(241)은 공통 소스 라인 층(210)과 채널 층(242) 사이 및 적층 구조체(SS)와 채널 층(242) 사이에 연장될 수 있다. 게이트 절연 층(241)은 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb) 상에 차례로 적층된 블로킹 절연 층(241a), 전하 저장 층(241b), 및 터널링 절연 층(241c)을 포함할 수 있다. 블로킹 절연 층(241a)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 큰 유전율을 가지는 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 금속 산화물은 예를 들어, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함할 수 있다. 전하 저장 층(241b)은 예를 들어 실리콘 질화물, 보론 질화물, 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 터널링 절연 층(241c)은 예를 들어 금속 산화물 또는 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 블로킹 절연 층(241a), 전하 저장 층(241b), 및 터널링 절연 층(241c)은 각각 산화물, 질화물, 및 산화물을 포함할 수 있다.
채널 층(242)은 매립 절연 층(243)의 측면 및 일 단을 둘러쌀 수 있다. 채널 층(242)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 채널 층(242)은 폴리 실리콘을 포함할 수 있다.
매립 절연 층(243)은 채널 층(242) 및 채널 패드(244)에 의해 둘러싸인 공간을 채울 수 있다. 매립 절연 층(243)은 예를 들어 실리콘 질화물, 실리콘 산화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 일부 실시예에서, 매립 절연 층(243)은 실리콘 산화물을 포함할 수 있다.
채널 패드(244)는 채널 층(242), 및 매립 절연 층(243)과 접촉할 수 있다. 일부 실시예에서, 채널 패드(244)는 게이트 절연 층(241)과 더 접촉할 수 있다. 채널 패드(244)는 실리콘(Si), 게르마늄(Ge), 실리콘(Si)-게르마늄(Ge)과 같은 반도체 물질; 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag)과 같은 금속 물질; 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)과 같은 금속 질화물; 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 채널 패드(244)는 폴리 실리콘을 포함할 수 있다.
다시 도 1a를 참조하면, 복수의 더미 채널 구조체(280)는 적층 구조체(SS)의 계단 영역(EXT)을 관통하여 공통 소스 라인 층(210)에 접촉할 수 있다. 더미 채널 구조체(280)는 하부 전도성 층(250) 및 하부 지지 층(260)을 더 관통할 수 있다. 더미 채널 구조체(280)는 제2 절연 구조체(IL2)의 제2 부분(IL2b) 및 제3 부분(IL2c)을 더 관통할 수 있다. 더미 채널 구조체(280)는 적층 구조체(SS)의 계단 영역(EXT) 및 제2 절연 구조체(IL2)의 제3 부분(IL2c)을 관통하는 제1 더미 채널 홀(280Ha) 및 제2 절연 구조체(IL2)의 제2 부분(IL2b)을 관통하는 제2 더미 채널 홀(280Hb) 내에 위치할 수 있다.
더미 채널 구조체(280)는 제1 더미 채널 홀(280Ha) 및 제2 더미 채널 홀(280Hb) 상의 절연 층(282), 및 절연 층(282) 상의 전도성 층(281)을 포함할 수 있다. 전도성 층(281)은 제1 더미 채널 홀(280Ha) 및 제2 더미 채널 홀(280Hb) 내에 연장되어 공통 소스 라인 층(210)에 접촉할 수 있다. 절연 층(282)은 전도성 층(281)과 적층 구조체(SS)의 계단 영역(EXT) 사이에 연장될 수 있다. 절연 층(282)은 전도성 층(281)과 제2 절연 구조체(IL2)의 제2 부분(IL2b) 사이에 더 연장될 수 있다. 절연 층(282)은 전도성 층(281)과 제2 절연 구조체(IL2)의 제3 부분(IL2c) 사이에 더 연장될 수 있다. 일부 실시예에서, 절연 층(282)은 전도성 층(281)과 하부 지지 층(260) 사이에 더 연장될 수 있다. 일부 실시예에서, 절연 층(282)은 전도성 층(281)과 하부 전도성 층(250) 사이에 더 연장될 수 있다.
전도성 층(281)은 반도체 물질 또는 금속 물질과 같은 전도성 물질을 포함할 수 있다. 전도성 층(281)은 예를 들어 폴리 실리콘, 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Au), 또는 이들의 조합을 포함할 수 있다. 절연 층(282)은 예를 들어 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다.
적층 구조체(SS)의 계단 영역(EXT)을 관통하는 더미 채널 구조체(280)는 공통 소스 라인 층(210)과 접촉하기 위한 공통 소스 라인 컨택으로서 역할을 할 수 있다. 적층 구조체(SS) 밖에서 공통 소스 라인 층(210)과 접촉하는 공통 소스 라인 컨택이 차지하는 평면적이 필요하지 않으므로 비휘발성 메모리 소자(100)의 평면적이 감소될 수 있다.
제2 절연 구조체(IL2)는 적층 구조체(SS), 복수의 채널 구조체(240), 및 복수의 더미 채널 구조체(280)을 덮을 수 있다. 제2 절연 구조체(IL2)는 복수의 절연 층을 포함할 수 있다. 예를 들어, 제2 절연 구조체(IL2)는 제1 부분(IL2a), 제1 부분(IL2a) 상의 제2 부분(IL2b), 및 제2 부분(IL2b) 상의 제3 부분(IL2c)을 포함할 수 있다. 제2 절연 구조체(IL2)는 예를 들어 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다.
복수의 제2 본딩 패드(BP2)는 제2 절연 구조체(IL2) 상에 배치될 수 있다. 일부 실시예에서, 제2 본딩 패드(BP2)의 상면은 제2 절연 구조체(IL2)의 하면과 동일 평면 상(coplanar)일 수 있다. 즉, 제2 본딩 패드(BP2)는 제2 절연 구조체(IL2)의 하면으로부터 돌출되지 않을 수 있다. 제2 본딩 패드(BP2)는 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다.
제2 인터커넥트 구조체(IC2)는 제2 절연 구조체(IL2) 내에 배치되며, 복수의 게이트 층(230a, 230b), 복수의 채널 구조체(240), 더미 채널 구조체(280), 및 복수의 제2 본딩 패드(BP2)에 연결될 수 있다. 예를 들어, 제2 인터커넥트 구조체(IC2)는 복수의 게이트 층(230a, 230b), 복수의 채널 구조체(240), 및 더미 채널 구조체(280)를 복수의 제2 본딩 패드(BP2)에 연결할 수 있다. 일부 실시예에서, 제2 인터커넥트 구조체(IC2)는 입출력 패드(290)에 더 연결될 수 있다. 예를 들어, 제2 인터커넥트 구조체(IC2)는 입출력 패드(290)를 제2 본딩 패드(BP2)에 연결할 수 있다.
복수의 게이트 층(230a, 230b)은 제2 인터커넥트 구조체(IC2), 복수의 제2 본딩 패드(BP2), 복수의 제1 본딩 패드(BP1), 및 제1 인터커넥트 구조체(IC1)를 통해 주변 회로(PC)에 연결될 수 있다. 또한, 복수의 채널 구조체(240)는 제2 인터커넥트 구조체(IC2), 복수의 제2 본딩 패드(BP2), 복수의 제1 본딩 패드(BP1), 및 제1 인터커넥트 구조체(IC1)를 통해 주변 회로(PC)에 연결될 수 있다. 또한, 더미 채널 구조체(280)는 제2 인터커넥트 구조체(IC2), 제2 본딩 패드(BP2), 제1 본딩 패드(BP1), 및 제1 인터커넥트 구조체(IC1)를 통해 주변 회로(PC)에 연결될 수 있다. 또한, 입출력 패드(290)는 제2 인터커넥트 구조체(IC2), 제2 본딩 패드(BP2), 제1 본딩 패드(BP1), 및 제1 인터커넥트 구조체(IC1)를 통해 주변 회로(PC)에 연결될 수 있다.
제2 인터커넥트 구조체(IC2)는 복수의 라인들, 복수의 라인들 사이를 연결하는 비아들, 및 복수의 게이트 층(230a, 230b), 복수의 채널 구조체(240), 더미 채널 구조체(28), 및 입출력 패드(290)와 접촉하는 복수의 플러그들을 포함할 수 있다. 제2 인터커넥트 구조체(IC2)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다.
하부 전도성 층(250)은 하부 지지 층(260)과 공통 소스 라인 층(210) 사이에 연장될 수 있다. 하부 전도성 층(250)은 반도체 물질 또는 금속 물질과 같은 전도성 물질을 포함할 수 있다. 하부 전도성 층(250)은 폴리 실리콘, 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도 1b에 도시된 바와 같이 하부 전도성 층(250)은 게이트 절연 층(241)을 관통하여 채널 층(242)과 접촉할 수 있다.
하부 지지 층(260)은 적층 구조체(SS)와 하부 전도성 층(250) 사이에 연장될 수 있다. 하부 지지 층(260)은 반도체 물질 또는 금속 물질과 같은 전도성 물질을 포함할 수 있다. 하부 지지 층(260)은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 공통 소스 라인 층(210), 하부 전도성 층(250), 및 하부 지지 층(260)이 폴리 실리콘을 포함하여 공통 소스 라인 층(210)과 하부 전도성 층(250) 사이의 경계 및 하부 전도성 층(250)과 하부 지지 층(260) 사이의 경계가 불분명하거나 식별 불가능할 수 있다.
제3 절연 구조체(IL3)는 제2 절연 구조체(IL2) 및 저저항 전도성 층(270) 상에 배치될 수 있다. 도 1a에 도시되지 않았으나, 제3 절연 구조체(IL3)는 서로 적층된 복수의 절연 층을 포함할 수 있다. 제3 절연 구조체(IL3)는 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합 같은 절연 물질을 포함할 수 있다.
입출력 패드(290)는 제3 절연 구조체(IL3)를 관통할 수 있다. 입출력 패드(290)는 비휘발성 메모리 소자(100)의 외부에 노출될 수 있다. 입출력 패드(290)는 도 5 및 도 6을 참조하여 설명될 바와 같이 비휘발성 메모리 소자(100)의 외부의 메모리 컨트롤러(미도시)에 연결될 수 있다. 입출력 패드(290)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 전도성 물질을 포함할 수 있다.
도 2a는 본 개시의 실시예들에 따른 비휘발성 메모리 소자(100A)의 저면도이다. 도 2b는 도 2a의 B-B' 선을 따른 단면도이다. 이하에서는 도 1a 및 도 1b를 참조하여 설명된 비휘발성 메모리 소자(100)와 도 2a 및 도 2b를 참조하여 설명될 비휘발성 메모리 소자(100A) 사이의 차이점이 설명된다.
도 2a 및 도 2b를 참조하면, 도 1a 및 도 1b를 참조하여 설명한 비휘발성 메모리 소자(100)와 유사하게, 비휘발성 메모리 소자(100A)는 제1 구조체(S1) 및 제1 구조체(S1)에 본딩된 제2 구조체(S2A)를 포함할 수 있다. 제1 구조체(S1)는 도 1a를 참조하여 설명한 바와 같다. 제2 구조체(S2A)는 워드 라인 컷 구조체(WS) 및 더미 워드 라인 컷 구조체(DWS)를 더 포함할 수 있다. 도 2a 및 도 2b에 도시되지 않았으나, 제2 구조체(S2A)는 도 1a에 도시된 더미 채널 구조체(280)를 포함하거나, 더미 채널 구조체(280)를 포함하지 않거나, 채널 구조체(240)와 동일한 구성을 가지는 더미 채널 구조체(280)를 포함할 수 있다.
워드 라인 컷 구조체(WS)는 적층 구조체(SS)를 관통하며 제1 수평 방향(X 방향)으로 길쭉할 수 있다. 워드 라인 컷 구조체(WS)는 제1 수평 방향(X 방향)으로 적층 구조체(SS)의 계단 영역(EXT) 및 셀 영역(CELL)을 관통할 수 있다. 워드 라인 컷 구조체(WS)는 제2 절연 구조체(IL2)의 제2 부분(IL2b) 및 하부 지지 층(260)을 더 관통할 수 있다. 워드 라인 컷 구조체(WS)는 적층 구조체(SS)를 관통하는 워드 라인 컷(WSH) 내에 위치할 수 있다. 워드 라인 컷(WSH)는 제2 절연 구조체(IL2)의 제2 부분(IL2b) 및 하부 지지 층(260)을 더 관통할 수 있다. 워드 라인 컷 구조체(WS)는 예컨대 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함하는 절연 물질을 포함할 수 있다.
더미 워드 라인 컷 구조체(DWS)는 적층 구조체(SS)의 계단 영역(EXT)을 수직 방향(Z 방향)으로 관통하여 제1 수평 방향(X 방향)으로 길쭉할 수 있다. 더미 워드 라인 컷 구조체(DWS)는 적층 구조체(SS)의 계단 영역(EXT)에 위치하며 적층 구조체(SS)의 셀 영역(CELL)을 관통하지 않을 수 있다. 더미 워드 라인 컷 구조체(DWS)는 제2 절연 구조체(IL2)의 제2 부분(IL2b) 및 하부 지지 층(260)을 더 관통할 수 있다. 더미 워드 라인 컷 구조체(DWS)는 적층 구조체(SS)의 계단 영역(EXT)을 관통하는 더미 워드 라인 컷(DWSH) 내에 위치할 수 있다. 더미 워드 라인 컷(DWSH)는 제2 절연 구조체(IL2)의 제2 부분(IL2b) 및 하부 지지 층(260)을 더 관통할 수 있다.
일부 실시예에서, 더미 워드 라인 컷 구조체(DWS)는 공통 소스 라인 층(210)과 직접 접촉하지 않고, 하부 전도성 층(250)을 통해 공통 소스 라인 층(210)에 전기적으로 접촉될 수 있다. 다른 실시예에서, 더미 워드 라인 컷 구조체(DWS)는 하부 전도성 층(250)을 관통해 공통 소스 라인 층(210)에 직접 접촉될 수 있다.
더미 워드 라인 컷 구조체(DWS)는 공통 소스 라인 층(210)에 접촉하는 전도성 층(DWSa), 및 전도성 층(DWSa)과 적층 구조체(SS) 사이의 절연 층(DWSb)을 포함할 수 있다. 일부 실시예에서, 접촉하는 전도성 층(DWSa)은 공통 소스 라인 층(210)과 직접 접촉하지 않고, 하부 전도성 층(250)을 통해 공통 소스 라인 층(210)에 전기적으로 접촉될 수 있다. 절연 층(DWSb)는 전도성 층(DWSa)과 제2 절연 구조체(IL2)의 제2 부분(IL2b) 사이에 더 연장될 수 있다. 또한, 절연 층(DWSb)은 전도성 층(DWSa)과 하부 지지 층(260) 사이에 더 연장될 수 있다. 달리 말해, 절연 층(DWSb)은 더미 워드 라인 컷(DWSH) 상에 배치될 수 있다.
전도성 층(DWSa)은 예를 들어 폴리 실리콘, 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Au), 또는 이들의 조합을 포함할 수 있다. 절연 층(DWSb)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다.
제2 인터커넥트 구조체(IC2)는 더미 워드 라인 컷 구조체(DWS)에 더 연결될 수 있다. 예를 들어, 더미 워드 라인 컷 구조체(DWS)는 제2 인터커넥트 구조체(IC2), 제2 본딩 패드(BP2), 제1 본딩 패드(BP1), 및 제1 인터커넥트 구조체(IC1)를 통해 주변 회로(PC)에 연결될 수 있다. 그러나, 제2 인터커넥트 구조체(IC2)는 워드 라인 컷 구조체(WS)에 연결되지 않을 수 있다.
본 개시의 실시예들에 따르면, 공통 소스 라인 층(210)을 위한 컨택으로서 적층 구조체(SS)의 계단 영역(EXT)을 관통하는 더미 워드 라인 컷 구조체(DWS)가 사용될 수 있다. 적층 구조체(SS) 밖에서 공통 소스 라인 층(210)과 접촉하는 공통 소스 라인 컨택이 차지하는 평면적이 필요하지 않으므로 비휘발성 메모리 소자(100A)의 평면적이 감소될 수 있다.
도 3a 내지 도 3m은 본 개시의 실시예들에 따른 비휘발성 메모리 소자(100, 도 1a 참조)의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제2 기판(215)이 제공될 수 있다. 제2 기판(215)은 예를 들어 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 제2 기판(215) 상에 공통 소스 라인 층(210)이 형성될 수 있다. 공통 소스 라인 층(210) 상에 예비 적층 구조체의 제1 부분(PSa)이 형성될 수 있다. 예비 적층 구조체의 제1 부분(PSa)는 공통 소스 라인 층(210) 상에 복수의 제1 층간 절연 층(220a) 및 복수의 제1 희생 층(235a)을 교대로 형성함으로써 형성될 수 있다. 각각의 제1 희생 층(235a)은 각각의 제1 층간 절연 층(220a)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어 제1 층간 절연 층(220a)이 실리콘 산화물을 포함하는 경우, 제1 희생 층(235a)은 실리콘 질화물을 포함할 수 있다.
일부 실시예에서, 공통 소스 라인 층(210)과 예비 적층 구조체의 제1 부분(PSa) 사이에 하부 희생 층(255)이 더 형성될 수 있다. 일부 실시예에서, 하부 희생 층(255)과 예비 적층 구조체의 제1 부분(PSa) 사이에 하부 지지 층(260)이 더 형성될 수 있다. 하부 희생 층(255)은 공통 소스 라인 층(210) 및 하부 지지 층(260)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인 층(210) 및 하부 지지 층(260)이 폴리실리콘을 포함하는 경우, 하부 희생 층(255)은 실리콘 질화물을 포함할 수 있다.
예비 적층 구조체의 제1 부분(PSa)의 계단 영역(EXT)이 계단 형상을 가지도록 예비 적층 구조체(PSa)는 패터닝될 수 있다. 다음으로, 제2 기판(215) 및 예비 적층 구조체의 제1 부분(PSa) 상에 제2 절연 구조체의 제3 부분(IL2c)이 형성될 수 있다. 다음으로, 예비 적층 구조체의 제1 부분(PSa)의 셀 영역(CELL)을 관통하는 제1 채널 홀(240Ha) 및 예비 적층 구조체의 제1 부분(PSa)의 계단 영역(EXT)을 관통하는 제1 더미 채널 홀(280Ha)이 형성될 수 있다. 제1 더미 채널 홀(280Ha)은 제2 절연 구조체의 제3 부분(IL2c)을 더 관통할 수 있다. 제1 채널 홀(240Ha) 및 제1 더미 채널 홀(280Ha)은 하부 지지 층(260) 및 하부 희생 층(255)을 더 관통할 수 있다.
다음으로, 제1 채널 홀(240Ha) 및 제1 더미 채널 홀(280Ha)이 각각 제1 충진 층(240Fa) 및 제1 더미 충진 층(280Fa)에 의해 채워진다. 제1 충진 층(240Fa) 및 제1 더미 충진 층(280Fa)은 일부 실시예에서 폴리 실리콘을 포함할 수 있다.
도 3b를 참조하면, 예비 적층 구조체의 제1 부분(PSa) 상에 예비 적층 구조체의 제2 부분(PSb)이 형성될 수 있다. 예비 적층 구조체의 제2 부분(PSb)은 예비 적층 구조체의 제1 부분(PSa) 상에 복수의 제2 층간 절연 층(220b) 및 복수의 제2 희생 층(235b)을 교대로 형성함으로써 형성될 수 있다. 각각의 제2 희생 층(235b)은 각각의 제2 층간 절연 층(220b)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어 제2 층간 절연 층(220b)이 실리콘 산화물을 포함하는 경우, 제2 희생 층(235b)은 실리콘 질화물을 포함할 수 있다.
다음으로, 예비 적층 구조체의 제2 부분(PSb)의 계단 영역(EXT)이 계단 형상을 가지도록 예비 적층 구조체의 제2 부분(PSb)이 패터닝될 수 있다. 다음으로, 제2 절연 구조체의 제3 부분(IL2c) 및 예비 적층 구조체의 제1 부분(PSa) 및 제2 부분(PSb) 상에 제2 절연 구조체의 제2 부분(IL2b)이 형성될 수 있다. 다음으로, 예비 적층 구조체의 제2 부분(PSb)을 관통하여 제1 충진 층(240Fa)을 노출시키는 제2 채널 홀(240Hb), 및 제2 절연 구조체의 제2 부분(IL2b)을 관통하여 제1 더미 충진 층(280Fa)을 노출시키는 제2 더미 채널 홀(280Hb)이 형성될 수 있다.
도 3c를 참조하면, 제2 채널 홀(240Hb) 및 제2 더미 채널 홀(280Hb)이 각각 제2 충진 층(240Fb) 및 제2 더미 충진 층(280Fb)으로 채워질 수 있다. 일부 실시예에서, 제2 충진 층(240Fb) 및 제2 더미 충진 층(280Fb)은 폴리 실리콘을 포함할 수 있다.
도 3c 및 도 3d를 참조하면, 제1 충진 층(240Fa) 및 제2 충진 층(240Fb)이 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb)로부터 제거될 수 있다. 제1 더미 충진 층(280Fa) 및 제2 더미 충진 층(280Fb)이 제거되는 것을 방지하기 위해 제1 충진 층(240Fa) 및 제2 충진 층(240Fb)을 제거하기 전에 제2 더미 충진 층(280Fb)을 덮고 제2 충진 층(240Fb)을 노출시키는 마스크가 형성될 수 있다. 마스크는 제1 충진 층(240Fa) 및 제2 충진 층(240Fb)을 제거한 후 제거될 수 있다.
다음으로, 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb) 내에 채널 구조체(240)가 형성될 수 있다. 도 3d와 도 1b를 참조하면, 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb) 상에 게이트 절연 층(241)이 형성될 수 있다. 예를 들어, 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb) 상에 차례로 블로킹 절연 층(241a), 전하 저장 층(241b), 및 터널링 절연 층(241c)을 형성함으로써 게이트 절연 층(241)이 형성될 수 있다. 게이트 절연 층(241) 상에 채널 층(242)이 형성될 수 있다. 채널 층(242) 상에 매립 절연 층(243)이 형성될 수 있다. 매립 절연 층(243)은 게이트 절연 층(241) 및 채널 층(242)과 함께 제1 채널 홀(240Ha) 및 제2 채널 홀(240Hb)을 채우도록 형성될 수 있다. 다음으로, 제2 채널 홀(240Hb)의 단부 내의 게이트 절연 층(241), 채널 층(242), 및 매립 절연 층(243)의 부분들을 제거하고, 제2 채널 홀(240Hb)의 단부 내에 채널 패드(244)가 형성될 수 있다.
도 3d 및 도 3e를 참조하면, 제1 더미 충진 층(280Fa) 및 제2 더미 충진 층(280Fb)이 제1 더미 채널 홀(280Ha) 및 제2 더미 채널 홀(280Hb)로부터 제거될 수 있다. 일부 실시예에서, 채널 구조체(240)가 제거되는 것을 방지 하기 위해, 제1 더미 충진 층(280Fa) 및 제2 더미 충진 층(280Fb)을 제거하기 전에 채널 구조체(240)를 덮고 제2 더미 충진 층(280Fb)을 노출시키는 마스크가 형성될 수 있다. 마스크는 제1 더미 충진 층(280Fa) 및 제2 더미 충진 층(280Fb)을 제거한 후 제거될 수 있다.
다음으로, 제1 더미 채널 홀(280Ha) 및 제2 더미 채널 홀(280Hb) 내에 더미 채널 구조체(280)가 형성될 수 있다. 먼저, 제1 더미 채널 홀(280Ha) 및 제2 더미 채널 홀(280Hb)의 측벽 상에 절연 층(282)이 형성될 수 있다. 예를 들어, 제2 절연 구조체의 제2 부분(IL2b)의 상면, 제2 더미 채널 홀(280Hb)의 측벽, 및 제1 더미 채널 홀(280Ha)의 측벽 및 바닥 상에 절연 층(282)이 형성되고, 절연 층(282)을 이방성 식각함으로써 제2 절연 구조체의 제2 부분(IL2b)의 상면 및 제1 더미 채널 홀(280Ha)의 바닥 상의 절연 층(282)이 제거될 수 있다. 다음으로, 절연 층(282) 상에 전도성 층(281)이 형성될 수 있다. 전도성 층(281)은 절연 층(282)과 함께 제1 더미 채널 홀(280Ha) 및 제2 더미 채널 홀(280Hb)을 채우도록 형성될 수 있다.
도 3e 및 도 3f를 참조하면, 하부 희생 층(255)을 제거함으로써 공통 소스 라인 층(210)과 하부 지지 층(260) 사이에 공간(255H)이 형성될 수 있다. 공간(255H)에 채널 구조체(240)의 게이트 절연 층(241) 및 더미 채널 구조체(280)의 절연 층(282)이 노출될 수 있다. 하부 희생 층(255)을 제거하기 위해 하부 희생 층(255)을 제거하기 전에 도 3e 및 도 3f에 도시되지 않았으나 예비 적층 구조체(PSa, PSb) 및 하부 지지 층(260)을 관통하며 하부 희생 층(255)을 노출시키는 워드 라인 컷이 형성될 수 있다. 식각제는 워드 라인 컷을 통해 하부 희생 층(255)에 도달하여 하부 희생 층(255)을 식각할 수 있다.
도 3f 및 도 3g를 참조하면, 공간(255H)에 노출된 채널 구조체(240)의 게이트 절연 층(241)의 부분을 제거함으로써 게이트 절연 층(241)을 관통하는 개구(240P)가 형성될 수 있다. 개구(240P)를 통해 채널 층(242)이 공간(255H)에 노출될 수 있다. 일부 실시예에서, 더미 채널 구조체(280)의 절연 층(282)의 두께는 충분히 두꺼워서 채널 구조체(240)의 게이트 절연 층(241)의 부분을 제거하기 위한 식각제에 더미 채널 구조체(280)의 절연 층(282)이 노출되더라도 전도성 층(281)이 공간(255H)에 노출되지 않을 수 있다. 다른 실시예에서, 채널 구조체(240)의 게이트 절연 층(241)의 부분을 제거하기 위한 식각제에 더미 채널 구조체(280)의 절연 층(282)이 노출되어 절연 층(282)의 노출된 부분이 식각되어 전도성 층(281)이 공간(255H)에 노출될 수 있다.
도 3g 및 도 3h를 참조하면, 공간(255H) 내에 하부 전도성 층(250)이 형성될 수 있다. 하부 전도성 층(250)은 개구(240P)를 통해 채널 층(242)과 접촉할 수 있다. 일부 실시예에서, 하부 전도성 층(250)은 전도성 층(281)과 접촉하지 않을 수 있다. 도 3h에 도시된 바와 달리, 일부 실시예에서, 하부 전도성 층(250)은 절연 층(282)을 관통하여 전도성 층(281)과 접촉할 수 있다.
도 3h 및 도 3i를 참조하면, 복수의 희생 층(235a, 235b)을 제거함으로써 복수의 층간 절연 층(220a, 220b) 사이의 복수의 공간(235Ha, 235Hb)이 형성될 수 있다.
도 3i 및 도 3j를 참조하면, 복수의 층간 절연 층(220a, 220b) 사이의 복수의 공간(235Ha, 235Hb) 내에 복수의 게이트 층(230a, 230b)을 형성할 수 있다. 이로써 공통 소스 라인 층(210) 상에 교대로 적층된 제1 층간 절연 층(220a) 및 제1 게이트 층(230a)을 포함하는 제1 부분(SSa), 및 제1 부분(SSa) 상에 교대로 적층된 제2 층간 절연 층(220b) 및 제2 게이트 층(230b)을 포함하는 제2 부분(SSb)을 포함하는 적층 구조체(SS)가 형성될 수 있다.
도 3k를 참조하면, 제2 절연 구조체(IL2)의 제1 부분(IL2a), 제2 인터커넥트 구조체(IC2) 및 복수의 제2 본딩 패드(BP2)가 형성될 수 있다. 이로써 제1 부분(IL2a), 제2 부분(IL2b) 및 제3 부분(IL2c)을 포함하는 제2 절연 구조체(IL2)가 완성될 수 있다.
도 3k 및 도 3l을 참조하면, 제2 기판(215)이 공통 소스 라인 층(210) 및 제2 절연 구조체(IL2)로부터 제거될 수 있다. 공통 소스 라인 층(210) 상의 저저항 전도성 층(270), 제2 절연 구조체(IL2) 및 저저항 전도성 층(270) 상의 제3 절연 구조체(IL3), 및 제3 절연 구조체(IL3)를 관통하는 입출력 패드(290)가 형성될 수 있다. 이로써 제2 구조체(S2)가 완성될 수 있다.
도 3m을 참조하면, 제1 기판(110) 상에 복수의 트랜지스터(120)를 포함하는 주변 회로(PC)가 형성될 수 있다. 다음으로, 제1 기판(110) 및 주변 회로(PC) 상의 제1 절연 구조체(IL1), 제1 절연 구조체(IL1) 내의 제1 인터커넥트 구조체(IC1), 및 제1 절연 구조체(IL1) 상의 복수의 제1 본딩 패드(BP1)가 형성될 수 있다. 이로써 제1 구조체(S1)가 완성될 수 있다.
도 1a를 참조하면, 복수의 제1 본딩 패드(BP1)가 복수의 제2 본딩 패드(BP2)와 각각 접촉하도록 제1 구조체(S1)를 제2 구조체(S2)에 본딩할 수 있다. 이로써 비휘발성 메모리 소자(100)가 완성될 수 있다.
도 4a 내지 도 4j는 본 개시의 실시예들에 따른 비휘발성 메모리 소자(100A, 도 2b 참조)의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 도 3a 내지 도 3d를 참조하여 설명된 단계들에 따라, 제2 기판(215) 상의 공통 소스 라인 층(210), 공통 소스 라인 층(210) 상의 하부 희생 층(255), 하부 희생 층(255) 상의 하부 지지 층(260), 하부 지지 층(260) 상의 예비 적층 구조체(PS), 및 예비 적층 구조체(PS)를 관통하는 채널 구조체(240, 도3d 참조), 제2 기판(215) 상의 제2 절연 구조체의 제3 부분(IL2c), 및 제2 절연 구조체의 제3 부분(IL2c) 및 예비 적층 구조체(PS) 상의 제2 절연 구조체의 제2 부분(IL2b)이 형성될 수 있다. 제1 더미 채널 구조체(280, 도 3e 참조)는 형성되지 않거나 채널 구조체(240)와 동일한 구조로 형성되거나, 도 3e에 도시된 바와 같이 형성될 수 있다. 예비 적층 구조체(PS)는 하부 지지 층(260) 상에 교대로 적층된 복수의 층간 절연 층(220) 및 복수의 희생 층(235)을 포함할 수 있다. 도 4a에 도시되지 않았으나, 도 3a 내지 도 3d를 참조하여 설명된 단계들에 따라 예비 적층 구조체(PS)의 계단 영역(EXT)은 계단 형상을 가지도록 패터닝될 수 있다.
도 4b를 참조하면, 하부 지지 층(260), 예비 적층 구조체(PS), 및 제2 절연 구조체의 제2 부분(IL2b)을 관통하여 하부 희생 층(255)을 노출시키는 워드 라인 컷(WSH) 및 더미 워드 라인 컷(DWSH)이 형성될 수 있다.
도 4c를 참조하면, 워드 라인 컷(WSH) 및 더미 워드 라인 컷(DWSH)의 측벽 상에 스페이서 층(SP)이 형성될 수 있다. 예를 들어, 워드 라인 컷(WSH) 및 더미 워드 라인 컷(DWSH)의 측벽 및 바닥, 및 제2 절연 구조체의 제2 부분(IL2b)의 상면 상에 스페이서 층(SP)이 형성되고, 스페이서 층(SP)을 이방성 식각함으로써 워드 라인 컷(WSH) 및 더미 워드 라인 컷(DWSH)의 바닥 및 제2 절연 구조체의 제2 부분(IL2b)의 상면 상의 스페이서 층(SP)의 부분이 제거될 수 있다.
도 4c 및 도 4d를 참조하면, 하부 희생 층(255)이 제거될 수 있다. 도 3g에 도시된 바와 같이, 채널 층(242)을 노출시키도록 게이트 절연 층(241)이 식각될 수 있다. 다음으로, 하부 희생 층(255)이 제거된 공간에 하부 전도성 층(250)이 채워질 수 있다. 다음으로, 워드 라인 컷(WSH) 및 더미 워드 라인 컷(DWSH)의 측벽으로부터 스페이서 층(SP)이 제거될 수 있다. 다음으로, 복수의 희생 층(235)을 제거함으로써 복수의 층간 절연 층(220) 사이의 복수의 공간(235H)이 형성될 수 있다.
도 4d 및 도 4e를 참조하면, 복수의 층간 절연 층(220) 사이의 복수의 공간(235H)에 복수의 게이트 층(230)이 채워질 수 있다. 이로써 하부 지지 층(260) 상에 교대로 적층된 복수의 게이트 층(230) 및 복수의 층간 절연 층(220)을 포함하는 적층 구조체(SS)가 완성될 수 있다.
도 4f를 참조하면, 워드 라인 컷(WSH) 및 더미 워드 라인 컷(DWSH) 내에 충진 층(WSF) 및 더미 충진 층(DWSF)이 각각 채워질 수 있다. 일부 실시예에서, 충진 층(WSF) 및 더미 충진 층(DWSF)은 폴리 실리콘을 포함할 수 있다.
도 4f 및 도 4g를 참조하면, 충진 층(WSF)이 워드 라인 컷(WSH)으로부터 제거된다. 더미 충진 층(DWSF)이 제거되는 것을 방지하기 위하여, 충진 층(WSF)을 제거하기 전에 더미 충진 층(DWSF)을 덮고 충진 층(WSF)을 노출시키는 마스크가 형성될 수 있다. 충진 층(WSF)을 제거한 후 마스크가 제거될 수 있다. 충진 층(WSF)을 제거한 후 워드 라인 컷(WSH) 내에 워드 라인 컷 구조체(WS)가 형성될 수 있다.
도 4g 및 도 4h를 참조하면, 더미 충진 층(DWSF)이 더미 워드 라인 컷(DWSH)으로부터 제거된다. 다음으로, 더미 워드 라인 컷(DWSH)의 측벽 상에 절연 층(DWSb)이 형성될 수 있다. 예를 들어, 더미 워드 라인 컷(DWSH)의 측벽 및 바닥 및 제2 절연 구조체의 제2 부분(IL2b)의 상면 상에 절연 층(DWSb)이 형성되고, 절연 층(DWSb)을 이방성 식각함으로써 더미 워드 라인 컷(DWSH)의 바닥 및 제2 절연 구조체의 제2 부분(IL2b)의 상면 상의 절연 층(DWSb)의 부분이 제거될 수 있다. 다음으로, 절연 층(DWSb) 상에 전도성 층(DWSa)이 형성될 수 있다. 전도성 층(DWSa)은 절연 층(DWSb)과 함께 더미 워드 라인 컷(DWSH)을 채우도록 형성될 수 있다.
도 4i를 참조하면, 제2 절연 구조체의 제1 부분(IL2a), 제2 인터커넥트 구조체(IC2), 및 복수의 제2 본딩 패드(BP2)가 형성될 수 있다. 이로써 제1 부분(IL2a), 제2 부분(IL2b), 및 제3 부분(IL2c)을 포함하는 제2 절연 구조체(IL2)가 완성될 수 있다.
도 4i 및 도 4j를 참조하면, 제2 기판(215)이 공통 소스 라인 층(210) 및 제2 절연 구조체(IL2)로부터 제거될 수 있다. 공통 소스 라인 층(210) 상의 저저항 전도성 층(270), 제2 절연 구조체(IL2) 및 저저항 전도성 층(270) 상의 제3 절연 구조체(IL3), 및 제3 절연 구조체(IL3)를 관통하는 입출력 패드(290)가 형성될 수 있다. 이로써 제2 구조체(S2A)가 완성될 수 있다.
한편, 도 3m을 참조하여 설명한 바와 같이 제1 구조체(S1)가 준비될 수 있다. 다음으로, 도 2b를 참조하면, 복수의 제1 본딩 패드(BP1)가 복수의 제2 본딩 패드(BP2)와 각각 접촉하도록 제1 구조체(S1)를 제2 구조체(S2A)에 본딩할 수 있다. 이로써 비휘발성 메모리 소자(100A)가 완성될 수 있다.
도 5는 본 개시의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템(1000)을 개략적으로 나타낸 도면이다.
도 5를 참조하면, 메모리 시스템(1000)은 하나 이상의 메모리 소자(1100), 및 메모리 소자(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 시스템(1000)은 예를 들어 적어도 하나의 메모리 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
메모리 소자(1100)는 비휘발성 메모리 소자일 수 있다. 예를 들어, 메모리 소자(1100)는 도 1a 내지 도 2b를 참조하여 설명한 비휘발성 메모리 소자(100, 100A) 중 하나, 또는 이들의 조합을 포함하는 NAND 플래쉬 메모리 소자일 수 있다. 메모리 소자(1100)는 제1 구조체(1100F) 및 제1 구조체(1100F) 상의 제2 구조체(1100S)를 포함할 수 있다. 제1 구조체(1100F)는 도 1a 및 도 2b에 도시된 제1 구조체(S1)에 대응할 수 있다. 도 1a 및 도 2b에 도시된 주변 회로(PC)는 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함할 수 있다.
제2 구조체(1100S)는 도 1a 및 도 2b에 도시된 제2 구조체(S2, S2A)에 대응할 수 있다. 제2 구조체(1100S)는 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함할 수 있다. 도 1a 및 도 2b에 도시된 제2 인터커넥트 구조체(IC2)는 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(UL1, UL2), 및 접지 선택 라인(LL1, LL2)을 포함할 수 있다. 도 1a 및 도 2b에 도시된 채널 구조체(240) 및 복수의 게이트 층(230a, 230b, 230)은 메모리 셀 스트링(CSTR)을 형성할 수 있다. 도 1a 및 도 2b에 도시된 공통 소스 라인 층(210) 및 저저항 전도성 층(270)은 공통 소스 라인(CSL)에 대응할 수 있다.
제2 구조체(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 도 1a 및 도 2b에 도시된 채널 구조체(240)와 복수의 게이트 층(230a, 230b, 230) 중 하나의 게이트 층은 복수의 트랜지스터(LT1, LT2, UT1, UT2, MCT) 중 하나를 형성할 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트 라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
메모리 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다. 입출력 패드(1101)는 도 1a 및 도 2b에 도시된 입출력 패드(290)일 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(1000)은 복수의 메모리 소자(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 메모리 소자(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 메모리 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 메모리 소자(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 메모리 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 메모리 소자(1100)를 제어하기 위한 제어 명령, 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 메모리 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 메모리 소자(1100)를 제어할 수 있다.
도 6은 본 개시의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 6을 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 메모리 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 메모리 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 메모리 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 메모리 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 메모리 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 메모리 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 메모리 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조체(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1a 및 도 2b의 입출력 패드(290)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1a 내지 도 2b를 참조하여 설명한 비휘발성 메모리 소자(100, 100A) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조체(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조체에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 7은 본 개시의 실시예들에 따른 반도체 패키지들(2003)을 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 6 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130, 도 6 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 6에 도시된 바와 같이, 복수의 상부 패드(2130)는 복수의 연결 구조체(2400)과 전기적으로 연결될 수 있다. 도 7에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 6에 도시된 메모리 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1a 내지 도 2b를 참조하여 설명한 비휘발성 메모리 소자(100, 100A)를 포함할 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A: 비휘발성 메모리 소자, 110: 제1 기판, 120: 트랜지스터, 210: 공통 소스 라인 층, 220, 220a, 220b: 층간 절연 층, 230, 230a, 230b: 게이트 층, 240: 채널 구조체, 240Ha, 240Hb: 채널 홀, 241: 게이트 절연 층, 242: 채널 층, 243: 매립 절연 층, 244: 채널 패드, 250: 하부 전도성 층, 260: 하부 지지 층, 270: 저저항 전도성 층, 280: 더미 채널 구조체, 280Ha, 280Hb: 더미 채널 홀, 281: 전도성 층, 282: 절연 층, 290: 입출력 패드, S1: 제1 구조체, S2, S2A: 제2 구조체, PC: 주변 회로, IC1: 제1 인터커넥트 구조체, IC2: 제2 인터커넥트 구조체, BP1: 제1 본딩 패드, BP2: 제2 본딩 패드, IL1: 제1 절연 구조체, IL2: 제2 절연 구조체, IL3: 제3 절연 구조체, SS: 적층 구조체, CELL: 셀 영역, EXT: 계단 영역, WS: 워드 라인 컷 구조체, WSH: 워드 라인 컷, DWS: 더미 워드 라인 컷 구조체, DWSH: 더미 워드 라인 컷, DWSa: 전도성 층, DWSb: 절연 층

Claims (10)

  1. 제1 구조체; 및
    상기 제1 구조체에 본딩된 제2 구조체를 포함하고,
    상기 제1 구조체는,
    제1 기판;
    상기 제1 기판 상의 주변 회로;
    상기 제1 기판 및 상기 주변 회로 상의 제1 절연 구조체;
    상기 제1 절연 구조체 상의 복수의 제1 본딩 패드; 및
    상기 제1 절연 구조체 내에 위치하며 상기 주변 회로 및 상기 복수의 제1 본딩 패드에 연결되는 제1 인터커넥트 구조체를 포함하고,
    상기 제2 구조체는,
    저저항 전도성 층;
    상기 저저항 전도성 층 상의 공통 소스 라인 층;
    상기 공통 소스 라인 층 상에 교대로 적층된 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체;
    상기 적층 구조체의 셀 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 복수의 채널 구조체;
    상기 적층 구조체의 계단 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 더미 채널 구조체;
    상기 적층 구조체 상의 제2 절연 구조체;
    상기 제2 절연 구조체 상의 복수의 제2 본딩 패드; 및
    상기 제2 절연 구조체 내에 위치하며 상기 복수의 게이트 층, 상기 복수의 채널 구조체, 상기 더미 채널 구조체 및 상기 복수의 제2 본딩 패드에 연결되는 제2 인터커넥트 구조체를 포함하고,
    상기 복수의 제2 본딩 패드는 상기 복수의 제1 본딩 패드와 각각 접촉하고,
    상기 적층 구조체의 상기 계단 영역은 상기 적층 구조체의 상기 셀 영역의 일 측에 위치하며 계단 형상을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 더미 채널 구조체는 상기 공통 소스 라인 층을 상기 제2 인터커넥트 구조체, 상기 복수의 제2 본딩 패드, 상기 복수의 제1 본딩 패드, 및 상기 제1 인터커넥트 구조체를 통해 상기 주변 회로에 연결하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 저저항 전도성 층을 구성하는 물질은 상기 공통 소스 라인 층을 구성하는 물질보다 작은 비저항을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 저저항 전도성 층은 금속을 포함하고,
    상기 공통 소스 라인 층은 폴리 실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 더미 채널 구조체는 상기 공통 소스 라인 층에 접촉하는 전도성 층, 및 상기 전도성 층과 상기 적층 구조체의 상기 계단 영역 사이의 절연 층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제5 항에 있어서,
    상기 전도성 층은 폴리 실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1 구조체; 및
    상기 제1 구조체에 본딩된 제2 구조체를 포함하고,
    상기 제1 구조체는,
    제1 기판;
    상기 제1 기판 상의 주변 회로;
    상기 제1 기판 및 상기 주변 회로 상의 제1 절연 구조체;
    상기 제1 절연 구조체 상의 복수의 제1 본딩 패드; 및
    상기 제1 절연 구조체 내에 위치하며 상기 주변 회로 및 상기 복수의 제1 본딩 패드에 연결되는 제1 인터커넥트 구조를 포함하고,
    상기 제2 구조체는,
    저저항 전도성 층;
    상기 저저항 전도성 층 상의 공통 소스 라인 층;
    상기 공통 소스 라인 층 상에 교대로 적층된 복수의 게이트 층 및 복수의 층간 절연 층을 포함하는 적층 구조체;
    상기 적층 구조체의 셀 영역을 관통하여 상기 공통 소스 라인 층에 접촉하는 복수의 채널 구조체;
    상기 적층 구조체를 관통하며 제1 방향으로 길쭉한 워드 라인 컷 구조체;
    상기 적층 구조체를 관통하여 상기 공통 소스 라인 층에 전기적으로 접촉하며 상기 제1 방향으로 길쭉한 더미 워드 라인 컷 구조체;
    상기 적층 구조체 상의 제2 절연 구조체;
    상기 제2 절연 구조체 상의 복수의 제2 본딩 패드; 및
    상기 제2 절연 구조체 내에 위치하며 상기 복수의 게이트 층, 상기 복수의 채널 구조체, 상기 더미 워드 라인 컷 구조체, 및 상기 복수의 제2 본딩 패드에 연결되는 제2 인터커넥트 구조를 포함하고,
    상기 복수의 제1 본딩 패드는 상기 복수의 제2 본딩 패드와 각각 접촉하고,
    상기 적층 구조체의 계단 영역은 상기 적층 구조체의 상기 셀 영역의 일 측에 위치하며 계단 형상을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7 항에 있어서,
    상기 더미 워드 라인 컷 구조체는 상기 적층 구조체의 상기 계단 영역에 위치하며 상기 적층 구조체의 상기 셀 영역을 관통하지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제7 항에 있어서,
    상기 더미 워드 라인 컷 구조체는 상기 공통 소스 라인 층에 전기적으로 접촉하는 전도성 층 및 전도성 층과 상기 적층 구조체 사이의 절연 층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 전도성 층은 폴리 실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
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