KR102635377B1 - 게이트 구동 회로 및 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예들은, 게이트 구동 회로와 디스플레이 장치에 관한 것으로서, 액티브 영역의 일부 영역에 투과도가 높은 저해상도 영역을 배치하고 해당 영역에서 영상이 표시되는 면의 반대편에 광학 센서를 배치함으로써, 해당 영역을 통해 영상 표시와 광학 센서에 의한 센싱이 가능한 디스플레이 장치를 제공한다. 또한, 저해상도 영역과 고해상도 영역인 주변 영역을 별도의 게이트 라인으로 구동함으로써, 저해상도 영역에 대한 화상 보상을 용이하게 하여 저해상도 영역과 주변 영역 간의 화질 차이를 감소시킬 수 있는 방안을 제공한다.

Description

게이트 구동 회로 및 디스플레이 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE}
본 발명의 실시예들은, 게이트 구동 회로와 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용된다.
이러한 디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 게이트 라인 및 데이터 라인 등을 구동하는 각종 구동 회로를 포함할 수 있다. 그리고, 디스플레이 패널은, 다수의 서브픽셀이 배치되며 영상을 표시하는 액티브 영역과, 액티브 영역의 외측에 위치하고 신호 라인 등이 배치되는 논-액티브 영역을 포함할 수 있다.
여기서, 디스플레이 장치는, 유형에 따라, 논-액티브 영역에 카메라 센서나 근접 센서 등(이하, "광학 센서"라고도 함)이 배치될 수 있다. 이와 같이, 논-액티브 영역에 광학 센서를 배치할 경우, 디스플레이 패널에서 논-액티브 영역이 차지하는 면적을 축소시키는데 한계가 존재한다.
따라서, 디스플레이 장치에서 요구되는 광학 센서 등을 디스플레이 패널의 액티브 영역의 일부 영역에 배치하는 방식을 시도하고 있으나, 액티브 영역 내에 광학 센서를 배치함에 따라 액티브 영역을 통해 표시되는 영상의 품질이 저하될 수 있는 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 패널이 표시하는 영상의 품질 저하를 방지하면서 디스플레이 패널의 액티브 영역에 디스플레이 장치에서 요구되는 광학 센서를 배치할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 디스플레이 패널의 액티브 영역에서 광학 센서가 배치된 영역과 광학 센서가 배치되지 않은 영역이 표시하는 영상의 품질 차이를 최소화할 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 제1 해상도를 갖는 제1 영역 및 제1 영역의 일측에 위치하며 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역을 포함하는 액티브 영역을 포함하는 디스플레이 장치를 제공한다. 또한, 경우에 따라, 액티브 영역은 제1 영역의 타측에 위치하며 제2 해상도를 갖는 제3 영역을 더 포함할 수도 있다.
여기서, 디스플레이 장치는, 제1 영역과 중첩된 영역에 배치되고 제1 영역에서 이미지가 표시되는 면의 반대편에 위치하는 적어도 하나의 광학 센서를 포함할 수 있다.
이러한 디스플레이 장치는, 제1 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고 제1 방향으로 배치된 다수의 제1 게이트 라인과, 제2 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고 제1 방향과 교차하는 제2 방향으로 배치된 다수의 제2 게이트 라인을 포함할 수 있다.
그리고, 액티브 영역의 제1 측에 다수의 제1 게이트 라인을 구동하는 제1 게이트 구동 회로가 배치되고, 액티브 영역의 제1 측과 상이한 제2 측에 다수의 제2 게이트 라인을 구동하는 제2 게이트 구동 회로가 배치될 수 있다.
또는, 디스플레이 장치는, 제1 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고 제2 영역의 서브픽셀에 배치된 회로 소자와 절연된 다수의 제1 게이트 라인과, 제1 영역의 서브픽셀에 배치된 회로 소자와 절연되고 제2 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결된 다수의 제2 게이트 라인을 포함할 수도 있다.
이러한 경우, 제1 게이트 라인과 제2 게이트 라인은 동일한 방향으로 배치될 수 있다. 그리고, 제1 게이트 라인을 구동하는 제1 게이트 구동 회로와, 제2 게이트 라인을 구동하는 제2 게이트 구동 회로는 액티브 영역의 측부 중 동일한 측부에 위치할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 제1 해상도를 갖는 제1 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결된 다수의 제1 게이트 라인을 구동하는 제1 게이트 구동 회로와, 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고 제1 게이트 라인과 교차하는 방향으로 배치된 다수의 제2 게이트 라인을 구동하는 제2 게이트 구동 회로를 포함하는 게이트 구동 회로를 제공한다.
본 발명의 실시예들에 의하면, 디스플레이 패널의 액티브 영역 중 일부 영역의 해상도를 낮춰 해당 영역의 투과도를 높여줌으로써, 해당 영역에서 이미지가 표시되는 면의 반대편에 광학 센서가 배치되어 센싱을 수행할 수 있다.
따라서, 디스플레이 패널에서 액티브 영역이 차지하는 비율을 극대화하면서, 액티브 영역의 일부 영역에서 광학 센서에 의한 센싱과 영상 표시를 수행할 수 있다.
또한, 광학 센서가 배치되어 해상도가 낮은 영역과, 광학 센서가 배치되지 않아 해상도가 높은 영역을 별도의 게이트 라인으로 구동함으로써, 해상도가 낮은 영역에 대한 보상이 가능하도록 하여 광학 센서가 배치된 영역과 주변 영역 사이의 화질 차이를 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치의 액티브 영역에 광학 센서가 배치된 경우 액티브 영역에 서브픽셀과 게이트 라인이 배치된 구조의 예시를 나타낸 도면이다.
도 4와 도 5는 본 발명의 실시예들에 따른 디스플레이 장치의 액티브 영역에 제1 영역의 서브픽셀과 제1 영역 이외의 영역의 서브픽셀을 구동하는 게이트 라인이 배치된 구조의 예시를 나타낸 도면이다.
도 6과 도 7은 본 발명의 실시예들에 따른 디스플레이 장치의 액티브 영역에 제1 영역의 서브픽셀과 제1 영역 이외의 영역의 서브픽셀을 구동하는 게이트 라인이 배치된 구조의 다른 예시를 나타낸 도면이다.
도 8은 도 7에 도시된 CASE4의 구체적인 구조의 예시를 나타낸 도면이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 장치의 액티브 영역의 제1 영역에서 서브픽셀의 배치 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되며 영상을 표시하는 액티브 영역(A/A)과, 액티브 영역(A/A)의 외측에 위치하며 신호 라인 등이 배치되는 논-액티브 영역(N/A)을 포함할 수 있다.
디스플레이 패널(110)의 액티브 영역(A/A)에는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다.
이러한 서브픽셀(SP)은 각각 발광 소자(ED)를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있으며, 각각의 서브픽셀(SP)에는 발광 소자(ED)와 이를 구동하기 위한 트랜지스터 등이 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에 배치된 서브픽셀(SP)에 발광 소자(ED)가 배치되고, 발광 소자(ED)에 흐르는 전류 제어를 통해 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)가 배치될 수 있다.
서브픽셀(SP)에 배치된 발광 소자(ED)는, 유기발광다이오드(OLED)일 수 있으나, 경우에 따라, 발광다이오드(LED)나 마이크로 발광다이오드(μLED) 등일 수도 있다.
그리고, 서브픽셀(SP)에 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 트랜지스터가 배치될 수 있으며, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 한 프레임 동안 유지시켜주기 위한 스토리지 캐패시터(Cstg) 등이 배치될 수 있다.
도 2는, 구동 트랜지스터(DRT)를 포함한 7개의 트랜지스터와, 1개의 스토리지 캐패시터(Cstg)가 서브픽셀(SP)에 배치된 7T1C 구조를 예시로 나타내나, 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구조는 이에 한정되지 아니한다. 또한, 도 2는 서브픽셀(SP)이 PMOS 형태의 트랜지스터로 구성된 경우를 예시로 나타내나, 서브픽셀(SP)에 배치된 트랜지스터 중 적어도 일부는 NMOS 형태로 구성될 수도 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)와 전기적으로 연결된 애노드 전극과, 기저 전압(Vss)이 공급되는 캐소드 전극을 포함할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압(Vdd)이 인가되는 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(DRT)는, 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DRT)의 게이트 노드는 스토리지 캐패시터(Cstg) 및 초기화 전압 라인(IVL)과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 보상된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되도록 제어할 수 있다.
제2 트랜지스터(T2)는, 스캔 신호 SCAN(N-1)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 초기화하기 위해 이용될 수 있다.
제3 트랜지스터(DRT)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다. 그리고, 제4 트랜지스터(T4)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 사이에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)는, 발광 소자(ED)의 발광 타이밍을 제어할 수 있다.
제6 트랜지스터(T6)는, 스캔 신호 SCAN(N)에 의해 제어되고, 발광 소자(ED)의 애노드 전극과 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)는, 발광 소자(ED)의 애노드 전극의 전압을 초기화하기 위해 이용될 수 있다.
이러한 서브픽셀(SP)의 구동 방식을 설명하면, 서브픽셀(SP)은 하나의 영상 프레임 기간 동안 초기화 기간, 데이터 기입 기간 및 발광 기간으로 구분되어 구동될 수 있다.
초기화 기간에, 로우 레벨의 스캔 신호 SCAN(N-1)이 서브픽셀(SP)로 공급되어 제2 트랜지스터(T2)가 턴-온 될 수 있다. 제2 트랜지스터(T2)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 게이트 노드로 초기화 전압(Vini)이 인가될 수 있다.
초기화가 완료되면, 데이터 기입 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 로우 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급될 수 있다. 그리고, 제2 트랜지스터(T2)는 턴-오프 되고, 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 턴-온 될 수 있다.
제1 트랜지스터(T1)가 턴-온 되므로, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 전기적으로 연결된다.
또한, 제3 트랜지스터(T3)가 턴-온 되므로, 데이터 전압(Vdata)이 구동 트랜지스터(DRT)와 제1 트랜지스터(T1)를 통해 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 인가될 수 있다. 이때, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 반영된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되어, 구동 트랜지스터(DRT)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.
그리고, 데이터 기입 기간에 제6 트랜지스터(T6)가 턴-온 되므로, 발광 소자(ED)의 애노드 전극이 초기화 전압(Vini)에 의해 초기화될 수 있다. 즉, 데이터 기입 기간에 구동 트랜지스터(DRT)의 게이트 노드에 전압 인가와 발광 소자(ED)의 애노드 전극의 초기화가 동시에 수행될 수 있다.
발광 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 하이 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급되고, 로우 레벨의 스캔 신호 EM이 공급될 수 있다. 따라서, 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 턴-오프 되고, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 턴-온 될 수 있다.
제4 트랜지스터(T4)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 제3 노드(N3)에 구동 전압(Vdd)이 공급되며, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제3 노드(N3)에 데이터 전압(Vdata)과 구동 전압(Vdd)에 의한 전압 차이가 형성되며 구동 트랜지스터(DRT)를 통해 데이터 전압(Vdata)에 따른 전류가 흐를 수 있다.
제5 트랜지스터(T5)가 턴-온 됨에 따라, 데이터 전압(Vdata)에 따른 전류가 발광 소자(ED)에 공급되어, 발광 소자(ED)에 데이터 전압(Vdata)에 대응하는 밝기를 나타낼 수 있다.
이러한 서브픽셀(SP)은, 디스플레이 패널(110)의 액티브 영역(A/A)에 일정한 간격으로 배치되거나, 단위 영역에 동일한 개수로 배치되어, 디스플레이 패널(110)이 균일한 해상도를 나타내도록 할 수 있다.
또는, 경우에 따라, 액티브 영역(A/A)의 일부 영역이 다른 해상도를 갖도록 서브픽셀(SP)이 배치될 수 있다. 이러한 경우, 해상도가 낮은 영역의 투과도를 높일 수 있으며, 투과도가 높아진 영역에 광학 센서 등이 배치되어 센싱을 수행할 수 있다. 즉, 액티브 영역(A/A)에서 영상이 표시되며 광학 센서가 배치된 영역이 존재할 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 액티브 영역(A/A)에 광학 센서가 배치된 경우 액티브 영역(A/A)에 서브픽셀(SP)과 게이트 라인(GL)이 배치된 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 디스플레이 패널(110)은 다수의 서브픽셀(SP)이 배치되며 영상을 표시하는 액티브 영역(A/A)과, 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함할 수 있다.
액티브 영역(A/A)은, 제1 해상도를 갖는 제1 영역(A1)을 포함할 수 있다. 이러한 제1 영역(A1)은, 액티브 영역(A/A)의 상측에서 가운데 위치할 수 있으나, 경우에 따라, 액티브 영역(A/A)의 경계에 접하게 위치할 수도 있다.
또한, 액티브 영역(A/A)은, 제1 영역(A1)을 제외한 영역에서 제1 해상도보다 높은 제2 해상도를 나타낼 수 있다.
일 예로, 제1 해상도를 갖는 제1 영역(A1)의 일측에 제2 해상도를 갖는 제2 영역(A2)이 위치할 수 있다. 그리고, 제1 영역(A1)의 타측에 제2 해상도를 갖는 제3 영역(A3)이 위치할 수 있다.
제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)은 동일한 게이트 라인(GL)에 의해 구동되는 영역일 수 있다.
그리고, 액티브 영역(A/A)에서 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 제외한 영역을 제4 영역(A4)으로 볼 수 있으며, 제4 영역(A4)은 제2 영역(A2) 및 제3 영역(A3)과 동일한 제2 해상도를 나타낼 수 있다.
제1 영역(A1)은, 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)보다 낮은 제1 해상도를 나타내므로, 도 3에 도시된 예시와 같이, 제1 영역(A1)의 일부 영역은 투명 영역일 수 있다. 또는, 경우에 따라, 제2 영역(A2) 등도 투명 영역을 포함할 경우, 제1 영역(A1)에 포함된 투명 영역의 비율이 제2 영역(A2) 등에 포함된 투명 영역의 비율보다 클 수 있다.
제1 영역(A1)이 투명 영역을 포함하며 상대적으로 높은 투과도를 나타냄에 따라, 제1 영역(A1)에 카메라 센서, 근접 센서 등과 같은 광학 센서가 배치될 수 있다.
일 예로, 디스플레이 패널(110)이 이미지를 표시하는 면의 반대편에 광학 센서가 배치될 수 있다. 이러한 광학 센서는 액티브 영역(A/A)의 제1 영역(A1)과 중첩된 영역 내에 위치할 수 있다.
광학 센서가 투과도가 높은 제1 영역(A/A)에 위치하므로, 광학 센서가 영상이 표시되는 면의 반대편에 위치하면서 센싱을 수행할 수 있다. 그리고, 광학 센서가 액티브 영역(A/A) 내에 위치함에 따라, 광학 센서의 배치로 인해 논-액티브 영역(N/A)의 면적이 증가하는 것을 방지할 수 있다.
이와 같이, 본 발명의 실시예들은, 액티브 영역(A/A)의 일부 영역의 해상도를 낮춰 투과도를 높임으로써, 액티브 영역(A/A)에 광학 센서를 용이하게 배치할 수 있는 방안을 제공한다.
또한, 액티브 영역(A/A)에서 제1 해상도를 나타내는 영역과, 제2 해상도를 나타내는 영역을 별도의 게이트 라인(GL)으로 구동함으로써, 영역에 따라 독립적인 데이터 보상이 가능하도록 하여 해상도가 다른 영역 간의 화질 차이를 최소화하는 방안을 제공할 수 있다.
도 4와 도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)의 액티브 영역(A/A)에 제1 영역(A1)의 서브픽셀(SP)과 제1 영역(A1) 이외의 영역의 서브픽셀(SP)을 구동하는 게이트 라인(GL)이 배치된 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)은 제1 해상도를 갖는 제1 영역(A1)과, 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)을 포함할 수 있다.
액티브 영역(A/A)의 일측에 제1 영역(A1)의 서브픽셀(SP)과 연결된 다수의 제1 게이트 라인(GL1)을 구동하는 제1 게이트 구동 회로(121)가 배치될 수 있다. 또한, 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)의 서브픽셀(SP)과 연결된 다수의 제2 게이트 라인(GL2)을 구동하는 제2 게이트 구동 회로(122)가 배치될 수 있다.
여기서, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 동일한 방향(예: 수평 방향)으로 배치될 수 있다. 그리고, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 액티브 영역(A/A)의 상측 영역인 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3) 중 적어도 하나의 영역과 중첩될 수 있다.
일 예로, 제1 게이트 라인(GL1)은, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)과 중첩될 수 있다. 그리고, 제1 게이트 라인(GL1)은, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결되며, 제2 영역(A2) 및 제3 영역(A3)의 서브픽셀(SP)에 배치된 회로 소자와 연결되지 않을 수 있다.
또한, 제2 게이트 라인(GL2)은, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)과 중첩될 수 있다. 그리고, 제2 게이트 라인(GL2)은, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 연결되지 않고, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다.
여기서, 제1 영역(A1)은 제2 영역(A2)이나 제3 영역(A3)보다 낮은 해상도를 나타낸다. 따라서, 제1 영역(A1)의 서브픽셀(SP)을 구동하기 위한 제1 게이트 라인(GL1)은 제2 영역(A2)과 제3 영역(A3)을 구동하기 위한 제2 게이트 라인(GL2)보다 적게 배치될 수 있다. 즉, 인접한 제1 게이트 라인(GL1) 사이의 간격 중 가장 큰 간격은 인접한 제2 게이트 라인(GL2) 사이의 간격 중 가장 큰 간격보다 클 수 있다.
이와 같이, 제1 해상도를 갖는 제1 영역(A1)과, 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역(A2) 및 제3 영역(A3)을 구동하는 게이트 라인(GL)이 별도로 배치될 수 있다.
따라서, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)은, 제2 게이트 구동 회로(122)로부터 출력되는 스캔 신호 G(1), G(2), G(3), ?? 등에 의해 구동될 수 있다. 제1 영역(A1)의 서브픽셀(SP)은, 제1 게이트 구동 회로(121)로부터 출력되는 스캔 신호 G(k), G(k+1), ?? 등에 의해 구동되므로, 제2 영역(A2)의 서브픽셀(SP)과 독립적으로 구동될 수 있다.
제1 영역(A1)의 서브픽셀(SP)과, 제2 영역(A2) 및 제3 영역(A3)의 서브픽셀(SP)이 독립적으로 구동되므로, 제1 영역(A1)의 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)에 대한 보상이 제2 영역(A2)이나 제3 영역(A3)의 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)에 대한 보상과 별개로 이루어질 수 있다.
일 예로, 제1 영역(A1)의 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)을 제2 영역(A2) 등의 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)의 레벨보다 높여줄 수 있다.
제1 영역(A1)의 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)을 높여줌으로써, 제2 영역(A2)이나 제3 영역(A3)보다 해상도가 낮은 제1 영역(A1)이 나타내는 휘도를 높여줄 수 있다. 따라서, 제1 영역(A1)이 나타내는 화질과 제2 영역(A2) 등이 나타내는 화질 사이의 차이를 감소시켜줄 수 있다.
그리고, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은, 제1 게이트 구동 회로(121)와 제2 게이트 구동 회로(122)의 배치 구조에 따라, 액티브 영역(A/A)의 상측에서 다양한 구조로 배치될 수 있다.
도 5의 CASE1을 참조하면, 액티브 영역(A/A)의 하측 영역인 제4 영역(A4)에 제2 게이트 라인(GL2)만 배치될 수 있다. 그리고, 제2 게이트 라인(GL2)은 제4 영역(A4)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다.
액티브 영역(A/A)의 상측 영역 중 제2 영역(A2)과 제3 영역(A3)에 제1게이트 라인(GL1)과 제2 게이트 라인(GL2)이 배치될 수 있다. 여기서, 제2 게이트 라인(GL2)은, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다. 그리고, 제1 게이트 라인(GL1)은, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결되지 않을 수 있다. 즉, 제1 게이트 라인(GL1)은, 제2 영역(A2)과 제3 영역(A3)을 지나가는 형태로 배치될 수 있다.
액티브 영역(A/A)의 제1 영역(A1)에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 배치될 수 있다. 제1 게이트 라인(GL1)은, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다. 그리고, 제2 게이트 라인(GL2)은, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결되지 않고, 제1 영역(A1)을 지나가는 형태로 배치될 수 있다.
도 5의 CASE1과 같이, 제1 영역(A1)의 서브픽셀(SP)을 구동하는 제1 게이트 라인(GL1)이 별도로 배치되므로, 해상도가 낮은 제1 영역(A1)과 주변 영역 간의 화질 차이를 개선할 수 있다.
또한, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)을 구동하는 제2 게이트 라인(GL2)이 제2 영역(A2)과 제3 영역(A3) 사이의 제1 영역(A1)을 통과하므로, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)을 구동하는 스캔 신호가 듀얼 피딩 방식으로 공급될 수 있다. 즉, 액티브 영역(A/A)의 양측으로부터 제2 게이트 라인(GL2)을 구동하는 스캔 신호가 공급되어 서브픽셀(SP)의 위치에 따라 스캔 신호의 파형 차이가 발생하는 것을 방지할 수 있다.
또는, 제1 영역(A1)의 투과도를 더욱 높여주기 위하여, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)을 구동하는 게이트 라인(GL)이 분리되어 배치될 수도 있다.
도 5의 CASE2를 참조하면, CASE1과 동일하게, 제4 영역(A4)에는 제2 게이트 라인(GL2)만 배치되고, 제2 영역(A2)과 제3 영역(A3)에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 배치될 수 있다.
여기서, 제1 영역(A1)에 제1 게이트 라인(GL1)만 배치되고, 제2 게이트 라인(GL2)은 배치되지 않을 수 있다.
즉, 제2 영역(A2)을 구동하는 제2 게이트 라인(GL2)과 제3 영역(A3)을 구동하는 제2 게이트 라인(GL2)이 분리되어 배치될 수 있다. 따라서, 제2 영역(A2)의 서브픽셀(SP)과 제3 영역(A3)의 서브픽셀(SP)은 별도의 게이트 라인(GL)과 전기적으로 연결되고, 별도의 게이트 구동 회로(120)에 의해 구동될 수 있다.
이와 같이, 제2 영역(A2)과 제3 영역(A3)의 구동을 위한 제2 게이트 라인(GL2)이 분리되어 배치되므로, 제2 게이트 라인(GL2)이 제1 영역(A1)에 배치되지 않을 수 있다. 그리고, 제1 영역(A1)을 통과하는 제2 게이트 라인(GL2)의 제거로 인해 제1 영역(A1)의 투과도를 더욱 높여줄 수도 있다.
또한, 본 발명의 실시예들은, 액티브 영역(A/A)의 제1 영역(A1)의 구동을 위한 제1 게이트 라인(GL1)을 제2 게이트 라인(GL2)과 교차하는 방향으로 배치함으로써, 제1 영역(A1)의 구동과 제1 게이트 구동 회로(121)의 배치를 더욱 용이하게 할 수 있다.
도 6과 도 7은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 액티브 영역(A/A)에 제1 영역(A1)의 서브픽셀(SP)과 제1 영역(A1) 이외의 영역의 서브픽셀(SP)을 구동하는 게이트 라인(GL)이 배치된 구조의 다른 예시를 나타낸 도면이다.
도 6을 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)은, 제1 해상도를 갖는 제1 영역(A1)과, 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)을 포함할 수 있다.
제1 영역(A1)의 서브픽셀(SP)을 구동하기 위한 제1 게이트 구동 회로(121)는, 액티브 영역(A/A)의 제1 측(예: 상측)에 배치될 수 있다. 그리고, 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)을 구동하기 위한 제2 게이트 구동 회로(122)는, 액티브 영역(A/A)의 제2 측(예: 좌측)에 배치될 수 있다.
제1 게이트 구동 회로(121)가 액티브 영역(A/A)의 상측에 배치되므로, 제2 게이트 구동 회로(122)가 배치되는 액티브 영역(A/A)의 좌측에 제1 게이트 구동 회로(121)의 배치로 인한 영역이 추가적으로 요구되지 않을 수 있다. 따라서, 제1 영역(A1)을 구동하기 위한 별도의 제1 게이트 구동 회로(121)를 용이하게 배치할 수 있다.
또한, 제1 게이트 구동 회로(121)가 액티브 영역(A/A)의 상측에 배치됨에 따라, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 연결되는 제1 게이트 라인(GL1)은 일 방향(예: 수직 방향)으로 배치될 수 있다. 그리고, 제2 영역(A2)과 제3 영역(A3)을 구동하기 위한 제2 게이트 라인(GL2)은 제1 게이트 라인(GL1)과 교차하는 방향(예: 수평 방향)으로 배치될 수 있다.
액티브 영역(A/A)의 상측 중앙에 배치된 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 연결되는 제1 게이트 라인(GL1)이 수직 방향으로 배치됨에 따라, 제1 게이트 라인(GL1)은 제2 영역(A2)과 제3 영역(A3)에 배치되지 않을 수 있다.
즉, 제1 영역(A1)의 구동을 위해 별도로 배치되는 제1 게이트 라인(GL1)은 제1 영역(A1)에만 배치될 수 있다. 따라서, 제1 게이트 라인(GL1)이 제2 영역(A2) 등에 불필요하게 배치되지 않을 수 있다.
그리고, 제1 영역(A1)은, 별도로 배치된 제1 게이트 라인(GL1)에 의해 구동됨에 따라, 제1 영역(A1)의 서브픽셀(SP)로 공급되는 데이터 전압(Vdata)에 대한 보상이 별도로 수행되어 제1 영역(A1)의 화질과 주변 영역의 화질 사이의 차이를 감소시킬 수 있다.
여기서, 제2 게이트 라인(GL2)은, 제2 영역(A2)과 제3 영역(A3)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다. 따라서, 제2 게이트 라인(GL2)은, 제2 영역(A2)와 제3 영역(A3)에 배치되며, 제2 영역(A2)과 제3 영역(A3) 사이에 위치하는 제1 영역(A1)과 중첩될 수 있다. 그리고, 제2 게이트 라인(GL2)은, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결되지 않을 수 있다.
도 7의 CASE3을 참조하면, 액티브 영역(A/A)의 하측 영역인 제4 영역(A4)에 제2 게이트 라인(GL2)이 배치된다. 액티브 영역(A/A)의 상측 영역에서 제2 영역(A2)과 제3 영역(A3)에 제2 게이트 라인(GL2)이 배치될 수 있다. 따라서, 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)은 제2 게이트 라인(GL2)에 의해 구동될 수 있다.
액티브 영역(A/A)의 제1 영역(A1)에는 제1 게이트 라인(GL1)이 배치될 수 있다. 그리고, 제1 게이트 라인(GL1)은, 제2 게이트 라인(GL2)과 교차하는 방향으로 배치되며, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다.
제2 게이트 라인(GL2)이 제1 영역(A1)에 배치될 수 있으며, 제2 게이트 라인(GL2)은 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결되지 않을 수 있다. 즉, 제2 게이트 라인(GL2)은, 제1 영역(A1)에서 제1 게이트 라인(GL1)과 교차하는 방향으로 지나가는 형태로 배치될 수 있다.
제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 제1 영역(A1)에서 서로 교차하는 방향으로 배치되므로, 제1 게이트 라인(GL1)의 적어도 일부분은 제2 게이트 라인(GL2)과 다른 층에 배치될 수 있다.
일 예로, 제1 게이트 라인(GL1)이 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자의 게이트 전극을 형성하는 부분을 제외한 나머지 부분은 데이터 라인(DL)이 배치된 층에 배치될 수 있다. 따라서, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 교차하는 영역에서 단락이 발생하는 것을 방지할 수 있다.
이와 같이, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)을 서로 교차하는 방향으로 배치함으로써, 제1 영역(A1)의 구동을 위한 제1 게이트 구동 회로(121)와 제1 게이트 라인(GL1)의 배치를 용이할 수 있다. 또한, 제2 영역(A2)과 제3 영역(A3)의 구동을 위한 제2 게이트 라인(GL2)은, 경우에 따라, 듀얼 피딩 방식으로 구동될 수 있는 구조를 제공할 수 있다.
또는, 도 7의 CASE4를 참조하면, 액티브 영역(A/A)의 제1 영역(A1)에 제1 게이트 라인(GL1)이 제2 게이트 라인(GL2)과 교차하는 방향으로 배치될 수 있다. 제1 게이트 라인(GL1)은, 제1 영역(A1)의 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결될 수 있다.
여기서, 제1 영역(A1)은 투명 영역을 포함하고 낮은 해상도를 가지므로, 제1 게이트 라인(GL1)은 제1 영역(A1)에 서브픽셀(SP)이 배치된 형태에 따라 제1 영역(A1)의 일부 영역에만 배치될 수 있다.
그리고, 제1 영역(A1)에 제2 게이트 라인(GL2)은 배치되지 않을 수 있다. 제2 게이트 라인(GL2)은, 제2 영역(A2)을 구동하는 제2 게이트 라인(GL2)과 제3 영역(A3)을 구동하는 제2 게이트 라인(GL2)이 분리되어 배치되며, 제1 영역(A1)에는 배치되지 않을 수 있다.
제2 게이트 라인(GL2)이 제1 영역(A1)에 배치되지 않으므로, 제1 영역(A1)의 투과도를 더욱 높여줄 수 있으며, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 동일한 층에 배치될 수 있다.
도 8은 도 7에 도시된 CASE4의 구체적인 구조의 예시를 나타낸 도면이다.
도 8을 참조하면, 액티브 영역(A/A)의 상측 영역 중 제2 영역(A2)과 제3 영역(A3)에서 스캔 신호 SCAN(N-1), SCAN(N) 및 EM 등이 인가되는 제2 게이트 라인(GL2)은 수평 방향으로 배치될 수 있다.
제1 영역(A1)에서 스캔 신호 SCAN(N-1), SCAN(N) 및 EM 등이 인가되는 제1 게이트 라인(GL1)은 제2 게이트 라인(GL2)과 교차하는 수직 방향으로 배치될 수 있다. 그리고, 제1 영역(A1)에 제2 게이트 라인(GL2)은 배치되지 않을 수 있다.
낮은 해상도를 가지며 투과도가 높은 제1 영역(A1)과 높은 해상도를 가지며 투과도가 낮은 제2 영역(A2), 제3 영역(A3)을 구동하는 게이트 라인(GL)을 별도로 배치함으로써, 제1 영역(A1)에 대한 데이터 보상을 용이하게 하여 제1 영역(A1)과 주변 영역 간의 화질 차이를 감소시킬 수 있다.
또한, 제1 영역(A1)을 구동하는 제1 게이트 라인(GL1)이 제2 게이트 라인(GL2)과 교차하는 방향으로 배치되도록 하여, 제1 영역(A1)의 구동을 위한 제1 게이트 구동 회로(121)와 제1 게이트 라인(GL1) 등의 배치를 용이하게 할 수 있다.
그리고, 경우에 따라, 제2 게이트 라인(GL2)은, 제1 영역(A1)을 제외한 영역에만 배치되도록 함으로써, 제1 영역(A1)의 투과도를 더욱 높여줄 수도 있다.
여기서, 투과도를 높이기 위해 낮은 해상도를 갖는 제1 영역(A1)의 서브픽셀(SP)은 투과도와 화상 품질, 게이트 라인(GL)의 배치 구조 등을 고려하여 다양한 형태로 배치될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 장치(100)의 액티브 영역(A/A)의 제1 영역(A1)에서 서브픽셀(SP)의 배치 구조의 예시를 나타낸 도면이다.
도 9a를 참조하면, 제1 영역(A1)은 광학 센서에 의한 센싱이 가능하도록 높은 투과도를 갖기 위해 낮은 해상도를 나타내도록 서브픽셀(SP)이 배치될 수 있다.
일 예로, 도 9a에 도시된 예시와 같이, 하나의 적색 서브픽셀(R SP), 하나의 청색 서브픽셀(B SP) 및 두 개의 녹색 서브픽셀(G SP)이 하나의 픽셀을 구성하는 경우, 16개의 픽셀 영역 중 4개의 픽셀 영역에만 발광 소자(ED) 등이 배치되며 영상을 표시할 수 있다.
이러한 경우, 제1 게이트 라인(GL1)은, 영상이 표시되는 픽셀이 배치된 영역을 지나가도록 배치될 수 있다. 그리고, 제2 게이트 라인(GL2)은 제1 영역(A1)에 배치되지 않을 수도 있고, 제1 영역(A1)에 배치될 경우 영상이 표시되는 픽셀뿐만 아니라 투명 영역도 지나가도록 배치될 수 있다.
이와 같이, 제1 영역(A1)에서 투명 영역의 비율을 높게 함으로써, 제1 영역(A1)과 중첩되도록 위치하는 광학 센서에 의한 센싱 성능을 높여줄 수 있다.
또는, 광학 센서에 의한 센싱이 가능하도록 하되, 제1 영역(A1)의 화상 품질을 높여주기 위하여 제1 영역(A1)에서 영상을 표시하는 픽셀의 비율을 조금 높여줄 수도 있다.
도 9b와 도 9c를 참조하면, 16개의 픽셀 영역 중 8개의 픽셀 영역에 발광 소자(ED) 등이 배치되며 영상을 표시할 수 있다.
여기서, 도 9b에 도시된 예시는, 발광 소자(ED) 등이 배치된 픽셀이 수평 방향으로 연결된 형태로 배치된 예시를 나타낸다. 이러한 픽셀 구조는 전술한 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)의 배치 구조 중, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 동일한 방향으로 배치되는 경우에 적합할 수 있다.
그리고, 도 9c에 도시된 예시는, 발광 소자(ED) 등이 배치된 픽셀이 수직 방향으로 연결된 형태로 배치된 예시를 나타낸다. 이러한 픽셀 구조는 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 서로 교차하는 방향으로 배치되는 경우에 적합할 수 있다.
도 9b나 도 9c에 도시된 예시의 경우, 제2 게이트 라인(GL2)이 제2 영역(A2)과 제3 영역(A3)에서 분리되어 배치되어 제1 영역(A1)에 배치되지 않으면, 제1 영역(A1)의 투명 영역에 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 모두 배치되지 않는 구조가 가능할 수 있다. 따라서, 제1 영역(A1)의 해상도 저하를 최소화하며 제1 영역(A1)의 투과도를 최대화할 수 있다.
전술한 본 발명의 실시예들에 따르면, 액티브 영역(A/A)의 일부 영역에 저해상도 영역을 배치함으로써, 해당 영역에서 영상이 표시되는 면의 반대편에 광학 센서가 배치되며 센싱을 수행할 수 있는 디스플레이 장치(100)를 제공할 수 있다.
따라서, 디스플레이 패널(110)의 논-액티브 영역(N/A)의 면적 증가를 방지하면서, 디스플레이 장치(100)에서 요구되는 광학 센서를 용이하게 배치할 수 있다.
또한, 저해상도를 나타내는 영역을 구동하는 제1 게이트 라인(GL1)과 고해상도를 나타내는 주변 영역을 구동하는 제2 게이트 라인(GL2)을 별도로 배치함으로써, 저해상도 영역에 대한 화상 보상을 용이하게 하여 저해상도 영역과 고해상도 영역 간의 화질 차이를 감소시킬 수 있다.
또한, 저해상도 영역을 구동하는 제1 게이트 라인(GL1)과 고해상도 영역인 주변 영역을 구동하는 제2 게이트 라인(GL2)이 서로 교차하는 방향으로 배치되는 구조에 의해, 저해상도 영역의 구동을 위해 별도로 배치되는 제1 게이트 구동 회로(121)와 제1 게이트 라인(GL1) 등의 배치를 용이하게 할 수 있는 방안을 제공한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 121: 제1 게이트 구동 회로
122: 제2 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 제1 해상도를 갖는 제1 영역과, 상기 제1 영역의 일측에 위치하며 상기 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역을 포함하는 액티브 영역;
    상기 제1 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 제1 방향으로 배치된 다수의 제1 게이트 라인; 및
    상기 제2 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 적어도 일부가 상기 제1 방향과 교차하는 제2 방향으로 배치된 다수의 제2 게이트 라인
    을 포함하고,
    상기 제1 영역은 상기 서브픽셀이 배치된 영역과, 상기 서브픽셀이 배치되지 않은 투명 영역을 포함하고, 광학 센서와 중첩하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 라인은 상기 제2 영역을 제외한 영역에 배치된 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 게이트 라인은 상기 제1 영역을 제외한 영역에 배치된 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 게이트 라인의 일부분은 상기 제1 영역과 중첩되고, 상기 제1 영역의 서브픽셀에 배치된 회로 소자와 절연된 디스플레이 장치.
  5. 제1항에 있어서,
    상기 액티브 영역은,
    상기 제1 영역의 타측에 위치하고 상기 제2 해상도를 갖는 제3 영역을 더 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제3 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 상기 제2 게이트 라인과 분리된 다수의 제3 게이트 라인을 더 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제3 게이트 라인은 상기 제1 영역 및 상기 제2 영역을 제외한 영역에 배치된 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제2 게이트 라인은 상기 제3 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결된 디스플레이 장치.
  9. 제1항에 있어서,
    상기 액티브 영역의 제1 측에 위치하고, 상기 다수의 제1 게이트 라인을 구동하는 제1 게이트 구동 회로; 및
    상기 액티브 영역의 상기 제1 측과 상이한 제2 측에 위치하고, 상기 다수의 제2 게이트 라인을 구동하는 제2 게이트 구동 회로를 더 포함하는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인 중 적어도 하나는 상기 투명 영역을 제외한 영역에 배치된 디스플레이 장치.
  11. 제1항에 있어서,
    상기 광학센서는 상기 제1 영역에서 이미지가 표시되는 면의 반대편에 위치하는 디스플레이 장치.
  12. 제1 해상도를 갖는 제1 영역, 상기 제1 영역의 일측에 위치하며 상기 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역 및 상기 제1 영역의 타측에 위치하며 상기 제2 해상도를 갖는 제3 영역을 포함하는 액티브 영역;
    상기 제1 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 상기 제2 영역 및 상기 제3 영역의 서브픽셀에 배치된 회로 소자와 절연된 다수의 제1 게이트 라인; 및
    적어도 일부가 상기 제1 영역의 서브픽셀에 배치된 회로 소자와 절연되고, 상기 제2 영역 및 상기 제3 영역 중 적어도 하나의 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결된 다수의 제2 게이트 라인
    을 포함하고,
    상기 제1 영역은 상기 서브픽셀이 배치된 영역과, 상기 서브픽셀이 배치되지 않은 투명 영역을 포함하고, 광학 센서와 중첩하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 게이트 라인의 일부분은 상기 제2 영역 및 상기 제3 영역 중 적어도 하나의 영역과 중첩된 디스플레이 장치.
  14. 제12항에 있어서,
    상기 제2 게이트 라인의 일부분은 상기 제1 영역과 중첩된 디스플레이 장치.
  15. 제12항에 있어서,
    상기 제1 영역, 상기 제2 영역 및 상기 제3 영역의 서브픽셀 중 적어도 하나의 서브픽셀은 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 중첩된 디스플레이 장치.
  16. 제12항에 있어서,
    상기 다수의 제1 게이트 라인 중 인접한 두 개의 제1 게이트 라인 사이의 간격 중 가장 큰 간격은 상기 다수의 제2 게이트 라인 중 인접한 두 개의 제2 게이트 라인 사이의 간격 중 가장 큰 간격보다 큰 디스플레이 장치.
  17. 제12항에 있어서,
    상기 제2 게이트 라인은 상기 제2 영역 및 상기 제3 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결된 디스플레이 장치.
  18. 제12항에 있어서,
    상기 제2 게이트 라인은 상기 제2 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 상기 제3 영역의 서브픽셀에 배치된 회로 소자와 절연되며,
    상기 제3 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 상기 제1 영역 및 상기 제2 영역을 제외한 영역에 배치된 다수의 제3 게이트 라인을 더 포함하는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제2 게이트 라인은 상기 제1 영역 및 상기 제3 영역을 제외한 영역에 배치된 디스플레이 장치.
  20. 제1 해상도를 갖는 제1 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결된 다수의 제1 게이트 라인을 구동하는 제1 게이트 구동 회로; 및
    상기 제1 해상도보다 높은 제2 해상도를 갖는 제2 영역의 서브픽셀에 배치된 회로 소자와 전기적으로 연결되고, 적어도 일부가 상기 제1 게이트 라인과 교차하는 방향으로 배치된 다수의 제2 게이트 라인을 구동하는 제2 게이트 구동 회로
    를 포함하고,
    상기 제1 영역은 상기 서브픽셀이 배치된 영역과, 상기 서브픽셀이 배치되지 않은 투명 영역을 포함하고, 광학 센서와 중첩하는 게이트 구동 회로.
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