KR102649177B1 - 게이트 구동 회로, 디스플레이 패널 및 디스플레이 장치 - Google Patents

게이트 구동 회로, 디스플레이 패널 및 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예들은, 게이트 구동 회로, 디스플레이 패널 및 장치에 관한 것으로서, 디스플레이 패널의 양측에 배치된 스캔 구동 회로는 듀얼 피딩 방식으로 구동하고, 발광 구동 회로는 버퍼 트랜지스터가 신호 배선과 수평하게 배치된 구조에서 싱글 피딩 방식으로 구동되도록 함으로써, 디스플레이 패널의 영역에 따른 휘도 편차를 방지하며, 버퍼 트랜지스터의 사이즈와 발광 구동 회로의 폭을 감소시켜 디스플레이 패널의 베젤 영역을 최소화할 수 있도록 한다.

Description

게이트 구동 회로, 디스플레이 패널 및 디스플레이 장치{GATE DRIVIGN CIRCUIT, DISPLAY PANEL AND DISPLAY DEVICE}
본 발명의 실시예들은, 게이트 구동 회로, 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치 중 유기발광 디스플레이 장치는, 스스로 발광하는 유기발광다이오드를 이용함으로써, 응답 속도, 명암비, 발광 효율, 휘도 및 시야각 등에서 장점을 제공한다.
이러한 유기발광 디스플레이 장치는, 일 예로, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 게이트 구동 회로 및 데이터 구동 회로를 제어하는 컨트롤러 등을 포함할 수 있다.
여기서, 게이트 구동 회로는, 디스플레이 패널의 베젤 영역에 배치될 수 있으며, 서브픽셀 내 스위칭 트랜지스터의 작동 타이밍을 제어하는 스캔 구동 회로와, 서브픽셀 내 발광 트랜지스터의 작동 타이밍을 제어하는 발광 구동 회로를 포함할 수 있다.
따라서, 이러한 게이트 구동 회로의 배치로 인해 디스플레이 패널의 베젤 영역의 폭을 감소시키는 데 많은 어려움이 존재한다.
본 발명의 실시예들의 목적은, 디스플레이 패널의 액티브 영역 내의 휘도 편차를 방지하면서 디스플레이 패널의 베젤 영역의 폭을 감소시킬 수 있는 게이트 구동 회로와, 이를 포함하는 디스플레이 패널 및 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 디스플레이 패널의 베젤 영역을 감소시킬 수 있는 구조를 갖는 스캔 구동 회로, 발광 구동 회로와 그 구동 방식을 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널의 양측에 배치된 다수의 스캔 구동 회로와, 디스플레이 패널의 양측에 배치된 다수의 발광 구동 회로를 포함하고, 다수의 발광 구동 회로 각각에 포함된 버퍼 트랜지스터는 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치된 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인과, 다수의 게이트 라인에 의해 구동되고 액티브 영역에 배치된 다수의 서브픽셀과, 액티브 영역의 양측에 배치된 다수의 스캔 구동 회로와, 액티브 영역의 양측에 배치된 다수의 발광 구동 회로를 포함하고, 다수의 스캔 구동 회로 각각에 포함된 버퍼 트랜지스터는 스캔 구동 회로에 배치된 신호 배선이 배치된 방향과 교차하는 방향으로 배치되고, 다수의 발광 구동 회로 각각에 포함된 버퍼 트랜지스터는 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치된 디스플레이 패널을 제공한다.
다른 측면에서, 본 발명의 실시예들은, 제1 스캔 구동 회로와, 제1 스캔 구동 회로와 대응되도록 배치된 제2 스캔 구동 회로와, 제1 스캔 구동 회로를 포함한 2K개의 스캔 구동 회로와 대응되도록 배치된 제1 발광 구동 회로와, 제1 발광 구동 회로에 대응되도록 배치된 제2 발광 구동 회로를 포함하고, 제1 발광 구동 회로와 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 제1 발광 구동 회로와 제2 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치된 게이트 구동 회로를 제공한다.
본 발명의 실시예들에 의하면, 디스플레이 패널의 양측에 스캔 구동 회로와 발광 구동 회로를 배치하고, 발광 구동 회로 내 배치되는 버퍼 트랜지스터가 신호 배선과 동일한 방향을 따라 배치되도록 함으로써, 발광 구동 회로의 폭을 감소시켜 디스플레이 패널의 베젤 영역의 폭이 감소될 수 있도록 한다.
본 발명의 실시예들에 의하면, 스캔 구동 회로는 듀얼 피딩(Dual Feeding) 방식으로 구동하고, 발광 구동 회로는 싱글(Single Feeding) 방식으로 구동함으로써, 디스플레이 패널 내 휘도 편차를 방지하며 발광 구동 회로 내 버퍼 트랜지스터의 사이즈가 감소될 수 있도록 하여 발광 구동 회로의 폭을 감소시킬 수 있도록 한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 구동 회로의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 구동 회로의 다른 예시를 나타낸 도면이다.
도 5는 도 4에 도시된 발광 구동 회로 내 회로 소자의 배치 구조의 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 구동 회로의 또 다른 예시를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 구동 회로의 또 다른 예시를 나타낸 도면이다.
도 8은 도 6과 도 7에 도시된 발광 구동 회로 내 회로 소자의 배치 구조의 예시를 나타낸 도면이다.
도 9는 도 7에 도시된 발광 구동 회로 내에서 로직 트랜지스터와 버퍼 트랜지스터가 배치된 구조의 예시를 나타낸 도면이다.
도 10은 도 9에 도시된 발광 구동 회로 내 회로 소자의 배치 구조의 예시를 나타낸 도면이다.
도 11은 도 7에 도시된 발광 구동 회로 내에서 로직 트랜지스터와 버퍼 트랜지스터가 배치된 구조의 다른 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 발광 소자를 포함하는 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다. 이러한 서브픽셀(SP)은 각각 발광 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
또한, 게이트 구동 회로(120)는, 서브픽셀(SP)에 포함된 발광 소자의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 이러한 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일측에만 위치할 수도 있고 양측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있으며, 각각의 서브픽셀(SP)에는 발광 소자와 이를 구동하기 위한 트랜지스터 등이 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)의 디스플레이 패널(110)에 배열된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에 배열된 서브픽셀(SP)에는, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하기 위한 다수의 디스플레이 구동 트랜지스터와, 스토리지 캐패시터(Cst)가 배치될 수 있다.
도 2는 서브픽셀(SP)에 6개의 디스플레이 구동 트랜지스터(T1, T2, T3, T4, T5, T6)와, 1개의 스토리지 캐패시터(Cst)가 배치된 6T1C 구조를 예시로 나타낸 것으로서, 서브픽셀(SP)은 이외에도 서브픽셀(SP)에 배치되는 회로 소자의 수와 연결 관계에 따라 다양하게 구현될 수 있다.
또한, 서브픽셀(SP)에 배치된 디스플레이 구동 트랜지스터가 P 타입인 경우를 예시로 나타내나, N 타입의 디스플레이 구동 트랜지스터로 서브픽셀(SP)이 구성될 수도 있다.
제1 트랜지스터(T1)는, 데이터 전압을 공급하는 데이터 구동 회로(130)와 스토리지 캐패시터(Cst) 사이에 전기적으로 연결될 수 있다. 그리고, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제1 트랜지스터(T1)는, 게이트 라인(GL)을 통해 턴-온 레벨의 스캔 신호가 인가되면 데이터 구동 회로(130)로부터 공급되는 데이터 전압이 스토리지 캐패시터(Cst)의 일면에 인가되도록 한다.
이러한 제1 트랜지스터(T1)는, 스토리지 캐패시터(Cst)에 데이터 전압이 인가되는 타이밍을 제어하므로 스위칭 트랜지스터라고도 한다.
제2 트랜지스터(T2)는, 구동 전압(VDD)이 공급되는 라인과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스토리지 캐패시터(Cst)와 전기적으로 연결될 수 있다.
이러한 제2 트랜지스터(T2)는 구동 트랜지스터라고도 하며, 제2 트랜지스터(T2)의 게이트 전극에 인가된 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어하여 유기발광다이오드(OLED)가 나타내는 밝기를 제어할 수 있다.
제3 트랜지스터(T3)는, 제2 트랜지스터(T2)의 게이트 전극과 드레인 전극 또는 소스 전극 사이에 전기적으로 연결될 수 있다. 그리고, 제3 트랜지스터(T3)는 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
이러한 제3 트랜지스터(T3)는, 제2 트랜지스터(T2)의 문턱 전압을 보상해주기 위한 것으로서, 보상 트랜지스터라고도 한다.
즉, 제2 트랜지스터(T2)는 구동 트랜지스터로서, 서브픽셀(SP)에 인가되는 데이터 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어해야 하나, 서브픽셀(SP)마다 배치된 제2 트랜지스터(T2)의 문턱 전압의 편차로 인해 각각의 서브픽셀(SP)에 배치된 유기발광다이오드(OLED)가 원하는 밝기를 나타내지 못할 수 있다.
따라서, 제3 트랜지스터(T3)를 통해, 각각의 서브픽셀(SP)에 배치된 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있도록 한다.
일 예로, 게이트 라인(GL)을 통해 제3 트랜지스터(T3)를 턴-온 시키는 스캔 신호가 인가되면, 구동 전압(VDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 제2 트랜지스터(T2)의 게이트 전극으로 인가되게 된다.
제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 감해진 구동 전압(VDD)이 인가된 상태에서 스토리지 캐패시터(Cst)의 일면에 데이터 전압이 인가되도록 함으로써, 제2 트랜지스터(T2)의 문턱 전압에 대한 보상이 이루어질 수 있도록 한다.
여기서, 스토리지 캐패시터(Cst)의 일면에 데이터 전압의 인가를 제어하는 제1 트랜지스터(T1)와, 제2 트랜지스터(T2)의 문턱 전압 보상을 수행하는 제3 트랜지스터(T3)는 동일한 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수도 있고, 다른 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수도 있다.
이와 같이, 제3 트랜지스터(T3)를 통해 제2 트랜지스터(T2)의 문턱 전압의 편차를 보상함으로써, 제2 트랜지스터(T2)의 문턱 전압의 차이로 인해 서브픽셀(SP)이 나타내는 휘도의 편차를 방지할 수 있도록 한다.
제4 트랜지스터(T4)는, 스토리지 캐패시터(Cst)와 기준 전압(Vref)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 그리고, 제4 트랜지스터(T4)는 게이트 라인(GL)을 통해 공급되는 발광 신호에 의해 제어될 수 있다.
이러한 제4 트랜지스터(T4)는, 게이트 라인(GL)을 통해 턴-온 레벨의 발광 신호가 인가되면 스토리지 캐패시터(Cst)의 일면의 전압을 초기화하거나, 스토리지 캐패시터(Cst)의 일면에 인가된 데이터 전압을 서서히 방전시키며 데이터 전압에 따른 전류가 유기발광다이오드(OLED)에 흐르도록 할 수 있다.
제5 트랜지스터(T5)는, 제2 트랜지스터(T2)와 유기발광다이오드(OLED) 사이에 전기적으로 연결된다. 그리고, 제5 트랜지스터(T5)는, 게이트 라인(GL)을 통해 공급되는 발광 신호에 의해 제어될 수 있다.
제5 트랜지스터(T5)는, 스토리지 캐패시터(Cst)의 일면에 데이터 전압이 인가되고 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압의 보상이 적용된 구동 전압(VDD)이 인가된 상태에서, 턴-온 레벨의 발광 신호가 인가되면 턴-온 되어 유기발광다이오드(OLED)에 전류가 흐르도록 할 수 있다.
이러한 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 유기발광다이오드(OLED)의 발광 타이밍을 제어하므로, 발광 트랜지스터라고도 한다.
제6 트랜지스터(T6)는, 기준 전압(Vref)이 공급되는 라인과 유기발광다이오드(OLED)의 애노드 전극 사이에 전기적으로 연결될 수 있다. 그리고, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제6 트랜지스터(T6)는, 게이트 라인(GL)을 통해 턴-온 레벨의 스캔 신호가 인가되면 기준 전압(Vref)을 유기발광다이오드(OLED)의 애노드 전극이나, 제2 트랜지스터(T2)와 제5 트랜지스터(T5) 사이의 노드를 초기화할 수 있다.
이와 같이, 서브픽셀(SP)에 배치된 디스플레이 구동 트랜지스터는 스캔 신호와 발광 신호에 의해 작동하며, 데이터 전압에 따른 전류가 유기발광다이오드(OLED)에 흐르도록 함으로써, 서브픽셀(SP)이 영상 데이터에 따른 밝기를 나타낼 수 있도록 한다.
이러한 서브픽셀(SP) 내 배치된 트랜지스터의 작동 타이밍을 제어하는 스캔 신호나 발광 신호는 디스플레이 패널(110)의 일측에 배치된 게이트 구동 회로(120)에 의해 출력될 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)의 예시를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(120)는, 디스플레이 패널(110)의 일측에 배치될 수 있다.
그리고, 게이트 구동 회로(120)는, 서브픽셀(SP)에 배치된 스위칭 트랜지스터 등으로 스캔 신호를 출력하는 다수의 스캔 구동 회로(SDC)와, 서브픽셀(SP)에 배치된 발광 트랜지스터 등으로 발광 신호를 출력하는 다수의 발광 구동 회로(EDC)를 포함할 수 있다.
이러한 다수의 스캔 구동 회로(SDC)와 다수의 발광 구동 회로(EDC) 각각은, 하나의 서브픽셀(SP) 라인과 대응되도록 배치될 수 있다.
또는, 다수의 스캔 구동 회로(SDC) 각각은 하나의 서브픽셀(SP) 라인과 대응되도록 배치되고, 다수의 발광 구동 회로(EDC) 각각은 둘 이상의 서브픽셀(SP) 라인과 대응되도록 배치될 수 있다.
다수의 스캔 구동 회로(SDC)와 다수의 발광 구동 회로(EDC) 각각은, 스캔 신호 또는 발광 신호를 출력하기 위한 다수의 트랜지스터와, 캐패시터 등과 같은 회로 소자를 포함할 수 있다.
일 예로, 제1 발광 구동 회로(EDC1)을 예시로 살펴보면, 제1 발광 구동 회로(EDC1)는, 발광 신호의 출력을 제어하는 버퍼 트랜지스터 그룹(BTG)와, 버퍼 트랜지스터(BT)의 게이트 전극의 전압 레벨을 제어하는 로직 트랜지스터(LTG)를 포함할 수 있다.
버퍼 트랜지스터 그룹(BTG)은, 게이트 라인(GL)으로 턴-온 레벨의 발광 신호의 출력을 제어하는 제1 버퍼 트랜지스터(BT1)와, 게이트 라인(GL)으로 턴-오프 레벨의 발광 신호의 출력을 제어하는 제2 버퍼 트랜지스터(BT2)를 포함할 수 있다.
제1 버퍼 트랜지스터(BT1)는, Q 노드의 전압 레벨에 의해 제어되며, 일 예로, 게이트 로우 전압(VGL)이 게이트 라인(GL)으로 출력되는 것을 제어할 수 있다. 그리고, 제2 버퍼 트랜지스터(BT2)는, Qb 노드의 전압 레벨에 의해 제어되며, 일 예로, 게이트 하이 전압(VGH)이 게이트 라인(GL)으로 출력되는 것을 제어할 수 있다.
이러한 버퍼 트랜지스터(BT)의 온-오프를 제어하는 Q 노드와 Qb 노드의 전압 레벨은 로직 트랜지스터 그룹(LTG)에 포함된 다수의 로직 트랜지스터(LT)에 의해 제어될 수 있다.
즉, 로직 트랜지스터 그룹(LTG)에 포함된 다수의 로직 트랜지스터(LT)는 제1 발광 구동 회로(EDC1)으로 입력되는 스타트 신호(VST), 클럭 신호(CLK) 등에 의해 온-오프 되며 Q 노드와 Qb 노드의 전압 레벨을 제어한다. 여기서, 클럭 신호(CLK)는 서로 다른 위상을 갖는 둘 이상의 클럭 신호(CLK)가 이용될 수 있으며, 도 3에 도시된 게이트 구동 회로(120)는, 두 개의 클럭 신호(CLK)가 이용되는 경우를 예시로 나타내나 이에 한정되지 아니한다.
그리고, Q 노드와 Qb 노드의 전압 레벨을 제어함으로써, 버퍼 트랜지스터(BT)를 통해 로우 레벨 또는 하이 레벨을 갖는 발광 신호가 게이트 라인(GL)으로 출력되도록 한다.
여기서, 로직 트랜지스터 그룹(LTG)을 구성하는 다수의 로직 트랜지스터(LT)는, 다양하게 구현될 수 있다. 그리고, 스캔 구동 회로(SDC)도 발광 구동 회로(EDC)와 유사하게 로직 트랜지스터 그룹(LTG)과 버퍼 트랜지스터 그룹(BTG)으로 구성될 수 있다.
이와 같이, 스캔 구동 회로(SDC)와 발광 구동 회로(EDC)는, 스캔 신호 또는 발광 신호를 서브픽셀(SP)로 공급하며 각각의 서브픽셀(SP)의 작동 타이밍을 제어한다.
이때, 게이트 구동 회로(120)가 디스플레이 패널(110)의 일측에만 배치된 경우에는, 게이트 구동 회로(120)로부터 멀어질수록 로드가 증가하여 디스플레이 패널(110) 내에서 휘도 편차가 발생할 수 있다.
본 발명의 실시예들은, 스캔 구동 회로(SDC)와 발광 구동 회로(EDC)를 디스플레이 패널(110)의 양측에 배치하고, 서브픽셀(SP)로 스캔 신호와 발광 신호를 공급함으로써, 디스플레이 패널(110) 내의 휘도 편차를 방지할 수 있도록 한다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)의 다른 예시를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(120)는, 디스플레이 패널(110)의 양측에 배치된 다수의 스캔 구동 회로(SDC)와 다수의 발광 구동 회로(EDC)를 포함할 수 있다.
다수의 스캔 구동 회로(SDC)는, 디스플레이 패널(110)의 일측에 배치된 다수의 제1 스캔 구동 회로(SDC11, SDC21, SDC31, SDC41, SDC51, SDC61, SDC71, SDC81, 이하 "SDC1"이라 함)과, 디스플레이 패널(110)의 타측에서 제1 스캔 구동 회로(SDC1)와 대응되도록 배치된 다수의 제2 스캔 구동 회로(SDC12, SDC22, SDC32, SDC42, SDC52, SDC62, SDC72, SDC82, 이하 "SDC2"라 함)를 포함할 수 있다.
그리고, 제1 스캔 구동 회로(SDC1)와 제2 스캔 구동 회로(SDC2)는 동일한 서브픽셀(SP) 라인으로 스캔 신호를 공급할 수 있다.
다수의 발광 구동 회로(EDC)는, 디스플레이 패널(110)의 일측에 배치된 다수의 제1 발광 구동 회로(EDC11, EDC21, EDC31, EDC41, 이하 "EDC1"이라 함)와, 디스플레이 패널(110)의 타측에서 제1 발광 구동 회로(EDCX1)와 대응되도록 배치된 다수의 제2 발광 구동 회로(EDC12, EDC22, EDC32, EDC42, 이하 "EDC2"라 함)를 포함할 수 있다.
여기서, 하나의 발광 구동 회로(EDC)는 두 개의 스캔 구동 회로(SDC)와 대응되도록 배치될 수 있다(2 stage 설계).
그리고, 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 동일한 서브픽셀(SP) 라인으로 발광 신호를 공급할 수 있으며, 두 개의 서브픽셀(SP) 라인으로 발광 신호를 공급할 수 있다.
따라서, 디스플레이 패널(110)의 양측에 배치된 스캔 구동 회로(SDC)에 의해 공급되는 스캔 신호에 따라 서브픽셀(SP)에 데이터 전압의 인가가 완료된 후, 발광 구동 회로(EDC)에 의해 두 개의 서브픽셀(SP) 라인 단위로 발광 신호가 순차적으로 공급되어 서브픽셀(SP)이 발광할 수 있다.
이와 같이, 디스플레이 패널(110)의 양측에 스캔 구동 회로(SDC)와 발광 구동 회로(EDC)를 배치하고 스캔 신호와 발광 신호를 듀얼 피딩 방식으로 공급함에 따라 디스플레이 패널(110)의 영역에 따른 휘도 편차를 방지할 수 있다.
도 5는 도 4에 도시된 발광 구동 회로(EDC) 내 회로 소자의 배치 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 발광 구동 회로(EDC)는, 발광 신호의 출력을 제어하는 버퍼 트랜지스터(BT)와, Q 노드와 Qb 노드의 전압 레벨을 제어하는 로직 트랜지스터(LT)를 포함할 수 있다.
여기서, 게이트(Gate)는 발광 구동 회로(EDC) 내 배치되는 트랜지스터의 게이트 전극을 나타내고, 소스/드레인(S/D)은 트랜지스터의 소스/드레인 전극이나 각종 신호/전압이 인가되는 배선을 나타낸다. 그리고, 액티브(Active)는 트랜지스터의 채널 영역을 나타내며, 캐패시터 전극(CE)은 발광 구동 회로(EDC) 내에서 캐패시터를 형성하는 전극을 나타낸다.
일 예로, 발광 구동 회로(EDC)는, 다수의 로직 트랜지스터(LT1, LT2, LT3, LT4, LT5, LT6, LT7, LT8, LT9)와 두 개의 버퍼 트랜지스터(BT1, BT2)를 포함할 수 있다.
여기서, 제1 로직 트랜지스터(LT1)는, 제2 발광 클럭 신호(ECLK2)에 의해 제어되며, 제5 로직 트랜지스터(LT5)와 Q 노드의 전압 레벨을 제어한다. 제2 로직 트랜지스터(LT2)는, 제1 발광 클럭 신호(ECLK2)에 의해 제어되며 제3 로직 트랜지스터(LT3)와 함께 Q 노드의 전압 레벨을 제어한다.
제4 로직 트랜지스터(LT4)는, 제2 발광 클럭 신호(ECLK2)에 의해 제어되며, 제3 로직 트랜지스터(LT3)를 제어한다.
제5 로직 트랜지스터(LT5)는, 제6 로직 트랜지스터(LT6)를 제어하며, 제7 로직 트랜지스터(LT7)와 함께 Qb 노드의 전압 레벨을 제어한다. 그리고, 제8 로직 트랜지스터(LT8)는, 제1 로직 트랜지스터(LT1)의 턴-온 시 공급된 스타트 신호(VST)에 의해 제어되며, Qb 노드의 전압 레벨을 제어한다.
제9 로직 트랜지스터(LT9)는, 리셋 신호(RESET)에 의해 제어되며 게이트 라인(GL)으로 출력되는 발광 신호를 턴-오프 레벨로 초기화시킨다.
즉, 다수의 로직 트랜지스터(LT)는, 발광 구동 회로(EDC)로 입력되는 각종 신호에 따라 제어되며 발광 구동 회로(EDC) 내의 Q 노드와 Qb 노드의 전압 레벨을 제어하며, 도 5는 로직 트랜지스터(LT)가 배치된 구조의 예시를 나타낸 것으로서, 이와 다르게 다양하게 구현될 수도 있다.
두 개의 버퍼 트랜지스터(BT) 중 제1 버퍼 트랜지스터(BT1)는 Q 노드의 전압 레벨에 의해 제어되며, 턴-온 레벨의 발광 신호를 게이트 라인(GL)으로 출력한다.
그리고, 제2 버퍼 트랜지스터(BT2)는 Qb 노드의 전압 레벨에 의해 제어되며, 턴-오프 레벨의 발광 신호를 게이트 라인(GL)으로 출력한다.
여기서, 본 발명의 실시예들은, 서브픽셀(SP) 내 배치된 트랜지스터가 P 타입으로 구현된 경우를 예시로 설명하므로, 제1 버퍼 트랜지스터(BT1)는 게이트 로우 전압(VGL)의 출력을 제어하고 제2 버퍼 트랜지스터(BT2)는 게이트 하이 전압(VGH)의 출력을 제어할 수 있다.
이러한 제1 버퍼 트랜지스터(BT1)와 제2 버퍼 트랜지스터(BT2)는, 게이트 라인(GL)으로 출력되는 발광 신호를 제어하므로, 로직 트랜지스터(LT)에 비해 큰 사이즈를 가질 수 있다.
따라서, 버퍼 트랜지스터(BT)의 채널 영역의 너비, 즉, 버퍼 트랜지스터(BT)의 폭이 일정 수준 이상이 되어야 하므로, 도 5에 도시된 예시와 같이, 버퍼 트랜지스터(BT)의 채널 영역이 신호 배선과 동일한 방향으로 분리되어 배치될 수 있다.
즉, 버퍼 트랜지스터(BT)는, 발광 구동 회로(EDC) 내 배치된 신호 배선과 교차하는 방향으로 배치되고, 채널 영역이 신호 배선과 동일한 방향으로 분리되어 일정 수준 이상의 채널을 확보해줄 수 있다.
반면, 이러한 버퍼 트랜지스터(BT)의 배치 구조에 따라 발광 구동 회로(EDC)의 폭(Wa=178㎛)이 증가할 수 있다. 또한, 발광 구동 회로(EDC)에 배치되는 신호 배선 중 분리되어 배치되는 신호 배선(예, 게이트 로우 전압(VGL)이 인가되는 신호 배선)이 분리되어 배치될 수도 있다.
이와 같이, 디스플레이 패널(110)의 양측에 배치된 스캔 구동 회로(SDC)와 발광 구동 회로(EDC)의 듀얼 피딩 구동을 통해 디스플레이 패널(110) 내 휘도 편차를 방지할 수 있으나, 발광 구동 회로(EDC)의 폭으로 인해 디스플레이 패널(110)의 베젤 영역을 감소시키는 데 어려움이 존재할 수 있다.
본 발명의 실시예들은, 발광 구동 회로(EDC)에 배치되는 버퍼 트랜지스터(BT)가 발광 구동 회로(EDC) 내에 배치되는 신호 배선과 동일한 방향으로 배치될 수 있도록 함으로써, 발광 구동 회로(EDC)의 폭을 감소시키며 디스플레이 패널(110)의 영역에 따른 휘도 편차도 방지할 수 있도록 한다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)의 또 다른 예시를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(120)는, 다수의 스캔 구동 회로(SDC)와 다수의 발광 구동 회로(EDC)를 포함할 수 있다.
다수의 스캔 구동 회로(SDC)는, 디스플레이 패널(110)의 일측에 배치된 다수의 제1 스캔 구동 회로(SDC1)와, 디스플레이 패널(110)의 타측에서 각각의 제1 스캔 구동 회로(SDC1)와 대응되도록 배치된 다수의 제2 스캔 구동 회로(SDC2)를 포함할 수 있다.
그리고, 서로 대응되는 제1 스캔 구동 회로(SDC1)와 제2 스캔 구동 회로(SDC2)는 동일한 서브픽셀(SP) 라인으로 스캔 신호를 출력한다.
다수의 발광 구동 회로(EDC)는, 디스플레이 패널(110)의 일측에 배치된 다수의 제1 발광 구동 회로(EDC1)와, 디스플레이 패널(110)의 타측에서 각각의 제1 발광 구동 회로(EDC1)와 대응되도록 배치된 다수의 제2 발광 구동 회로(EDC2)를 포함할 수 있다.
그리고, 서로 대응되는 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 동일한 서브픽셀(SP) 라인으로 스캔 신호를 출력할 수 있다.
여기서, 각각의 발광 구동 회로(EDC)는 4개의 스캔 구동 회로(SDC)와 대응되도록 배치될 수 있다(4 stage 설계).
따라서, 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 동일한 4개의 서브픽셀(SP) 라인으로 발광 신호를 출력할 수 있다. 그리고, 제1 발 광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 서로 동일한 서브픽셀(SP) 라인으로 발광 신호를 출력하므로, 각각 별도의 스타트 신호(VST)를 입력받을 수 있다.
이때, 발광 구동 회로(EDC)를 4개의 스캔 구동 회로(SDC)와 대응되도록 배치함에 따라, 발광 구동 회로(EDC) 내에서 가장 큰 사이즈를 갖는 버퍼 트랜지스터(BT)의 배치가 용이해질 수 있다.
일 예로, 발광 구동 회로(EDC)에 배치되는 버퍼 트랜지스터(BT)는, 발광 구동 회로(EDC)에 배치되는 신호 배선이 배치된 방향과 동일한 방향으로 배치될 수 있다.
버퍼 트랜지스터(BT)가 신호 배선과 동일한 방향으로 배치됨에 따라, 버퍼 트랜지스터(BT)의 소스 전극 또는 드레인 전극을 구성하기 위하여 신호 배선으로부터 돌출된 소스/드레인(S/D)이 배치되지 않도록 할 수 있다.
즉, 버퍼 트랜지스터(BT)의 소스 전극 또는 드레인 전극은 신호 배선과 일체로 형성되거나, 신호 배선과 중첩되어 형성될 수 있다.
따라서, 발광 구동 회로(EDC)에 배치되는 버퍼 트랜지스터(BT)로 인해 발광 구동 회로(EDC)의 폭이 증가하는 것을 방지할 수 있다.
또한, 버퍼 트랜지스터(BT)의 채널 영역을 분리하지 않고 일 방향으로 배치되도록 할 수 있으므로, 로직 트랜지스터(LT)에 비하여 넓은 폭을 갖는 버퍼 트랜지스터(BT)를 용이하게 배치하도록 할 수 있다.
그리고, 발광 구동 회로(EDC)에 배치되는 로직 트랜지스터(LT) 중 적어도 일부는, 발광 구동 회로(EDC)에 배치된 신호 배선과 교차하는 방향으로 배치될 수 있다.
또한, 스캔 구동 회로(SDC)에 배치되는 버퍼 트랜지스터(BT)는, 스캔 구동 회로(SDC)가 1 스테이지로 설계되므로, 2 스테이지로 설계된 발광 구동 회로(EDC)의 버퍼 트랜지스터(BT)와 같이 스캔 구동 회로(SDC)에 배치된 신호 배선과 교차하는 방향으로 배치될 수 있다.
한편, 이와 같이, 발광 구동 회로(EDC)를 4 스테이지로 설계함에 따라 버퍼 트랜지스터(BT)가 신호 배선과 수평한 방향으로 배치되어 발광 트랜지스터(EDC)의 폭을 감소시킬 수 있으나, 하나의 발광 구동 회로(EDC)가 4개의 서브픽셀(SP) 라인으로 발광 신호를 공급함에 따라 로드가 증가할 수 있다.
따라서, 발광 신호의 출력을 위한 버퍼 트랜지스터(BT)의 사이즈가 증가될 수 있다.
본 발명의 실시예들은, 디스플레이 패널(110)의 양측에 배치된 발광 구동 회로(EDC)가 싱글 피딩 방식으로 발광 신호를 출력함으로써, 발광 구동 회로(EDC)의 폭을 더욱 감소시킬 수 있도록 한다.
도 7은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)의 또 다른 예시를 나타낸 도면이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(120)는, 디스플레이 패널(110)의 양측에 배치된 다수의 스캔 구동 회로(SDC)와 다수의 발광 구동 회로(EDC)를 포함한다.
다수의 스캔 구동 회로(SDC)는, 디스플레이 패널(110)의 양측에 제1 스캔 구동 회로(SDC1)와 제2 스캔 구동 회로(SDC2)가 서로 대응되도록 배치되며, 동일한 서브픽셀(SP) 라인으로 스캔 신호를 출력한다.
다수의 발광 구동 회로(EDC)는, 디스플레이 패널(110)의 일측에 배치된 제1 발광 구동 회로(EDC1)와, 디스플레이 패널(110)의 타측에서 제1 발광 구동 회로(EDC1)와 대응되도록 배치된 제2 발광 구동 회로(EDC2)를 포함할 수 있다.
그리고, 각각의 발광 구동 회로(EDC)는 4개의 스캔 구동 회로(SDC)와 대응되도록 배치될 수 있다(4 stage 설계).
여기서, 서로 대응되도록 배치된 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 서로 다른 서브픽셀(SP) 라인으로 발광 신호를 출력할 수 있다.
일 예로, 발광 구동 회로(EDC)가 4 스테이지로 설계된 경우, 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 각각 서로 다른 2개의 서브픽셀(SP) 라인으로 발광 신호를 출력할 수 있다.
따라서, 스타트 신호(VST)는 제1 발광 구동 회로(EDC1)나 제2 발광 구동 회로(EDC2) 중 어느 하나의 발광 구동 회로로만 입력될 수 있으며, 제1 발광 구동 회로(EDC1)로 스타트 신호(VST)가 입력되는 경우 제1 발광 구동 회로(EDC1)에서 출력된 발광 신호가 제2 발광 구동 회로(EDC2)의 스타트 신호(VST)로 입력될 수 있다.
발광 구동 회로(EDC)에서 출력되는 발광 신호는 서브픽셀(SP) 내 발광 소자의 발광을 위해 대부분의 기간 동안 턴-온 레벨의 신호로 인가되므로, 서브픽셀(SP)의 전류 변동에 영향을 주지 않아 싱글 피딩 방식으로 구동될 수 있다.
이와 같이, 디스플레이 패널(110)의 양측에 배치된 발광 구동 회로(EDC)가 싱글 피딩 방식으로 구동됨에 따라, 하나의 발광 구동 회로(EDC)에 의해 구동되는 서브픽셀(SP) 라인을 감소시켜 발광 구동 회로(EDC)에 배치된 버퍼 트랜지스터(BT)의 사이즈가 감소되도록 할 수 있다.
그리고, 발광 구동 회로(EDC)에 배치된 버퍼 트랜지스터(BT)의 사이즈의 감소로 인해 발광 구동 회로(EDC)의 폭을 감소시켜, 디스플레이 패널(110)의 베젤 영역의 폭을 더욱 감소시킬 수 있다.
즉, 디스플레이 패널(110)의 양측에 배치된 스캔 구동 회로(SDC)는 듀얼 피딩 방식으로 구동하여 디스플레이 패널(110)의 영역에 따른 휘도 편차를 방지하고, 발광 구동 회로(EDC)는 4 스테이지로 설계하고 싱글 피딩 방식으로 구동함으로써 휘도 편차를 방지하며 디스플레이 패널(110)의 베젤 영역을 감소시킬 수 있도록 한다.
여기서, 발광 구동 회로(EDC)가 4 스테이지로 설계된 경우를 예시로 설명하고 있으나, 하나의 발광 구동 회로(EDC)에 의해 구동되는 서브픽셀(SP) 라인의 수를 K개라고 할 때, 각각의 발광 구동 회로(EDC)는 2K 스테이지로 설계될 수 있다.
그리고, 발광 구동 회로(EDC)에 배치되는 버퍼 트랜지스터가 발광 구동 회로(EDC)에 배치된 신호 배선과 수평한 방향으로 배치되는 구조에서 싱글 피딩 방식으로 구동되는 발광 구동 회로(EDC)는 모두 본 발명의 실시예들에 포함될 수 있다.
도 8은 도 6과 도 7에 도시된 발광 구동 회로(EDC) 내 회로 소자의 배치 구조의 예시를 나타낸 도면이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 발광 구동 회로(EDC)는, 발광 신호의 출력을 제어하는 버퍼 트랜지스터(BT)와, Q 노드와 Qb 노드의 전압 레벨을 제어하는 로직 트랜지스터(LT)를 포함할 수 있다.
여기서, 로직 트랜지스터(LT)와 버퍼 트랜지스터(BT) 각각의 기능은 도 5에서 설명된 내용과 동일하므로 생략한다.
발광 구동 회로(EDC)에 배치된 로직 트랜지스터(LT)의 적어도 일부는 발광 구동 회로(EDC)에 배치된 신호 배선과 교차하는 방향으로 배치될 수 있다.
그리고, 발광 구동 회로(EDC)에 배치된 버퍼 트랜지스터(BT)는 발광 구동 회로(EDC)에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치될 수 있다.
즉, 발광 구동 회로(EDC)가 4 스테이지로 설계됨에 따라 버퍼 트랜지스터(BT)가 신호 배선과 동일한 방향을 따라 배치될 수 있게 된다. 그리고, 버퍼 트랜지스터(BT)의 소스 전극 또는 드레인 전극이 신호 배선과 일체로 형성되거나, 또는 신호 배선과 중첩되도록 형성될 수 있다.
버퍼 트랜지스터(BT)가 신호 배선과 동일한 방향으로 배치됨에 따라, 버퍼 트랜지스터(BT)가 신호 배선과 인접하게 배치될 수 있으므로, 발광 구동 회로(EDC)를 더욱 컴팩트하게 구성할 수 있다.
그리고, 버퍼 트랜지스터(BT)의 폭이 신호 배선을 따라 증가하게 되므로, 버퍼 트랜지스터(BT)의 채널 영역이 분리되지 않고 일 방향으로 배치될 수 있게 된다.
이와 같이, 발광 구동 회로(EDC)는 4 스테이지로 설계하고 싱글 피딩 방식으로 구동함에 따라, 발광 구동 회로(EDC)의 버퍼 트랜지스터(BT)가 신호 배선과 수평하게 배치되고 사이즈가 감소될 수 있도록 함으로써, 발광 구동 회로(EDC)의 폭(Wb=98㎛)을 더욱 감소시킬 수 있도록 한다.
이러한 발광 구동 회로(EDC)에 배치된 버퍼 트랜지스터(BT)는, 디스플레이 패널(110)의 양측에 배치된 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)에서 서로 대칭적으로 배치될 수도 있고, 비대칭적으로 배치될 수도 있다.
도 9는 도 7에 도시된 발광 구동 회로(EDC) 내에서 로직 트랜지스터(LT)와 버퍼 트랜지스터(BT)가 배치된 구조의 예시를 나타낸 도면이고, 도 10은 도 9에 도시된 발광 구동 회로(EDC) 내 회로 소자의 배치 구조의 예시를 나타낸 도면이다.
도 9를 참조하면, 디스플레이 패널(110)의 양측에 배치된 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2) 각각에 포함된 버퍼 트랜지스터 그룹(BTG)은 서로 대칭적으로 배치될 수 있다. 또한, 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2) 각각에 포함된 로직 트랜지스터 그룹(LTG)도 서로 대칭적으로 배치될 수 있다.
그리고, 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)는 싱글 피딩 방식으로 구동되므로, 제1 발광 구동 회로(EDC1)로 스타트 신호(VST)가 입력되면 제1 발광 구동 회로(EDC1)에 의해 출력된 발광 신호가 제2 발광 구동 회로(EDC2)의 스타트 신호(VST)로 입력되게 된다.
또한, 제2 발광 구동 회로(EDC2)에 의해 출력된 발광 신호는 다음 제1 발광 구동 회로(EDC1)의 스타트 신호(VST)로 입력되어, 싱글 피딩 구동이 이루어질 수 있다.
도 10은 도 9에 도시된 바와 같이, 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)가 서로 대칭적으로 배치된 경우, 발광 구동 회로(EDC) 내 회로 소자의 배치 구조의 예시를 나타낸 것이다.
도 10에 도시된 바와 같이, 디스플레이 패널(110)의 양측에 배치되는 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2)가 서로 대칭적으로 배치되므로, 디스플레이 패널(110)의 양측에 배치되는 발광 구동 회로(EDC)를 용이하게 구현할 수 있다.
또는, 발광 구동 회로(EDC)가 싱글 피딩 방식으로 구동되므로, 발광 구동 회로(EDC)에 의해 구동되는 서브픽셀(SP) 라인을 고려하여, 제1 발광 구동 회로(EDC1)과 제2 발광 구동 회로(EDC2)를 비대칭적으로 구현할 수도 있다.
도 11은 도 7에 도시된 발광 구동 회로(EDC) 내에서 로직 트랜지스터(LT)와 버퍼 트랜지스터(BT)가 배치된 구조의 다른 예시를 나타낸 도면이다.
도 11을 참조하면, 디스플레이 패널(110)의 양측에 배치된 제1 발광 구동 회로(EDC1)와 제2 발광 구동 회로(EDC2) 각각에 포함된 버퍼 트랜지스터 그룹(BTG)은 서로 비대칭적으로 배치될 수 있다.
제1 발광 구동 회로(EDC1)에 포함된 버퍼 트랜지스터(BT)는, 제1 발광 구동 회로(EDC1)에 의해 발광 신호가 인가되는 서브픽셀(SP) 라인과 인접하게 배치될 수 있다.
그리고, 제2 발광 구동 회로(EDC2)에 포함된 버퍼 트랜지스터(BT)는, 제2 발광 구동 회로(EDC2)에 의해 발광 신호가 인가되는 서브픽셀(SP) 라인과 인접하게 배치될 수 있다.
즉, 각각의 발광 구동 회로(EDC)에 포함된 버퍼 트랜지스터(BT)가 발광 구동 회로(EDC)에 의해 구동되는 서브픽셀(SP) 라인과 인접하게 배치되도록 함으로써, 발광 구동 회로(EDC)에서 출력된 발광 신호가 서브픽셀(SP) 라인으로 도달하는 경로를 감소시켜 로드를 저감시켜줄 수 있다.
전술한 본 발명의 실시예들에 의하면, 디스플레이 패널(110)의 양측에 배치되는 발광 구동 회로(EDC)에 포함된 버퍼 트랜지스터(BT)가 발광 구동 회로(EDC)에 배치된 신호 배선과 동일한 방향으로 배치되도록 함으로써, 발광 구동 회로(EDC)의 폭을 감소시켜 디스플레이 패널(110)의 베젤 영역을 감소시킬 수 있도록 한다.
또한, 디스플레이 패널(110)의 양측에 배치된 발광 구동 회로(EDC) 각각이 K개의 서브픽셀(SP) 라인을 구동하는 싱글 피딩 방식으로 구동되도록 함으로써, 디스플레이 패널(110)의 영역에 따른 휘도 편차를 방지하며 버퍼 트랜지스터(BT)의 사이즈가 감소될 수 있도록 하여, 발광 구동 회로(EDC)의 배치로 인한 디스플레이 패널(110)의 베젤 영역의 폭의 증가를 최소화할 수 있도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 디스플레이 패널의 양측에 배치된 다수의 스캔 구동 회로; 및
    상기 디스플레이 패널의 상기 양측에 배치된 다수의 발광 구동 회로를 포함하고,
    상기 다수의 발광 구동 회로 각각에 포함된 버퍼 트랜지스터는 상기 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치되고, 상기 다수의 스캔 구동 회로 각각에 포함된 버퍼 트랜지스터는 상기 스캔 구동 회로에 배치된 신호 배선이 배치된 방향과 교차하는 방향으로 배치된 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 다수의 발광 구동 회로 각각에 포함된 다수의 로직 트랜지스터 중 적어도 하나는 상기 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 교차하는 방향으로 배치된 디스플레이 장치.
  4. 제1항에 있어서,
    상기 다수의 스캔 구동 회로 중 서로 대응되도록 배치된 제1 스캔 구동 회로와 제2 스캔 구동 회로는 서로 동일한 서브픽셀 라인으로 스캔 신호를 출력하고,
    상기 다수의 발광 구동 회로 중 서로 대응되도록 배치된 제1 발광 구동 회로와 제2 발광 구동 회로는 서로 다른 서브픽셀 라인으로 발광 신호를 출력하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 서로 대칭적으로 배치된 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 서로 비대칭적으로 배치된 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제1 발광 구동 회로에 의해 발광 신호가 인가되는 서브픽셀 라인과 인접하게 배치되고, 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제2 발광 구동 회로에 의해 발광 신호가 인가되는 서브픽셀 라인과 인접하게 배치된 디스플레이 장치.
  8. 제4항에 있어서,
    상기 제1 발광 구동 회로에 의해 출력된 발광 신호는 상기 제2 발광 구동 회로에 스타트 신호로 입력되는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 다수의 발광 구동 회로 각각은 K개의 서브픽셀 라인으로 발광 신호를 출력하고,
    하나의 발광 구동 회로는 2K개의 스캔 구동 회로와 대응되도록 배치된 디스플레이 장치.
  10. 다수의 게이트 라인;
    상기 다수의 게이트 라인에 의해 구동되고, 액티브 영역에 배치된 다수의 서브픽셀;
    상기 액티브 영역의 양측에 배치된 다수의 스캔 구동 회로; 및
    상기 액티브 영역의 상기 양측에 배치된 다수의 발광 구동 회로를 포함하고,
    상기 다수의 스캔 구동 회로 각각에 포함된 버퍼 트랜지스터는 상기 스캔 구동 회로에 배치된 신호 배선이 배치된 방향과 교차하는 방향으로 배치되고,
    상기 다수의 발광 구동 회로 각각에 포함된 버퍼 트랜지스터는 상기 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치된 디스플레이 패널.
  11. 제10항에 있어서,
    상기 다수의 발광 구동 회로 각각에 포함된 다수의 로직 트랜지스터 중 적어도 하나는 상기 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 교차하는 방향으로 배치된 디스플레이 패널.
  12. 제10항에 있어서,
    상기 다수의 스캔 구동 회로 중 서로 대응되도록 배치된 제1 스캔 구동 회로와 제2 스캔 구동 회로는 서로 동일한 서브픽셀 라인으로 스캔 신호를 출력하고,
    상기 다수의 발광 구동 회로 중 서로 대응되도록 배치된 제1 발광 구동 회로와 제2 발광 구동 회로는 서로 다른 서브픽셀 라인으로 발광 신호를 출력하는 디스플레이 패널.
  13. 제12항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 서로 대칭적으로 배치된 디스플레이 패널.
  14. 제12항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 서로 비대칭적으로 배치된 디스플레이 패널.
  15. 제14항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제1 발광 구동 회로에 의해 발광 신호가 인가되는 서브픽셀 라인과 인접하게 배치되고, 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제2 발광 구동 회로에 의해 발광 신호가 인가되는 서브픽셀 라인과 인접하게 배치된 디스플레이 패널.
  16. 제1 스캔 구동 회로;
    상기 제1 스캔 구동 회로와 대응되도록 배치된 제2 스캔 구동 회로;
    상기 제1 스캔 구동 회로를 포함한 2K개의 스캔 구동 회로와 대응되도록 배치된 제1 발광 구동 회로; 및
    상기 제1 발광 구동 회로에 대응되도록 배치된 제2 발광 구동 회로를 포함하고,
    상기 제1 발광 구동 회로와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제1 발광 구동 회로와 상기 제2 발광 구동 회로에 배치된 신호 배선이 배치된 방향과 동일한 방향으로 배치되고, 상기 제1 스캔 구동 회로와 상기 제2 스캔 구동 회로에 포함된 버퍼 트랜지스터는 상기 제1 스캔 구동 회로와 상기 제2 스캔 구동 회로에 배치된 신호 배선이 배치된 방향과 교차하는 방향으로 배치된 게이트 구동 회로.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 서로 대칭적으로 배치된 게이트 구동 회로.
  19. 제16항에 있어서,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터와 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 서로 비대칭적으로 배치되고,
    상기 제1 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제1 발광 구동 회로에 의해 발광 신호가 인가되는 서브픽셀 라인과 인접하게 배치되고, 상기 제2 발광 구동 회로에 포함된 버퍼 트랜지스터는 상기 제2 발광 구동 회로에 의해 발광 신호가 인가되는 서브픽셀 라인과 인접하게 배치된 게이트 구동 회로.
  20. 제16항에 있어서,
    상기 제1 스캔 구동 회로와 상기 제2 스캔 구동 회로는 서로 동일한 서브픽셀 라인으로 스캔 신호를 출력하고,
    상기 제1 발광 구동 회로와 상기 제2 발광 구동 회로를 서로 다른 서브픽셀 라인으로 발광 신호를 출력하는 게이트 구동 회로.
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