KR20220048530A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220048530A
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semiconductor
layer
cell array
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김성길
김진혁
김정환
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Abstract

반도체 장치 및 이를 포함하는 전자 시스템이 제공된다. 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 셀 어레이 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 소오스 도전 패턴; 상기 연결 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 더미 절연 패턴; 상기 적층 구조체와 상기 소오스 도전 패턴 사이 및 상기 적층 구조체와 상기 더미 절연 패턴 사이의 서포트 도전 패턴; 상기 셀 어레이 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 더미 절연 패턴을 관통하는 복수 개의 제 2 수직 구조체들을 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 셀 어레이 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 소오스 도전 패턴; 상기 연결 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 더미 절연 패턴; 상기 적층 구조체와 상기 소오스 도전 패턴 사이 및 상기 적층 구조체와 상기 더미 절연 패턴 사이의 서포트 도전 패턴; 상기 셀 어레이 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 연결 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 더미 절연 패턴을 관통하는 복수 개의 제 2 수직 구조체들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되며, 셀 어레이 영역 및 연결 영역을 포함하는 반도체막; 상기 반도체막 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체로서, 상기 적층 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 상기 적층 구조체를 덮는 평탄 절연막; 상기 셀 어레이 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 소오스 도전 패턴; 상기 연결 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 더미 절연 패턴; 상기 적층 구조체와 상기 소오스 도전 패턴 사이 및 상기 적층 구조체와 상기 더미 절연 패턴 사이의 서포트 도전 패턴; 상기 셀 어레이 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 복수 개의 제 1 수직 구조체들로서, 상기 제 1 수직 구조체들 각각은 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 제 1 수직 반도체 패턴 및 상기 소오스 도전 패턴 상에서 상기 제 1 수직 반도체 패턴의 측벽을 둘러싸는 제 1 데이터 저장 패턴을 포함하는 것; 상기 연결 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 더미 절연 패턴을 관통하는 복수 개의 제 2 수직 구조체들로서, 상기 제 2 수직 구조체들 각각은 상기 더미 절연 패턴과 이격되는 제 2 수직 반도체 패턴 및 상기 제 2 수직 반도체 패턴의 측벽 및 바닥면을 컨포말하게 덮는 제 2 데이터 저장 패턴을 포함하는 것; 상기 셀 어레이 영역에서, 제 1 방향으로 연장되며 상기 적층 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 제 1 분리 구조체; 및 상기 연결 영역에서, 상기 서포트 도전 패턴의 상면과 접촉하며, 상기 제 1 방향으로 연장되며 상기 적층 구조체를 관통하는 제 2 분리 구조체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 전자 시스템은 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체, 상기 셀 어레이 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 소오스 도전 패턴, 상기 연결 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 더미 절연 패턴, 상기 적층 구조체와 상기 소오스 도전 패턴 사이 및 상기 적층 구조체와 상기 더미 절연 패턴 사이의 서포트 도전 패턴, 상기 셀 어레이 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 복수 개의 제 1 수직 구조체들, 및 상기 연결 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 더미 절연 패턴을 관통하는 복수 개의 제 2 수직 구조체들, 및 주변 회로들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 셀 어레이 영역에서 하부 희생막을 노출시키는 관통 홀들을 형성시 연결 영역에서 몰드 구조체는 마스크 패턴에 의해 커버될 수 있다. 이에 따라, 셀 어레이 영역에서 소오스 구조체를 형성하는 동안 연결 영역에서 몰드 구조체의 희생막들이 손실되는 것을 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 평면도이다.
도 6a는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 6b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도로서, 도 5의 C-C' 선을 따라 자른 단면을 나타낸다.
도 7a는 도 6a의 P1 부분을 확대한 도면이며, 도 7b는 도 6a의 P2 부분을 확대한 도면이다.
도 8은 도 6a의 P3 부분을 확대한 도면이다.
도 9는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면을 나타낸다.
도 10a 내지 도 17a 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 10b 내지 도 17b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 C-C' 선을 따라 자른 단면을 나타낸다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소오스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제 1 구조물(3100) 및 도 4의 제 1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제 2 구조물(3200) 및 도 4의 제 2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 평면도이다. 도 6a 및 도 6b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들로서, 도 6a는 도 5의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타내며, 도 6c는 도 5의 C-C' 선을 따라 자른 단면을 나타낸다.
도 7a는 도 6a의 P1 부분을 확대한 도면이며, 도 7b는 도 6a의 P2 부분을 확대한 도면이다. 도 8은 도 6a의 P3 부분을 확대한 도면이다.
도 5, 도 6a 및 도 6b를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로들(PTR) 및 주변 회로들(PTR)을 덮은 하부 절연막(50)을 포함할 수 있다.
반도체 기판(10)은 셀 어레이 영역(CAR) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)을 포함할 수 있으며, 제 1 연결 영역(CNR1)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 제 2 연결 영역(CNR2) 사이에 위치할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다.
주변 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들이 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 절연막(50)은 반도체 기판(10) 상에서 주변 회로들(PTR), 주변 콘택 플러그들(PCP), 및 주변 회로 배선들(PLP)을 덮을 수 있다. 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)은 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 일 예로, 하부 절연막(50)은 제 1 하부 절연막(51), 제 2 하부 절연막(55), 및 제 1 및 제 2 하부 절연막들(51, 55) 사이의 식각 정지막(53)을 포함할 수 있다. 식각 정지막(53)은 제 1 및 제 2 하부 절연막들(51, 55)과 다른 절연 물질을 포함할 수 있으며, 최상층 주변 회로 배선(PLP)의 상면들을 덮을 수 있다.
셀 어레이 구조체(CS)가 하부 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 반도체막(100), 소오스 구조체(CST), 더미 절연 패턴(101p, 103p, 105p), 적층 구조체(ST), 제 1 및 제 2 수직 구조체들(VS1, VS2), 셀 콘택 플러그들(CPLG), 관통 플러그들(TP1, TP2, TP3), 비트 라인들(BL), 및 도전 라인들(CL)을 포함할 수 있다. 실시예들에 따르면, 반도체막(100) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있다. 적층 구조체(ST) 및 제 1 수직 구조체들(VS1)은 도 1에 도시된 셀 스트링들(도 1의 CSTR)을 구성할 수 있다.
보다 상세하게, 반도체막(100)은 하부 절연막(50)의 상면 상에 배치될 수 있다. 반도체막(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 반도체막(100)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
소오스 구조체(CST)는 소오스 도전 패턴(SC) 및 소오스 도전 패턴(SC) 상의 서포트 도전 패턴(SP)을 포함할 수 있다. 소오스 구조체(CST)는 반도체막(100)의 상면과 평행할 수 있으며, 셀 어레이 영역(CAR)에서 적층 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다.
소오스 도전 패턴(SC)은 셀 어레이 영역(CAR)에서 반도체막(100)과 적층 구조체(ST) 사이에 배치될 수 있다. 소오스 도전 패턴(SC)은 셀 어레이 영역(CAR)에서 제 1 오프닝들(OP1)을 가질 수 있다. 제 1 오프닝들(OP1)은 서로 이격될 수 있으며, 원형 또는 바(bar) 형태를 가질 수 있다. 소오스 도전 패턴(SC)은 제 1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 도전 패턴은 n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있다.
실시예들에 따르면, 제 1 연결 영역(CNR1)에서 반도체막(100)과 적층 구조체(ST) 사이에 더미 절연 패턴(101p, 103p, 105p)이 배치될 수 있다. 더미 절연 패턴(101p, 103p, 105p)은 소오스 도전 패턴(SC)과 실질적으로 동일한 레벨에 위치할 수 있다.
더미 절연 패턴(101p, 103p, 105p)은 제 1 연결 영역(CNR1)에서 제 2 오프닝들(OP2)을 가질 수 있다. 제 2 오프닝들(OP2)은 서로 이격될 수 있으며, 바(bar) 형태, 또는 라인 형태를 가질 수 있다. 일 예로, 제 2 오프닝들은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 위치에 따라 제 1 방향(D1)으로 길이가 서로 다를 수 있다.
더미 절연 패턴(101p, 103p, 105p)은 차례로 적층된 제 1, 제 2, 및 제 3 절연 패턴들(101p, 103p, 105p)을 포함할 수 있다. 제 2 절연 패턴(103p)은 제 1 및 제 2 절연 패턴들(101p, 105p)과 다른 절연 물질을 포함할 수 있다. 제 2 절연 패턴(103p)은 제 1 및 제 2 절연 패턴들(101p, 105p)보다 두꺼울 수 있다. 제 1, 제 2, 및 제 3 절연 패턴들(101p, 103p, 105p)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다.
서포트 도전 패턴(SP)은 셀 어레이 영역(CAR)에서 소오스 도전 패턴(SC)의 상면을 덮을 수 있으며, 제 1 연결 영역(CNR1)에서 더미 절연 패턴(101p, 103p, 105p)의 상면을 덮을 수 있다. 서포트 도전 패턴(SP)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
셀 어레이 영역(CAR)에서, 서포트 도전 패턴(SP)의 일부분들은 소오스 도전 패턴(SC)을 관통하여 반도체막(100)과 접촉할 수 있다. 제 1 연결 영역(CNR1)에서, 서포트 도전 패턴(SP)의 일부분들은 더미 절연 패턴(101p, 103p, 105p)을 관통하여 반도체막(100)과 접촉할 수 있다. 다시 말해, 서포트 도전 패턴(SP)은 소오스 도전 패턴(SC)의 제 1 오프닝들(OP1)을 채우는 제 1 부분 및 더미 절연 패턴(101p, 103p, 105p)의 제 2 오프닝들(OP2)을 채우는 제 2 부분을 포함할 수 있다. 서포트 도전 패턴(SP)은 제 1 오프닝들(OP1) 내에서 소오스 도전 패턴(SC)의 측벽을 덮을 수 있으며, 제 2 오프닝들(OP2) 내에서 더미 절연 패턴(101p, 103p, 105p)의 측벽을 덮을 수 있다. 서포트 도전 패턴(SP)은 제 1 및 제 2 오프닝들(OP1, OP2)에서 리세스된 상면을 가질 수 있다.
제 2 연결 영역(CNR2)에서 반도체막(100)의 측벽 및 소오스 구조체(CST)의 측벽을 덮는 매립 절연막(110) 이 배치될 수 있다. 매립 절연막(110)은 하부 절연막(50)과 접촉할 수 있으며, 소오스 구조체(CST)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
제 1 연결 영역(CNR1)에서, 소오스 구조체(CST) 및 반도체막(100)을 관통하는 관통 절연 패턴(111)이 제공될 수 있다. 관통 절연 패턴(111)은 하부 절연막(50)과 접촉할 수 있으며, 소오스 구조체(CST)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
적층 구조체(ST)가 소오스 구조체(CST) 상에 배치될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
적층 구조체(ST)는 서로 교차하는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 전극들(GE) 및 절연막들(ILD)을 포함할 수 있다. 전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 전극들(GE)은 도 1을 참조하여 설명된 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 게이트 상부 라인들(UL1, UL2)로써 사용될 수 있다.
전극들(GE) 각각은 제 1 연결 영역(CNR1)에서 패드부를 포함할 수 있다. 일 예로, 적층 구조체(ST)의 전극들(GE) 중 짝수 번째 또는 홀수번째 전극들(GE)의 패드부들이 제 1 방향(D1)을 따라 배치될 수도 있으며, 셀 콘택 플러그들(CPLG)은 짝수번째 전극들(GE)의 패드부들에 각각 접속될 수 있다. 이와 달리, 적층 구조체(ST)의 전극들(GE) 중 4n(n은 양의 정수)번째 전극들(GE)의 패드부들이 제 1 방향(D1)을 따라 배치될 수 있다. 4n-1, 4n-2, 4n-3번째 전극들(GE)의 측벽들은 4n번째 전극(GE)의 측벽에 정렬될 수 있다. 셀 콘택 플러그들(CPLG)은 4n번째 전극들(GE)의 패드부들에 접속될 수 있다. 또 다른 예로, 전극들(GE)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 수평 절연 패턴(HP)이 제 1 및 제 2 수직 구조체들(VS1, VS2)과 인접한 전극들(GE)의 일측벽들 및 각 전극들(GE)의 상면들 및 하면들을 컨포말하게 덮을 수 있다. 수평 절연 패턴(HP)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다.
평탄 절연막(120)이 계단식 구조를 갖는 적층 구조체(ST)의 패드부들을 덮을 수 있다. 평탄 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제 1 내지 제 4 층간 절연막들(130, 140, 150, 160)이 평탄 절연막(120) 상에 차례로 적층될 수 있다.
실시예들에 따르면, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 전극들(GE)과 동일 레벨에 위치하며 각각 절연막들(ILD) 사이에 배치되는 몰드 패턴들(MLP)을 포함할 수 있다. 몰드 패턴들(MLP)은 절연막들(ILD)과 다른 절연 물질을 포함할 수 있다. 몰드 패턴들(MLP)은 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 저마늄 중의 적어도 하나를 포함할 수 있다. 몰드 패턴들(MLP)은 전극들(GE)의 패드부들보다 셀 어레이 영역(CAR)에 가까울 수 있다. 또한, 몰드 패턴들(MLP)은, 평면적 관점에서, 관통 절연 패턴(111)과 중첩될 수 있다.
복수 개의 제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR)에서 적층 구조체(ST) 및 소오스 구조체(SCT)를 관통할 수 있다. 제 1 수직 구조체들(VS1)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 1 수직 구조체들(VS1) 각각은 적층 구조체(ST)의 하부 영역을 관통하는 하부 수직 구조체 및 적층 구조체(ST)의 상부 영역을 관통하는 상부 수직 구조체를 포함할 수도 있다.
도 7a 및 도 7b를 참조하면, 제 1 수직 구조체들(VS1) 각각은 제 1 수직 반도체 패턴(VP1) 및 제 1 수직 반도체 패턴(VP1)의 측벽을 둘러싸는 제 1 데이터 저장 패턴(DSP1)을 포함할 수 있다.
상세하게, 제 1 수직 반도체 패턴(VP1)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제 1 수직 반도체 패턴(VP1)은 U자 형태를 가질 수 있으며, 그 내부에 제 1 갭필 절연 패턴(VI1)이 채워질 수 있다. 제 1 수직 반도체 패턴(VP1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 제 1 수직 반도체 패턴(VP1)은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2), 메모리 셀 트랜지스터들(MCT), 및 하부 트랜지스터들(LT1, LT2)의 채널들로써 사용될 수 있다. 제 1 수직 반도체 패턴(VP1)의 바닥면은 소오스 도전 패턴(SC)의 바닥면보다 낮은 레벨에 위치할 수 있다.
제 1 수직 반도체 패턴(VP1)의 측벽 일부는 소오스 도전 패턴(SC)과 접촉할 수 있다. 보다 상세하게, 소오스 도전 패턴(SC)은 서포트 도전 패턴(SP)과 반도체막(100) 사이에서 적층 구조체(ST)와 나란한 수평부(SC1) 및 제 1 수직 반도체 패턴(VP1)의 측벽 일부분과 접촉하며 제 1 수직 반도체 패턴(VP1)의 측벽 일부분을 둘러싸는 측벽부(SC2)를 포함할 수 있다. 소오스 도전 패턴(SC)에서, 수평부(HP) 상면은 서포트 도전 패턴(SP)의 바닥면과 접촉할 수 있으며, 수평부(HP) 바닥면은 반도체막(100)의 상면과 접촉할 수 있다. 소오스 도전 패턴(SC)의 측벽부(SC2)는 수평부(SC1)로부터 수직적으로 돌출되어 서포트 도전 패턴(SP)의 측벽 일부와 접촉할 수 있다. 소오스 도전 패턴(SC)의 측벽부(SC2)의 제 3 방향(D3)으로 두께는 수평부(SC1)의 두께보다 클 수 있다.
제 1 데이터 저장 패턴(DSP1)이 제 3 방향(D3)으로 연장되며 각 제 1 수직 반도체 패턴(VP1)의 측벽을 둘러쌀 수 있다. 제 1 데이터 저장 패턴(DSP1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 1 데이터 저장 패턴(DSP1)의 바닥면은 서포트 도전 패턴(SP)의 상면과 하면 사이의 레벨에 위치할 수 있다. 제 1 데이터 저장 패턴(DSP1)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 1 데이터 저장 패턴(DSP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 제 1 수직 반도체 패턴(VP1)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다.
이에 더하여, 더미 데이터 저장 패턴(RDSP)이 제 1 데이터 저장 패턴(DSP1)과 수직적으로 이격되어 반도체막(100) 내에 배치될 수 있다. 더미 데이터 저장 패턴(RDSP)은 제 1 데이터 저장 패턴(DSP1)과 동일한 박막 구조를 가질 수 있다.
다시, 도 5, 도 6a 및 도 6b를 참조하면, 제 2 수직 구조체들(VS2)이 제 1 연결 영역(CNR1)에서 평탄 절연막(120), 적층 구조체(ST), 서포트 도전 패턴(SP), 및 더미 절연 패턴(101p, 103p, 105p)을 관통할 수 있다. 제 2 수직 구조체들(VS2)은 전극들(GE)의 패드부들을 관통할 수 있다.
도 8을 참조하면, 제 2 수직 구조체들(VS2) 각각은 제 2 수직 반도체 패턴(VP2) 및 제 2 수직 반도체 패턴(VP2)의 측벽 및 바닥면을 컨포말하게 덮는 제 2 데이터 저장 패턴(DSP2)을 포함할 수 있다.
제 2 수직 반도체 패턴(VP2)은 U자 형태를 가질 수 있으며, 그 내부에 제 2 갭필 절연 패턴(VI2)이 채워질 수 있다. 제 2 수직 반도체 패턴(VP2)은 제 1 수직 반도체 패턴(VP1)과 동일한 반도체 물질을 포함할 수 있다. 제 2 수직 반도체 패턴(VP2)은 제 2 데이터 저장 패턴(DSP2)에 의해 반도체막(100), 서포트 도전 패턴(SP), 및 더미 절연 패턴(101p, 103p, 105p)과 이격될 수 있다.
제 2 데이터 저장 패턴(DSP2)은 제 1 데이터 저장 패턴(DSP1)과 동일한 물질로 이루어질 수 있다. 즉, 제 2 데이터 저장 패턴(DSP2)은 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 제 2 데이터 저장 패턴(DSP2)의 일부분은 제 2 수직 반도체 패턴(VP2)의 측벽과 더미 절연 패턴(101p, 103p, 105p)의 측벽 사이에 배치될 수 있다.
다시, 도 5, 도 6a 및 도 6b를 참조하면, 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3)이 반도체막(100) 상에서 적층 구조체(ST)를 관통할 수 있다. 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 각각은 적층 구조체(ST)의 측벽을 덮는 절연막을 포함할 수 있다. 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 각각은 단일막 또는 다중막 구조를 가질 수 있다. 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다.
도 6a 및 도 7a를 참조하면, 제 1 분리 구조체들(SS1)은 셀 어레이 영역(CAR)에서 제 1 연결 영역(CNR1)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 분리 구조체들(SS1)은 셀 어레이 영역(CAR)에서 제 1 오프닝(OP1) 내에 채워진 서포트 도전 패턴(SP)의 제 1 부분을 관통할 수 있다. 제 1 분리 구조체들(SS1)은 셀 어레이 영역(CAR)에서 반도체막(100)과 접촉할 수 있다. 제 1 분리 구조체들(SS1)은 서포트 도전 패턴(SP)의 제 1 부분을 관통하는 하부 부분 및 적층 구조체(ST)를 관통하는 상부 부분을 포함할 수 있으며, 하부 부분의 폭이 상부 부분의 폭보다 작을 수 있다.
제 1 분리 구조체들(SS1)은 제 1 연결 영역(CNR1)에서 제 2 오프닝(OP2) 내에 채워진 서포트 도전 패턴(SP)의 제 2 부분 상에 배치될 수 있다. 즉, 제 1 분리 구조체들(SS1)은 제 1 연결 영역(CNR1)에서 서포트 도전 패턴(SP)의 상면과 접촉할 수 있다. 서포트 도전 패턴(SP)의 제 2 부분은 실질적으로 균일한 두께를 가질 수 있다.
도 6a 및 도 7b를 참조하면, 제 2 분리 구조체(SS2)가 셀 어레이 영역(CAR)에서 적층 구조체(ST)를 관통할 수 있다. 제 2 분리 구조체(SS2)는 제 1 분리 구조체들(SS1) 사이에 배치될 수 있다. 제 1 방향(D1)으로, 제 2 분리 구조체(SS2)의 길이는 제 1 분리 구조체(SS1)의 길이보다 작을 수 있다. 다른 예로, 제 1 분리 구조체들(SS1) 사이에 복수 개의 제 2 분리 구조체들(SS2)이 제공될 수도 있다. 제 2 분리 구조체(SS2)는 셀 어레이 영역(CAR)에서 소오스 도전 패턴(SC)의 상면과 접촉할 수 있으며, 제 1 연결 영역(CNR1)에서 서포트 도전 패턴(SP)의 상면과 접촉할 수 있다. 셀 어레이 영역(CAR)에서, 제 2 분리 구조체(SS2) 아래에 잔류하는 서포트 도전 패턴(SP)의 두께는 적층 구조체(ST)와 소오스 도전 패턴(SC) 사이에 위치하는 서포트 도전 패턴(SP)의 두께보다 작을 수 있다. 제 1 연결 영역(CNR1)에서 제 2 분리 구조체(SS2) 아래에 잔류하는 서포트 도전 패턴(SP)은 실질적으로 균일한 두께를 가질 수 있다.
도 6a 및 도 8을 참조하면, 제 3 분리 구조체들(SS3)은 제 1 연결 영역(CNR1)에서 제 1 및 제 2 분리 구조체들(SS1, SS2)과 이격되어 평탄 절연막(120) 및 적층 구조체(ST)를 관통할 수 있다. 제 3 분리 구조체들(SS3)은 제 1 방향(D1)을 따라 연장될 수 있다. 제 3 분리 구조체들(SS3)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 제 3 분리 구조체들(SS3)은 제 1 연결 영역(CNR1)에서 서포트 도전 패턴(SP)의 상면과 접촉할 수 있다. 제 3 분리 구조체들(SS3)과 더미 절연 패턴(101p, 103p, 105p) 사이에서 서포트 도전 패턴(SP)은 실질적으로 균일한 두께를 가질 수 있다.
도 5 및 도 6b를 참조하면, 관통 절연 패턴(SS4)이 제 1 연결 영역(CNR1)에서 적층 구조체(ST)의 일부를 관통할 수 있다. 관통 절연 패턴(SS4)은 전극들(GE)과 몰드 패턴들(MLP) 사이에 제공될 수 있다. 관통 절연 패턴(SS4)은, 평면적 관점에서, 몰드 패턴들(MLP)을 둘러쌀 수 있다. 관통 절연 패턴(SS4)은 적층 구조체(ST)의 측벽 및 몰드 패턴들(MLP)의 측벽들을 덮는 절연막을 포함할 수 있다. 관통 절연 패턴(SS4)은 서포트 도전 패턴(SP)의 상면 및/또는 관통 절연 패턴(111)의 상면과 접촉할 수 있다. 관통 절연 패턴(SS4)의 상면은 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
다시, 도 5, 도 6a, 및 도 6b를 참조하면, 셀 콘택 플러그들(CPLG)이 제 1 및 제 2 층간 절연막들(130, 140) 및 평탄 절연막(120)을 관통하여 전극들(GE)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 도전 라인들(CL)이 제 1 연결 영역(CNR1)의 제 4 층간 절연막(160) 상에 배치될 수 있으며, 하부 및 상부 콘택 플러그들(LCT, UCT)을 통해 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
평면도들에서 비트 라인들이 생략되어 있으나, 도 6a, 및 도 6b를 참조하면, 비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제 4 층간 절연막(160) 상에 배치될 수 있으며, 적층 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 하부 및 상부 비트 라인 콘택 플러그들(BCTa, BCTb)을 통해 제 1 수직 구조체들(VS1)과 전기적으로 연결될 수 있다.
제 1 관통 플러그들(TP1)이 제 1 연결 영역(CNR1)에서 적층 구조체(ST)의 몰드 패턴들(MLP) 및 관통 절연 패턴(111)을 수직적으로 관통하여 주변 회로 배선(PLP)에 연결될 수 있다. 제 1 관통 플러그들(TP1)은 도전 라인들(CL)을 통해 셀 콘택 플러그들(CPLG)과 전기적으로 연결될 수 있다.
제 2 관통 플러그들(TP2)이 제 2 연결 영역(CNR2)에서 평탄 절연막(120)을 관통하여 서포트 도전 패턴(SP)에 접속될 수 있다. 이와 달리, 제 2 관통 플러그들(TP2)은 평탄 절연막(120), 서포트 도전 패턴(SP), 및 더미 절연 패턴(101p, 103p, 105p)를 관통하여 반도체막(100)에 접속될 수도 있다. 제 2 관통 플러그들(TP2)은 적층 구조체(ST)와 수평적으로 이격될 수 있다.
제 3 관통 플러그들(TP3)은 제 2 연결 영역(CNR2)에서 평탄 절연막(120) 및 매립 절연 패턴(110)을 관통하여 주변 회로 배선(PLP)에 접속될 수 있다. 제 3 관통 플러그들(TP3)은 적층 구조체(ST)와 수평적으로 이격될 수 있다.
제 1, 제 2, 및 제 3 관통 플러그들(TP1, TP2, TP3)은 실질적으로 동일한 수직적 길이를 가질 수 있으며, 동일한 도전 물질을 포함할 수 있다. 제 1, 제 2, 및 제 3 관통 플러그들(TP1, TP2, TP3) 각각은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등)을 포함하는 배리어 금속막 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등을 포함하는 금속막을 포함할 수 있다.
연결 도전 패턴(ICT)이 제 2 연결 영역(CNR2)의 제 2 층간 절연막(140) 상에 배치될 수 있으며, 제 3 관통 플러그(TP3)에 연결될 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면을 나타낸다. 본 실시예에서는, 앞서 도 5 내지 도 8을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 9를 참조하면, 반도체막(100) 상의 적층 구조체(ST)는, 제 1 전극 구조체(ST1), 및 제 1 전극 구조체(ST1) 상의 제 2 전극 구조체(ST2)를 포함할 수 있다. 제 1 전극 구조체(ST1)는, 반도체막(100) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 제 1 전극들(EL1)을 포함할 수 있다. 제 1 전극 구조체(ST1)는, 적층된 제 1 전극들(EL1)을 서로 이격시키는 제 1 절연막들(ILD1)을 더 포함할 수 있다. 제 1 전극 구조체(ST1)의 제 1 절연막들(ILD1) 및 제 1 전극들(EL1)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 제 1 전극 구조체(ST1)의 최상부에 제 2 절연막(ILD2)가 제공될 수 있다.
제2 전극 구조체(ST2)는, 제1 전극 구조체(ST1) 상에 제3 방향(D3)으로 적층된 제 2 전극들(EL2)을 포함할 수 있다. 제 2 전극 구조체(ST2)는, 적층된 제2 전극들(EL2)을 서로 이격시키는 제 2 절연막들(ILD2)을 더 포함할 수 있다. 제 2 전극 구조체(ST2)의 제 2 절연막들(ILD2) 및 제 2 전극들(EL2)은, 제 3 방향(D3)으로 서로 번갈아 적층될 수 있다.
수직 채널 구조체들(VS) 각각은, 제1 전극 구조체(ST1)를 관통하는 제1 수직 연장부, 제2 전극 구조체(ST2)를 관통하는 제2 수직 연장부, 및 제1 및 제2 수직 연장부들 사이의 확장부를 포함할 수 있다. 확장부는 최상층 제 1 절연막(ILD1) 내에 제공될 수 있다. 수직 채널 구조체(VS)의 직경은 확장부에서 급격히 증가할 수 있다.
도 10a 내지 도 17a 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다. 도 10b 내지 도 17b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 C-C' 선을 따라 자른 단면을 나타낸다.
도 10a 및 도 10b를 참조하면, 반도체 기판(10) 상에 주변 회로 구조체(PS)가 형성될 수 있다.
주변 회로 구조체(PS)를 형성하는 것은, 반도체 기판(10) 상에 주변 회로들(PTR)을 형성하는 것, 주변 회로들(PTR)과 연결되는 주변 배선 구조체들(PCP)을 형성하는 것, 및 하부 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 회로들(PTR)은 반도체 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다.
하부 절연막(50)은 주변 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 하부 절연막(50)은 제 1 하부 절연막(51), 제 2 하부 절연막(55), 및 제 1 및 제 2 하부 절연막들(51, 55) 사이의 식각 정지막(53)을 포함할 수 있다. 하부 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
주변 배선 구조체들을 형성하는 것은 하부 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들(PCP)을 형성하는 것 및 주변 콘택 플러그들(PCP)과 연결되는 주변 회로 배선들(PLP)을 형성하는 것을 포함할 수 있다.
이어서, 하부 절연막(50) 상에 반도체 물질을 증착하여 반도체막(100)이 형성될 수 있다. 반도체막(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 반도체막(100)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
반도체막(100) 상에 제 1 절연막(101), 제 2 절연막(103), 제 3 절연막(105)이 차례로 적층될 수 있다. 제 1 절연막(101)은 반도체막(100) 의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 제 2 절연막(103)은 제 1 절연막(101) 및 제 3 절연막(105)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제 2 절연막(103)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다. 제 3 절연막(105)은 실리콘 산화막을 증착하여 형성될 수 있다.
제 1 절연막(101), 제 2 절연막(103), 제 3 절연막(105)은 셀 어레이 영역(CAR) 및 제 1 연결 영역(CNR1)에서 반도체막(100)의 일부분들을 노출시키는 제 1 및 제 2 오프닝들(OP1, OP2)을 가질 수 있다.
제 1 및 제 2 오프닝들(OP1, OP2)을 형성하는 것은, 제 1 연결 영역(CNR1)및 셀 어레이 영역(CAR)의 일부분들을 노출시키는 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 제 1, 제 2, 및 제 3 절연막들을 식각하여 제 1 절연막(101) 또는 반도체막 (100)을 노출시키는 것을 포함할 수 있다. 제 1 및 제 2 오프닝들(OP1, OP2)을 형성한 후, 마스크 패턴은 제거될 수 있다.
도 11a 및 도 11b를 참조하면, 제 1 및 제 2 오프닝들(OP1, OP2)을 형성한 후, 제 3 절연막(105) 상에 서포트 도전막(SP)이 균일한 두께로 증착될 수 있다. 서포트 도전막(SP)은 셀 어레이 영역(CAR)에서 제 1 절연막(101), 제 2 절연막(103), 및 제 3 절연막(105)의 제 1 및 제 2 오프닝들(OP1, OP2)을 채울 수 있다. 서포트 도전막(SP)은 제 1 및 제 2 오프닝들(OP1, OP2) 내에서 반도체막(100)과 직접 접촉할 수 있다. 서포트 도전막(SP)은 n형 도펀트들 및/또는 카본(C)이 도핑된 폴리실리콘막일 수 있다.
이어서, 서포트 도전막(SP), 제 3 절연막(105), 제 2 절연막(103), 제 1 절연막(101), 및 반도체막(100)을 패터닝하여, 제 1 연결 영역(CNR1)에서 하부 절연막(50)의 일부분들을 노출하는 관통 홀들(미도시)이 형성될 수 있다. 이후, 관통 홀들을 채우는 관통 절연 패턴들(111)이 형성될 수 있으며, 제 2 연결 영역(CNR2)에서 반도체막(100), 제 1 버퍼 절연막(101), 제 2 절연막(103), 제 3 절연막(105), 및 서포트 도전막(SP)의 측벽을 덮는 매립 절연 패턴(110)이 형성될 수 있다. 관통 절연 패턴(111) 및 매립 절연 패턴(110)은 절연 물질로 관통 홀들을 채운 후에, 서포트 도전막(SP)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 관통 절연 패턴(111) 및 매립 절연 패턴(110)을 형성시 절연 물질의 일부(113)가 제 1 및 제 2 오프닝들(OP1, OP2) 내의 서포트 도전막(SP) 상에 잔류할 수 있다.
도 12a 및 도 12b를 참조하면, 서포트 도전막(SP) 상에 절연막들(ILD) 및 희생막들(SL)이 수직적으로 번갈아 적층된 몰드 구조체(PST)가 형성될 수 있다. 몰드 구조체(PST)는 제 1 연결 영역(CNR1)에서 계단식 구조를 가질 수 있다.
몰드 구조체(PST)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 희생막들(SL)은 제 2 절연막(103)과 동일한 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
몰드 구조체(PST)를 형성한 후, 매립 절연막(110) 상에 몰드 구조체(PST)의 계단 구조를 덮는 평탄 절연막(120)이 형성될 수 있다.
이어서, 셀 어레이 영역(CAR)에서 몰드 구조체(PST)를 관통하는 제 1 수직 구조체들(VS1) 및 제 1 연결 영역(CNR1)에서 몰드 구조체(PST)를 관통하는 제 2 수직 구조체들(VS2)이 형성될 수 있다.
제 1 및 제 2 수직 구조체들(VS1, VS2)을 형성하는 것은, 몰드 구조체(PST), 서포트 도전막(SP), 및 제 1 내지 제 3 절연막들(101, 103, 105)을 관통하는 제 1 및 제 2 수직 홀들을 형성하는 것, 각각의 제 1 및 제 2 수직 홀들 내에 데이터 저장막 및 수직 반도체막을 차례로 증착하는 것을 포함할 수 있다. 제 1 및 제 2 수직 구조체들(VS1, VS2)을 형성시, 제 1 및 제 2 수직 홀들의 바닥면들은 반도체막(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 데이터 저장막은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 제 1 및 제 2 수직 홀들의 바닥면들 및 내벽들 상에 균일한 두께로 증착될 수 있다. 데이터 저장막은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 수직 반도체막은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 데이터 저장막 상에 균일한 두께로 증착될 수 있다. 데이터 저장막 및 수직 반도체막을 형성한 후, 제 1 및 제 2 수직 홀들은 갭필 절연막으로 채워질 수 있다. 이어서, 몰드 구조체(PST)의 최상층 절연막(ILD) 상면이 노출되도록 갭필 절연막, 수직 반도체막, 및 데이터 저장막에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 앞서 도 7a, 도 7b, 및 도 8을 참조하여 설명한 것처럼, 제 1 및 제 2 데이터 저장 패턴들(DSP1, DSP2) 제 1 및 제 2 수직 반도체 패턴들(VP1, VP2), 제 1 및 제 2 갭필 절연 패턴들(VI1, VI2)이 형성될 수 있다.
이어서, 제 1 및 제 2 수직 반도체 패턴들(도 7a의 DSP1, 도 8의 DSP2) 의 상단에 비트라인 도전 패드들이 형성될 수 있다. 비트라인 도전 패드들은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 5, 도 13a 및 도 13b를 참조하면, 제 1 및 제 2 수직 구조체들(VS1, VS2)을 형성한 후, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮는 제 1 층간 절연막(130)이 평탄 절연막(120) 상에 형성될 수 있다.
이어서, 몰드 구조체(PST)을 관통하여 서포트 도전막(SP)을 노출시키는 제 1, 제 2, 제 3, 및 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)이 형성될 수 있다. 제 1, 제 2, 제 3, 및 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)은 평탄 절연막(120) 및 몰드 구조체(PST)를 이방성 식각하여 형성될 수 있으며, 이방성 식각 공정시 서포트 도전막(SP)이 식각 정지막으로 이용될 수 있다.
제 1, 제 2, 및 제 3 분리 트렌치들(SR1, SR2, SR3)은 제 1 방향(D1)을 따라 연장될 수 있다. 제 1 분리 트렌치들(SR1)은 셀 어레이 영역(CAR)에서 제 1 연결 영역(CNR1)으로 제 1 방향(D1)을 따라 연장될 수 있다. 제 2 분리 트렌츠들(SR2)은 셀 어레이 영역(CAR)에서 제 1 연결 영역(CNR1)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 1 분리 트렌치들(SR1)보다 짧을 수 있다. 제 3 분리 트렌치들(SR3)은 제 1 연결 영역(CNR1)에서 제 1 방향(D1)으로 연장될 수 있다.
제 4 분리 트렌치(SR4)는 제 1 연결 영역(CNR)에서 몰드 구조체(PST)를 관통할 수 있으며, 평면적 관점에서, 관통 절연 패턴(111)을 둘러싸는 링(ring) 형태를 가질 수 있다.
이어서, 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)의 내벽들을 컨포말하게 덮는 희생 스페이서막(131)이 형성될 수 있다.
희생 스페이서막(130)은 트렌치들(T)의 측벽들 및 바닥면들을 균일한 두께로 덮을 수 있다. 희생 스페이서막(130)은 몰드 구조체(PST)에 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 폴리실리콘막으로 형성될 수 있다. 희생 스페이서막(130)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4) 내벽들 균일한 두께로 증착될 수 있다. 희생 스페이서막(130)은 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)의 폭의 약 1/2보다 작은 두께로 증착될 수 있다. 이에 따라, 희생 스페이서막(131)은 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4) 내에 갭 영역을 정의할 수 있다.
희생 스페이서막(131)을 형성한 후, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 희생 스페이막(131)을 덮는 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 셀 어레이 영역(CAR)에서 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4) 내의 희생 스페이서막(131)을 노출시킬 수 있다.
마스크 패턴(MP)은 스텝 커버리지(step coverage) 특성이 낮은 증착 방법을 이용하여 몰드 구조체(PST)의 상면 상에 증착된 희생 스페이서막(131) 상에 형성될 수 있다. 즉, 마스크 패턴(MP)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 희생 스페이서막(131)이 형성된 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)의 상부를 막을 수 있다. 이에 따라, 제 1 연결 영역(CNR1)에서 희생 스페이서막(131)이 형성된 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4) 내에 빈 공간이 정의될 수 있다. 마스크 패턴(MP)은 예를 들어, ACL(Amorphous Carbon Layer)을 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 마스크 패턴(MP)에 의해 노출된 희생 스페이서막(131)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 제 1 및 제 2 분리 트렌치들(SR1, SR2)의 측벽들을 덮는 희생 스페이서(133)가 형성될 수 있다.
희생 스페이서(131)를 형성하는 이방성 식각 공정 동안 셀 어레이 영역(CAR)에서 제 1 및 제 2 분리 트렌치들(SR1, SR2) 아래의 소오스 도전막(SCP) 및 제 3 절연막(105)을 관통하여 제 2 절연막(103)을 노출시키는 관통 홀들(VH)이 형성될 수 있다. 관통 홀들(VH)의 일부들은 제 1 오프닝들(OP1) 내의 소오스 도전막(SCP)을 관통하여 반도체막(100)을 노출시킬 수도 있다.
셀 어레이 영역(CAR)에서 관통 홀(VH)을 형성하는 동안, 마스크 패턴(MP)은 제 1 연결 영역(CNR1)에서 희생 스페이서막(131)이 식각되는 것을 방지할 수 있다.
도 15a 및 도 15b를 참조하면, 관통 홀들(VH)을 형성한 후, 셀 어레이 영역(CAR)에서 제 1 절연막(101), 제 2 절연막(103), 및 제 3 절연막(105)을 소오스 도전 패턴(SC)으로 대체하는 공정이 수행될 수 있다.
상세하게, 소오스 도전 패턴(SC)을 형성하는 공정은, 관통 홀들(VH)에 노출된 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)에 대한 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)에 대한 등방성 식각 공정을 수행하는 동안, 제 1 오프닝들(OP1) 내에 채워진 소오스 도전막(SCP)의 일부분들은 몰드 구조체(PST)가 무너지는 것을 방지하는 지지대 역할을 할 수 있다.
소오스 도전 패턴(SC)을 형성하는 공정은, 제 1 수직 반도체 패턴(도 7a, 도 7b의 VP1)의 측벽을 덮는 제 1 데이터 저장 패턴(도 7a, 도 7b의 DSP1)의 일부분들에 대한 등방성 식각 공정을 포함할 수 있다. 이에 따라, 제 1 수직 반도체 패턴들(도 7a, 도 7b의 VP1)의 일부분들 노출될 수 있다. 제 1 데이터 저장막에 대한 등방성 식각 공정을 수행함에 따라, 수직적으로 서로 이격된 제 1 데이터 저장 패턴(도 7a, 도 7b의 DSP1) 및 더미 데이터 저장 패턴(RDSP)이 형성될 수 있다.
제 1 수직 반도체 패턴들(도 7a, 도 7b의 VP1)의 일부분들을 노출시킨 후, 불순물이 도핑된 다결정 실리콘막을 증착하여 소오스 도전 패턴(SC)이 형성될 수 있다. 이에 따라 반도체막(100)과 몰드 구조체(PST) 사이에 소오스 구조체(CST)가 형성될 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서 소오스 도전 패턴(SC)을 형성시 제 1 연결 영역(CNR)에서 제 1, 제 2, 및 제 3 절연막들(101, 103,105)의 일부분들이 잔류하여 제 1, 제 2, 제 3 절연 패턴들(101p, 103p, 105p)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 소오스 구조체(CST)를 형성한 후, 마스크 패턴은 애싱(ashing) 및 스트립(strip) 공정에 의해 제거될 수 있다. 이어서, 등방성 식각 공정을 수행하여 희생 스페이서(133)가 제거될 수 있다. 희생 스페이서(133)에 대한 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1) 또는 암모니아수(NH4OH)를 이용한 습식 식각 공정이 사용될 수 있다. 이에 따라, 몰드 구조체(PST)의 희생막(SL)의 측벽들이 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)에 다시 노출될 수 있다. 제 1 연결 영역(CNR1)에서 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4)은 서포트 도전 패턴(SP)의 상면을 노출시킬 수 있다.
이어서, 희생막들(SL)을 전극들(GE)로 대체하는 공정들을 수행함으로써 앞서 설명한 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)를 형성하는 것은, 절연막들(ILD), 제 1 및 제 2 수직 구조체들(VS1, VS2), 및 소오스 구조체(CST)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다. 희생막들(SL)에 대한 등방성 식각 공정시, 제 1 연결 영역(CNR1)에서 희생막들(SL)의 일부분들이 잔류하여, 몰드 패턴들(MLP)이 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 적층 구조체(ST)를 형성한 후, 제 1 내지 제 4 분리 트렌치들(SR1, SR2, SR3, SR4) 내에 절연 물질을 매립하여 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 및 관통 절연 패턴(SS4)이 형성될 수 있다. 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 및 관통 절연 패턴(SS4)은 다중막 구조 또는 단일막 구조를 가질 수 있다. 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 및 관통 절연 패턴(SS4)은 실리콘 산화물, 실리콘 질화물, 또는 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
이후, 제 1 층간 절연막(130) 상에 제 2 층간 절연막(140)이 형성될 수 있으며, 적층 구조체(ST)의 전극들(GE)과 연결되는 셀 콘택 플러그들(CPLG)이 형성될 수 있다. 또한, 주변 회로 배선들(PLP)과 연결되는 제 1 및 제 3 관통 플러그들(TP1, TP3) 및 소오스 구조체(CST)와 연결되는 제 2 관통 플러그(TP2)가 형성될 수 있다.
다시, 도 5, 도 6a, 및 도 6b를 참조하면, 하부 및 상부 콘택 플러그들(LCT, UCT), 연결 도전 패턴(ICT)이 제 3 및 제 4 층간 절연막들(150, 160) 내에 형성될 수 있다. 제 4 층간 절연막(160) 상에 비트 라인들(BL) 및 도전 라인들(CL)이 형성될 수 있다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도이다.
도 18를 참조하면, 메모리 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조체(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 구조체(PERI)과 셀 어레이 구조체(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 구조체(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 어레이 구조체(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 어레이 구조체(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(1CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 18에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 구조체(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 구조체(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(1CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 구조체(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 구조체(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(1PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 18을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 18을 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩되지 않을 수 있다. 도 18을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 어레이 구조체(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1400)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 어레이 구조체(CELL)과 주변 회로 영역(1PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 구조체(PERI)의 최상부 메탈층에 셀 어레이 구조체(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 구조체(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 어레이 구조체(CELL)의 상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 어레이 구조체(CELL)의 최상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체;
    상기 셀 어레이 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 소오스 도전 패턴;
    상기 연결 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 더미 절연 패턴;
    상기 적층 구조체와 상기 소오스 도전 패턴 사이 및 상기 적층 구조체와 상기 더미 절연 패턴 사이의 서포트 도전 패턴;
    상기 셀 어레이 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및
    상기 연결 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 더미 절연 패턴을 관통하는 복수 개의 제 2 수직 구조체들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 더미 절연 패턴은 차례로 적층된 제 1 및 제 2 절연 패턴들을 포함하되, 상기 제 1 및 제 2 절연 패턴들은 서로 다른 절연 물질을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 셀 어레이 영역에서, 제 1 방향으로 연장되며 상기 적층 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 제 1 분리 구조체; 및
    상기 연결 영역에서, 상기 서포트 도전 패턴의 상면과 접촉하며, 상기 제 1 방향으로 연장되며 상기 적층 구조체를 관통하는 제 2 분리 구조체를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 분리 구조체는 바닥면에서 제 1 폭을 갖고, 상기 서포트 도전 패턴의 상기 제 1 부분에서 상기 제 1 폭보다 큰 제 2 폭을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 서포트 도전 패턴은:
    상기 셀 어레이 영역에서 상기 소오스 도전 패턴의 일부를 관통하여 상기 기판과 접촉하는 제 1 부분; 및
    상기 연결 영역에서 상기 더미 절연 패턴의 일부를 관통하여 상기 기판과 접촉하는 제 2 부분을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 서포트 도전 패턴의 상기 제 2 부분은 실질적으로 균일한 두께를 갖는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 수직 구조체들 각각은 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 제 1 수직 반도체 패턴을 포함하는 것; 및
    상기 제 2 수직 구조체들 각각은 상기 더미 절연 패턴과 이격되는 제 2 수직 반도체 패턴을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 수직 구조체들 각각은 상기 소오스 도전 패턴 상에서 상기 제 1 수직 반도체 패턴의 측벽을 둘러싸는 제 1 데이터 저장 패턴을 더 포함하고,
    상기 제 2 수직 구조체들 각각은 상기 제 2 수직 반도체 패턴의 측벽 및 바닥면을 컨포말하게 덮는 제 2 데이터 저장 패턴을 더 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 연결 영역에서 상기 전극 구조체의 일부를 관통하는 관통 배선 구조체를 더 포함하되,
    상기 관통 배선 구조체는:
    상기 연결 영역에서 상기 전극들과 동일한 레벨에 위치하는 몰드 패턴들;
    상기 전극들과 상기 몰드 패턴들 사이에 배치되는 관통 절연 패턴; 및
    상기 몰드 패턴들을 관통하는 관통 도전 플러그들을 포함하는 반도체 장치.
  10. 반도체 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되며, 셀 어레이 영역 및 연결 영역을 포함하는 반도체막;
    상기 반도체막 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체로서, 상기 적층 구조체는 상기 연결 영역에서 계단 구조를 갖는 것;
    상기 적층 구조체를 덮는 평탄 절연막;
    상기 셀 어레이 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 소오스 도전 패턴;
    상기 연결 영역에서, 상기 기판과 상기 적층 구조체 사이에 배치되는 더미 절연 패턴;
    상기 적층 구조체와 상기 소오스 도전 패턴 사이 및 상기 적층 구조체와 상기 더미 절연 패턴 사이의 서포트 도전 패턴;
    상기 셀 어레이 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 복수 개의 제 1 수직 구조체들로서, 상기 제 1 수직 구조체들 각각은 측벽 일부가 상기 소오스 도전 패턴과 접촉하는 제 1 수직 반도체 패턴 및 상기 소오스 도전 패턴 상에서 상기 제 1 수직 반도체 패턴의 측벽을 둘러싸는 제 1 데이터 저장 패턴을 포함하는 것;
    상기 연결 영역에서 상기 전극 구조체, 상기 서포트 도전 패턴, 및 상기 더미 절연 패턴을 관통하는 복수 개의 제 2 수직 구조체들로서, 상기 제 2 수직 구조체들 각각은 상기 더미 절연 패턴과 이격되는 제 2 수직 반도체 패턴 및 상기 제 2 수직 반도체 패턴의 측벽 및 바닥면을 컨포말하게 덮는 제 2 데이터 저장 패턴을 포함하는 것;
    상기 셀 어레이 영역에서, 제 1 방향으로 연장되며 상기 적층 구조체, 상기 서포트 도전 패턴, 및 상기 소오스 구조체를 관통하는 제 1 분리 구조체; 및
    상기 연결 영역에서, 상기 서포트 도전 패턴의 상면과 접촉하며, 상기 제 1 방향으로 연장되며 상기 적층 구조체를 관통하는 제 2 분리 구조체를 포함하는 반도체 장치.
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