KR20220084765A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 기술은 서로 교대로 적층된 적층 절연막들 및 적층 도전막들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그와 동일한 레벨에 배치되는 연결 컨택 구조체; 및 상기 셀 플러그와 연결되는 소스막을 포함하고, 상기 셀 플러그는 상부 및 하부를 포함하고, 상기 연결 컨택 구조체는 상기 셀 플러그의 상기 하부와 동일한 레벨에 배치되는 제1 연결 컨택 및 상기 셀 플러그의 상기 상부와 동일한 레벨에 배치되는 제2 연결 컨택을 포함하고, 상기 제1 및 제2 연결 컨택의 경계의 레벨은 상기 셀 플러그의 상기 상부 및 상기 하부의 경계의 레벨과 동일하고, 상기 제2 연결 컨택의 최상부의 레벨은 상기 소스막의 하면의 레벨보다 높고 상기 소스막의 상면의 레벨보다 낮은 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 반도체 장치의 제조 시간 및 제조 비용이 최소화될 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 적층 절연막들 및 적층 도전막들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그와 동일한 레벨에 배치되는 연결 컨택 구조체; 및 상기 셀 플러그와 연결되는 소스막을 포함하고, 상기 셀 플러그는 상부 및 하부를 포함하고, 상기 연결 컨택 구조체는 상기 셀 플러그의 상기 하부와 동일한 레벨에 배치되는 제1 연결 컨택 및 상기 셀 플러그의 상기 상부와 동일한 레벨에 배치되는 제2 연결 컨택을 포함하고, 상기 제1 및 제2 연결 컨택의 경계의 레벨은 상기 셀 플러그의 상기 상부 및 상기 하부의 경계의 레벨과 동일하고, 상기 제2 연결 컨택의 최상부의 레벨은 상기 소스막의 하면의 레벨보다 높고 상기 소스막의 상면의 레벨보다 낮을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 코어부 및 계단부를 포함하는 적층체; 상기 적층체의 상기 코어부를 관통하는 셀 플러그; 상기 적층체의 상기 계단부에 의해 둘러싸이는 제1 지지 플러그; 및 상기 셀 플러그와 연결되는 소스막을 포함하고, 상기 제1 지지 플러그의 최상부는 상기 소스막 내에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 적층 절연막들 및 적층 도전막들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 상기 셀 플러그의 일부와 동일한 레벨에 배치되는 제1 연결 컨택; 상기 셀 플러그와 연결되는 소스막; 및 상기 제1 연결 컨택과 연결되는 제1 도전 컨택을 포함하고, 상기 제1 연결 컨택의 폭은 상기 제1 도전 컨택에 가까워질수록 작아지고, 상기 제1 도전 컨택의 폭은 상기 제1 연결 컨택에 가까워질수록 작아지고, 상기 제1 연결 컨택과 상기 제1 도전 컨택의 경계의 레벨은 상기 소스막의 하면의 레벨보다 높고 상기 소스막의 상면의 레벨보다 낮을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 적층 절연막들 및 제1 적층 희생막들을 형성하는 단계; 상기 적층 절연막들 및 상기 적층 희생막들을 관통하는 셀 희생 구조체를 형성하는 단계; 상기 셀 희생 구조체와 동일한 레벨에 제1 연결 컨택을 형성하는 단계; 상기 셀 희생 구조체 상에 제2 적층 절연막들 및 제2 적층 희생막들을 형성하는 단계; 제1 홀을 형성하여 상기 셀 희생 구조체를 노출시키는 단계; 상기 셀 희생 구조체를 제거하여 제2 홀을 형성하는 단계; 상기 제1 및 제2 홀들 내에 셀 플러그를 형성하는 단계; 및 상기 제1 연결 컨택과 연결되는 제2 연결 컨택을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치 및 반도체 장치의 방법은 연결 컨택 구조체가 복수개의 연결 컨택들로 나뉘어 형성됨에 따라, 반도체 장치의 제조 시간 및 제조 비용이 최소화될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 1c는 도 1a의 B영역의 확대도이다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 7b는 도 7a의 C-C'선에 따른 단면도이다.
도 7c는 도 7a의 D-D'선에 따른 단면도이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 1b는 도 1a의 A영역의 확대도이다. 도 1c는 도 1a의 B영역의 확대도이다.
도 1a를 참조하면, 반도체 장치는 제1 기판(100)을 포함할 수 있다. 제1 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 제1 기판(100)은 반도체 물질을 포함할 수 있다. 일 예로, 제1 기판(100)은 실리콘을 포함할 수 있다.
제1 기판(100)은 셀 영역(CER) 및 연결 영역(COR)을 포함할 수 있다. 셀 영역(CER) 및 연결 영역(COR)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 구분되는 영역들일 수 있다.
제1 기판(100)을 덮는 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다. 제1 절연막(110)은 다중 절연막일 수 있다.
제1 기판(100)과 제1 절연막(110) 사이에 주변 트랜지스터들(TR)이 제공될 수 있다. 각각의 주변 트랜지스터들(TR)은 불순물 영역들(IR), 게이트 절연막(GI) 및 게이트 전극(GM)을 포함할 수 있다. 불순물 영역들(IR)은 제1 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GM)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극(GM)은 텅스텐을 포함할 수 있다.
제1 기판(100) 내에 소자 분리막들(IS)이 제공될 수 있다. 소자 분리막들(IS)은 주변 트랜지스터들(TR)을 전기적으로 분리할 수 있다. 소자 분리막들(IS)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막들(IS)은 산화물을 포함할 수 있다.
제1 절연막(110) 내에 제1 도전 컨택들(CT1) 및 제1 배선들(ML1)이 제공될 수 있다. 제1 도전 컨택(CT1)은 주변 트랜지스터(TR)와 제1 배선(ML1)을 서로 연결하거나, 제1 배선들(ML1)을 서로 연결할 수 있다. 제1 배선(ML1)은 제1 도전 컨택(CT1)에 연결될 수 있다. 제1 도전 컨택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 도전 컨택들(CT1) 및 제1 배선들(ML1)은 텅스텐을 포함할 수 있다.
제1 절연막(110) 내에 제1 본딩 패드들(BP1)이 제공될 수 있다. 제1 본딩 패드(BP1)는 제1 배선(ML1)에 연결될 수 있다. 제1 본딩 패드(BP1)의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 일 예로, 제1 본딩 패드(BP1)의 제1 방향(D1)으로의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 제1 본딩 패드들(BP1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 본딩 패드들(BP1)은 구리를 포함할 수 있다.
제1 절연막(110)을 덮는 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물 또는 질화물을 포함할 수 있다. 제2 절연막(120)은 다중 절연막일 수 있다.
제2 절연막(120) 내에 제2 본딩 패드들(BP2)이 제공될 수 있다. 제2 본딩 패드(BP2)는 제1 본딩 패드(BP1)에 연결될 수 있다. 제2 본딩 패드(BP2)의 폭은 제1 본딩 패드(BP1)에 가까워질수록 커질 수 있다. 일 예로, 제2 본딩 패드(BP2)의 제1 방향(D1)으로의 폭은 제1 본딩 패드(BP1)에 가까워질수록 커질 수 있다. 제1 본딩 패드(BP1)의 폭은 제2 본딩 패드(BP2)에 가까워질수록 커질 수 있다. 일 예로, 제1 본딩 패드(BP1)의 제1 방향(D1)으로의 폭은 제2 본딩 패드(BP2)에 가까워질수록 커질 수 있다. 제2 본딩 패드들(BP2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 본딩 패드들(BP2)은 구리를 포함할 수 있다.
제2 절연막(120) 내에 제2 도전 컨택들(CT2), 제2 배선(ML2), 비트라인(BL), 제1 비트라인 컨택들(BCT1), 제2 비트라인 컨택들(BCT2), 제3 도전 컨택(CT3) 및 제4 도전 컨택(CT4)이 제공될 수 있다. 제2 도전 컨택(CT2)은 제2 본딩 패드(BP2)에 연결될 수 있다. 비트라인(BL)은 제1 기판(100)의 셀 영역(CER) 위에 배치될 수 있다. 비트라인(BL)은 제2 도전 컨택(CT2)과 연결될 수 있다. 제2 배선(ML2)은 제1 기판(100)의 연결 영역(COR) 위에 배치될 수 있다. 제2 배선(ML2)은 제2 도전 컨택(CT2)과 연결될 수 있다. 제1 및 제2 비트라인 컨택들(BCT1, BCT2)은 제1 기판(100)의 셀 영역(CER) 위에 배치될 수 있다. 제1 비트라인 컨택(BCT1)은 비트라인(BL)과 연결될 수 있다. 제2 비트라인 컨택(BCT2)은 제1 비트라인 컨택(BCT1)과 연결될 수 있다. 제3 및 제4 도전 컨택들(CT3, CT4)은 제1 기판(100)의 연결 영역(COR) 위에 배치될 수 있다. 제3 도전 컨택(CT3)은 제2 배선(ML2)에 연결될 수 있다. 제4 도전 컨택(CT4)은 제3 도전 컨택(CT3)에 연결될 수 있다. 제2 도전 컨택들(CT2), 제2 배선(ML2), 비트라인(BL), 제1 비트라인 컨택들(BCT1), 제2 비트라인 컨택들(BCT2), 제3 도전 컨택(CT3) 및 제4 도전 컨택(CT4)은 도전 물질을 포함할 수 있다. 일 예로, 제2 도전 컨택들(CT2), 제2 배선(ML2), 비트라인(BL), 제1 비트라인 컨택들(BCT1), 제2 비트라인 컨택들(BCT2), 제3 도전 컨택(CT3) 및 제4 도전 컨택(CT4)은 텅스텐을 포함할 수 있다.
제2 절연막(120) 상에 제1 적층체(STA)가 제공될 수 있다. 제1 적층체(STA)는 제1 기판(100)의 셀 영역(CER) 위에 배치될 수 있다. 제1 적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 적층 절연막들(SIL) 및 적층 도전막들(SCL)을 포함할 수 있다. 적층 도전막들(SCL)은 반도체 장치의 워드라인 또는 선택라인으로 사용될 수 있다. 적층 도전막들(SCL)은 도전 물질을 포함할 수 있다. 일 예로, 적층 도전막들(SCL)은 텅스텐을 포함할 수 있다. 적층 절연막들(SIL)은 절연 물질을 포함할 수 있다. 일 예로, 적층 절연막들(SIL)은 산화물을 포함할 수 있다.
제1 적층체(STA)를 관통하는 셀 플러그들(PL)이 제공될 수 있다. 셀 플러그들(PL)은 제1 기판(100)의 셀 영역(CER) 위에 제공될 수 있다. 셀 플러그들(PL)은 제3 방향(D3)으로 연장할 수 있다. 셀 플러그(PL)는 필링막(FI), 필링막(FI)을 둘러싸는 채널막(CL) 및 채널막(CL)을 둘러싸는 메모리막(ML)을 포함할 수 있다. 필링막(FI), 채널막(CL) 및 메모리막(ML)은 제3 방향(D3)으로 연장하여 제1 적층체(STA)를 관통할 수 있다. 셀 플러그(PL)의 채널막(CL)은 제2 비트라인 컨택(BCT2)과 연결될 수 있다.
필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다. 메모리막(ML)은 채널막(CL)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막은 산화물을 포함할 수 있다. 일 실시예에 있어서, 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 데이터 저장막은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막은 산화물을 포함할 수 있다.
제2 절연막(120) 상에 제3 절연막(130) 및 제2 적층체(STB)가 제공될 수 있다. 제3 절연막(130)은 제1 기판(100)의 연결 영역(COR) 위에 배치될 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 산화물 또는 질화물을 포함할 수 있다. 제3 절연막(130)은 다중 절연막일 수 있다. 제2 적층체(STB)는 재3 절연막(130) 위에 배치될 수 있다. 제2 적층체(STB)는 제3 방향(D3)으로 서로 교대로 적층된 적층 절연막들(SIL) 및 적층 희생막들(SFL)을 포함할 수 있다. 적층 희생막들(SFL)은 제조 과정에서 적층 도전막들(SCL)로 대체되지 않고 잔류된 것일 수 있다. 일 예로, 적층 희생막들(SFL)은 질화물을 포함할 수 있다.
제2 적층체(STB) 및 제3 절연막(130)을 관통하는 연결 컨택 구조체(CCS)가 제공될 수 있다. 연결 컨택 구조체(CSS)는 연결 영역(COR) 위에 배치될 수 있다. 연결 컨택 구조체(CCS)는 제3 방향(D3)으로 연장할 수 있다. 연결 컨택 구조체(CCS)는 제4 도전 컨택(CT4)과 연결될 수 있다. 연결 컨택 구조체(CCS)는 셀 플러그(PL)와 동일한 레벨에 배치될 수 있다.
연결 컨택 구조체(CCS)는 제1 연결 컨택(CCT1) 및 제2 연결 컨택(CCT2)을 포함할 수 있다. 제1 연결 컨택(CCT1)은 제2 적층체(STB)를 관통할 수 있고 제2 연결 컨택(CCT2)은 제3 절연막(130)을 관통할 수 있다. 참고로, 제2 적층체(STB)와 제3 절연막(130)의 높이는 변경될 수 있다. 제2 적층체(STB)가 제2 연결 컨택(CCT2)에 비해 낮은 높이를 갖거나, 제2 연결 컨택(CCT2)에 비해 높은 높이를 가질 수 있다. 제1 연결 컨택(CCT1)의 적어도 일부가 제2 적층체(STB)를 관통할 수 있다.
제1 연결 컨택(CCT1) 및 제2 연결 컨택(CCT2)는 제3 방향(D3)으로 연장할 수 있다. 제1 연결 컨택(CCT1)은 제4 도전 컨택(CT4)과 연결될 수 있다. 제2 연결 컨택(CCT2)은 제1 연결 컨택(CCT1) 상에 배치될 수 있다. 제1 및 제2 연결 컨택들(CCT1, CCT2)은 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 연결 컨택들(CCT1, CCT2)은 텅스텐을 포함할 수 있다.
제1 적층체(STA) 상에 소스막(SL)이 제공될 수 있다. 소스막(SL)은 제1 기판(100)의 셀 영역(CER) 위에 배치될 수 있다. 소스막(SL)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 소스막(SL)은 셀 플러그(PL)의 채널막(CL)에 연결될 수 있다. 소스막(SL)은 도전 물질을 포함할 수 있다. 일 예로, 소스막(SL)은 폴리 실리콘을 포함할 수 있다.
제2 적층체(STB) 상에 제4 절연막(140)이 제공될 수 있다. 제4 절연막(140)은 제1 기판(100)의 연결 영역(COR) 위에 배치될 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물 또는 질화물을 포함할 수 있다.
소스막(SL) 및 제4 절연막(140)을 덮는 제5 절연막(150)이 제공될 수 있다. 제5 절연막(150)은 절연 물질을 포함할 수 있다. 일 예로, 제5 절연막(150)은 산화물 또는 질화물을 포함할 수 있다.
제5 절연막(150) 내에 소스 컨택들(SC)이 제공될 수 있다. 소스 컨택들(SC)은 제1 기판(100)의 셀 영역(CER) 위에 배치될 수 있다. 소스 컨택들(SC)은 소스막(SL)에 연결될 수 있다. 소스 컨택들(SC)은 도전 물질을 포함할 수 있다. 일 예로, 소스 컨택들(SC)은 텅스텐을 포함할 수 있다.
제5 절연막(150)을 관통하는 제5 도전 컨택(CT5)이 제공될 수 있다. 제5 도전 컨택(CT5)은 제1 기판(100)의 연결 영역(COR) 위에 배치될 수 있다. 제5 도전 컨택(CT5)은 연결 컨택 구조체(CCS)의 제2 연결 컨택(CCT2)에 연결될 수 있다. 제5 도전 컨택(CT5)은 도전 물질을 포함할 수 있다. 일 예로, 제5 도전 컨택(CT5)은 텅스텐을 포함할 수 있다.
제5 절연막(150)을 덮는 제6 절연막(160)이 제공될 수 있다. 제6 절연막(160)은 절연 물질을 포함할 수 있다. 일 예로, 제6 절연막(160)은 산화물 또는 질화물을 포함할 수 있다.
제6 절연막(160) 내에 제3 배선들(ML3)이 제공될 수 있다. 제3 배선(ML3)은 소스 컨택(SC)에 연결되거나, 제5 도전 컨택(CT5)에 연결될 수 있다. 제3 배선들(ML3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 배선들(ML3)은 텅스텐을 포함할 수 있다.
도 1b를 참조하면, 셀 플러그(PL)는 상부(PL_U) 및 하부(PL_L)를 포함할 수 있다. 셀 플러그(PL)의 상부(PL_U)와 하부(PL_L)의 경계의 레벨이 제1 레벨(LV1)로 정의될 수 있다. 셀 플러그(PL)의 하부(PL_L)는 제2 비트라인 컨택(BCT2)과 연결될 수 있다. 셀 플러그(PL)의 상부(PL_U)는 소스막(SL)에 연결될 수 있다.
셀 플러그(PL)의 하부(PL_L)의 폭은 레벨이 높아질수록 작아질 수 있다. 셀 플러그(PL)의 하부(PL_L)의 폭은 소스막(SL)에 가까워질수록 작아질 수 있다. 일 예로, 셀 플러그(PL)의 하부(PL_L)의 제1 방향(D1)으로의 폭이 제1 폭(W1)으로 정의될 수 있고, 제1 폭(W1)은 레벨이 높아질수록 작아질 수 있고, 제1 폭(W1)은 소스막(SL)에 가까워질수록 작아질 수 있다.
셀 플러그(PL)의 상부(PL_U)의 폭은 레벨이 높아질수록 작아질 수 있다. 셀 플러그(PL)의 상부(PL_U)의 폭은 소스막(SL)에 가까워질수록 작아질 수 있다. 일 예로, 셀 플러그(PL)의 상부(PL_U)의 제1 방향(D1)으로의 폭이 제2 폭(W2)으로 정의될 수 있고, 제2 폭(W2)은 레벨이 높아질수록 작아질 수 있고, 제2 폭(W2)은 소스막(SL)에 가까워질수록 작아질 수 있다.
셀 플러그(PL)의 하부(PL_L)의 최소폭은 셀 플러그(PL)의 상부(PL_U)의 최대폭보다 작을 수 있다. 일 예로, 제1 폭(W1)의 최소치는 제2 폭(W2)의 최대치보다 작을 수 있다.
셀 플러그(PL)의 최하부(PL_LM)의 레벨이 제2 레벨(LV2)로 정의될 수 있다. 셀 플러그(PL)의 최상부(PL_UM)의 레벨이 제3 레벨(LV3)로 정의될 수 있다. 제3 레벨(LV3)은 소스막(SL)의 하면(SL_B)의 레벨보다 높을 수 있다. 제3 레벨(LV3)은 소스막(SL)의 상면(SL_T)의 레벨보다 낮을 수 있다. 셀 플러그(PL)의 최상부(PL_UM)는 소스막(SL) 내에 배치될 수 있다. 셀 플러그(PL)의 최상부(PL_UM)는 소스막(SL)의 상면(SL_T)과 하면(SL_B) 사이에 배치될 수 있다.
셀 플러그(PL)의 최상부(PL_UM)는 셀 플러그(PL)의 채널막(CL)에 의해 정의될 수 있다, 셀 플러그(PL)의 최상부(PL_UM)는 셀 플러그(PL)의 채널막(CL)의 표면일 수 있다. 셀 플러그(PL)의 채널막(CL)의 일부 및 셀 플러그(Pl)의 필링막(FI)의 일부는 소스막(SL) 내에 배치될 수 있다.
도 1c를 참조하면, 제1 연결 컨택(CCT1)은 셀 플러그(PL)의 하부(PL_L)에 대응하여 위치될 수 있다. 제1 연결 컨택(CCT1)은 셀 플러그(PL)의 하부(P_L)과 실질적으로 동일한 레벨에 배치될 수 있다. 제2 연결 컨택(CCT2)은 셀 플러그(PL)의 상부(PL_U)에 대응하여 위치될 수 있다. 제2 연결 컨택(CCT2)은 셀 플러그(PL)의 상부(PL_U)와 실질적으로 동일한 레벨에 배치될 수 있다. 연결 컨택 구조체(CCS)의 제1 연결 컨택(CCT1) 및 제2 연결 컨택(CCT2)의 경계의 레벨은 제1 레벨(LV1)과 실질적으로 동일할 수 있다. 제1 연결 컨택(CCT1)의 상면(CCT1_T)의 레벨 및 제2 연결 컨택(CCT2)의 하면(CCT2_B)의 레벨은 제1 레벨(LV1)과 실질적으로 동일할 수 있다.
제1 연결 컨택(CCT1)의 폭은 레벨이 높아질수록 작아질 수 있다. 제1 연결 컨택(CCT1)의 폭은 제1 및 제2 연결 컨택들(CCT1, CCT2)의 경계에 가까워질수록 작아질 수 있다. 일 예로, 제1 연결 컨택(CCT1)의 제1 폭이 제3 폭(W3)으로 정의될 수 있고, 제3 폭(W3)은 레벨이 높아질수록 작아질 수 있고, 제3 폭(W3)은 제1 및 제2 연결 컨택들(CCT1, CCT2)의 경계에 가까워질수록 작아질 수 있다.
제2 연결 컨택(CCT2)의 폭은 레벨이 높아질수록 작아질 수 있다. 제2 연결 컨택(CCT2)의 폭은 제1 및 제2 연결 컨택들(CCT1, CCT2)의 경계에 가까워질수록 커질 수 있다. 일 예로, 제2 연결 컨택(CCT2)의 제1 방향(D1)으로의 폭이 제4 폭(W4)으로 정의될 수 있고, 제4 폭(W4)은 레벨이 높아질수록 작아질 수 있고, 제4 폭(W4)은 제1 및 제2 연결 컨택들(CCT1, CCT2)의 경계에 가까워질수록 커질 수 있다.
제1 연결 컨택(CCT1)의 최소폭은 제2 연결 컨택(CCT2)의 최대폭보다 작을 수 있다. 일 예로, 제3 폭(W3)의 최소치는 제4 폭(W4)의 최대치보다 작을 수 있다.
연결 컨택 구조체(CCS)의 최하부(CCS_LM)의 레벨은 제2 레벨(LV2)과 동일할 수 있다. 제1 연결 컨택(CCT1)의 최하부(CCT1_LM)의 레벨은 제2 레벨(LV2)과 동일할 수 있다.
연결 컨택 구조체(CCS)의 최상부(CCS_UM)의 레벨이 제4 레벨(LV4)로 정의될 수 있다. 제2 연결 컨택(CCT2)의 최상부(CCT2_UM)의 레벨은 제4 레벨(LV4)과 동일할 수 있다. 연결 컨택 구조체(CCS)의 최상부(CCS_UM)의 레벨은 소스막(SL)의 하면(SL_B)의 레벨보다 높을 수 있다. 제2 연결 컨택(CCT2)의 최상부(CCT2_UM)의 레벨은 소스막(SL)의 하면(SL_B)의 레벨보다 높을 수 있다. 연결 컨택 구조체(CCS)의 최상부(CCS_UM)의 레벨은 소스막(SL)의 상면(SL_T)의 레벨보다 낮을 수 있다. 제2 연결 컨택(CCT2)의 최상부(CCT2_UM)의 레벨은 소스막(SL)의 상면(SL_T)의 레벨보다 낮을 수 있다.
제5 도전 컨택(CT5)과 연결 컨택 구조체(CCS)의 제2 연결 컨택(CCT2)의 경계의 레벨은 제4 레벨(LV4)과 동일할 수 있다. 제5 도전 컨택(CT5)의 폭은 레벨이 낮아질수록 작아질 수 있다. 제5 도전 컨택(CT5)의 폭은 제2 연결 컨택(CCT2)에 가까워질수록 작아질 수 있다. 제5 도전 컨택(CT5)의 폭은 제5 도전 컨택(CT5)의 하면(CT5_B)에서 최소가 될 수 있다. 일 예로, 제5 도전 컨택(CT5)의 제1 방향(D1)으로의 폭이 제5 폭(W5)으로 정의될 수 있고, 제5 폭(W5)은 레벨이 낮아질수록 작아질 수 있고, 제5 폭(W5)은 제2 연결 컨택(CCT2)에 가까워질수록 작아질 수 있고, 제5 폭(W5)은 제5 도전 컨택(CT5)의 하면(CT5_B)에서 최소가 될 수 있다.
제2 연결 컨택(CCT2)의 폭은 제2 연결 컨택(CCT2)에 가까워질수록 작아질 수 있다. 제2 연결 컨택(CCT2)의 폭은 제2 연결 컨택(CCT2)의 최상부(CCT2_UM)에서 최소가될 수 있다. 일 예로, 제4 폭(W4)은 제5 도전 컨택(CT5)에 가까워질수록 작아질 수 있고, 제4 폭(W4)은 제2 연결 컨택(CCT2)의 최상부(CCT2_UM)에서 최소가될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 연결 컨택 구조체(CCS)가 제1 및 제2 연결 컨택들(CCT1, CCT2)로 나뉘어 형성됨에 따라, 반도체 장치의 제조 시간 및 제조 비용이 최소화될 수 있다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 2a를 참조하면, 제2 기판(200)을 형성할 수 있다. 제2 기판(200)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제2 기판(200)은 반도체 기판일 수 있다.
제2 기판(200) 상에 적층 절연막들(SIL) 및 적층 희생막들(SFL)을 교대로 적층할 수 있다. 제2 기판(200) 상에 형성되는 적층 절연막(SIL) 및 적층 희생막(SFL) 각각은 제1 적층 절연막 및 제1 적층 희생막으로 정의될 수 있다. 적층 희생막들(SFL)은 적층 절연막들(SIL)과 다른 물질을 포함할 수 있다. 일 예로, 적층 희생막들(SFL)은 질화물을 포함할 수 있다.
적층 절연막들(SIL) 및 적층 희생막들(SFL)을 관통하는 셀 희생 구조체들(CFS)을 형성할 수 있다. 셀 희생 구조체들(CFS)은 원기둥의 형태를 가질 수 있다. 셀 희생 구조체들(CFS)은 제3 방향(D3)으로 연장할 수 있다. 일 예로, 셀 희생 구조체들(CFS)은 텅스텐을 포함할 수 있다.
적층 절연막들(SIL) 및 적층 희생막들(SFL)을 관통하는 제2 연결 컨택(CCT2)을 형성할 수 있다. 제2 연결 컨택(CCT2)은 셀 희생 구조체(CFS)와 동시에 형성될 수 있다. 제2 연결 컨택(CCT2)은 셀 희생 구조체(CFS)와 동일한 물질을 포함할 수 있다. 제2 연결 컨택(CCT2)은 셀 희생 구조체(CFS)와 동일한 레벨에 형성될 수 있다.
도 2b를 참조하면, 셀 희생 구조체들(CFS) 및 제2 연결 컨택(CCT2) 상에 적층 절연막들(SIL) 및 적층 희생막들(SFL)을 형성할 수 있다. 셀 희생 구조체들(CFS) 상에 형성되는 적층 절연막(SIL) 및 적층 희생막(SFL) 각각은 제2 적층 절연막 및 제2 적층 희생막으로 정의될 수 있다.
이어서, 적층 절연막(SIL) 및 적층 희생막(SFL)을 관통하고 셀 희생 구조체들(CFS)을 노출시키는 제1 홀들(HO1)을 형성한다. 이어서, 제1 홀들(HO1)을 통해 셀 희생 구조체들(CFS)을 제거한다. 이를 통해, 제1 홀들(HO1)의 저면에 제2 기판(200)이 노출될 수 있다. 이어서, 제1 홀들(HO1) 내에 셀 플러그들(PL)을 형성한다. 이어서, 적층 절연막(SIL) 및 적층 희생막(SFL)을 계단 형태로 패터닝할 수 있다. 이어서, 제3 절연막(130)을 형성할 수 있다. 이어서, 적층 희생막들(SFL)을 적층 도전막들(SCL)로 대체할 수 있다. 이때, 제1 적층체(STA)의 적층 희생막들(SFL)이 적층 도전막들(SCL)로 대체될 수 있고, 제2 적층체(STB)의 적층 희생막들(SFL)은 그대로 잔류될 수 있다.
이어서, 제3 절연막(130)을 관통하고 제2 연결 컨택(CCT2)을 노출시키는 제2 홀(HO2)을 형성한다. 이어서, 제2 홀(HO2) 내에 제1 연결 컨택(CCT1)을 형성한다. 제1 연결 컨택(CCT1)은 제2 연결 컨택(CCT2)과 연결될 수 있다. 제2 홀(HO2) 은 제1 홀(HO1)과 동일한 레벨에 형성될 수 있다.
제1 적층체(STA) 및 제3 절연막(130)을 덮는 제2 절연막(120)을 형성할 수 있다. 제2 절연막(120)을 형성하는 동안, 제2 절연막(120) 내에 제1 및 제2 비트라인 컨택들(BCT1, BCT2), 비트라인(BL), 제2 배선(ML2), 제2 내지 제4 도전 컨택들(CT2, CT3, CT4) 및 제2 본딩 패드들(BP2)을 형성할 수 있다.
도 2c를 참조하면, 제1 기판(100)을 형성할 수 있다. 제1 기판(100) 상에 주변 트랜지스터들(TR) 및 소자 분리막들(IS)을 형성할 수 있다.
제1 기판(100) 및 주변 트랜지스터들(TR)을 덮는 제1 절연막(110)을 형성할 수 있다. 제1 절연막(110)을 형성하는 동안, 제1 컨택들(CT1), 제1 배선들(ML1) 및 제1 본딩 패드들(BP1)을 형성할 수 있다.
도 2d를 참조하면, 제2 기판(200)을 반전시킬 수 있다. 제2 기판(200)이 반전되어, 제2 기판(200) 상에 형성된 구성요소들이 반전될 수 있다. 일 예로, 셀 플러그들(PL), 제1 연결 컨택들(CCT1) 및 제2 연결 컨택들(CCT2)이 반전될 수 있다.
제2 본딩 패드(BP2)를 제1 본딩 패드(BP1)에 본딩할 수 있다. 제2 본딩 패드(BP2)가 제1 본딩 패드(BP1)에 본딩되어, 셀 플러그(PL)가 주변 트랜지스터(TR)에 전기적으로 연결될 수 있다. 제2 본딩 패드(BP2)가 제1 본딩 패드(BP1)에 본딩되어, 연결 컨택 구조체(CCS)의 제1 연결 컨택(CCT1) 및 제2 연결 컨택(CCT2)이 주변 트랜지스터(TR)에 전기적으로 연결될 수 있다.
도 2e를 참조하면, 제2 기판(200)을 제거할 수 있다.
제2 기판(200)이 제거됨에 따라, 제1 적층체(STA) 밖으로 돌출된 메모리막(ML)의 일부가 노출될 수 있다. 이어서, 노출된 메모리막(ML)의 일부를 제거할 수 있다. 메모리막(ML)의 일부가 제거됨에 따라, 제1 적층체(STA) 밖으로 돌출된 채널막(CL)의 일부가 노출될 수 있다.
제2 기판(200)이 제거됨에 따라, 제2 적층체(STB) 밖으로 돌출된 연결 컨택 구조체(CCS)의 제2 연결 컨택(CCT2)의 일부가 노출될 수 있다.
도 2f를 참조하면, 셀 플러그(PL)와 연결되는 소스막(SL)을 형성할 수 있고, 연결 컨택 구조체(CCS)의 제2 연결 컨택(CCT2)을 덮는 제4 절연막(140)을 형성할 수 있다.
이어서, 소스막(SL) 및 제4 절연막(140) 상에 제5 절연막(150), 제6 절연막(160), 소스 컨택들(SC), 제5 도전 컨택(CT5) 및 제3 배선들(ML3)을 형성할 수 있다(도 1a 참조).
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 연결 컨택 구조체(CCS)를 제1 및 제2 연결 컨택(CT1, CT2)으로 나누어 형성할 수 있다. 이에 따라, 반도체 장치의 제조 시간 및 제조 비용이 최소화될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 3을 참조하면, 반도체 장치는 셀 영역(CERa) 및 연결 영역(CORa)을 포함하는 기판(100a)을 포함할 수 있다. 기판(100a) 상에 주변 트랜지스터들(TRa) 및 소자 분리막들(ISa)이 제공될 수 있다.
기판(100a)을 덮는 제1 절연막(110a)이 제공될 수 있다. 제1 절연막(110a) 내에 제1 도전 컨택들(CT1a), 제1 배선들(ML1a) 및 제1 본딩 패드들(BP1a)이 제공될 수 있다.
제1 절연막(110a)을 덮는 제2 절연막(120a)이 제공될 수 있다. 제2 절연막(120a) 내에 제2 본딩 패드들(BP2a), 제2 도전 컨택들(CT2a), 제2 배선(ML2a), 비트라인(BLa), 제1 및 제2 비트라인 컨택들(BCT1a, BCT2a) 및 제3 도전 컨택(CT3a)이 제공될 수 있다.
제2 절연막(120a) 상에 제1 적층체(STAa), 제3 절연막(130a) 및 제2 적층체(STBa)가 제공될 수 있다. 제1 적층체(STAa)를 관통하는 셀 플러그들(PLa)이 제공될 수 있다. 제2 적층체(STBa) 및 제3 절연막(130a)을 관통하는 연결 컨택 구조체(CCSa)가 제공될 수 있다. 연결 컨택 구조체(CCSa)는 제1 연결 컨택(CCT1a) 및 제2 연결 컨택(CCT2a)을 포함할 수 있다. 제1 연결 컨택(CCT1a)은 제3 도전 컨택(CT3a)에 연결될 수 있다. 연결 컨택 구조체(CCSa)의 최하부의 레벨은 셀 플러그(PLa)의 최하부의 레벨보다 낮을 수 있다. 제1 연결 컨택(CCT1a)의 최하부의 레벨은 셀 플러그(PLa)의 최하부의 레벨보다 낮을 수 있다. 연결 컨택 구조체(CCSa)의 최하부의 레벨은 제1 및 제2 비트라인 컨택들(BCT1a, BCT2a)의 경계의 레벨과 동일할 수 있다. 제1 연결 컨택(CCT1a)의 최하부의 레벨은 제1 및 제2 비트라인 컨택들(BCT1a, BCT2a)의 경계의 레벨과 동일할 수 있다.
제1 적층체(STAa) 상에 소스막(SLa)이 제공될 수 있다. 제2 적층체(STBa) 상에 제4 절연막(140a)이 제공될 수 있다. 소스막(SLa) 및 제4 절연막(140a)을 덮는 제5 절연막(150a)이 제공될 수 있다. 제5 절연막(150a) 내에 소스 컨택들(SCa)이 제공될 수 있다. 연결 컨택 구조체(CCSa)의 제2 연결 컨택(CCT2a)에 연결되는 제4 도전 컨택(CT4a)이 제공될 수 있다. 제5 절연막(150a)을 덮는 제6 절연막(160a)이 제공될 수 있다. 제6 절연막(160a) 내에 제3 배선들(ML3a)이 제공될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 4를 참조하면, 반도체 장치는 셀 영역(CERb) 및 연결 영역(CORb)을 포함하는 기판(100b)을 포함할 수 있다. 기판(100b) 상에 주변 트랜지스터들(TRb) 및 소자 분리막들(ISb)이 제공될 수 있다.
기판(100b)을 덮는 제1 절연막(110b)이 제공될 수 있다. 제1 절연막(110b) 내에 제1 도전 컨택들(CT1b), 제1 배선들(ML1b) 및 제1 본딩 패드들(BP1b)이 제공될 수 있다.
제1 절연막(110b)을 덮는 제2 절연막(120b)이 제공될 수 있다. 제2 절연막(120b) 내에 제2 본딩 패드들(BP2b), 제2 도전 컨택들(CT2b), 제2 배선(ML2b), 비트라인(BLb) 및 비트라인 컨택들(BCTb)이 제공될 수 있다. 비트라인 컨택(BCTb)은 비트라인(BLb)과 연결될 수 있다.
제2 절연막(120b) 상에 제1 적층체(STAb), 제3 절연막(130b) 및 제2 적층체(STBb)가 제공될 수 있다. 제1 적층체(STAb)를 관통하는 셀 플러그들(PLb)이 제공될 수 있다. 셀 플러그(PLb)은 비트라인 컨택(BCTb)과 연결될 수 있다. 제2 적층체(STBb) 및 제3 절연막(130b)을 관통하는 연결 컨택 구조체(CCSb)가 제공될 수 있다. 연결 컨택 구조체(CCSb)는 제1 연결 컨택(CCT1b) 및 제2 연결 컨택(CCT2b)을 포함할 수 있다. 제1 연결 컨택(CCT1b)은 제2 배선(ML2b)에 연결될 수 있다. 연결 컨택 구조체(CCSb)의 최하부의 레벨은 셀 플러그(PLb)의 최하부의 레벨보다 낮을 수 있다. 제1 연결 컨택(CCT1b)의 최하부의 레벨은 셀 플러그(PLb)의 최하부의 레벨보다 낮을 수 있다. 연결 컨택 구조체(CCSb)의 최하부의 레벨은 비트라인 컨택(BCTb)의 최하부의 레벨과 동일할 수 있다. 제1 연결 컨택(CCT1b)의 최하부의 레벨은 비트라인 컨택(BCTb)의 최하부의 레벨과 동일할 수 있다.
제1 적층체(STAb) 상에 소스막(SLb)이 제공될 수 있다. 제2 적층체(STBb) 상에 제4 절연막(140b)이 제공될 수 있다. 소스막(SLb) 및 제4 절연막(140b)을 덮는 제5 절연막(150b)이 제공될 수 있다. 제5 절연막(150b) 내에 소스 컨택들(SCb)이 제공될 수 있다. 연결 컨택 구조체(CCSb)의 제2 연결 컨택(CCT2b)에 연결되는 제3 도전 컨택(CT3b)이 제공될 수 있다. 제5 절연막(150b)을 덮는 제6 절연막(160b)이 제공될 수 있다. 제6 절연막(160b) 내에 제3 배선들(ML3b)이 제공될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 5를 참조하면, 반도체 장치는 셀 영역(CERc) 및 연결 영역(CORc)을 포함하는 기판(100c)을 포함할 수 있다. 기판(100c) 상에 주변 트랜지스터들(TRc) 및 소자 분리막들(ISc)이 제공될 수 있다.
기판(100c)을 덮는 제1 절연막(110c)이 제공될 수 있다. 제1 절연막(110c) 내에 제1 도전 컨택들(CT1c), 제1 배선들(ML1c) 및 제1 본딩 패드들(BP1c)이 제공될 수 있다.
제1 절연막(110c) 상에 소스막(SLc) 및 제2 절연막(120c)이 제공될 수 있다. 소스막(SLc) 상에 제1 적층체(STAc)가 제공될 수 있다. 제2 절연막(120c) 상에 제2 적층체(STBc) 및 제3 절연막(130c)이 제공될 수 있다. 제1 적층체(STAc)를 관통하는 셀 플러그들(PLc)이 제공될 수 있다. 제3 절연막(130c), 제2 적층체(STBc) 및 제2 절연막(120c)을 관통하는 연결 컨택 구조체(CCSc)가 제공될 수 있다. 연결 컨택 구조체(CCSc)는 제1 연결 컨택(CCT1c) 및 제2 연결 컨택(CCT2c)을 포함할 수 있다. 제1 연결 컨택(CCT1c)은 제1 배선(ML1c)에 연결될 수 있다. 연결 컨택 구조체(CCSc)의 최하부의 레벨은 소스막(SLc)의 하면의 레벨보다 낮을 수 있다. 제1 연결 컨택(CCT1c)의 최하부의 레벨은 소스막(SLc)의 하면의 레벨보다 낮을 수 있다.
셀 플러그(PLc)는 상부 및 하부를 포함할 수 있다. 셀 플러그(PLc)의 상부 및 하부는 레벨이 낮아질수록 폭이 작아질 수 있다. 제1 및 제2 연결 컨택들(CCT1c, CCT2c)은 레벨이 낮아질수록 폭이 작아질 수 있다. 제1 및 제2 연결 컨택들(CCT1c, CCT2c)의 경계의 레벨은 셀 플러그(PLc)의 상부 및 하부의 경계의 레벨과 동일할 수 있다.
제1 적층체(STAc) 및 제3 절연막(130c)을 덮는 제4 절연막(140c)이 제공될 수 있다. 제4 절연막(140c) 내에 제1 비트라인 컨택들(BCT1c), 제2 비트라인 컨택들(BCT2c), 비트라인(BLc), 제2 도전 컨택들(CT2c) 및 제2 배선들(ML2c)이 제공될 수 있다. 제1 비트라인 컨택(BCT1c)은 셀 플러그(PLc)에 연결될 수 있다. 제2 도전 컨택(CT2c)은 연결 컨택 구조체(CCSc)의 제2 연결 컨택(CCT2c)에 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 6을 참조하면, 반도체 장치는 셀 영역(CERd) 및 연결 영역(CORd)을 포함하는 기판(100d)을 포함할 수 있다. 기판(100d) 상에 주변 트랜지스터들(TRd) 및 소자 분리막들(ISd)이 제공될 수 있다.
기판(100d) 상에 제1 적층체(STAd) 및 제1 절연막(110d)이 제공될 수 있다. 제1 적층체(STAd)를 관통하는 셀 플러그들(PLd)이 제공될 수 있다. 셀 플러그(PLd)의 최하부는 기판(100d)의 상면에 접할 수 있다. 제1 절연막(110d)을 관통하는 제1 연결 컨택 구조체들(CCS1d) 및 제2 연결 컨택 구조체(CCS2d)가 제공될 수 있다.
제1 연결 컨택 구조체(CCS1d)는 제1 연결 컨택(CCT1d) 및 제2 연결 컨택(CCT2d)을 포함할 수 있다. 제1 연결 컨택 구조체(CCS1d)의 제1 연결 컨택(CCT1d)의 최하부의 레벨은 셀 플러그(PLd)의 최하부의 레벨과 동일할 수 있다. 제1 연결 컨택 구조체(CCS1d)의 제1 연결 컨택(CCT1d)의 최하부는 기판(100d)의 상면에 접할 수 있다. 제2 연결 컨택 구조체(CCS2d)는 제1 연결 컨택(CCT1d) 및 제2 연결 컨택(CCT2d)을 포함할 수 있다. 제2 연결 컨택 구조체(CCS2d)의 제1 연결 컨택(CCT1d)의 최하부의 레벨은 셀 플러그(PLd)의 최하부의 레벨보다 높을 수 있다. 제2 연결 컨택 구조체(CCS2d)의 제2 연결 컨택(CCT2d)의 최하부는 기판(100d)의 상면보다 높은 레벨에 배치될 수 있다.
제1 적층체(STAd) 및 제1 절연막(110d)을 덮는 제2 절연막(120d)이 제공될 수 있다. 제2 절연막(120d) 내에 제1 비트라인 컨택들(BCT1d), 제2 비트라인 컨택들(BCT2d), 비트라인(BLd), 제1 도전 컨택들(CT1d) 및 제1 배선들(ML1b)이 제공될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 7b는 도 7a의 C-C'선에 따른 단면도이다. 도 7c는 도 7a의 D-D'선에 따른 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명한다.
도 7a 내지 7c를 참조하면, 반도체 장치는 셀 영역(CERe), 제1 연결 영역(COR1) 및 제2 연결 영역(COR2)을 포함하는 기판(100e)을 포함할 수 있다. 기판(100e) 상에 주변 트랜지스터들(TRe) 및 소자 분리막들(ISe)이, 제공될 수 있다.
기판(100e)을 덮는 제1 절연막(110e)이 제공될 수 있다. 제1 절연막(110e) 내에 제1 도전 컨택들(CT1e), 제1 배선들(ML1e) 및 제1 본딩 패드들(BP1e)이 제공될 수 있다.
제1 절연막(110e)을 덮는 제2 절연막(120e)이 제공될 수 있다. 제2 절연막(120e) 내에 제2 본딩 패드들(BP2e), 제2 도전 컨택들(CT2e), 비트라인(BLe), 제2 배선들(ML2e), 제1 비트라인 컨택들(BCT1e), 제2 비트라인 컨택들(BCT2e) 및 제3 도전 컨택들(CT3e)이 제공될 수 있다.
제2 절연막(120e) 상에 제1 적층체(STAe) 및 제2 적층체(STBe)가 제공될 수 있다. 제1 적층체(STAe)는 적층 절연막들(SILe) 및 적층 도전막들(SCLe)을 포함할 수 있다. 제1 적층체(STAe)는 코어부(CRP) 및 계단부(STP)를 포함할 수 있다. 제1 적층체(STAe)의 적층 절연막들(SILe) 및 적층 도전막들(SCLe)이 계단형으로 형성되어, 제1 적층체(STAe)의 계단부(STP)가 정의될 수 있다. 제1 적층체(STAe)의 계단부(STP)는 제1 연결 영역(COR1) 위에 배치될 수 있다. 제2 적층체(STBe)는 제1 적층체(STAe)의 계단부(STP)를 덮을 수 있다. 제2 적층체(STBe)는 제1 적층체(STAe)의 계단부(STP)에 대응되는 표면을 포함할 수 있다.
제1 적층체(STAe)의 코어부(CRP)를 관통하는 셀 플러그들(PLe)이 제공될 수 있다. 제1 적층체(STA)의 계단부(STP)와 연결되는 워드라인 컨택들(WCT)이 제공될 수 있다. 워드라인 컨택(WCT)은 적층 도전막(SCLe)에 연결될 수 있다. 워드라인 컨택(WCT)은 제3 도전 컨택(CT3e)에 연결될 수 있다. 워드라인 컨택(WCT)은 제2 적층체(STBe)를 관통할 수 있다. 워드라인 컨택(WCT)은 제3 도전 컨택(CT3e)과 접하는 최하부를 포함할 수 있고, 셀 플러그(PLe)는 제2 비트라인 컨택(BCT2e)과 접하는 최하부를 포함할 수 있다. 워드라인 컨택(WCT)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨보다 낮을 수 있다. 일 실시예에 있어서, 도시된 것과 달리, 워드라인 컨택(WCT)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨과 동일할 수도 있다.
제3 절연막(130e)을 관통하는 연결 컨택 구조체(CCSe)가 제공될 수 있다. 연결 컨택 구조체(CCSe)는 제1 연결 컨택(CCT1e) 및 제2 연결 컨택(CCT2e)을 포함할 수 있다. 연결 컨택 구조체(CCSe)의 제1 연결 컨택(CCT1e)은 제3 도전 컨택(CT3e)에 연결될 수 있다. 연결 컨택 구조체(CCSe)의 최하부의 레벨은 워드라인 컨택(WCT)의 최하부의 레벨과 동일할 수 있다. 제1 연결 컨택(CCT1e)의 최하부의 레벨은 워드라인 컨택(WCT)의 최하부의 레벨과 동일할 수 있다. 연결 컨택 구조체(CCSe)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨보다 낮을 수 있다. 제1 연결 컨택(CCT1e)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨보다 낮을 수 있다. 일 실시예에 있어서, 도시된 것과 달리, 연결 컨택 구조체(CCSe)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨과 동일할 수 있다. 일 실시예에 있어서, 도시된 것과 달리, 제1 연결 컨택(CCT1e)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨과 동일할 수 있다.
제1 적층체(STAe) 상에 소스막(SLe)이 제공될 수 있다. 제3 절연막(130e) 상에 제4 절연막(140e)이 제공될 수 있다.
제1 적층체(STAe)의 계단부(STP)의 상부를 관통하는 제1 지지 플러그들(SUP1)이 제공될 수 있다. 제1 지지 플러그들(SUP1)은 원기둥의 형태를 가질 수 있다. 제1 지지 플러그들(SUP1)은 제1 적층체(STAe)의 계단부(STP)에 의해 둘러싸일 수 있다. 제1 지지 플러그들(SUP1)은 제3 방향(D3)으로 연장할 수 있다. 제1 지지 플러그(SUP1)의 폭은 소스막(SLe)에 가까워질수록 작아질 수 있다. 제1 지지 플러그(SUP1)의 폭은 레벨이 높아질수록 작아질 수 있다. 제1 지지 플러그(SUP1)의 최상부는 소스막(SLe) 내에 배치될 수 있다. 제1 지지 플러그(SUP1)의 최상부는 소스막(SLe)의 상면 및 하면 사이에 배치될 수 있다. 제1 지지 플러그(SUP1)는 절연 물질을 포함할 수 있다. 일 예로, 제1 지지 플러그(SUP1)는 산화물을 포함할 수 있다.
제1 적층체(STAe)의 계단부(SP) 의 하부를 관통하는 제2 지지 플러그들(SUP2)이 제공될 수 있다. 제2 지지 플러그들(SUP2)은 원기둥의 형태를 가질 수 있다. 제2 지지 플러그들(SUP2)은 제1 적층체(STAe)의 계단부(STP)에 의해 둘러싸일 수 있다. 제2 지지 플러그들(SUP2)은 제3 방향(D3)으로 연장할 수 있다. 제2 지지 플러그(SUP2)의 폭은 소스막(SLe)에 가까워질수록 작아질 수 있다. 제2 지지 플러그(SUP2)의 폭은 레벨이 높아질수록 작아질 수 있다. 제2 지지 플러그(SUP2)는 제1 지지 플러그(SUP1)와 연결될 수 있다. 제2 지지 플러그(SUP2)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨과 동일할 수 있다. 일 실시예에 있어서, 도시된 것과 달리, 제2 지지 플러그(SUP2)의 최하부의 레벨은 워드라인 컨택(WCT)의 최하부의 레벨 또는 연결 컨택 구조체(CCSe)의 제1 연결 컨택(CCT1e)의 최하부의 레벨과 동일할 수도 있다.
제1 지지 플러그(SUP1)와 제2 지지 플러그(SUP2)의 경계의 레벨은 셀 플러그(PLe)의 상부 및 하부의 경계의 레벨과 동일할 수 있다. 제1 지지 플러그(SUP1)와 제2 지지 플러그(SUP2)의 경계의 레벨은 연결 컨택 구조체(CCSe)의 제1 연결 컨택(CCT1e) 및 제2 연결 컨택(CCT2e)의 경계의 레벨과 동일할 수 있다. 제1 지지 플러그(SUP1)의 최하부의 레벨은 셀 플러그(PLe)의 상부 및 하부의 경계의 레벨과 동일할 수 있다.
제1 적층체(STAe)의 계단부(STP)의 상부 및 제3 절연막(130e)을 관통하는 제3 지지 플러그들(SUP3)이 제공될 수 있다. 제3 지지 플러그들(SUP3)은 원기둥의 형태를 가질 수 있다. 제3 지지 플러그들(SUP3)은 제1 적층체(STAe)의 계단부(STP)에 의해 둘러싸일 수 있다. 제3 지지 플러그들(SUP3)은 제3 방향(D3)으로 연장할 수 있다. 제3 지지 플러그(SUP3)의 폭은 소스막(SLe)에 가까워질수록 작아질 수 있다. 제3 지지 플러그(SUP3)의 폭은 레벨이 높아질수록 작아질 수 있다. 제3 지지 플러그(SUP3)의 최상부는 소스막(SLe) 내에 배치될 수 있다. 제3 지지 플러그(SUP3)의 최상부는 소스막(SLe)의 상면 및 하면 사이에 배치될 수 있다. 제3 지지 플러그(SUP3)의 최하부의 레벨은 셀 플러그(PLe)의 최하부의 레벨과 동일할 수 있다. 일 실시예에 있어서, 도시된 것과 달리, 제3 지지 플러그(SUP3)의 최하부의 레벨은 워드라인 컨택(WCT)의 최하부의 레벨 또는 연결 컨택 구조체(CCSe)의 제1 연결 컨택(CCT1e)의 최하부의 레벨과 동일할 수도 있다.
소스막(SLe) 및 제4 절연막(140e)을 덮는 제5 절연막(150e)이 제공될 수 있다. 제5 절연막(150e) 내에 소스 컨택들(SCe)이 제공될 수 있다. 제5 절연막(150e)을 관통하여 연결 컨택 구조체(CCSe)의 제2 연결 컨택(CCT2e)에 연결되는 제4 도전 컨택(CT4e)이 제공될 수 있다. 제5 절연막(150e)을 덮는 제6 절연막(160e)이 제공될 수 있다. 제6 절연막(160e) 내에 제3 배선들(ML3e)이 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 8을 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
STA: 제1 적층체
STB: 제2 적층체
PL: 셀 플러그
CCS: 연결 컨택 구조체

Claims (27)

  1. 서로 교대로 적층된 적층 절연막들 및 적층 도전막들을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    상기 셀 플러그와 동일한 레벨에 배치되는 연결 컨택 구조체; 및
    상기 셀 플러그와 연결되는 소스막을 포함하고,
    상기 셀 플러그는 상부 및 하부를 포함하고,
    상기 연결 컨택 구조체는 상기 셀 플러그의 상기 하부와 동일한 레벨에 배치되는 제1 연결 컨택 및 상기 셀 플러그의 상기 상부와 동일한 레벨에 배치되는 제2 연결 컨택을 포함하고,
    상기 제1 및 제2 연결 컨택의 경계의 레벨은 상기 셀 플러그의 상기 상부 및 상기 하부의 경계의 레벨과 동일하고,
    상기 제2 연결 컨택의 최상부의 레벨은 상기 소스막의 하면의 레벨보다 높고 상기 소스막의 상면의 레벨보다 낮은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 컨택의 폭은 레벨이 높아질수록 작아지고,
    상기 제2 연결 컨택의 폭은 레벨이 높아질수록 작아지는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 연결 컨택의 최소폭은 상기 제2 연결 컨택의 최대폭보다 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 셀 플러그의 상기 하부의 폭은 레벨이 높아질수록 작아지고,
    상기 셀 플러그의 상기 상부의 폭은 레벨이 높아질수록 작아지는 반도체 장치.
  5. 제4 항에 있어서,
    상기 셀 플러그의 상기 하부의 최소폭은 상기 셀 플러그의 상기 상부의 최대폭보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 셀 플러그의 최상부는 상기 소스막 내에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 연결 컨택의 최하부는 상기 셀 플러그의 최하부보다 낮은 레벨에 배치되는 반도체 장치.
  8. 코어부 및 계단부를 포함하는 적층체;
    상기 적층체의 상기 코어부를 관통하는 셀 플러그;
    상기 적층체의 상기 계단부에 의해 둘러싸이는 제1 지지 플러그; 및
    상기 셀 플러그와 연결되는 소스막을 포함하고,
    상기 제1 지지 플러그의 최상부는 상기 소스막 내에 배치되는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 지지 플러그의 폭은 상기 소스막에 가까워질수록 작아지는 반도체 장치.
  10. 제8 항에 있어서,
    상기 셀 플러그는 상부 및 하부를 포함하고,
    상기 제1 지지 플러그의 최하부의 레벨은 상기 셀 플러그의 상기 상부 및 상기 하부의 경계의 레벨과 동일한 반도체 장치.
  11. 제10 항에 있어서,
    상기 셀 플러그의 상기 상부의 폭 및 상기 셀 플러그의 상기 하부의 폭은 상기 소스막에 가까워질수록 작아지고,
    상기 셀 플러그의 상기 상부의 최대폭은 상기 셀 플러그의 상기 하부의 최소폭보다 큰 반도체 장치.
  12. 제8 항에 있어서,
    상기 제1 지지 플러그는 상기 적층체의 상기 계단부의 상부를 관통하고,
    상기 적층체의 상기 계단부의 하부를 관통하는 제2 지지 플러그를 더 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 지지 플러그와 상기 제2 지지 플러그의 경계의 레벨은 상기 셀 플러그의 상부와 하부의 경계의 레벨과 동일한 반도체 장치.
  14. 제8 항에 있어서,
    상기 셀 플러그와 동일한 레벨에 배치되는 연결 컨택 구조체를 더 포함하고,
    상기 연결 컨택 구조체의 최상부의 레벨은 상기 소스막의 하면의 레벨보다 높고 상기 소스막의 상면의 레벨보다 낮은 반도체 장치.
  15. 서로 교대로 적층된 적층 절연막들 및 적층 도전막들을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    상기 셀 플러그의 일부와 동일한 레벨에 배치되는 제1 연결 컨택;
    상기 셀 플러그와 연결되는 소스막; 및
    상기 제1 연결 컨택과 연결되는 제1 도전 컨택을 포함하고,
    상기 제1 연결 컨택의 폭은 상기 제1 도전 컨택에 가까워질수록 작아지고,
    상기 제1 도전 컨택의 폭은 상기 제1 연결 컨택에 가까워질수록 작아지고,
    상기 제1 연결 컨택과 상기 제1 도전 컨택의 경계의 레벨은 상기 소스막의 하면의 레벨보다 높고 상기 소스막의 상면의 레벨보다 낮은 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 연결 컨택과 연결되는 제2 연결 컨택을 더 포함하고,
    상기 제2 연결 컨택과 상기 제1 연결 컨택의 경계의 레벨은 상기 셀 플러그의 상부와 하부의 경계의 레벨과 동일한 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 연결 컨택은 상기 셀 플러그의 상기 상부와 동일한 레벨에 배치되고,
    상기 제2 연결 컨택은 상기 셀 플러그의 상기 하부와 동일한 레벨에 배치되는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제2 연결 컨택의 최하부의 레벨은 상기 셀 플러그의 최하부의 레벨과 동일한 반도체 장치.
  19. 제16 항에 있어서,
    상기 제2 연결 컨택의 최하부의 레벨은 상기 셀 플러그의 최하부의 레벨보다 낮은 반도체 장치.
  20. 제15 항에 있어서,
    상기 제1 연결 컨택의 폭은 레벨이 높아질수록 작아지는 반도체 장치.
  21. 제1 적층 절연막들 및 제1 적층 희생막들을 형성하는 단계;
    상기 적층 절연막들 및 상기 적층 희생막들을 관통하는 셀 희생 구조체를 형성하는 단계;
    상기 셀 희생 구조체와 동일한 레벨에 제1 연결 컨택을 형성하는 단계;
    상기 셀 희생 구조체 상에 제2 적층 절연막들 및 제2 적층 희생막들을 형성하는 단계;
    제1 홀을 형성하여 상기 셀 희생 구조체를 노출시키는 단계;
    상기 셀 희생 구조체를 제거하여 제2 홀을 형성하는 단계;
    상기 제1 및 제2 홀들 내에 셀 플러그를 형성하는 단계; 및
    상기 제1 연결 컨택과 연결되는 제2 연결 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제2 연결 컨택은 상기 제1 홀과 동일한 레벨에 형성되는 반도체 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 제1 연결 컨택은 상기 셀 희생 구조체와 동시에 형성되는 반도체 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 제1 연결 컨택은 상기 셀 희생 구조체와 동일한 물질을 포함하는 반도체 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 셀 플러그, 상기 제1 연결 컨택 및 상기 제2 연결 컨택을 반전시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  26. 제21 항에 있어서,
    상기 셀 플러그, 상기 제1 연결 컨택 및 상기 제2 연결 컨택을 주변 트랜지스터에 전기적으로 연결하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 셀 플러그, 상기 제1 연결 컨택 및 상기 제2 연결 컨택을 상기 주변 트랜지스터에 전기적으로 연결하는 단계는,
    상기 셀 플러그, 상기 제1 연결 컨택 및 상기 제2 연결 컨택에 연결되는 제1 본딩 패드를 상기 주변 트랜지스터에 연결되는 제2 본딩 패드에 본딩하는 단계를 포함하는 반도체 장치의 제조 방법.
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