KR102612326B1 - 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품 - Google Patents

비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품 Download PDF

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Abstract

적어도 하나의 반도체칩을 실장하기 위한 비아 배선 형성용 기판으로서, 서포트 기판과, 상기 서포트 기판 위에 설치된 박리 가능 접착제층과, 상기 박리 가능 접착제층 위에 설치된 제1 절연층과, 상기 제1 절연층 위에 적층된 제2 절연층을 구비하고, 상기 제1 절연층 및 상기 제2 절연층에는, 상기 반도체칩의 복수의 접속 단자의 각각에 대응하고 또한 상기 접속 단자와 접속하는 비아 배선을 형성 가능한 비아 배선 형성용 비아가 상기 제1 절연층 및 상기 제2 절연층만을 위치 어긋남 없이 관통하여 형성되어 있다.

Description

비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품
본 발명은 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품에 관한 것이다.
종래부터, 휴대 단말이나 정보 가전 분야에 있어서, 소형 경량화와 고기능화, 게다가 고속화 및 고주파수화의 요구에 대응하기 위해, 반도체칩을 내장하는 다층 기판 구조가 필요하게 된다. 이러한 반도체칩을 내장한 다층 기판 구조로 하는 기술로서, 고밀도 배선에 대응하기 위해, 반도체칩의 영역 외에도 재배선층이 형성되는 팬 아웃 웨이퍼 레벨 패키지(Fan-out Wafer-Level Package: FO-WLP)가 주목받고 있다.
이러한 FO-WLP로서는 웨이퍼로부터 잘라 내어진 반도체칩이 간극을 두고 배열된 상태로 일체화된 것(이하 「유사 웨이퍼」라고 함)을 우선 준비하고, 이 유사 웨이퍼 위에 재배선층을 형성하고, 재배선층이 형성된 후에 유사 웨이퍼를 절단하여 각자의 패키지를 얻는 수법(칩 퍼스트(Chip-first))이 제안되었다(특허문헌 1 참조).
또, 양산화되고 있는 FO-WLP의 하나로서 InFO(Integrated Fan-Out)라고 불리는 수법이 있다(특허문헌 2 참조). 이 수법에서는, 서포트 기판(102) 위에 설치한 내부 배선층(104) 위에 기둥 모양의 전기 커넥터(108)를 설치하고(도 1B), 전기 커넥터(108)의 사이의 내부 배선층(104) 위에, 전기 커넥터(112)를 가지는 제1 반도체칩(110)을 능동면을 위로 하여 설치하고(도 1C), 전기 커넥터(108) 및 반도체칩(110)을 몰딩재(114)로 몰딩하고, 경화한 후(도 1D), 전기 커넥터(108)의 상단면(108A) 및 반도체칩(110)의 전기 커넥터(112)의 상단면(112A)을 노출하도록 몰딩재(114)를 연마하고, 전기 커넥터(108 및 112)를 스루 몰딩 비아로 한다(도 1E). 이어서, 스루 몰딩 비아인 전기 커넥터(108 및 112)에 접속하는 내부 배선층(재배선층)(116)을 설치하고, 이 위에 전기 커넥터(118)를 형성하고(도 1F), 이 위에 제2 반도체칩(120)을 실장한다(도 1G).
이 수법에서는, 기둥 모양의 전기 커넥터(108)와, 반도체칩(110) 위의 전기 커넥터(112)를 함께 몰딩하고, 그 후 상단면을 연마로 노출할 필요가 있어, 고밀도배선으로 될수록 곤란성을 수반하고, 또 재배선층과의 접속에도 곤란성을 수반한다. 또, 기둥 모양의 전기 커넥터(108)의 높이는 150∼200㎛ 정도가 한계이며, 반도체칩(110)의 높이가 큰 경우에는 제조상 곤란하게 될 가능성이 있다. 또한, 최초에 반도체칩을 복수 실장하는 경우, 반도체칩의 높이가 다르면, 일방의 반도체칩의 전기 커넥터를 기둥 모양으로 하는 등의 필요가 있어, 대응이 곤란하게 된다고 하는 문제도 있다.
일본 특개 2013-58520호 공보 미국 특허출원 공개 제2018/0138089호 명세서
본 발명은 상기한 과제를 해소하여, 기둥 모양의 전기 커넥터를 미리 만들 필요가 없이, 높이가 다른 반도체칩도 동시에 실장할 수 있는 비아 배선 형성용 기판, 그 제조 방법 및 이것을 사용하여 제조한 반도체 장치 실장 부품을 제공하는 것을 목적으로 한다.
상기 목적을 달성하는 본 발명의 제1 양태는 적어도 하나의 반도체칩을 실장하기 위한 비아 배선 형성용 기판으로서, 서포트 기판과, 상기 서포트 기판 위에 설치된 박리 가능 접착제층과, 상기 박리 가능 접착제층 위에 설치된 제1 절연층과, 상기 제1 절연층 위에 적층된 제2 절연층을 구비하고, 상기 제1 절연층 및 상기 제2 절연층에는, 상기 반도체칩의 복수의 접속 단자의 각각에 대응하고 또한 상기 접속 단자와 접속하는 비아 배선을 형성 가능한 비아 배선 형성용 비아가 상기 제1 절연층 및 상기 제2 절연층만을 위치 어긋남 없이 관통하여 형성되어 있는 것을 특징으로 하는 비아 배선 형성용 기판에 있다.
본 발명의 제2 양태는 상기 제2 절연층이 저유동성 접착재로 이루어지는 것을 특징으로 하는 제1 양태에 기재된 비아 배선 형성용 기판에 있다.
본 발명의 제3 양태는 상기 제1 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 제1 또는 2 양태에 기재된 비아 배선 형성용 기판에 있다.
본 발명의 제4 양태는 제1 서포트 기판과, 이 위에 형성된 제1 박리 가능 접착제층과, 이 위에 형성된 제1 금속층과, 이 위에 형성된 상기 제1 금속층과는 에칭 특성이 다른 제2 금속층이 적층된 적층 기판을 준비하는 공정과,
상기 제2 금속층에 레지스트층을 설치하고, 상기 레지스트층에 복수의 제1 비아 형성용 구멍을 소정 패턴으로 형성하는 공정과, 상기 레지스트층의 상기 제1 비아 형성용 구멍을 통하여, 상기 제1 금속층을 에칭 스톱층으로 하여 상기 제2 금속층에 상기 제1 비아 형성용 구멍에 연통하는 제2 비아 형성용 구멍을 형성하는 공정과, 상기 제1 비아 형성용 구멍 및 상기 제2 비아 형성용 구멍 속에 상기 제2 금속층과 에칭 특성이 다른 제3 금속을 메워 넣어 제3 금속 기둥을 형성하는 공정과, 상기 레지스트층을 박리하는 공정과, 상기 제2 금속층 위에, 상기 제3 금속 기둥을 메워 넣는 제1 절연층을 형성하는 공정과, 상기 제1 절연층의 표면을 연마하여 상기 제3 금속 기둥의 제1 끝면을 노출하는 공정과, 상기 제1 절연층 및 상기 제3 금속 기둥의 위에 제2 박리 가능 접착제층을 통하여 제2 서포트 기판을 접착하는 공정과, 상기 제1 박리 가능 접착제층 및 상기 제1 서포트 기판을 박리하는 공정과, 상기 제1 금속층을 제거하여 상기 제2 금속층 및 상기 제3 금속 기둥의 상기 제1 끝면과는 반대측의 제2 끝면을 노출하는 공정과, 상기 제3 금속 기둥 및 상기 제1 절연층을 에칭 스톱층으로 하여 상기 제2 금속층을 에칭 제거하는 공정과, 상기 제1 절연층 위에 제2 절연층을 설치하고 상기 제3 금속 기둥을 메워 넣는 공정과, 상기 제2 절연층의 표면을 연마하여 상기 제3 금속 기둥의 상기 제2 끝면을 노출하는 공정과, 상기 제1 절연층 및 상기 제2 절연층을 에칭 스톱층으로 하여 상기 제3 금속 기둥을 에칭 제거하여 비아 배선 형성용 비아를 형성하는 공정을 구비하는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제5 양태는 상기 제2 절연층이 저유동성 접착재로 이루어지는 것을 특징으로 하는 제4 양태에 기재된 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제6 양태는 상기 제1 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 제4 또는 제5 양태에 기재된 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제7 양태는 상기 제1 금속층이 니켈 또는 니켈 합금으로 이루어지고, 상기 제2 금속층이 구리 또는 구리 합금으로 이루어지는 것을 특징으로 하는 제4∼6 중 어느 하나의 양태에 기재된 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제8 양태는 상기 제3 금속 기둥이 니켈 또는 니켈 합금으로 이루어지는 것을 특징으로 하는 제4∼7 중 어느 하나의 양태에 기재된 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제9 양태는 제1∼3 중 어느 하나의 양태에 기재된 비아 배선 형성용 기판 또는 제4∼8 중 어느 하나의 양태에 기재된 비아 배선 형성용 기판의 제조 방법으로 제조한 비아 배선 형성용 기판을 준비하는 공정과, 접속 단자를 구리 단자로 한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 반도체칩을, 상기 비아 배선 형성용 기판의 상기 제2 절연층 위에 접착제를 통하여 접합하거나 또는 상기 비아 배선 형성용 기판의 저유동성 접착제로 이루어지는 상기 제2 절연층 위에 접합하는 공정과, 상기 반도체칩을 메워 넣는 제3 절연층을 형성하는 공정과, 상기 박리 가능 접착제층 및 상기 서포트 기판, 또는 상기 제2 박리 가능 접착제층 및 상기 제2 서포트 기판을 박리하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치 실장 부품의 제조 방법에 있다.
본 발명의 제10 양태는 제1 절연층으로 이루어지는 제1층과, 상기 제1층 위에 적층된 제2층이 적층되고, 상기 제1층 및 상기 제2층에는 상기 제1층 및 상기 제2층만을 위치 어긋남 없이 관통하여 형성되어 있는 비아 배선 형성용 비아가 형성되어 있는 부품받이 적층체와, 상기 부품받이 적층체의 상기 제1층 또는 상기 제2층에 접착되고, 상기 비아 배선 형성용 비아에 대향하여 접속 단자를 구비하는 적어도 1개의 부품과, 상기 부품을 메워 넣는 몰딩 수지로 이루어지는 제3층과, 상기 부품의 접속 단자에 일단이 접속되고 타단이 상기 비아 배선 형성용 비아를 통하여 상기 부품받이 적층체의 반대측으로 인출된 비아 배선을 구비하고, 상기 부품받이 적층체의 상기 제1층 및 상기 제2층의 총두께가 15㎛∼70㎛의 범위에서 선택되는 것을 특징으로 하는 반도체 장치 실장 부품에 있다.
본 발명의 제11 양태는 상기 제1층의 상기 제1 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 제10 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제12 양태는 상기 부품이 접속 단자를 가지는 적어도 1개의 반도체칩과, 상기 반도체칩과 상기 부품받이 적층체의 두께 방향의 치수인 높이가 다른 적어도 1개의 반도체칩 또는 수동 부품을 포함하는 것을 특징으로 하는 제10 또는 11 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제13 양태는 상기 제2층이 제2 절연층으로 이루어지고, 상기 부품이 상기 제2층에 접착되어 있는 것을 특징으로 하는 제10∼12 중 어느 한 양태의 반도체 장치 실장 부품에 있다.
본 발명의 제14 양태는, 상기 비아 배선은 상기 비아 배선 형성용 비아 내에 설치된 재배선용 절연층에 설치된 관통구멍을 통하여 상기 부품의 접속 단자로부터 상기 부품받이 적층체의 반대측까지 인출되어 있는 것을 특징으로 하는 제13 양태의 반도체 장치 실장 부품에 있다.
본 발명의 제15 양태는 상기 제2층이 저유동성 접착재로 이루어지는 것을 특징으로 하는 제13 또는 14 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제16 양태는 상기 제2층이 금속층으로 이루어지고, 상기 부품이 상기 제1층에 접착되어 있고, 상기 비아 배선은 상기 비아 배선 형성용 비아 내에 설치된 재배선용 절연층에 설치된 관통구멍을 통하여 상기 부품의 접속 단자로부터 인출되어 있고, 상기 재배선용 절연층 및 상기 제1층에는, 상기 금속층을 노출하는 제2 관통구멍이 설치되고, 상기 제2 관통구멍 내에는 상기 금속층에 접속하는 제2 배선이 설치되어 있는 것을 특징으로 하는 제10∼12 중 어느 한 양태의 반도체 장치 실장 부품에 있다.
본 발명의 제17 양태는 상기 금속층이 구리박인 것을 특징으로 하는 제16 양태의 반도체 장치 실장 부품에 있다.
본 발명의 제18 양태는, 상기 비아 배선 형성용 비아의 1개에 대하여, 상기 부품의 접속 단자가 1개 대응하여 배치되고, 상기 비아 배선 형성용 비아를 통하여 설치된 제1 비아 배선을 덮는 감광성 수지층이 설치되고, 상기 감광성 수지층에는 상기 제1 비아 배선에 대향하는 위치에 관통구멍이 설치되고, 상기 감광성 수지층 위에는 상기 제1 비아 배선에 접속하는 상기 관통구멍에 형성된 제2 비아 배선을 포함하는 배선층이 설치되어 있는 것을 특징으로 하는 제10∼17 중 어느 한 양태의 반도체 장치 실장 부품에 있다.
본 발명의 제19 양태는, 상기 비아 배선 형성용 비아의 1개는 상기 부품의 복수의 접속 단자가 대응하여 배치되고, 상기 비아 배선 형성용 비아의 상기 감광성 수지층에는 상기 복수의 접속 단자에 대향하는 복수의 상기 관통구멍이 형성되고, 각 관통구멍에 상기 비아 배선이 설치되어 있는 것을 특징으로 하는 제10∼17 중 어느 하나의 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제20 양태는, 상기 부품이 복수의 접속 단자가 중앙부의 소정 에리어에 배치된 에리어 패드 타입의 반도체칩이며, 상기 비아 배선 형성용 비아가 상기 소정 에리어에 대응하는 형상으로 형성되고, 상기 감광성 수지층은 상기 비아 배선 형성용 비아를 메우도록 형성되고, 상기 복수의 접속 단자에 대향하는 복수의 상기 관통구멍이 형성되고, 각 관통구멍에 상기 비아 배선이 설치되어 있는 것을 특징으로 하는 제19 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제21 양태는, 상기 부품이 복수의 접속 단자가 중앙부를 둘러싸는 소정의 주연부에 배치된 페리페럴 패드 타입의 반도체칩이며, 상기 비아 배선 형성용 비아가 상기 중앙부를 둘러싸는 상기 소정의 주연부에 대응하는 형상으로 형성되고, 상기 감광성 수지층은 상기 비아 배선 형성용 비아를 메우도록 형성되고, 상기 복수의 접속 단자에 대향하는 복수의 상기 관통구멍이 형성되고, 각 관통구멍에 상기 비아 배선이 설치되어 있는 것을 특징으로 하는 제19 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제22 양태는, 상기 비아 배선이 인출된 표면에 감광성 수지층을 통하여 재배선을 형성한 재배선층을 설치한 것을 특징으로 하는 제10∼17 중 어느 하나의 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제23 양태는, 상기 재배선층을 3층 또는 4층 이상 설치한 것을 특징으로 하는 제22 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제24 양태는, 상기 재배선층이 2층 또는 3층이며, 그 위에 상기 부품받이 적층체를 더 설치하고, 그 위에 또한 재배선층을 설치한 것을 특징으로 하는 제22 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제25 양태는, 상기 부품이 재배선층의 최표층 위에 상기 부품받이 적층체를 더 설치한 것을 특징으로 하는 제22 양태에 기재된 반도체 장치 실장 부품에 있다.
본 발명의 제26 양태는, 상기 부품이 반도체칩에 eWLP에 의해 상기 재배선층을 2층 또는 3층 설치한 것을 특징으로 하는 제19∼22 중 어느 하나의 양태에 기재된 반도체 장치 실장 부품에 있다.
또, 본 발명의 제31 양태는, 적어도 하나의 반도체칩을 실장하기 위한 비아 배선 형성용 기판으로서, 서포트 기판과, 상기 서포트 기판 위에 설치된 박리 가능 접착제층과, 상기 박리 가능 접착제층 위에 설치된 절연층을 구비하고, 상기 절연층에는, 상기 반도체칩의 복수의 접속 단자의 각각에 대응하고 또한 상기 접속 단자와 접속하는 비아 배선을 형성 가능한 비아 배선 형성용 비아가 상기 절연층만을 위치 어긋남 없이 관통하여 형성되어 있고, 상기 비아 배선 형성용 비아는 직경이 15㎛∼70㎛의 스트레이트 비아이며, 위치 정밀도가 포토리소그래피 정밀도인 것을 특징으로 하는 비아 배선 형성용 기판에 있다.
본 발명의 제32 양태는, 상기 비아 배선 형성용 비아는 드릴 가공 또는 레이저 가공이 아니라, 상기 절연층에 메워 넣어진 금속 기둥 또는 감광성 수지 기둥을 제거하여 형성된 것을 특징으로 하는 제31 양태 기재의 비아 배선 형성용 기판에 있다.
본 발명의 제33 양태는, 상기 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 제31 또는 32 양태 기재의 비아 배선 형성용 기판에 있다.
본 발명의 제34 양태는, 상기 절연층과 상기 박리 가능 접착제층의 사이에 금속층이 설치되고, 당해 금속층을 관통하여 상기 비아 배선 형성용 비아가 형성되어 있는 것을 특징으로 하는 제31∼33 중 어느 하나의 양태 기재의 비아 배선 형성용 기판에 있다.
본 발명의 제35 양태는, 상기 절연층과 상기 박리 가능 접착제층의 사이의 상기 금속층이 상기 박리 가능 접착제층측으로부터 제1 금속층과 제2 금속층의 2층으로 이루어지는 것을 특징으로 하는 제34 양태 기재의 비아 배선 형성용 기판.
본 발명의 제36 양태는 상기 금속층 및 상기 금속 기둥이 니켈 또는 니켈 합금으로 이루어지는 것을 특징으로 하는 제34 양태 기재의 비아 배선 형성용 기판에 있다.
본 발명의 제37 양태는, 상기 제1 금속층 및 상기 금속 기둥이 니켈 또는 니켈 합금으로 이루어지고, 상기 제2 금속층이 구리 또는 구리 합금으로 이루어지는 것을 특징으로 하는 제35 양태 기재의 비아 배선 형성용 기판에 있다.
본 발명의 제38 양태는, 제1 서포트 기판과, 이 위에 형성된 제1 박리 가능 접착제층과, 이 위에 금속층이 적층된 적층 기판을 준비하는 공정과, 상기 금속층에 레지스트층을 설치하고, 상기 레지스트층에 복수의 비아 형성용 구멍을 소정 패턴으로 형성하는 공정과, 상기 비아 형성용 구멍 속의 상기 금속층 위에 금속을 메워 넣어 금속 기둥을 형성하는 공정과, 상기 레지스트층을 박리하는 공정과, 상기 금속층 위에, 상기 금속 기둥을 메워 넣는 절연층을 형성하는 공정과, 상기 절연층의 표면을 연마하여 상기 금속 기둥의 제1 끝면을 노출하는 공정과, 상기 절연층 및 상기 박리 가능 접착제층을 에칭 스톱층으로 하여 상기 금속 기둥을 에칭 제거하여 비아 배선 형성용 비아를 형성하는 공정을 구비하는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제39 양태는, 상기 금속 기둥의 제1 끝면을 노출하는 공정 후에, 상기 절연층 및 상기 금속 기둥의 위에 제2 박리 가능 접착제층을 통하여 제2 서포트 기판을 접착하는 공정과, 상기 박리 가능 접착제층 및 상기 서포트 기판을 박리하는 공정과, 상기 금속층을 제거하여 상기 금속 기둥의 상기 제1 끝면과는 반대측의 제2 끝면을 노출하는 공정을 구비하고, 그 후, 상기 금속 기둥을 에칭 제거하여 비아 배선 형성용 비아로 하는 것을 특징으로 하는 제38 양태 기재의 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제40 양태는, 서포트 기판과, 이 위에 형성된 박리 가능 접착제층과, 이 위에 제1 금속층과 제2 금속층이 순차 적층된 적층 기판을 준비하는 공정과, 상기 제2 금속층에 레지스트층을 설치하고, 상기 레지스트층에 복수의 비아 형성용 구멍을 소정 패턴으로 형성하는 공정과, 상기 소정 패턴의 상기 레지스트층을 마스크로 하여 상기 제2 금속층만을 에칭하는 공정과, 상기 비아 형성용 구멍 속의 상기 제1 금속층 위에 금속을 메워 넣어 금속 기둥을 형성하는 공정과, 상기 레지스트층을 박리하는 공정과, 상기 제1 금속층 위에, 상기 금속 기둥을 메워 넣는 절연층을 형성하는 공정과, 상기 절연층의 표면을 연마하여 상기 금속 기둥의 제1 끝면을 노출하는 공정과, 상기 절연층 및 상기 박리 가능 접착제층을 에칭 스톱층으로 하여 상기 금속 기둥 및 상기 제1 금속층을 에칭 제거하여 비아 배선 형성용 비아를 형성하는 공정을 구비하는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법에 있다.
본 발명의 제41 양태는, 제31∼37 중 어느 하나의 양태에 기재된 비아 배선 형성용 기판 또는 제38∼40 중 어느 하나의 양태에 기재된 비아 배선 형성용 기판의 제조 방법으로 제조한 비아 배선 형성용 기판을 준비하는 공정과, 상기 비아 배선 형성용 기판의 상기 절연층 위에, 접속 단자를 구리 단자로 한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선 형성용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 절연체층 위에 상기 반도체칩을 접착제를 통하여 접합하는 공정과, 상기 반도체칩을 메워 넣는 매입 절연체층을 형성하는 공정과, 상기 박리 가능 접착제층 및 상기 서포트 기판, 또는 상기 제2 박리 가능 접착제층 및 상기 제2 서포트 기판을 박리하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체칩의 실장 방법에 있다.
본 발명의 제42 양태는, 제34 또는 36 양태에 기재된 비아 배선 형성용 기판 또는 제38 양태에 기재된 비아 배선 형성용 기판의 제조 방법으로 제조한 비아 배선 형성용 기판을 준비하는 공정과, 상기 비아 배선 형성용 기판의 상기 절연층 위에, 접속 단자를 구리 단자로 한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선 형성용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 절연체층 위에 상기 반도체칩을 접착제를 통하여 접합하는 공정과, 상기 반도체칩을 메워 넣는 매입 절연체층을 형성하는 공정과, 상기 박리 가능 접착제층 및 상기 서포트 기판을 박리하는 공정과, 상기 금속층을 제거하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체칩의 실장 방법에 있다.
본 발명의 제43 양태는, 제35 또는 37 양태에 기재된 비아 배선 형성용 기판 또는 제40 양태에 기재된 비아 배선 형성용 기판의 제조 방법으로 제조한 비아 배선 형성용 기판을 준비하는 공정과, 상기 비아 배선 형성용 기판의 상기 절연층 위에, 접속 단자를 구리 단자로 한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선 형성용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 절연체층 위에 상기 반도체칩을 접착제를 통하여 접합하는 공정과, 상기 반도체칩을 메워 넣는 매입 절연체층을 형성하는 공정과, 상기 박리 가능 접착제층 및 상기 서포트 기판을 박리하는 공정과, 상기 제1 금속층을 제거하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정과, 상기 제2 금속층을 사용하여 배선 패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체칩의 실장 방법에 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기둥 모양의 전기 커넥터를 미리 만들 필요가 없이, 높이가 다른 반도체칩도 동시에 실장할 수 있는 비아 배선 형성용 기판을 사용하여 제조한 반도체 장치 실장 부품을 제공할 수 있다.
도 1은 기판 실시형태 1에 따른 비아 배선 형성용 기판의 단면도이다.
도 2는 기판 실시형태 1에 따른 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 3은 기판 실시형태 1에 따른 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 4는 기판 실시형태 2에 따른 비아 배선 형성용 기판의 단면도이다.
도 5는 기판 실시형태 3에 따른 비아 배선 형성용 기판의 단면도이다.
도 6은 기판 실시형태 3에 따른 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 7은 구리 PAD 및 접착제층을 가지는 반도체칩의 제조 프로세스를 도시하는 단면도이다.
도 8은 실시형태 1에 따른 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 9는 실시형태 1에 따른 실장 프로세스의 효과를 도시하는 단면도이다.
도 10은 구리 PAD 및 접착제층을 가지는 반도체칩의 제조 프로세스를 도시하는 단면도이다.
도 11은 실시형태 2에 따른 실장 프로세스를 도시하는 단면도이다.
도 12는 본 발명의 반도체칩 실장 부품과, 종래의 eWLP 구조와의 비교를 도시하는 단면도이다.
도 13은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 14는 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 15는 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 16은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 17은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 18은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 19는 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 20은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 21은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 22는 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 23은 기판 실시형태 4에 따른 비아 배선 형성용 기판의 단면도이다.
도 24는 기판 실시형태 4에 따른 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 25는 기판 실시형태 5에 따른 비아 배선 형성용 기판의 단면도이다.
도 26은 기판 실시형태 5에 따른 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 27은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 28은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 29는 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 30은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 31은 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
도 32는 본 발명의 반도체칩 실장 부품의 변형예를 도시하는 단면도이다.
(발명을 실시하기 위한 형태)
이하, 본 발명을 더욱 상세하게 설명한다.
우선, 본 발명의 반도체 장치 실장 부품을 제조하기 위해 사용하는 비아 배선 형성용 기판에 대해 설명한다.
(기판 실시형태 1)
도 1에는, 본 실시형태에 따른 비아 배선 형성용 기판의 단면도, 도 2∼도 3은 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
이들 도면에 도시하는 바와 같이, 비아 배선 형성용 기판(1)은 서포트 기판(11)과, 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12)과, 박리 가능 접착제층(12) 위에 설치된 제1 절연층(13)과, 제1 절연층(13) 위에 설치된 제2 절연층(14)을 구비하고, 제1 절연층(13) 및 제2 절연층(14)만을 관통하는 복수의 비아 배선 형성용 비아(15)가 형성되어 있다.
비아 배선 형성용 비아(15)는 비아 배선을 형성하기 위한 구멍이며, 예를 들면, 제조 예정인 FO-WLP에 실장하는 반도체칩의 접속 단자의 위치, 및 실장한 반도체칩의 주위에 설치되는 비아 배선의 위치에 맞추어 형성된 것이다.
비아 배선 형성용 비아(15)는 서포트 기판(11)과, 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12)에 영향을 주지 않고, 제1 절연층(13) 및 제2 절연층(14)만을 관통하고 있고, 제1 절연층(13) 및 제2 절연층(14)을 위치 어긋남 없이 관통하여 설치되어 있다. 여기에서, 위치 어긋남 없이 관통하고 있다는 것은 비아 배선 형성용 비아(15)의 제1 절연층(13)을 관통하는 비아(15a)와 제2 절연층(14)을 관통하는 비아(15b)가 위치 어긋남 되지 않고 일체적으로 연속해서 형성되어 있는 상태를 말한다.
제1 절연층(13) 및 제2 절연층(14)은 이것만으로는 자립할 수 없어, 서포트 기판(11)으로 서포트되어 있을 필요가 있고, 또, 제1 절연층(13) 및 제2 절연층(14)은 소재가 달라, 기계적 특성, 가공 특성 등이 다른 것이므로, 드릴 가공이나 레이저 가공으로는 형성할 수 없다. 이러한 서포트 기판(11)으로 서포트된 제1 절연층(13) 및 제2 절연층(14)만을 관통하는 비아 배선 형성용 비아(15)는 이하와 같은 신규한 포토리소그래피 프로세스로 형성할 수 있다.
여기에서, 비아 배선 형성용 비아(15)는 서포트 기판(11) 위에 지지된 상태의 제1 절연층(13) 및 제2 절연층(14)에 포토리소그래피 프로세스로 형성된 것과 동등한 정밀도가 되므로, 위치 정밀도가 좋아, 드릴 가공보다 미세한 구멍 직경 또한 피치로 형성하는 것이 가능하다. 비아 배선 형성용 비아(15)는 직경이 15㎛∼70㎛의 스트레이트 비아이며, 위치 정밀도가 포토리소그래피 정밀도이다. 구체적으로는, 예를 들면, ±5㎛ 이하이다.
제1 절연층(13) 및 제2 절연층(14)은 이것만으로는 자립할 수 없어, 서포트 기판(11)으로 서포트되어 있을 필요가 있고, 또, 제1 절연층(13) 및 제2 절연층(14)만을 드릴 가공이나 레이저 가공으로 비아 배선 형성용 비아(15)를 형성할 수 없다. 또, 가령 드릴 가공으로 형성해도, 직경이 75㎛ 정도까지이며, 가공 정밀도가 ±5㎛이기 때문에, 70㎛ 이하의 관통구멍은 형성할 수 없고, 또, 위치 정밀도는 ±10㎛ 정도가 된다. 또, 레이저 가공에 의하면, 테이퍼 형상의 구멍이 형성되어 버려, 스트레이트 구멍은 형성할 수 없다. 또한, 서포트 기판(11)에도 데미지를 줄 가능성이 있어, 서포트 기판(11)의 반복 사용의 방해가 된다.
여기에서, 상기 제1 절연층(13) 및 상기 제2 절연층(14)의 총두께가 15㎛∼70㎛의 범위에서 선택된다. 또, 제1 절연층(13)의 두께는 5㎛∼50㎛의 범위에서 선택되고 또한 제2 절연층(14)의 두께가 3㎛∼35㎛로부터 선택된다. 이러한 두께의 적층체는 이것 자체로는 자립할 수 없어 실장 공정에서 취급할 수 없으므로, 서포트 기판과 함께 실장 프로세스에 제공할 필요가 있다. 또한, 제1 절연층(13) 및 제2 절연층(14)의 각각의 두께는 상기한 범위에서 선택하면 된다.
또, 비아 배선 형성용 비아(15)는 포토리소그래피 프로세스로 형성한 레지스트를 이용하여 금속층의 에칭·도금 금속의 에칭으로 형성되므로, 기계 가공과는 달리, 비아수가 다수가 되어도 큰 비용 증가가 되지 않는다고 하는 이점이 있다. 또, 드릴 가공이나 레이저 가공과는 달리, 제1 절연층(13) 및 제2 절연층(14)의 가공성에 영향을 주지 않아, 포토리소그래피 프로세스의 정밀도로 고정밀도로 형성할 수 있고, 오히려, 제1 절연층(13) 및 제2 절연층(14)의 소재 선정의 자유도도 크다.
비아 배선 형성용 비아(15)의 구멍 직경 및 최소 피치는 드릴 가공으로는 곤란한 미소 영역을 상정하고 있지만, 드릴 가공이 가능한 영역으로 해도 된다. 비아 배선 형성용 비아(15)의 구멍 직경은, 예를 들면, 15㎛∼70㎛, 바람직하게는 20㎛∼50㎛이며, 최소 피치는 50㎛∼200㎛이다.
서포트 기판(11)은 제조 프로세스에서의 핸들링성을 높이기 위해 일시적으로 사용되는 기판이며, 재이용 가능한 것이다. 기계적 강도가 있고, 열팽창계수가 작아 치수안정성이 높고, 또, 포토리소그래피 프로세스에서 사용하는 에칭액에 대한 내성을 가지는 재료를 사용하면 된다. 또, 박리 가능 접착제층(12)이 광 조사에 의해 박리하는 것인 경우에는, 사용 파장에 대해 투명할 필요가 있지만, 가열에 의해 박리하는 것일 경우에는, 투명할 필요는 없다. 서포트 기판(11)으로서는, 예를 들면, 유리판, 금속판, 수지판 등을 사용할 수 있고, 유리판이 적합하다.
박리 가능 접착제층(12)은 제조 프로세스에서는 박리하지 않지만, 필요할 때에 광 조사나 가열 등에 의해 박리 가능한 것이다. 이러한 기능을 가지는 것이면, 특별히 한정되지 않지만, 예를 들면, 자외선(UV) 조사에 의해 박리 가능한 것으로서, JV 박리 테이프 SELFA-SE(세키스이카가쿠사제) 등을 사용할 수 있다. 또, 가열에 의해 박리 가능하게 되는 것으로서는 접착제 중에 소정 온도의 가열에 의해 팽창하는 발포제가 함유된 것 등을 들 수 있다.
제1 절연층(13)은 에폭시 수지 등의 열경화성 수지에 실리카 등의 무기계의 필러를 충전한 저열팽창계수의 열경화성 수지 등으로 형성할 수 있고, 특히 에폭시계 밀봉 수지를 사용할 수 있다. 어쨌든, 마스크를 통하여 부분적으로 감광하고, 미노광부를 현상 제거하는 것이 가능한 감광성 레지스트 수지 등이 아니고, 배선 기판의 구조체로서 이용할 수 있는 내구성을 가지는 절연 재료로 이루어진다. 따라서, 제1 절연층(13)에 직접 포토리소그래피에 의해 에칭 등에 의해 관통구멍을 형성할 수는 없다.
제1 절연층(13) 위에는 제2 절연층(14)이 존재하므로, 반도체칩을 실장해도 반도체칩의 액티브면과 직접 접촉하지 않으므로, 저불순물, 할로겐 프리의 것을 반드시 사용할 필요는 없지만, 미소 피치로 비아 배선 형성용 비아(15)를 형성하므로, 미소 필러가 충전된 열경화성 수지 재료를 사용하는 것이 바람직하다. 필러의 최대 입경으로서는 5㎛∼30㎛ 정도의 것을 사용하는 것이 바람직하다.
제2 절연층(14)은 필러를 함유하지 않거나 또는 필러의 충전량이 제1 절연층(13)보다 적고, 제1 절연층(13)보다 저탄성률을 가지는 열경화성 또는 열가소성 수지 재료를 사용한다. 이것은 제1 절연층(13)의 상층으로서 설치되어 반도체칩이 직접 접합되는 제2 절연층(14)을 제1 절연층(13)보다 저탄력성으로 하기 위함이다. 또, 제2 절연층(14)은 실장되는 반도체칩의 능동면과 직접 접촉하므로, 저불순물, 할로겐 프리의 것을 사용한다.
이러한 특성을 가지는 수지 재료로서 일반적인 접착제보다도 저유동성의 접착 수지를 사용할 수 있고, 예를 들면, 에폭시계 수지, 페놀계 수지 또는 폴리이미드계 수지 등의 접착 수지를 사용한 접착 수지층으로 할 수 있다.
이러한 제2 절연층(14)을 설치함으로써, 후술하는 바와 같이, 반도체칩을 제2 절연층(14)에 접합한 후, 반도체칩을 몰딩했을 때, 제1 절연층(13)에 직접 접합한 경우와 비교하여 저탄성을 가지는 제2 절연층(14)에 접착되어 있으므로, 크랙이 생기기 어렵다고 하는 이점이 있다. 반대로, 제1 절연층(13)에 반도체칩을 직접 접합하여 몰딩하면, 제1 절연층(13)이 지나치게 강직하기 때문에, 크랙이 생길 우려가 있고, 상기 본 발명의 구성은 이러한 문제점을 해결하는 것이다.
이러한 접착 수지층은 접착 수지를 인쇄하거나, 시트 형상으로 한 것을 첩부하거나 함으로써 형성할 수 있다.
제2 절연층(14)은, 후술하는 바와 같이, 반도체칩의 능동면과 접착되는 면이며, 능동면의 요철에 추종하는 적정한 유동성이 필요하지만, 유동성이 지나치게 크면, 비아 배선 형성용 비아(15) 내로 들어가 버리므로, 적정한 탄성, 유동성의 수지를 사용하는 것이 바람직하다. 본 실시형태에서는, 제2 절연층(14)은 일반적인 접착제보다 저유동성의 논 플로우 접착제층(NFA)으로 했다. 이 경우, 예를 들면, 시판의 저탄성의 다이본딩 필름, 예를 들면, HS 시리즈(히타치카세이사제)를 사용할 수 있다.
비아 배선 형성용 비아(15)는, 후술하는 제조 프로세스에서 나타내는 바와 같이, 포토리소그래피로 형성된 비아와 동등한 구멍 직경 및 피치로 형성할 수 있지만, 깊이(애스펙트비) 및 구멍 직경의 깊이 방향의 균일성은 제1 절연층(13) 및 제2 절연층(14)에 직접, 포토리소그래피 프로세스로 가공한 것보다 양호한 것으로 된다. 또한, 서포트 기판(11)이 존재하므로, 레이저 가공이나 드릴 가공으로 형성하는 것은 불가능하지만, 서포트 기판이 없는 상태에서 가공할 수 있었다고 해도, 이것들의 가공에 의한 비아보다, 미세한 구멍 직경 또한 피치의 비아가 가능하여, 깊이(애스펙트비) 및 깊이 방향에 걸쳐 구멍 직경이 균일한 양호한 것으로 된다.
비아 배선 형성용 비아(15)는 실장 예정의 반도체칩의 단자 배치 및 치수, 그리고 그 주위에 설치할 예정의 기둥 모양 비아 배선의 배치 및 치수에 맞추어 형성하는 것이며, 구멍 직경이 다른 것이 패터닝되어 복수 배치되는 것이므로, 구멍 직경나 피치는 일률적으로는 한정되지 않지만, 구멍 직경이 15㎛∼70㎛, 바람직하게는 20㎛∼50㎛, 최소 피치가 50㎛∼200㎛, 바람직하게는 50㎛∼120㎛, 더욱 바람직하게는 50㎛∼100㎛이다.
이하, 비아 배선 형성용 기판(1)의 제조 프로세스의 일례를 도 2, 도 3을 참조하면서 설명한다.
우선, 예를 들면, 유리제의 제1 서포트 기판(21)을 준비하고(도 2 (a)), 이 편면에 제1 박리 가능 접착제층(22)을 설치한다(도 2(b)). 제1 박리 가능 접착제층(22)은 도포에 의해서도 시트 형상의 접착제층을 첩부해도 되지만, 여기에서는, UV 박리 테이프 SELFA HW(세키스이카가쿠사제)를 첩부했다.
다음에, 제1 박리 가능 접착제층(22)의 위에 제1 금속층(23) 및 제2 금속층(24)을 설치한다(도 2(c)). 제1 금속층(23)과 제2 금속층(24)은 이 다음의 공정에서 제1 금속층(23)을 에칭 스톱층으로 하여 제2 금속층(24)만을 에칭할 수 있도록, 에칭 특성이 다른 것을 사용한다. 또, 마스크가 되는 레지스트층과의 관계로부터, 산성의 에칭액으로 에칭되는 것이 바람직하다.
제1 금속층(23) 및 제2 금속층(24)을 형성하는 금속으로서는 티탄(Ti), 은(Ag), 알루미늄(Al), 주석(Sn), 니켈(Ni), 구리(Cu) 등으로부터 선택하면 된다. Ti의 에칭액은, 예를 들면, NH4FHF-H2O2이고, Ag의 에칭액은, 예를 들면, CH3COOH-H2O2이고, Al의 에칭액은, 예를 들면, HCl이고, Sn의 에칭액은 NH4FHF-H2O2이며, Ni의 에칭액은, 예를 들면, HCl이다. 예를 들면, 이들 금속의 어느 하나를 일방에 사용하면, 이것들과 에칭 스톱층으로서 Cu를 에칭할 수 있는 에칭액으로서 FeCl3, Cu(NH3)2, H2SO4-H2O2 등을 들 수 있다.
제1 금속층(23) 및 제2 금속층(24)을 형성하는 금속의 조합으로서는 Ti-Cu, Ag-Cu, Al-Cu, Sn-Cu, Ni-Cu, Ni-Ti, Ni-Sn, Al-Ti, Al-Sn, Ti-Ag, Al-Ag, An-Ag, Ni-Ag 등을 들 수 있지만, 이것들에 한정되는 것은 아니다.
또, 제1 금속층(23) 및 제2 금속층(24)의 형성 방법은 특별히 한정되지 않고, 각종 기상법으로의 성막이나, 도금법 등에 의한 성막, 또는 박 또는 시트를 첩부하는 방법 등 특별히 한정되지 않지만, 작업 효율상에서는, 시판되고 있는 2층 금속 시트를 첩부하는 것이 바람직하다.
본 예에서는, 제1 금속층(23)을 니켈, 제2 금속층(24)을 구리로 하는 2층 금속박을 첩부했다. 또, 이 예에서는, 제1 금속층(23)의 니켈의 두께는 0.5㎛이며, 제2 금속층(24)의 구리의 두께는 12㎛이다. 여기에서, 제1 금속층(23)의 두께는 특별히 한정되지 않지만, 0.5㎛∼5㎛ 정도이면 되고, 이것 이상 두꺼워도 불필요할 뿐이다. 한편, 제2 금속층(24)의 두께는 비아 배선 형성용 기판(1)의 제2 절연층(14)의 두께에 거의 상당하므로, 필요하게 되는 제2 절연층(14)의 두께에 맞추어 선정될 필요가 있다. 비아 배선 형성용 기판(1)의 용도에 따라서도 다르지만, 5㎛∼40㎛ 정도, 바람직하게는 5㎛∼35㎛ 정도이다.
또한, 본건 명세서에 있어서, 예를 들면, 단지, 니켈 또는 구리로 호칭한 경우, 원하는 첨가 원소 또는 불가피한 미량 원소를 포함한 것도 포함하는 것이며, 또, 원하는 첨가 원소나 미량 원소를 함유하는 것을 니켈 합금 또는 구리 합금으로 호칭하는 경우도 있다.
다음에, 제2 금속층(24) 위에, 레지스트층(25)을 형성하고, 상법에 의해, 포토레지스트 패터닝에 의해, 레지스트층(25)을 관통하는 개구(26)를 형성한다(도 2(d)). 레지스트층(25)의 두께는 직접적이지 않지만 비아 배선 형성용 기판(1)의 제1 절연층(13)의 두께에 영향을 주고, 또, 그 패터닝 특성, 즉, 개구(26)의 형상(구멍 직경 및 수직성)이 비아 배선 형성용 비아(15)의 형상으로 전사된다. 따라서, 레지스트층(25)을 형성하는 레지스트 수지로서는 포지티브형이이도 네거티브형이어도 되지만, 상기한 요구 특성을 만족하는 것과 같은 레지스트 수지를 선정하는 것이 바람직하다. 바람직한 레지스트 수지로서는 포테크 PKG 기판 회로 형성용 RY 시리즈(히타치카세이사제) 등을 들 수 있다. 여기에서는, 레지스트층(25)의 두께는 35㎛, 개구(26)의 직경은 30㎛로 했다.
노광은 UV를 100∼300mJ/cm2 조사하고, Na2CO 31% 용액을 30초 스프레이하여, 현상하고, 패터닝을 행했다.
이어서, 패터닝된 레지스트층(25)을 마스크로 하여, 개구(26) 내의 Cu로 이루어지는 제2 금속층(24)만을 에칭한다(도 2(e)). 이 예에서는, 에칭액으로서 FeCl3, Cu(NH3)2, 또는 H2SO4-H2O2를 사용함으로써, Ti로 이루어지는 제1 금속층(23)을 에칭 스톱층으로 하여 제2 금속층(24)만을 에칭할 수 있다.
다음에, 개구(26) 내로 노출한 Ni로 이루어지는 제1 금속층(23)을 전극으로 하여, 개구(26) 내에 니켈로 이루어지는 금속 기둥(27)을 형성한다(도 2(f)). 이 예에서는, 금속 기둥(27)의 두께는 20㎛로 했다.
또한, 이 예에서는 금속 기둥(27)은 니켈로 했지만, 후술하는 프로세스에서 제2 금속층(24)을 에칭 제거할 때에 에칭 내성이 있는 금속이면 특별히 한정되지 않고, 제1 금속층(23)과 동일 금속이어도, 다른 금속이어도 된다.
또, 금속 기둥(27)은 전기 도금에 의해 행했지만, 개구(26) 내에 완전히 충전할 수 있는 방법이면, 특별히 도금에 한정되지 않는다.
이어서, 레지스트층(25)을 박리하고(도 2 (g)), 제1 절연층(13)이 되는 제1 몰딩 수지(28)를 도포하고(도 2(h)), 그 후, 제1 몰딩 수지(28)에 덮인 금속 기둥(27)의 상면을 노출하도록 제1 몰딩 수지(28)를 연마한다(도 2(i)).
제1 몰딩 수지(28)로서는 상기한 제1 절연층(13)이 되는 수지 재료를 사용하면 되고, 두께는 금속 기둥(27)이 덮이는 정도로 한다. 제1 몰딩 수지(28)의 도포 방법은 특별히 한정되지 않지만, 진공 인쇄, 필름 라미네이트, 금형을 사용한 컴프레션 성형 등으로 행할 수 있다. 이 예에서는, 나가세켐테크사제 R4212의 몰딩 수지를 사용하고, 컴프레션 성형으로 성형 조건 120℃에서 10min으로 하고, 포스트 큐어 조건을 150℃에서 1h로 경화시켜 제1 몰딩 수지(28)로 했다.
또, 금속 기둥(27)의 상면을 노출시키기 위한 연마는 다이아몬드 바이트 등 일반적인 연마기를 사용하여 행할 수 있다.
이어서, 금속 기둥(27)의 상면이 노출된 제1 몰딩 수지(28) 위에 제2 박리 가능 접착제층(29)을 통하여 제2 서포트 기판(30)을 설치한다(도 3(a)). 제2 서포트 기판(30) 및 제2 박리 가능 접착제층(29)은, 각각, 비아 배선 형성용 기판(1)의 서포트 기판(11) 및 박리 가능 접착제층(12)이 되는 것이다. 제2 박리 가능 접착제층(29)은 도포에 의해서도 시트 형상의 접착제층을 첩부해도 되지만, 여기에서는, UV 박리 테이프 SELFA-HW(세키스이카가쿠사제)를 첩부하고, 제2 서포트 기판(30)은 유리 기판으로 했다.
이어서, 전체를 뒤집고, 제1 박리 가능 접착제층(22)을 박리하여 제1 서포트 기판(21)을 제거하고(도 3(b)), 그 후, 최상면의 제1 금속층(23)을 제거한다(도 3(c)). 제1 금속층(23)의 제거는 에칭 제거해도 되고, 연마 제거여도 되며, 에칭 후 연마해도 된다. 에칭하는 경우에는, 에칭액으로서는 염산 용액, 황산, 또는 과수황산(H2SO4-H2O2)을 사용할 수 있다.
다음에, 제2 금속층(24)을 제거하고, 금속 기둥(27)의 상단부를 노출시킨다(도 3(d)). 제2 금속층(24)의 제거는 에칭으로 행한다. 이 경우의 에칭액으로서는 FeCl3, Cu(NH3)2, H2SO4-H2O2 등을 사용할 수 있다.
다음에, 금속 기둥(27)의 상단부를 덮도록 제2 절연층(14)이 되는 제2 수지층(31)을 설치하고(도 3(e)), 그 후, 금속 기둥(27)의 상단면을 노출하도록, 제2 수지층(31)을 연마한다(도 3(f)). 여기에서, 제2 수지층(31)은 제2 절연층(14)의 재료를 사용하면 된다. 또, 금속 기둥(27)의 상면을 노출시키기 위한 연마는 다이아몬드 바이트 등 일반적인 연마기를 사용하여 행할 수 있다.
다음에, 금속 기둥(27)을 에칭으로 제거하여, 비아 배선 형성용 기판(1)의 비아 배선 형성용 비아(15)가 되는, 비아 배선 형성용 비아(32)를 형성한다(도 3(g)). 이것에 의해, 서포트 기판(11) 및 박리 가능 접착제층(12) 위에, 제1 절연층(13) 및 제2 절연층(14)을 가지고, 제1 절연층(13) 및 제2 절연층(14)만을 관통하는 비아 배선 형성용 비아(15)를 가지는 비아 배선 형성용 기판(1)이 된다.
(기판 실시형태 2)
도 4에는, 본 실시형태에 따른 비아 배선 형성용 기판의 단면도를 도시한다.
도 4에 도시하는 바와 같이, 비아 배선 형성용 기판(1A)은 서포트 기판(11)과, 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12)과, 박리 가능 접착제층(12) 위에 설치된 제1 절연층(13)과, 제1 절연층(13) 위에 설치된 제2 절연층(14A)을 구비하고, 제1 절연층(13) 및 제2 절연층(14A)을 관통하는 복수의 비아 배선 형성용 비아(15)가 형성되어 있다.
비아 배선 형성용 기판(1A)은 제2 절연층(14A)이 논 플로우 접착제층(NFA)이 아니고, 필러를 함유하지 않거나 또는 필러의 충전량이 제1 절연층(13)보다 적고, 제1 절연층(13)보다 저탄성률을 가지는 열경화성 또는 열가소성 수지 재료를 사용한 이외는, 실시형태 1과 동일하며, 제조 프로세스도 같으므로, 중복되는 설명은 생략한다. 구체적으로는, 제2 절연층(14A)으로서는 히타치카세이사제의 HS-270(DAF)을 사용하고, 80℃∼200℃에서 라미네이트하고, 120℃∼160℃에서 0.02MPa∼0.2MPa의 압력하 30초간으로 첩합했다.
또한, 제2 절연층(14)에 사용되는 수지 재료로서는 재배선층에 사용되는 감광성 폴리이미드 수지 등의 감광성 수지나, 열경화성 수지도 사용할 수 있다.
(기판 실시형태 3)
도 5에는, 본 실시형태에 따른 비아 배선 형성용 기판의 단면도를 도시한다.
도 5에 도시하는 바와 같이, 비아 배선 형성용 기판(1B)은 서포트 기판(11)과, 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12)과, 박리 가능 접착제층(12) 위에 설치된 금속층(16)과 절연층(17)을 구비하고, 금속층(16) 및 절연층(17)만을 관통하는 복수의 비아 배선 형성용 비아(18)가 형성되어 있다.
어느 경우도, 비아 배선 형성용 비아(18)는 비아 배선을 형성하기 위한 구멍이며, 예를 들면, 제조 예정의 FO-WLP에 실장하는 반도체칩의 접속 단자의 위치, 및 실장한 반도체칩의 주위에 설치되는 비아 배선의 위치에 맞추어 형성된 것이다.
여기에서, 절연층(17)은 에폭시 수지 등의 열경화성 수지에 실리카 등의 무기계의 필러를 충전한 저열팽창 계수의 열경화성 수지 재료 등으로 형성할 수 있고, 특히 에폭시계 밀봉 수지를 사용할 수 있다. 어쨌든, 마스크를 통하여 부분적으로 감광하고, 미노광부를 현상 제거하는 것이 가능한 감광성 레지스트 수지 등이 아니라, 배선 기판의 구조체로서 이용할 수 있는 내구성을 가지는 절연 재료로 이루어진다. 따라서, 절연층(17)에 직접 포토리소그래피에 의해 에칭 등으로 관통구멍을 형성할 수는 없다.
또, 절연층(17)은 반도체칩의 액티브면과 직접 접촉할 가능성이 있으므로, 저불순물, 할로겐 프리의 것을 사용하는 것이 바람직하고, 미소 피치로 비아 배선 형성용 비아(18)를 형성하므로, 미소 필러가 충전된 수지 재료를 사용하는 것이 바람직하다. 필러의 최대 입경으로서는 5㎛∼30㎛ 정도의 것을 사용하는 것이 바람직하다.
비아 배선 형성용 비아(18)는 서포트 기판(11)과, 박리 가능 접착제층(12)에 영향을 주지 않고, 금속층(16) 및 절연층(17)만을 관통하여 설치되어 있다.
여기에서, 비아 배선 형성용 비아(18)는 직경이 15㎛∼70㎛의 스트레이트 비아이며, 위치 정밀도가 포토리소그래피 정밀도이다. 구체적으로는, 예를 들면, ±5㎛ 이하이다.
금속층(16) 및 절연층(17)은 이것만으로는 자립할 수 없고, 서포트 기판(11)으로 서포트되어 있을 필요가 있고, 또한 금속층(16) 및 절연층(17)만을 드릴 가공이나 레이저 가공하여 비아 배선 형성용 비아(18)를 형성할 수 없다. 또, 가령 드릴 가공으로 형성해도, 직경이 75㎛ 정도까지이며, 가공 정밀도가 ±5㎛이기 때문에, 70㎛ 이하의 관통구멍은 형성할 수 없고, 또한 위치 정밀도는 ±10㎛ 정도가 된다. 또, 레이저 가공에 의하면, 테이퍼 형상의 구멍이 형성되어 버려, 스트레이트 구멍은 형성할 수 없다. 이러한 서포트 기판(11)으로 서포트된 금속층(16) 및 절연층(17)만을 관통하는 비아 배선 형성용 비아(18)는 이하와 같은 신규한 프로세스로 형성할 수 있다.
여기에서, 금속층(16) 및 절연층(17)의 총두께는 15㎛∼70㎛의 범위에서 선택된다. 또, 금속층(16)의 두께는 1㎛∼20㎛의 범위에서 선택되고 또한 절연층(17)의 두께가 5㎛∼50㎛로부터 선택된다. 이러한 두께의 적층체는 이것 자체로는 자립할 수 없어 실장 공정에서 취급할 수 없으므로, 서포트 기판과 함께 실장 프로세스에 제공할 필요가 있다. 또한, 제1 절연층(13) 및 제2 절연층(14)의 각각의 두께는 상기한 범위에서 선택하면 된다.
또한, 금속층(16)은 그라운드 배선이나 반도체칩에 대한 실드층, 반도체칩의 방열을 위한 히트 스프레드층으로서 이용 가능하므로, 각 기능에 따라 필요한 도전성이나 열전도성을 고려하여 두께를 설정하면 된다.
서포트 기판(11)은 제조 프로세스에서의 핸들링성을 높이기 위해 일시적으로 사용되는 기판이며, 재이용 가능한 것이다. 기계적 강도가 있고, 열팽창계수가 작아 치수안정성이 높고, 또한 이하의 프로세스에서 사용하는 에칭액에 대한 내성을 가지는 재료를 사용하면 된다. 또, 박리 가능 접착제층(12)이 광 조사에 의해 박리하는 것인 경우에는, 사용 파장에 대해 투명할 필요가 있지만, 가열에 의해 박리하는 것인 경우에는, 투명할 필요는 없다. 서포트 기판(11)으로서는, 예를 들면, 유리판, 금속판, 수지판 등을 사용할 수 있고, 유리판이 적합하다.
박리 가능 접착제층(12)은 제조 프로세스에서는 박리하지 않지만, 필요할 때 광 조사나 가열 등에 의해 박리 가능한 것이다. 이러한 기능을 가지는 것이면 특별히 한정되지 않지만, 예를 들면, 자외선(UV) 조사에 의해 박리 가능한 것으로서, UV 박리 테이프 SELFA-HW(세키스이카가쿠사제) 등을 사용할 수 있다. 또, 가열에 의해 박리 가능하게 되는 것으로서는 접착제 중에 소정 온도의 가열에 의해 팽창하는 발포제가 함유된 것 등을 들 수 있다.
절연층(17)은, 전술한 바와 같이, 에폭시 수지 등의 열경화성 수지에 필러를 충전한 몰딩 수지 등으로 형성할 수 있고, 특히 에폭시계 밀봉 수지를 사용할 수 있다.
비아 배선 형성용 비아(18)는, 후술하는 제조 프로세스에서 나타내는 바와 같이, 포토리소그래피로 형성된 비아와 동등한 정밀도의 구멍 직경 및 피치로 형성할 수 있지만, 깊이(애스펙트비) 및 구멍 직경의 깊이 방향의 균일성은 절연층(17)에 직접, 포토리소그래피 프로세스로 가공한 것보다 양호한 것으로 된다. 즉, 절연층(17)이 감광성으로, 노광·현상에 의해 비아 가공이 직접 가능하여도, 필러가 들어 있기 때문에, 광 굴절, 광 투과성이 다르거나, 도포 두께의 편차가 크거나 하므로, 이것들이 영향을 주어 구멍 직경이 달라져 버리기 쉽지만, 본 발명의 프로세스에 의하면, 고해상도의 레지스트에 형성되는 비아를 금속 기둥을 통하여 전사할 수 있으므로, 포토리소그래피로 형성된 비아와 동등한 정밀도의 구멍 직경 및 피치로 형성할 수 있다. 또한, 서포트 기판(11)이 존재하므로, 레이저 가공이나 드릴 가공으로 형성하는 것은 불가능하지만, 서포트 기판이 없는 상태에서 가공할 수 있었다고 해도, 이들 가공에 의한 비아보다, 미세한 구멍 직경 또한 피치의 비아가 가능하여, 깊이(애스펙트비) 및 깊이 방향에 걸쳐 구멍 직경이 균일한 양호한 것으로 된다.
비아 배선 형성용 비아(18)는 실장 예정의 반도체칩의 단자 배치 및 치수, 그리고 그 주위에 설치할 예정의 기둥 모양 비아 배선의 배치 및 치수에 맞추어 형성하는 것이며, 구멍 직경이 다른 것이 패터닝되어 복수 배치되는 것이므로, 구멍 직경이나 피치는 일률적으로는 한정되지 않지만, 구멍 직경이 15㎛∼70㎛, 바람직하게는 20㎛∼50㎛, 최소 피치가 50㎛∼200㎛, 바람직하게는 50㎛∼120㎛, 더욱 바람직하게는 50㎛∼100㎛이다.
이하, 비아 배선 형성용 기판(1B)의 제조 프로세스의 일례를 도 6을 참조하면서 설명한다.
우선, 예를 들면, 유리제의 서포트 기판(121)을 준비하고(도 6(a)), 이 편면에 박리 가능 접착제층(122)을 설치한다(도 6(b)). 박리 가능 접착제층(122)은 도포에 의해서도 시트 형상의 접착제층을 첩부해도 되지만, 여기에서는, UV 박리 테이프 SELFA-HW(세키스이카가쿠사제)를 첩부했다.
다음에, 박리 가능 접착제층(122) 위에 금속층(123)을 설치한다(도 6(c)). 금속층(123)은, 마스크가 되는 레지스트층과의 관계로부터, 산성의 에칭액으로 에칭되는 것이 바람직하다.
금속층(123)을 형성하는 금속으로서는 티탄(Ti), 은(Ag), 알루미늄(Al), 주석(Sn), 니켈(Ni), 구리(Cu) 등으로부터 선택하면 되지만, 구리가 바람직하다.
Ti의 에칭액은, 예를 들면, NH4FHF-H2O2이고, Ag의 에칭액은, 예를 들면, CH3COOH-H2O2이고, Al의 에칭액은, 예를 들면, HCl이고, Sn의 에칭액은 NH4FHF-H2O2이고, Ni의 에칭액은, 예를 들면, HCl이다. 예를 들면, 이들 금속의 어느 하나를 일방에 사용하면, 이것들과 에칭 스톱층으로서 Cu를 에칭할 수 있는 에칭액으로서 FeCl3, Cu(NH3)2, H2SO4-H2O2 등을 들 수 있다.
또한, 본건 명세서에 있어서, 예를 들면, 단지, 니켈 또는 구리로 호칭한 경우, 원하는 첨가 원소 또는 불가피한 미량 원소를 포함한 것도 포함하는 것이며, 또, 원하는 첨가 원소나 미량 원소를 함유하는 것을 니켈 합금 또는 구리 합금으로 호칭하는 경우도 있다.
또, 금속층(123)의 형성 방법은 특별히 한정되지 않고, 각종 기상법으로의 성막이나, 도금법 등에 의한 성막, 또는 박 또는 시트를 첩부하는 방법 등 특별히 한정되지 않지만, 작업 효율상에서는, 시판되고 있는 금속박을 첩부하는 것이 바람직하다.
본 예에서는, 금속층(123)으로서 Cu로 이루어지는 금속박을 첩부했다. 또, 이 예에서는, 금속층(123)의 Cu 두께는 0.5㎛이다.
다음에, 금속층(123)의 위에, 레지스트층(125)을 형성하고, 상법(常法)에 의해, 포토레지스트 패터닝에 의해, 레지스트층(125)을 관통하는 개구(126)를 소정 패턴으로 형성한다(도 6(d)). 레지스트층(125)의 두께는 직접적이지 않지만 비아 배선 형성용 기판(1)의 절연층(17)의 두께에 영향을 주고, 또, 그 패터닝 특성, 즉, 개구(126)의 형상(구멍 직경 및 수직성)이 비아 배선 형성용 비아(18)의 형상으로 전사된다. 따라서, 레지스트층(125)을 형성하는 레지스트 수지로서는 포지티브형이어도 네거티브형이어도 되지만, 상기한 요구 특성을 만족하는 것과 같은 레지스트 수지를 선정하는 것이 바람직하다. 바람직한 레지스트 수지로서는 포테크 PKG 기판 회로 형성용 RY 시리즈(히타치카세이사제) 등을 들 수 있다.
이어서, 패터닝된 레지스트층(125)을 마스크로 하여, 개구(126) 내에 노출된 Ni로 이루어지는 금속층(123)을 전극으로 하여, 개구(126) 내에 구리로 이루어지는 금속 기둥(127)을 형성한다(도 6(e)). 이 예에서는, 금속 기둥(127)의 두께는 25㎛로 했다. 이 금속 기둥(127)의 두께는 상기한 비아 배선 형성용 비아(18)의 깊이에 직접 관계되므로, 필요한 깊이에 따라 금속 기둥(127)의 두께를 결정한다.
또, 이 예에서는 금속 기둥(127)은 금속층(123)과 같은 구리로 했지만, 금속층(123)과 동일 금속이어도, 다른 금속이어도 된다.
또, 금속 기둥(127)은 전기 도금에 의해 행했지만, 개구(126) 내에 완전히 충전할 수 있는 방법이면, 특별히 도금에 한정되지 않는다. 그렇지만, 전기 도금에 의해 형성하는 것이 가장 효율적이며 저비용이다.
이어서, 레지스트층(125)을 박리하고(도 6(f)), 절연층(17)이 되는 몰딩 수지(128)를 도포하고(도 6(g)), 그 후, 몰딩 수지(128)에 덮인 금속 기둥(127)의 제1 끝면인 상면을 노출하도록 몰딩 수지(128)를 연마한다(도 6(h)).
몰딩 수지(128)로서는 상기한 절연층(17)이 되는 수지 재료를 사용하면 되고, 두께는 금속 기둥(127)이 덮이는 정도로 한다. 몰딩 수지(128)의 도포 방법은 특별히 한정되지 않지만, 진공 인쇄, 필름 라미네이트, 금형을 사용한 컴프레션 성형 등으로 행할 수 있다. 이 예에서는, 나가세켐테크사제 R4212의 몰딩 수지를 사용하고, 컴프레션 성형으로 성형 조건 120℃에서 10min으로 하고, 포스트 큐어 조건을 150℃로 1h로 경화시켜 몰딩 수지(128)로 했다.
또, 금속 기둥(127)의 상면을 노출시키기 위한 연마는 다이아몬드 바이트 등 일반적인 연마기를 사용하여 행할 수 있다.
다음에, 금속 기둥(127) 및 금속층(123)을 에칭으로 제거하고, 비아 배선 형성용 기판(1)의 비아 배선 형성용 비아(18)가 되는 비아 배선 형성용 비아(129)를 형성한다(도 6(i)). 이것에 의해, 서포트 기판(11) 및 박리 가능 접착제층(12) 위에, 금속층(16) 및 절연층(17)을 가지고, 금속층(16) 및 절연층(17)만을 관통하는 비아 배선 형성용 비아(18)를 가지는 비아 배선 형성용 기판(1B)(도 5 참조)으로 된다.
이상에서 설명한 바와 같이, 비아 배선 형성용 비아(18)는 레지스트층(125)에 포토리소그래피 프로세스로 형성된 개구(126)가 금속 기둥(127)을 통하여 절연층(17)(몰딩 수지(128))에 전사된 것이므로, 그 치수나 위치의 정밀도는 포토리소그래피 프로세스로 형성할 수 있는 정밀도를 가지고 있어, 이것을 본건에서는 포토리소그래피 정밀도라고 한다.
상기한 예에서는, 실리카 등의 필러를 함유하는 에폭시 수지 등, 일반적으로 몰드 등에도 사용되는 몰딩 수지로 절연층(17)을 형성했지만, 일반적으로는, 이러한 절연층(17)에 상기한 정밀도의 비아 배선 형성용 비아(18)를 형성하는 것은 불가능하다. 또, 상기한 실시형태에서는, 비아 배선 형성용 비아(18)는, 절연층(17)과 함께, 금속층(16)을 관통하는 것이며, 절연층(17)의 비아와 금속층(16)의 비아는, 상기한 프로세스로 형성되어 있으므로, 위치 어긋남 없고 또한 내벽이 스트레이트로 형성되어 있는 것이다. 또, 비아 배선 형성용 비아(18)는 복수개가 포토리소그래피 정밀도의 위치 정밀도로 형성되어 있는 것이며, 종래에는 없는 신규한 구조이다.
또한, 절연층(17)의 재료로서는, 원하는 강도, 내구성, 원하는 열팽창계수 등을 얻을 수 있는 것이면, 필러를 미량으로 하거나 또는 함유하지 않도록 한 에폭시 수지 등의 열경화성 수지 또는 광경화·열경화성 수지를 사용할 수 있다. 이러한 재료는 일반적인 몰딩 수지보다도 표면 평활성이 높으므로, 후술하는 실장 프로세스로, 표면에 미세 배선을 형성할 수 있는 등의 이점을 가지므로, 용도에 따라 구별하여 사용하면 된다. 또, 광경화＋열경화성 수지는, 광경화 후 열경화함으로써 사용할 수 있는 절연층이지만, 광경화성이라고는 해도, 비아 배선 형성용 비아를 직접 형성하는 것과 같은 미세한 패터닝은 불가능한 것이다.
(실장 부품 실시형태 1)
이하, 비아 배선 형성용 기판(1)에 반도체칩을 실장하는 프로세스의 일례를 도면을 참조하면서 설명한다.
우선, 구리 PAD를 가지는 반도체칩의 제조 방법의 일례를 도 7을 참조하면서 설명한다.
도 7(a)에 도시하는 바와 같이, 알루미늄 PAD(51)을 가지는 반도체칩(50)을 준비하고, 이 위에 씨드 금속층(55)을 설치한다(도 7(b)). 다음에, 감광성 수지층(56)을 설치하고(도 7(c)), 노광 현상하여 패터닝하고 알루미늄 PAD(51)의 상방에 개구(56a)를 형성하고(도 7(d)), 개구(56a) 내의 씨드 금속층(55) 위에 전기 도금으로 구리 PAD(52)를 형성하고(도 7(e)), 감광성 수지층(56)을 제거하고(도 7(f)), 씨드 금속층(55)을 소프트 에칭으로 제거하여 구리 PAD(52)를 가지는 반도체칩(50)으로 한다(도 7(g)).
또한, 구리 PAD(52)를 설치하는 방법은 상기한 방법에 한정되지 않는다. 예를 들면, 구리 PAD(52)는 구리 도금에 의한 것에 한정되지 않고, 알루미늄 PAD(51) 위에 씨드 금속을 스퍼터한 후, 구리 페이스트를 발라, 메탈라이제이션하거나, 알루미늄 PAD(51) 위에 직접 구리 페이스트를 발라 메탈라이제이션함으로써 형성할 수도 있다. 어쨌든, 종래기술에서 기술한 InFO의 기둥 모양의 전기 커넥터와 비교하면, 대폭적인 프로세스 삭감이 된다.
다음에, 이러한 구리 PAD(52)를 갖춘 반도체칩(50)을 본 발명의 비아 배선 형성용 기판(1)에 실장하는 공정을 설명한다. 또한, 본 발명의 비아 배선 형성용 기판(1)은, 서포트 기판(11) 및 박리 가능 접착제층(12) 위에, 제1 절연층(13) 및 제2 절연층(14)을 가지고, 제1 절연층(13) 및 제2 절연층(14)만을 관통하는 비아 배선 형성용 비아(15)를 가지는 것이지만, 제1 절연층(13)이 에폭시계 몰딩 수지, 제2 절연층(14)을 논 플로우 접착제층(NFA)으로 한 것이다.
또, 제1 절연층(13) 및 제2 절연층(14)만을 관통하는 비아 배선 형성용 비아(15)는 반도체칩(50)의 접속 단자의 위치에 맞추어 형성된 것이다.
구리 PAD(52)를 비아 배선 형성용 비아(15)에 맞춘 상태에서, 반도체칩(50)을 NFA인 제2 절연층(14) 위에 접착한다(도 8(a)). 구체적으로는, 상법에 의해, 각 반도체칩(50)을 가압, 가열하면서 가접착하고, 전체를 위치 결정하면서 가압, 가열하여 본접착한다.
다음에, 반도체칩(50)을 메워 넣도록, 몰딩 수지층(41)을 설치한다(도 8(b)). 몰딩 수지층(41)으로서는 에폭시 수지 등의 열경화성 수지에 필러를 충전한 몰딩 수지 등으로 형성할 수 있고, 특히 에폭시계 밀봉 수지를 사용할 수 있다. 몰딩 수지층(41)은 반도체칩(50)의 액티브면과 직접 접촉하므로, 저불순물, 할로겐 프리의 것을 사용할 필요가 있다. 또한, 미소 피치로의 가공을 하는 것은 아니므로, 제1 절연층(13)에 사용되는 수지 재료보다 큰 필러를 함유하는 것이어도 된다. 예를 들면, 최대 입경 5㎛∼50㎛의 필러를 함유하는 열경화성 수지를 사용할 수 있다.
또한, 몰딩 수지층(41)을 설치한 후, 박리 가능 접착제층을 통하여 서포트 기판을 설치해도 된다. 이 서포트 기판은 다음 공정에서 서포트 기판(11)을 박리한 후의 핸들링성을 높이기 위한 것이며, 최종 공정에서 박리하여 제품으로 하지만, 어쨌든 도시는 생략한다.
다음에, 박리 가능 접착제층(12)을 통하여 서포트 기판(11)을 박리한다(도 8(c)). 박리 가능 접착제층(12)으로서 UV 박리 테이프 SELFA-HW(세키스이카가쿠사제)를 사용한 경우에는, UV 조사에 의해 서포트 기판(11)을 박리할 수 있다.
다음에, 비아 배선 형성용 비아(15) 내에, 전기 도금에 의해 비아 배선(59)을 형성한다(도 8(d)). 구체적으로는, 비아 배선 형성용 비아(15) 내에 화학 구리 씨드 또는 스퍼터 씨드를 설치한 후, 전기 도금에 의해 비아 배선(59)을 형성한다. 또한, 절연층(13)의 표면에 형성된 배선층은 소정의 크기로 패터닝하여 비아 배선(59)으로 한다.
여기에서, 비아 배선(59)의 형성은 전기 도금법에 한정되는 것은 아니고, 예를 들면, 구리를 포함하는 도전성 페이스트를 비아 배선 형성용 비아(15) 내에 충전하여 비아 배선(59)으로 해도 된다.
또, 비아 배선(59)의 형성은 패턴 도금법에 의해서도 형성 가능하다. 패턴 도금법은, 구리의 씨드층을 설치한 후, 도금용 레지스트층을 패턴 형성한 후, 도금용 레지스트층을 통하여 비아 배선 형성용 비아(15)에 패턴 전기 도금에 의해 비아 배선(59)을 형성하고, 도금용 레지스트를 박리하고, 비아 배선(59)의 하층 이외의 씨드층을 소프트 에칭에 의해 제거하여 비아 배선(59)으로 할 수도 있다.
또한, 이 패턴 도금법에 의해 비아 배선(59)을 형성하는 경우에는, 반드시 반도체칩(50)의 알루미늄 PAD(51)를 구리 PAD(52)로 할 필요는 없고, 알루미늄 PAD(51)인 채로 반도체(50)를 실장할 수도 있다.
다음에, 도 8(e)에 도시하는 바와 같이, 비아 배선(59)을 형성한 절연층(13) 위에, 상법에 의해 재배선층(70)을 복수(도시에서는 3층) 형성하여, 반도체칩 실장 부품(3)으로 한다. 반도체칩 실장 부품(3)이 본 실시형태의 반도체 부품 실장 부품이다.
본 발명의 비아 배선 형성용 기판(1)을 사용하면, 고밀도의 접속 단자를 가지는 반도체칩이나 기능성 부품에 맞추고, 비아 배선 형성용 비아(15)를 고정밀도로 형성할 수 있으므로, 다양한 반도체칩이나 기능성 부품을 용이하게 실장 가능하다. 또, 이때, 접합 단자측을 비아 배선 형성용 기판(1)에 접착한 후, 복수의 반도체칩(50)이나 기능성 부품을 몰딩하므로, 복수의 반도체칩(50)이나 기능성 부품의 높이가 달라도, 용이하게 실장할 수 있다고 하는 이점이 있다.
이러한 실장예를 도 9에 도시한다. 도 9(a)는 본 발명의 비아 배선 형성용 기판(1)에 높이가 다른 반도체칩(501 및 502)을 실장한 경우이며, 도 9(b)는 반도체칩(501)과 수동 부품(510)을 실장한 경우를 도시한다. 이들 어느 경우도, 반도체칩(501, 502)이나 수동 부품(510)의 단자측을 본 발명의 비아 배선 형성용 기판(1)에 접착하므로, 반도체칩(501, 502)이나 수동 부품(510)은 문제가 되지 않는다.
한편, 종래기술에서 기술한 InFO에서는, 기둥 모양의 전기 커넥터(108)와, 반도체칩(110) 위의 전기 커넥터(112)를 함께 몰딩하고, 그 후 상단면을 연마로 노출 할 필요가 있어, 고밀도 배선으로 될수록 곤란성을 수반하고, 또, 재배선층과의 접속에도 곤란성을 수반한다. 또, 기둥 모양의 전기 커넥터(108)의 높이는 150㎛∼200㎛ 정도가 한계로, 반도체칩(110)의 높이가 큰 경우에는 제조상 곤란하게 될 가능성이 있다. 더욱이, 최초에 반도체칩을 복수 실장하는 경우, 반도체칩의 높이가 다르면, 일방의 반도체칩의 기둥 모양의 전기 커넥터를 길게 하는 등의 필요가 있어, 대응이 곤란하게 된다고 하는 문제도 있다.
또, 본 발명의 비아 배선 형성용 기판(1)을 사용한 경우, 상대적으로 강직한 제1 절연층(13)이 재배선층(70)과 반도체칩(50)과의 사이에 존재하므로 제1 절연층(13) 위에 복수층의 재배선층(70)을 설치해도 재배선층(70)에 크랙이 생기기 어렵다고 하는 효과를 발휘한다. 또, 상대적으로 강직한 제1 절연층(13)과 반도체칩(50)의 사이에, 제1 절연층(13)보다 저탄성의 제2 절연층(14)이 존재하므로 제1 절연층(13) 위에 복수층의 재배선층(70)을 설치해도 재배선층(70)에 크랙이 생기기 더욱 어렵다고 하는 효과를 발휘한다.
(실장 부품 실시형태 2)
다음에, 비아 배선 형성용 기판(1A)에 반도체칩을 실장하는 프로세스의 일례를 도면을 참조하면서 설명한다.
비아 배선 형성용 기판(1A)은 표면의 제2 절연층(14A)이 논 플로우 접착제층 (NFA)은 아니므로, 반도체칩에 NFA를 설치할 필요가 있다.
이 공정을 도 10을 참조하면서 설명한다. 도 10에 도시하는 바와 같이, 도 7에 도시하는 공정에 의해 제조한 구리 PAD(52)를 가지는 반도체칩(50)을 준비하고, 이어서, 비교적 저유동성의 논 플로우 접착제를 사용하여 구리 PAD(52)를 덮도록 접착제층(61)을 설치하고(도 10(a)), 그 후, 연마 공정에 의해 구리 PAD(52)의 최상부 노출을 행하여, 접착제층(61)을 가지는 반도체칩(50A)으로 한다(도 10(b)).
다음에, 비아 배선 형성용 기판(1A)에 반도체칩(50A)을 실장하는 프로세스를 설명한다. 구리 PAD(52)를 비아 배선 형성용 비아(15)에 맞춘 상태에서, 반도체칩(50A)을 제2 절연층(14A)에 접착제층(61)으로 접착한다(도 11(a)).
다음에, 반도체칩(50A)을 메워 넣도록, 몰딩 수지층(41)을 설치한다(도 11(b)). 몰딩 수지층(41)으로서는 도 8의 공정에서 사용한 것과 동일하다.
또한, 몰딩 수지층(41)을 설치한 후, 박리 가능 접착제층을 통하여 서포트 기판을 설치해도 된다. 이 서포트 기판은 다음 공정에서 서포트 기판(11)을 박리한 후의 핸들링성을 높이기 위한 것이며, 최종 공정에서 박리하여 제품으로 하지만, 어쨌든 도시는 생략한다.
다음에, 박리 가능 접착제층(12)을 통하여 서포트 기판(11)을 박리한다(도 11(c)). 즉, 박리 가능 접착제층(12)으로서 UV 박리 테이프 SELFA-HW(세키스이카가쿠사제)를 사용한 경우에는, UV 조사에 의해 서포트 기판(11)을 박리할 수 있다.
다음에, 비아 배선 형성용 비아(15) 내에, 전기 도금에 의해 비아 배선을 형성한다. 구체적으로는, 비아 배선 형성용 비아(15) 내에 화학 구리 씨드 또는 스퍼터 씨드로 이루어지는 씨드층(57)을 설치하고(도 11(d)), 그 후, 전기 도금에 의해 비아 배선을 포함하는 배선층(58)을 형성한다(도 11(e)). 또한, 절연층(13)의 표면에 형성된 배선층(58)은 소정의 크기로 패터닝하여 비아 배선(59)으로 한다(도 11(f)).
다음에, 도 11(g)에 도시하는 바와 같이, 비아 배선(59)을 형성한 제2 절연층(14A) 위에, 상법에 의해 재배선층(70)을 복수(도시에서는 3층) 형성하고, 표면에 비아 배선(91)을 가지는 반도체칩 실장 부품(3A)으로 한다. 반도체칩 실장 부품(3A)이 본 실시형태의 반도체 장치 실장 부품이다. 또한, 재배선층(70)은 재배선용 절연층과, 재배선용 절연층을 관통하는 비아 배선과, 재배선용 절연층 위에 설치된 배선 패턴으로 이루어진다. 또, 재배선용 절연층으로서는 감광성 폴리이미드 수지 등의 감광성 수지나, 열경화성 수지가 사용된다. 비감광성 수지를 사용한 경우에는, 관통구멍 형성 등의 패터닝은 레이저 가공 등에 의해 행한다.
(실장 부품 실시형태의 변형예 1)
실장 부품 실시형태 1, 실장 부품 실시형태 2에서 제조한 본 발명의 반도체칩 실장 부품(3)과, 종래의 eWLP(Embedded Wafer Level Package) 구조와의 비교를 도 12에 도시한다.
도 12(b)의 종래의 eWLP 구조에서는, 반도체칩(50)을 몰딩하는 몰딩 수지층(410) 위에 직접, 재배선층(700)이 설치된다. 한편, 도 12(a)에 도시하는 본 발명의 반도체칩 실장 부품(3)에서는, 몰딩 수지층(41)과 재배선층(70)의 사이에, 몰딩 수지층(41)측으로부터, 상대적으로 저탄성의 제2 절연층(14)과, 상대적으로 고탄성이며 강직한 제1 절연층(13)이 배치되므로, 재배선층(70)에 크랙이 생기기 어렵다고 하는 효과를 발휘한다.
또, 실시형태 1, 2의 비아 배선 형성용 기판(1, 1A)은 실시형태 3, 4 등의 표준적인 사용 방법 외에, 여러 용도로 사용할 수 있다.
예를 들면, 도 13(a)에 도시하는 바와 같이, 실시형태 3, 4의 반도체칩 실장 부품(3)의 복수의 재배선층(70)의 사이에 비아 배선 형성용 기판(1)을 사용하여 제2 절연층(14) 및 제1 절연층(13)을 설치해도 된다. 최상면에는, 비아 배선(92)이 설치된다. 이 경우, 재배선층(70)의 크랙 방지를 실현할 수 있어, 종래보다 다수층의 재배선층(70)의 적층을 가능하게 한다. 예를 들면, 재배선층(70)은 3∼4층 또는 그 이상 적층하면, 크랙이 생길 우려가 있다고 하고 있지만, 중간에 제2 절연층(14) 및 제1 절연층(13)으로 이루어지는 부품받이 적층체를 설치함으로써, 특히, 강직한 제1 절연층(13)의 존재에 의해, 크랙의 발생을 방지할 수 있다고 하는 이점이 있다.
또한, 재배선층(70)을 다층으로 하면, 비아 배선의 피치를 넓힐 수 있다고 하는 이점이 있고, 도 13(a)의 경우, 예를 들면, 반도체칩(50)의 피치(P1)가 40㎛∼100㎛ 정도로서, 최상면의 피치(P2)는 300㎛∼500㎛ 정도까지 넓힐 수 있다.
또, 도 13(b)에 도시하는 바와 같이, 실시형태 3, 4의 반도체칩 실장 부품(3)의 표면에 비아 배선 형성용 기판(1)을 사용하여 제2 절연층(14) 및 제1 절연층(13)을 설치하는 것과 같은 사용 방법도 있다. 이것은 실장 부품 표면에 통상 설치되는 솔더 레지스트의 대체로서 설치할 수 있는 것이다. 이러한 사용 방법이 가능한 것은 부품받이 적층체를 대단히 얇게 할 수 있는 것과, 관통구멍의 위치 정밀도가 좋으므로, 미세한 배선 구조에 대하여 감광성의 솔더 레지스트와 다름없는 대응이 가능하기 때문이다. 또한, 드릴 가공이나 레이저 가공 등의 기계 가공으로는 실현할 수 없다. 또한, 표면에 강직한 제1 절연층(13)이 존재하는 것이 재배선층(70)의 크랙 방지를 도모할 수 있는다고 하는 효과를 발휘한다. 또한, 비아 배선 형성용 비아(15)는 비아 배선(91)으로의 접속용으로서 사용한다.
또한, 실시형태 1, 2의 비아 배선 형성용 기판(1, 1A)은 종래 구조의 실장 구조에 더하여 사용할 수 있다.
예를 들면, 도 14(a)에 도시하는 바와 같이, 종래의 eWLP(500)(도 12(b) 참조)의 복수의 재배선층(700)의 중간에 비아 배선 형성용 기판(1)을 사용하여 제2 절연층(14) 및 제1 절연층(13)을 설치하고, 제1 절연층(13) 위의 재배선층(70)을 통하여 비아 배선(93)을 설치하도록 해도 된다.
또, 도 14(b)에 도시하는 바와 같이, eWLP(500)의 표면에 비아 배선 형성용 기판(1)을 사용하여 제2 절연층(14) 및 제1 절연층(13)을 설치하여, 비아 배선(94)을 형성해도 되고, 더욱이, 도 14(c)에 도시하는 바와 같이, eWLP(500)의 표면에 비아 배선 형성용 기판(1)을 사용하여 제2 절연층(14) 및 제1 절연층(13)을 설치하여, 비아 배선 형성용 비아(15)는 eWLP(500)의 배선 단자에의 접속용으로서 사용하도록 해도 된다.
또한, 실시형태 1, 2의 비아 배선 형성용 기판(1, 1A)은 반도체칩을 실장하는 대신에, 예를 들면, eWLP(500)(도 12(b) 참조)를 실장할 수도 있다.
이 제조 프로세스의 일례를 도 15에 도시한다. 도 15(a)에 도시하는 바와 같이, eWLP(500)를 준비하고, 도 15(b)에 도시하는 바와 같이, 비아 배선 형성용 기판(1) 위에, eWLP(500)를 실장하고, 접착한다.
다음에, 상기한 실시형태와 마찬가지로, eWLP(500)를 몰딩 수지층(41)으로 몰딩한다(도 15(c)).
또한, 몰딩 수지층(41)을 설치한 후, 박리 가능 접착제층을 통하여 서포트 기판을 설치해도 된다. 이 서포트 기판은 다음 공정에서 서포트 기판(11)을 박리한 후의 핸들링성을 높이기 위한 것이며, 최종 공정에서 박리하여 제품으로 하지만, 어쨌든 도시는 생략한다.
다음에, 박리 가능 접착제층(12)을 통하여 서포트 기판(11)을 박리하고(도 15(d)), 다음에, 비아 배선 형성용 비아(15) 내에, 전기 도금 등에 의해 비아 배선(95)을 형성한다(도 15(e)). 다음에, 도 15(f)에 도시하는 바와 같이, 비아 배선(95)을 형성한 절연층(13) 위에, 상법에 의해 재배선층(70)을 복수(도면에서는 3층) 형성하고, 최상면에 비아 배선(97)을 가지는 반도체칩 실장 부품으로 한다.
이상, 반도체 부품 실장 프로세스를 설명하면서 다양한 반도체 부품 실장 부품을 설명했지만, 어느 경우도 비아 배선 형성용 비아(15)와, 구리 PAD(52)가 1 대 1로 대응하고, 비아 배선 비아(15)의 전체에 충전된 비아 배선(59)을 가지는 것이지만, 이것에 한정되지 않는다.
상기한 예의 구조의 특징을 정리하면 도 16에 표시된다. 도 16(a)에 도시하는 바와 같이, 몰딩 수지층(41)에 의해 몰딩된 반도체칩(50)의 1개의 구리 PAD(52)에 대응하여 비아 배선용 비아(15)가 형성되고, 비아 배선(59)이 비아 배선용 비아(15)를 충전하도록 설치되어 있다. 또, 이 경우, 일반적으로는, 도 16(b)에 도시하는 바와 같이, 비아 배선(59)을 포함하는 제1 절연층(13) 위에 감광성 수지나 열경화성 수지 등으로 이루어지는 재배선용 절연층(81)이 형성되고, 재배선용 절연층(81)의 비아 배선(59)에 대향하는 위치에 형성된 관통구멍(82)에 비아 배선(59)에 접속하는 비아 배선(83)이 형성된다. 또한, 실제로는, 재배선용 절연층(81) 위에는, 비아 배선(83)과 접속하는 도시하지 않은 배선이 형성되어, 재배선층(80)을 구성한다.
도 17은 비아 배선 형성용 비아(15)와, 구리 PAD(52)가 1 대 1로 대응하는 경우의 다른 예를 나타내는 것이다. 도 17(a)에 도시하는 바와 같이, 비아 배선 형성용 비아(15)의 주연부와 제1 절연층(13) 위에 재배선용 절연층(81A)을 형성하고, 재배선용 절연층(81A)의 구리 PAD(52)에 대향하는 부분에 관통구멍(82A)을 설치한 것이다. 그리고, 도 17(b)에 도시하는 바와 같이, 비아 배선 형성용 비아(15) 내의 재배선용 절연층(81A)에 설치된 관통구멍(82A) 내에 구리 PAD(52)와 접속하는 비아 배선(83A)을 설치한 것이다. 또한, 실제로는, 재배선용 절연층(81A) 위에는, 비아 배선(83A)과 접속하는 도시하지 않은 배선이 형성되어, 재배선층(80A)을 구성한다.
도 16 및 도 17은 비아 배선 형성용 비아(15)와, 구리 PAD(52)가 1 대 1로 대응하는 경우이지만, 1 대 복수개로 대응하는 경우의 예를 도 18 및 도 19에 도시한다.
도 18 및 도 19는 몰딩 수지층(41)에 의해 몰딩된 반도체칩이 에리어 패드 타입의 반도체칩(51A)이며, 비아 배선 형성용 비아(15a)가 에리어 패드 타입의 복수의 구리 PAD(52)가 설치된 직사각형 에리어(53)에 대응하는 형상으로 형성된 것이다. 도 18은 재배선용 절연층이 형성된 상태이며, 도 19는 배선이 형성된 상태이고, (a)는 평면도, 도(b)는 (a)의 b-b' 단면에 대응한다.
이들 도면에 도시하는 바와 같이, 직사각형 에리어(53)에 대응하는 비아 배선용 비아(15a)를 포함하는 제1 절연층(15) 위에 재배선용 절연층(81B)을 설치하고, 복수의 구리 PAD(52)의 각각에 대향하는 위치의 재배선용 절연층(81B)에 관통구멍(82B)을 설치한 것이다. 그리고, 관통구멍(82B) 내에 구리 PAD(52)에 접속하는 비아 배선(83B)을 설치하고, 비아 배선(83B)을 재배선하는 배선(84B)을 설치하여, 재배선층(80B)으로 한 것이다. 이것은 본 발명의 반도체 장치 실장 부품의 일례이다.
도 20 및 도 21은 비아 배선 형성용 비아(15)와, 구리 PAD(52)가 1 대 복수개로 대응하는 경우의 다른 예를 나타내는 것이다.
도 20 및 도 21은 몰딩 수지층(41)에 의해 몰딩된 반도체칩이 페리페럴 패드 타입의 반도체칩(51B)이며, 비아 배선 형성용 비아(15b)가 페리페럴 패드 타입의 복수의 구리 PAD(52)가 설치된 직사각형 도넛 형상의 주연부 에리어(54)에 대응하는 형상으로 형성된 것이다. 도 20은 재배선용 절연층이 형성된 상태이며, 도 21은 배선이 형성된 상태이며, (a)는 평면도, 도 (b), (c)는, (a)의 b-b' 단면, c-c' 단면에 대응한다.
이들 도면에 도시하는 바와 같이, 직사각형 도넛 형상의 주연부 에리어(54)에 대응한 비아 배선용 비아(15b)를 포함하는 제1 절연층(15) 위에 재배선용 절연층(81C)을 설치하고, 복수의 구리 PAD(52)의 각각에 대향하는 위치의 재배선용 절연층(81C)에 관통구멍(82C)을 설치한 것이다. 그리고, 관통구멍(82C) 내에 구리 PAD(52)에 접속하는 비아 배선(83C)을 설치하고, 비아 배선(83C)을 재배선하는 배선(84C)을 설치하여, 재배선층(80C)으로 한 것이다. 이것은 본 발명의 반도체 장치 실장 부품의 일례이다.
도 22는 본 발명의 반도체 부품 실장 부품의 일례의 실장 프로세스를 도시한다. 이 예는, 기판 실시형태 3의 비아 배선 형성용 기판(1B)(도 5 참조)을 사용한 반도체 부품 실장 부품을 나타낸다.
도 22(a)는 비아 배선 형성용 기판(1B)에 도 10의 접착제층(61)을 가지는 반도체칩(50A)을 접착하고, 반도체칩(50A)을 몰딩 수지층(41)에 의해 몰딩한 후, 서포트 기판(1)을 박리한 상태이며, 부품 실장용 적층체에 반도체칩(50A)이 실장된 상태를 도시한다. 다음에, 도 22(b)에 도시하는 바와 같이, 비아 형성용 비아(18)를 포함하는 금속층(16) 위에 재배선용 절연층(81D)을 설치하고, 도 22(c)에 도시하는 바와 같이, 구리 PAD(52)에 대향하는 위치에 구리 PAD(52)를 노출하는 관통구멍(82D)과, 금속층(16)을 노출하는 그라운드용 관통구멍(85D)을 형성한다. 그리고, 도 22(d)에 도시하는 바와 같이, 관통구멍(82D) 내에 구리 PAD(52)에 접속하는 비아 배선(83D)과, 비아 배선(83)을 재배선하는 배선(84D)을 형성하고, 또한, 금속층(16)에 접속하는 그라운드 배선(86D)을 그라운드용 관통구멍(85D)에 설치한다. 이것에 의해, 금속층(16)에 접속하는 제2 배선(86D)을 구비하는 재배선층(80D)이 형성된다.
이러한 반도체 부품 실장 부품에서는, 금속층(16)은 그라운드 배선이나 반도체칩에 대한 실드층, 반도체칩의 방열을 위한 히트 스프레드층으로서 이용 가능하다.
(기판 실시형태 4)
도 22을 참조하면서, 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12) 위에, 금속층(16)과 절연층(17)을 구비하고, 금속층(16) 및 절연층(17)만을 관통하는 복수의 비아 배선 형성용 비아(18)를 가지는 비아 배선 형성용 기판(1B)(도 5 참조)을 설명했지만, 도 23에는 변형예를 도시한다. 도 23의 변형예는, 금속층(16)을 생략한 실시형태를 설명한다.
도 23은 실시형태 4에 따른 비아 배선 형성용 기판의 단면도, 도 24는 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
도 23에 도시하는 비아 배선 형성용 기판(1C)은 서포트 기판(11), 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12)과, 박리 가능 접착제층(12)에 설치된 절연층(17)을 구비하고, 절연층(17)만을 관통하는 복수의 비아 배선 형성용 비아(18)가 형성되어 있다.
비아 배선 형성용 기판(1C)의 제조 프로세스를 도 24에 도시한다.
도 24(a)에 도시하는 바와 같이, 우선, 도 6(i)의 공정 후, 서포트 기판(121(11))과는 반대측에, 박리 가능 접착제층(12)을 통하여 서포트 기판(11)을 접착한다. 서포트 기판(11) 및 박리 가능 접착제층(12)은 서포트 기판(121) 및 박리 가능 접착제층(122)과 같은 것을 사용하면 된다.
다음에, 서포트 기판(121(11)) 및 박리 가능 접착제층(122(12))을 박리한다(도 24(b)). 그리고, 에칭에 의해, 금속층(123)을 제거하고, 비아 배선 형성용 기판(1C)으로 한다(도 24(c)).
(기판 실시형태 5)
도 25는 기판 실시형태 5에 따른 비아 배선 형성용 기판의 단면도, 도 26은 비아 배선 형성용 기판의 제조 프로세스를 도시하는 단면도이다.
본 실시형태의 비아 배선 형성용 기판(1D)은 서포트 기판(11)의 편측에 설치된 박리 가능 접착제층(12)과, 박리 가능 접착제층(12) 위에 설치된 2층의 금속층(19) 및 금속층(20)과, 절연층(17)을 구비하고, 금속층(19), 금속층(20) 및 절연층(17)만을 관통하는 복수의 비아 배선 형성용 비아(18)가 형성되어 있다.
여기에서, 금속층(20)은, 반도체칩을 실장한 후, 형성한 비아 배선과 접속 가능한 배선을 형성하기 위해 사용할 수 있고, 실장 후의 프로세스의 간편화를 도모하는 것이다. 또, 금속층(19)과 금속층(20)은 에칭 특성이 다른 것이 바람직하고, 반도체칩 실장 후, 금속층(20)을 남기고 금속층(19)만을 제거할 수 있는 것이 바람직하다. 또, 마스크가 되는 레지스트층과의 관계에서, 산성의 에칭액으로 에칭되는 것이 바람직하다. 따라서, 금속층(19)으로서 니켈을 사용한 경우, 금속층(20)은 배선층으로서 사용하는 것을 생각하면, 구리로 하는 것이 바람직하다.
이하, 비아 배선 형성용 기판(1D)의 제조 프로세스의 일례를 도 26을 참조하면서 설명한다.
우선, 예를 들면, 유리제의 서포트 기판(221)을 준비하고(도 26 (a)), 이 편면에 박리 가능 접착제층(222)을 설치한다(도 26(b)). 박리 가능 접착제층(222)은 도포에 의해서도 시트 형상의 접착제층을 첩부해도 되지만, 여기에서는, UV 박리 테이프 SELFA-SE(세키스이카가쿠사제)를 첩부했다.
다음에, 박리 가능 접착제층(222)의 위에 금속층(223) 및 금속층(224)을 설치한다(도 26(c)). 금속층(223) 및 금속층(224)의 형성 방법은 특별히 한정되지 않고, 각종 기상법으로의 성막이나, 도금법 등에 의한 성막, 또는 박 또는 시트를 첩부하는 방법 등 특별히 한정되지 않지만, 작업 효율상에서는, 시판되고 있는 2층 금속 시트를 첩부하는 것이 바람직하다.
본 예에서는, 금속층(223)을 Ni, 금속층(224)을 Cu가 되는 2층 금속박을 첩부했다. 또, 이 예에서는, 금속층(223)의 Ni 두께는 0.5㎛이며, 금속층(224)의 Cu의 두께는 3㎛이다. 여기에서, 금속층(223)의 두께는 특별히 한정되지 않지만, 0.5㎛∼5㎛ 정도이면 되고, 이것 이상 두꺼워도 불필요하게 될 뿐이다. 한편, 금속층(224)의 두께는 배선층에 필요한 두께로 하면 되고, 예를 들면, 3.5㎛∼10㎛로 하면 된다.
다음에, 금속층(224)의 위에, 레지스트층(225)을 형성하고, 상법에 의해, 포토레지스트 패터닝에 의해, 레지스트층(225)을 관통하는 개구(226)를 소정 패턴으로 형성한다(도 26(d)). 레지스트층(225)의 두께는 직접적이지 않지만 비아 배선 형성용 기판(1)의 절연층(17)의 두께에 영향을 주고, 또, 그 패터닝 특성, 즉, 개구(226)의 형상(구멍 직경 및 수직성)이 비아 배선 형성용 비아(18)의 형상으로 전사된다. 따라서, 레지스트층(225)을 형성하는 레지스트 수지로서는 포지티브형이어도 네거티브형이어도 되지만, 상기한 요구 특성을 만족하는 것과 같은 레지스트 수지를 선정하는 것이 바람직하다. 바람직한 레지스트 수지로서는 포테크 PKG 기판 회로 형성용 RY 시리즈(히타치카세이사제) 등을 들 수 있다.
여기에서는, 레지스트층(225)의 두께는 35㎛, 개구(226)의 직경은 30㎛로 했다.
노광은 UV를 100∼300mJ/cm2 조사하고, Na2CO3의 1% 용액을 30초 스프레이하여 현상하고, 패터닝을 행했다.
이어서, 패터닝된 레지스트층(225)을 마스크로 하여, 개구(226) 내에 노출된 Cu로 이루어지는 금속층(224)만을 에칭하여, 개구(226)에 연속하는 개구(224a)를 형성한다(도 26(e)).
이어서, 패터닝된 레지스트층(225)을 마스크로 하여, 개구(226) 및 개구(224a) 내에 노출된 Ni로 이루어지는 금속층(223)을 전극으로 하여, 개구(226) 및 개구(224a) 내에 니켈로 이루어지는 금속 기둥(227)을 전기 도금에 의해 형성한다(도 26(f)). 이때, 금속층(223)의 위에 도전성이 우수한 구리로 이루어지는 금속층(224)이 개구(226) 근방까지 형성되어 있으므로, 금속 도금의 전압 강하가 없어, 금속 기둥(227)을 효율적으로 형성할 수 있다고 하는 이점이 있다.
이 예에서는, 금속 기둥(227)의 두께는 25㎛로 했다. 이 금속 기둥(227)의 두께는 상기한 비아 배선 형성용 비아(18)의 깊이에 직접 관계되므로, 필요한 깊이에 따라 금속 기둥(227)의 두께를 결정한다.
이어서, 레지스트층(225)을 박리하고(도 26 (g)), 절연층(17)이 되는 몰딩 수지(228)를 도포하고(도 26(h)), 그 후, 몰딩 수지(228)에 덮인 금속 기둥(227)의 제1 끝면인 상면을 노출하도록 몰딩 수지(228)를 연마한다(도 26(i)).
몰딩 수지(228)로서는 상기한 절연층(17)이 되는 수지 재료를 사용하면 되고, 두께는 금속 기둥(227)이 덮이는 정도로 한다. 몰딩 수지(228)의 도포 방법은 특별히 한정되지 않지만, 진공 인쇄, 필름 라미네이트, 금형을 사용한 컴프레션 성형 등으로 행할 수 있다. 이 예에서는, 나가세켐테크사제 R4212의 몰딩 수지를 사용하고, 컴프레션 성형으로 성형 조건 120℃에서 10min로 하고, 포스트 큐어 조건을 150℃에서 1h로 경화시켜 제1 몰딩 수지(228)로 했다.
또, 금속 기둥(227)의 상면을 노출시키기 위한 연마는 다이아몬드 바이트 등 일반적인 연마기를 사용하여 행할 수 있다.
다음에, 금속 기둥(227) 및 금속층(223)을 에칭으로 제거하여, 비아 배선 형성용 기판(1)의 비아 배선 형성용 비아(18)가 되는, 비아 배선 형성용 비아(229)를 형성한다(도 26(j)). 이것에 의해, 서포트 기판(11) 및 박리 가능 접착제층(12) 위에, 금속층(19) 및 금속층(20)과, 절연층(17)을 가지고, 금속층(19), 금속층(20) 및 절연층(17)만을 관통하는 비아 배선 형성용 비아(18)를 가지는 비아 배선 형성용 기판(1D)(도 25 참조)이 된다.
(실장 부품 실시형태의 변형예 2)
이하, 비아 배선 형성용 기판(1B∼1D)에 반도체칩을 실장하는 프로세스의 일례를 도면을 참조하면서 설명한다.
이 실시형태에서는, 도 10에 도시하는 접착층을 가지는 반도체칩(50A)을 실장한다.
우선, 이러한 구리 PAD(52) 및 접착층(61)을 갖춘 반도체칩(50A)을 본 발명의 비아 배선 형성용 기판(1B)에 실장하는 공정을 설명한다. 또한, 본 발명의 비아 배선 형성용 기판(1B)은, 서포트 기판(11) 및 박리 가능 접착제층(12) 위에, 금속층(16) 및 절연층(17)을 가지고, 금속층(16) 및 절연층(17)만을 관통하는 비아 배선 형성용 비아(18)를 가지는 것이다.
다음에, 구리 PAD(52)를 비아 배선 형성용 비아(18)에 맞춘 상태에서, 반도체칩(50A)을 절연층(17)에 접착층(61)으로 접착한다(도 27(a)). 구체적으로는, 상법에 따라, 각 반도체칩(50)을 위치 결정하면서 가열·가압하여 가접착하고, 전체를 위치 결정하면서 가열·가압하여 본접착한다.
다음에, 반도체칩(50A)을 메워 넣도록, 몰딩 수지층(71)을 설치한다(도 27(b)). 몰딩 수지층(71)으로서는, 에폭시 수지 등의 열경화성 수지에 필러를 충전한 몰딩 수지 등으로 형성할 수 있고, 특히 에폭시계 밀봉 수지를 사용할 수 있다. 또한, 미소 피치로의 가공을 하는 것은 아니므로, 절연층(17)에 사용되는 수지 재료보다 큰 필러를 함유하는 것이어도 된다. 예를 들면, 최대 입경 30㎛∼50㎛의 필러를 함유하는 열경화성 수지를 사용할 수 있다.
또한, 몰딩 수지층(71)을 설치한 후, 박리 가능 접착제층을 통하여 서포트 기판을 설치해도 된다. 이 서포트 기판은 다음 공정에서 제1 서포트 기판(11)을 박리한 후의 핸들링성을 높이기 위한 것이며, 최종 공정에서 박리하여 제품으로 하지만, 어쨌든 도시는 생략한다.
다음에, 박리 가능 접착제층(12)을 통하여 서포트 기판(11)을 박리한다(도 27(c)). 즉, 박리 가능 접착제층(12)으로서 UV 박리 테이프 SELFA-SE(세키스이카가쿠사제)를 사용한 경우에는, UV 조사에 의해 서포트 기판(11)을 박리할 수 있다.
다음에, 예를 들면, Ni로 이루어지는 금속층(16)을 에칭으로 제거한다(도 27(d)). 여기에서, 금속층(16)은 Ni로 이루어지므로, 구리 PAD(52)에 영향을 주지 않고, 산성 에칭액, 예를 들면, 염산 용액, 황산, 또는 과수황산(H2SO4-H2O2)을 사용하여 에칭할 수 있다.
다음에, 비아 배선 형성용 비아(18) 내에, 전기 도금에 의해 비아 배선을 형성한다. 구체적으로는, 비아 배선 형성용 비아(18) 내에 화학 구리 씨드 또는 스퍼터 씨드로 이루어지는 씨드층(57)을 설치하고(도 27(e)), 그 후, 전기 도금에 의해 비아 배선을 포함하는 배선층(58)을 형성한다(도 27(f)). 또한, 절연층(17)의 표면에 형성된 배선층(58)은 소정의 크기로 패터닝하여 비아 배선(59)으로 한다(도 27(g)).
다음에, 도 27(h)에 도시하는 바와 같이, 비아 배선(59)을 형성한 절연층(17) 위에, 상법에 의해 재배선층(80)을 복수(도면에서는 3층) 형성하여, 반도체칩 실장 부품(3C)으로 한다. 또한, 재배선층(80)은 절연층과, 절연층을 관통하는 비아 배선과, 절연층 위에 설치된 배선 패턴(91)으로 이루어진다. 또, 절연층으로서는, 감광성 폴리이미드 수지 등의 감광성 수지나, 열경화성 수지가 사용된다.
또한, 도 27(a)∼도 27(g)에서는, 반도체칩(50A)의 접속 단자(51)를 1개만 표기했지만, 도 27(h)에서는 복수개의 접속 단자(51)를 표기했다. 또, 1개의 비아 배선 형성용 기판(1)에 복수의 반도체칩(50A)을 배치할 수도 있고, 또, 반도체칩(50)과 함께 다른 기능성 부품을 실장하는 것도 가능하다.
어쨌든, 본 발명의 비아 배선 형성용 기판(1)을 사용하면, 고밀도의 접속 단자를 가지는 반도체칩이나 기능성 부품에 맞추어, 비아 배선 형성용 비아(18)를 고정밀도로 형성할 수 있으므로, 다양한 반도체칩이나 기능성 부품을 용이하게 실장 가능하다. 또, 이때, 접합 단자측을 비아 배선 형성용 기판(1)에 접착한 후, 복수의 반도체칩(50)이나 기능성 부품을 몰딩하므로, 복수의 반도체칩(50A)이나 기능성 부품의 높이가 달라도, 용이하게 실장할 수 있다고 하는 이점이 있다.
이러한 실장예를 도 28에 도시한다. 도 28(a)는 본 발명의 비아 배선 형성용 기판(1)에 높이가 다른 반도체칩(501A 및 502A)을 실장한 경우이며, 도 28(b)는 반도체칩(501A)과 수동 부품(510A)을 실장한 경우를 도시한다. 이들 어느 경우도, 반도체칩(501A, 502A)이나 수동 부품(510)의 단자측을 본 발명의 비아 배선 형성용 기판(1)에 접착하므로, 반도체칩(501A, 502A)이나 수동 부품(510A)은 문제가 되지 않는다.
한편, 종래기술에서 기술한 InFO에서는, 기둥 모양의 전기 커넥터(108)와, 반도체칩(110) 상의 전기 커넥터(112)를 함께 몰딩하고, 그 후, 상단면을 연마로 노출할 필요가 있어, 고밀도 배선으로 될수록 곤란성을 수반하고, 또, 재배선층과의 접속에도 곤란성을 수반한다. 또, 기둥 모양의 전기 커넥터(108)의 높이는 150∼200㎛ 정도가 한계이며, 반도체칩(110)의 높이가 큰 경우에는 제조상 곤란하게 될 가능성이 있다. 또한, 최초에 반도체칩을 복수 실장하는 경우, 반도체칩의 높이가 다르면, 일방의 반도체칩의 전기 커넥터를 기둥 모양으로 하는 등의 필요가 있어, 대응이 곤란하게 된다고 하는 문제도 있다.
또한, 비아 배선 형성용 기판(1A)을 사용한 반도체칩의 실장 방법에서는, 금속층(13)의 제거 공정이 없는 이외는, 상기한 예와 동일하므로, 상세한 설명은 생략한다.
(실장 부품 실시형태의 변형예 3)
이하, 비아 배선 형성용 기판(1D)에 반도체칩을 실장하는 프로세스의 다른 예를 도 29를 참조하면서 설명한다.
본 발명의 비아 배선 형성용 기판(1D)을 준비한다. 이 비아 배선 형성용 기판(1D)은 서포트 기판(11) 및 박리 가능 접착제층(12) 위에, 금속층(19) 및 금속층(20)과, 절연층(17)을 가지고, 금속층(19) 및 금속층(20)과, 절연층(17)만을 관통하는 비아 배선 형성용 비아(18)를 가지는 것이다.
다음에, 구리 PAD(52)를 비아 배선 형성용 비아(18)에 맞춘 상태에서, 반도체칩(50A)을 절연층(17)에 접착층(61)으로 접착한다(도 29 (a)).
다음에, 반도체칩(50A)을 메워 넣도록, 몰딩 수지층(71)을 설치한다(도 29(b)). 몰딩 수지층(71)으로서는, 에폭시 수지 등의 열경화성 수지에 필러를 충전한 몰딩 수지 등으로 형성할 수 있고, 특히 에폭시계 밀봉 수지를 사용할 수 있다.
다음에, 박리 가능 접착제층(12)을 통하여 서포트 기판(11)을 박리한다(도 29(c)). 즉, 박리 가능 접착제층(12)으로서 UV 박리 테이프 SELFA-SE(세키스이카가쿠사제)를 사용한 경우에는, UV 조사에 의해 서포트 기판(11)을 박리할 수 있다.
다음에, 예를 들면, Ni로 이루어지는 금속층(19)을 에칭으로 제거한다(도 29(d)). 여기에서, 금속층(19)은 Ni로 이루어지므로, 구리 PAD(52)에 영향을 주지 않아, 산성 에칭액, 예를 들면, 염산 용액, 황산, 또는 과수황산(H2SO4-H2O2)을 사용하여 에칭할 수 있다.
다음에, 비아 배선 형성용 비아(18) 내에, 전기 도금에 의해 비아 배선을 형성한다. 구체적으로는, 본 실시형태에서는, 구리를 포함하는 도전성 페이스트를 비아 배선 형성용 비아(18) 내에 충전하여 비아 배선(66)으로 한다(도 29(e)). 물론, 상기한 바와 같이, 비아 배선 형성용 비아(18) 내에 화학 구리 씨드 또는 스퍼터 씨드를 설치한 후, 전기 도금에 의해 형성해도 된다.
그 후, 비아 배선(66)의 돌출부(66a)를 연마하고(도 29(f)), 절연층(17) 위의 금속층(14)에 소정의 패터닝을 시행하고, 비아 배선(67)으로 함과 아울러, 필요한 배선 패턴(68)을 형성할 수 있다. 또한, 비아 배선(66)의 돌출부(66a)는 그대로 남겨 놓아도 좋아, 비아 배선과 표면의 배선층과의 도통이 보다 확실해진다고 하는 이점이 있다.
또한, 다음 공정 이후는 상기한 실시형태와 동일하며, 비아 배선(67) 및 배선 패턴(68)을 형성한 절연층(17) 위에, 상법에 의해 재배선층을 복수 형성하여, 반도체칩 실장 부품으로 할 수 있다.
이 경우, 본 실시형태에서는, 절연층(17) 위에 배선을 직접 형성할 수 있으므로, 재배선층을 더한층 생략할 수 있다고 하는 이점이 있다. 또한, 그 밖의 효과는 상기한 예와 동일하다.
이러한 필러가 들어 있는 몰딩 수지로 이루어지는 절연층(17)의 하층에 구리로 이루어지는 금속층(20)을 가지는 비아 배선 형성용 기판(1D)을 사용하면, 실장 후, 서포트 기판(11)을 제거하면, 절연층(17) 위에 구리로 이루어지는 금속층(20)이 존재하여, 필요에 따라 배선 등에 이용할 수 있는 점은 큰 메리트가 된다. 즉, 필러가 들어 있는 절연층(17)은 표면 평활성이 좋은 것은 아니기 때문에, 배선층과의 밀착성도 양호하지 않아, 배선층을 형성하여 미세 가공하는 것이 곤란하지만, 이 경우에는, 절연층(17)을 형성 시부터 존재하므로, 밀착성도 양호하며, 미세 가공도 가능하게 된다. 따라서, 다양한 응용을 생각할 수 있지만, 이하에 그 몇 개를 소개한다.
(실장 부품 실시형태의 변형예 4)
비아 배선 형성용 기판(1D)에 반도체칩을 실장하는 프로세스의 다른 예를 도 30을 참조하면서 설명한다. 이 프로세스는 실장 부품 실시형태의 변형예 3의 도 29(a)∼도 29(d)의 공정은 동일하므로, 그 후의 공정을 도시하고 있다.
우선, 도 30(a)에 도시하는 바와 같이, 씨드층(57)을 설치하고, 그 후, 전기 도금을 시행하여, 비아 배선 형성용 비아(18)를 매워 넣고, 배선층(58)을 형성한다(도 30(b)).
다음에, 레지스트층을 설치하여 패터닝한 레지스트층(75)을 형성하고(도 30(c)), 배선층(58) 및 금속층(14)을 패터닝하여, 비아 배선(59) 및 배선(60)을 형성한다(도 30(d)).
이러한 배선(60)을 형성하는 프로세스는 이것에 한정되지 않고, 예를 들면, 도 31에 도시하는 것과 같이 해도 된다.
도 31도 실시형태 5의 도 29(a)∼도 29(d)의 공정의 후공정을 나타내며, 도 31(a)에 도시하는 바와 같이, 씨드층(57)을 설치한 후, 먼저 레지스트층을 설치하여 패터닝한 레지스트층(75)을 형성하고, 그 후, 전기 도금을 시행하여, 비아 배선 형성용 비아(18)를 매워 넣고, 비아 배선(59) 및 배선(60)을 형성(도 31(b)), 최후에 레지스트층(75) 및 레지스트층(75) 아래의 씨드층(57) 및 금속층(14)을 제거한다(도 31(c)).
또한, 본 실시형태의 효과는 상기한 예로 동일하다.
(실장 부품 실시형태의 변형예 5)
비아 배선 형성용 기판(1D)에 반도체칩을 실장하는 프로세스의 다른 예를 도 32를 참조하면서 설명한다. 이 프로세스는 실장 부품 실시형태의 변형예 3의 도 29(a)∼도 29(d)의 공정은 동일하므로, 그 후의 공정을 나타냈다.
우선, 도 32(a)에 도시하는 바와 같이, 반도체칩(50)을 실장하고, 서포트 기판(11)을 박리한 후, 예를 들면, 재배선층 등에 사용되는 절연 재료로 비아 배선 형성용 비아(18) 및 금속층(14)을 메워 넣고, 절연층(82)을 설치한다(도 32(b)). 그리고, 반도체칩(50A)의 구리 PAD(52)를 노출시키는 관통구멍(83) 및 원하는 개소의 금속층(14)을 노출시키는 관통구멍(84)을 형성한다(도 32(c)). 이들 관통구멍(83, 84)의 형성은 절연 재료로서 감광성 폴리이미드 등의 감광성 수지를 사용한 경우에는, 포토리소그래피의 노광, 현상 공정을 행하면 되고, 또한 열경화성 수지를 사용한 경우에는, 레이저 가공에 의해 행하면 된다. 그리고, 예를 들면, 도 30에 도시한 방법에 준하여 관통구멍(83, 84)을 매입과 함께 절연층(82)을 덮도록 구리로 이루어지는 배선층을 설치하여 패터닝하고, 비아 배선(59A)과 배선(60A)을 형성한다(도 32(d)). 또한, 비아 배선(59A)과, 배선(60A)을 형성하는 방법은 이것에 한정되지 않고, 도 31에 도시한 방법에 준하여 행해도 되고, 구리 페이스트를 사용하여 형성해도 된다.
또한, 본 실시형태의 효과는 상기한 예와 동일하다.
(그 밖의 실시형태)
본 발명의 비아 배선 형성용 기판은 상기한 제조 프로세스에 한정되지 않고, 다른 제조 프로세스로도 제조 가능하다.
예를 들면, 도 6(i)에 도시하는 바와 같이, 비아 배선 형성용 비아(18)를 형성하기 위해 도 6(d)∼도 6(f)에 도시하는 프로세스로 포토리소그래피와 동등한 정밀도로 금속 기둥(127)을 형성했지만, 절연층(17)에 메워 넣어진 상태로부터 선택적으로 제거 가능한 재료로 이루어지는 감광성 수지로 정밀도 좋게, 금속 기둥(127)의 대체가 되는 수지 기둥을 형성할 수 있는 것이면, 직접 수지 기둥을 포토리소그래피로 형성하고, 그 후, 도 6(g)∼도 6(i)의 프로세스를 실시하여 비아 배선 형성용 기판을 제조해도 된다. 또한, 이러한 프로세스가 실시 가능한 감광성 수지로서는 감광성 실리콘 수지, 감광성 아크릴 수지 등을 들 수 있다.
1, 1A 비아 배선 형성용 기판
11 서포트 기판
12 박리 가능 접착제층
13, 28 제1 절연층
14, 31 제2 절연층
15, 15A, 15B 비아 배선 형성용 비아
27 금속 기둥
28 몰딩 수지
50 반도체칩
51 알루미늄 PAD
52 구리 PAD
61 접착제층
41 몰딩 수지층
70, 70A, 70B, 80, 80A∼80D 재배선층
81, 81A∼81D 재배선용 절연층

Claims (30)

  1. 적어도 하나의 반도체칩을 실장하기 위한 비아 배선 형성용 기판으로서,
    서포트 기판;
    상기 서포트 기판 위에 설치된 박리 가능 접착제층;
    상기 박리 가능 접착제층 위에 설치된 제1 절연층; 및
    상기 제1 절연층 위에 적층된 제2 절연층;
    을 구비하고,
    상기 제1 절연층 및 상기 제2 절연층에는, 상기 반도체칩의 복수의 접속 단자의 각각에 대응하고 또한 상기 접속 단자와 접속하는 비아 배선을 형성 가능한 비아 배선 형성용 비아가 상기 제1 절연층 및 상기 제2 절연층만을 위치 어긋남 없이 관통하여 형성되어 있는 것을 특징으로 하는 비아 배선 형성용 기판.
  2. 제1항에 있어서,
    상기 제2 절연층이 저유동성 접착재로 이루어지는 것을 특징으로 하는 비아 배선 형성용 기판.
  3. 제1항에 있어서,
    상기 제1 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 비아 배선 형성용 기판.
  4. 제1 서포트 기판과, 이 위에 형성된 제1 박리 가능 접착제층과, 이 위에 형성된 제1 금속층과, 이 위에 형성된 상기 제1 금속층과는 에칭 특성이 다른 제2 금속층이 적층된 적층 기판을 준비하는 공정;
    상기 제2 금속층에 레지스트층을 설치하고, 상기 레지스트층에 복수의 제1 비아 형성용 구멍을 소정 패턴으로 형성하는 공정;
    상기 레지스트층의 상기 제1 비아 형성용 구멍을 통하여, 상기 제1 금속층을 에칭 스톱층으로 하여 상기 제2 금속층에 상기 제1 비아 형성용 구멍에 연통하는 제2 비아 형성용 구멍을 형성하는 공정;
    상기 제1 비아 형성용 구멍 및 상기 제2 비아 형성용 구멍 속에 상기 제2 금속층과 에칭 특성이 다른 제3 금속을 메워 넣어 제3 금속 기둥을 형성하는 공정;
    상기 레지스트층을 박리하는 공정;
    상기 제2 금속층 위에, 상기 제3 금속 기둥을 메워 넣는 제1 절연층을 형성하는 공정;
    상기 제1 절연층의 표면을 연마하여 상기 제3 금속 기둥의 제1 끝면을 노출하는 공정;
    상기 제1 절연층 및 상기 제3 금속 기둥의 위에 제2 박리 가능 접착제층을 통하여 제2 서포트 기판을 접착하는 공정;
    상기 제1 박리 가능 접착제층 및 상기 제1 서포트 기판을 박리하는 공정;
    상기 제1 금속층을 제거하여 상기 제2 금속층 및 상기 제3 금속 기둥의 상기 제1 끝면과는 반대측의 제2 끝면을 노출하는 공정;
    상기 제3 금속 기둥 및 상기 제1 절연층을 에칭 스톱층으로 하여 상기 제2 금속층을 에칭 제거하는 공정;
    상기 제1 절연층 위에 제2 절연층을 설치하고 상기 제3 금속 기둥을 메워 넣는 공정;
    상기 제2 절연층의 표면을 연마하여 상기 제3 금속 기둥의 상기 제2 끝면을 노출하는 공정; 및
    상기 제1 절연층 및 상기 제2 절연층을 에칭 스톱층으로 하여 상기 제3 금속 기둥을 에칭 제거하여 비아 배선 형성용 비아를 형성하는 공정;
    을 구비하는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 절연층이 저유동성 접착재로 이루어지는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법.
  6. 제4항에 있어서,
    상기 제1 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법.
  7. 제4항에 있어서,
    상기 제1 금속층이 니켈 또는 니켈 합금으로 이루어지고, 상기 제2 금속층이 구리 또는 구리 합금으로 이루어지는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법.
  8. 제4항에 있어서,
    상기 제3 금속 기둥이 니켈 또는 니켈 합금으로 이루어지는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 기재된 비아 배선 형성용 기판을 준비하는 공정과, 접속 단자를 구리 단자로 한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선 형성용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 반도체칩을, 상기 비아 배선 형성용 기판의 상기 제2 절연층 위에 접착제를 통하여 접합하거나 또는 상기 비아 배선 형성용 기판의 저유동성 접착제로 이루어지는 상기 제2 절연층 위에 접합하는 공정;
    상기 반도체칩을 메워 넣는 제3 절연층을 형성하는 공정;
    상기 박리 가능 접착제층 및 상기 서포트 기판을 박리하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정;
    을 구비하는 것을 특징으로 하는 반도체 장치 실장 부품의 제조 방법.
  10. 제1 절연층으로 이루어지는 제1층과, 상기 제1층 위에 적층된 제2층이 적층 되고, 상기 제1층 및 상기 제2층에는 상기 제1층 및 상기 제2층만을 위치 어긋남 되지 않고 일체적으로 연속해서 관통하여 형성되어 있는 비아 배선 형성용 비아가 형성되어 있는 부품받이 적층체;
    상기 부품받이 적층체의 상기 제1층 또는 상기 제2층에 접착되고, 상기 비아 배선 형성용 비아에 대향하여 접속 단자를 구비하는 적어도 1개의 부품;
    상기 부품을 메워 넣는 몰딩 수지로 이루어지는 제3층;
    상기 부품의 접속 단자에 일단이 접속되고 타단이 상기 비아 배선 형성용 비아를 통하여 상기 부품받이 적층체의 반대측으로 인출된 비아 배선;
    을 구비하고,
    상기 부품받이 적층체의 상기 제1층 및 상기 제2층의 총두께가 15㎛∼70㎛의 범위에서 선택되는 것을 특징으로 하는 반도체 장치 실장 부품.
  11. 제10항에 있어서,
    상기 제1층의 상기 제1 절연층이 에폭시계 밀봉 재료로 이루어지는 것을 특징으로 하는 반도체 장치 실장 부품.
  12. 제10항에 있어서,
    상기 부품이 접속 단자를 가지는 적어도 1개의 반도체칩과, 상기 반도체칩과 상기 부품받이 적층체의 두께 방향의 치수인 높이가 다른 적어도 1개의 반도체칩 또는 수동 부품을 포함하는 것을 특징으로 하는 반도체 장치 실장 부품.
  13. 제10항에 있어서,
    상기 제2층이 제2 절연층으로 이루어지고, 상기 부품이 상기 제2층에 접착되어 있는 것을 특징으로 하는 반도체 장치 실장 부품.
  14. 제13항에 있어서,
    상기 비아 배선은 상기 비아 배선 형성용 비아 내에 설치된 재배선용 절연층에 설치된 관통구멍을 통하여 상기 부품의 접속 단자로부터 상기 부품받이 적층체의 반대측까지 인출되어 있는 것을 특징으로 반도체 장치 실장 부품.
  15. 제13항에 있어서,
    상기 제2층이 저유동성 접착재로 이루어지는 것을 특징으로 하는 반도체 장치 실장 부품.
  16. 제10항에 있어서,
    상기 제2층이 금속층으로 이루어지고, 상기 부품이 상기 제1층에 접착되어 있고, 상기 비아 배선은 상기 비아 배선 형성용 비아 내에 설치된 재배선용 절연층에 설치된 관통구멍을 통하여 상기 부품의 접속 단자로부터 인출되어 있고, 상기 재배선용 절연층 및 상기 제1층에는, 상기 금속층을 노출하는 제2 관통구멍이 설치되고, 상기 제2 관통구멍 내에는 상기 금속층에 접속하는 제2 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치 실장 부품.
  17. 제16항에 있어서,
    상기 금속층이 구리박인 것을 특징으로 하는 반도체 장치 실장 부품.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 비아 배선 형성용 비아 중 1개에 대하여, 상기 부품의 접속 단자가 1개 대응하여 배치되고, 상기 비아 배선 형성용 비아를 통하여 설치된 제1 비아 배선을 덮는 감광성 수지층이 설치되고, 상기 감광성 수지층에는 상기 제1 비아 배선에 대향하는 위치에 관통구멍이 설치되고, 상기 감광성 수지층 위에는 상기 제1 비아 배선에 접속하는 상기 관통구멍에 형성된 제2 비아 배선을 포함하는 배선층이 설치되어 있는 것을 특징으로 하는 반도체 장치 실장 부품.
  19. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 비아 배선 형성용 비아 중 1개는 상기 부품의 복수의 접속 단자가 대응하여 배치되고, 상기 비아 배선 형성용 비아를 통하여 설치된 제1 비아 배선을 덮는 감광성 수지층이 설치되고, 상기 감광성 수지층에는 상기 복수의 접속 단자에 대향하는 복수의 관통구멍이 형성되고, 각 관통구멍에 상기 비아 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치 실장 부품.
  20. 제19항에 있어서,
    상기 부품이 복수의 접속 단자가 중앙부의 소정 에리어에 배치된 에리어 패드 타입의 반도체칩이며, 상기 비아 배선 형성용 비아가 상기 소정 에리어에 대응하는 형상으로 형성되고, 상기 감광성 수지층은 상기 비아 배선 형성용 비아를 메우도록 형성되고, 상기 복수의 접속 단자에 대향하는 복수의 상기 관통구멍이 형성되고, 각 관통구멍에 상기 비아 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치 실장 부품.
  21. 제19항에 있어서,
    상기 부품이 복수의 접속 단자가 중앙부를 둘러싸는 소정의 주연부에 배치된 페리페럴 패드 타입의 반도체칩이며, 상기 비아 배선 형성용 비아가 상기 중앙부를 둘러싸는 상기 소정의 주연부에 대응하는 형상으로 형성되고, 상기 감광성 수지층은 상기 비아 배선 형성용 비아를 메우도록 형성되고, 상기 복수의 접속 단자에 대향하는 복수의 상기 관통구멍이 형성되고, 각 관통구멍에 상기 비아 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치 실장 부품.
  22. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 비아 배선이 인출된 표면에 감광성 수지층을 통하여 재배선을 형성한 재배선층을 설치한 것을 특징으로 하는 반도체 장치 실장 부품.
  23. 제22항에 있어서,
    상기 재배선층을 3층 또는 4층 이상 설치한 것을 특징으로 하는 반도체 장치 실장 부품.
  24. 제22항에 있어서,
    상기 재배선층이 2층 또는 3층이며, 그 위에 상기 부품받이 적층체를 더 설치하고, 그 위에 재배선층을 더 설치한 것을 특징으로 하는 반도체 장치 실장 부품.
  25. 제22항에 있어서,
    상기 부품이 재배선층의 최표층의 위에 상기 부품받이 적층체를 더 설치한 것을 특징으로 하는 반도체 장치 실장 부품.
  26. 제19항에 있어서,
    상기 부품이 반도체칩에 eWLP에 의해 재배선층을 2층 또는 3층 설치한 것인 것을 특징으로 하는 반도체 장치 실장 부품.
  27. 적어도 하나의 반도체칩을 실장하기 위한 비아 배선 형성용 기판으로서,
    서포트 기판;
    상기 서포트 기판 위에 설치된 박리 가능 접착제층; 및
    상기 박리 가능 접착제층 위에 설치된 절연층;
    을 구비하고,
    상기 절연층에는, 상기 반도체칩의 복수의 접속 단자의 각각에 대응하고 또한 상기 접속 단자와 접속하는 비아 배선을 형성 가능한 비아 배선 형성용 비아가 상기 절연층만을 위치 어긋남 없이 관통하여 형성되어 있고,
    상기 비아 배선 형성용 비아는 직경이 15㎛∼70㎛의 스트레이트 비아이며, 위치 정밀도가 포토리소그래피 정밀도인 것을 특징으로 하는 비아 배선 형성용 기판.
  28. 서포트 기판과, 이 위에 형성된 박리 가능 접착제층과, 이 위에 제1 금속층과 제2 금속층이 순차 적층된 적층 기판을 준비하는 공정;
    상기 제2 금속층에 레지스트층을 설치하고, 상기 레지스트층에 복수의 비아 형성용 구멍을 소정 패턴으로 형성하는 공정;
    상기 소정 패턴의 상기 레지스트층을 마스크로 하여 상기 제2 금속층만을 에칭하는 공정;
    상기 비아 형성용 구멍 속의 상기 제1 금속층 위에 금속을 메워 넣어 금속 기둥을 형성하는 공정;
    상기 레지스트층을 박리하는 공정;
    상기 제1 금속층 위에, 상기 금속 기둥을 메워 넣는 절연층을 형성하는 공정;
    상기 절연층의 표면을 연마하여 상기 금속 기둥의 제1 끝면을 노출하는 공정; 및
    상기 절연층 및 상기 박리 가능 접착제층을 에칭 스톱층으로 하여 상기 금속 기둥 및 상기 제1 금속층을 에칭 제거하여 비아 배선 형성용 비아를 형성하는 공정;을 구비하는 것을 특징으로 하는 비아 배선 형성용 기판의 제조 방법.
  29. 제27항에 기재된 비아 배선 형성용 기판 또는 제28항에 기재된 비아 배선 형성용 기판의 제조 방법으로 제조한 비아 배선 형성용 기판을 준비하는 공정과, 접속 단자를 구리 단자로 하여 그 주위에 접착층을 설치한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선 형성용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 반도체칩을, 상기 비아 배선 형성용 기판의 상기 절연층 위에 접착제를 통하여 접합하는 공정과,
    상기 반도체칩을 메워 넣는 제3 절연층을 형성하는 공정과,
    상기 박리 가능 접착제층 및 상기 서포트 기판을 박리하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치 실장 부품의 제조 방법.
  30. 제4항 내지 제8항 중 어느 한 항에 기재된 비아 배선 형성용 기판의 제조 방법으로 제조한 비아 배선 형성용 기판을 준비하는 공정과, 접속 단자를 구리 단자로 한 반도체칩을 준비하고, 상기 구리 단자를 상기 비아 배선 형성용 기판의 상기 비아 배선 형성용 비아에 대향시킨 상태에서 상기 반도체칩을, 상기 비아 배선 형성용 기판의 상기 제2 절연층 위에 접착제를 통하여 접합하거나 또는 상기 비아 배선 형성용 기판의 저유동성 접착제로 이루어지는 상기 제2 절연층 위에 접합하는 공정;
    상기 반도체칩을 메워 넣는 제3 절연층을 형성하는 공정;
    상기 제2 박리 가능 접착제층 및 제2 서포트 기판을 박리하는 공정과, 상기 비아 배선 형성용 비아의 상기 반도체칩이 설치된 측과는 반대측으로부터 상기 비아 배선 형성용 비아를 구리로 메워 넣어 상기 구리 단자와 접속하는 비아 배선을 형성하는 공정;
    을 구비하는 것을 특징으로 하는 반도체 장치 실장 부품의 제조 방법.
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