JP7226973B2 - ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法 - Google Patents
ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法 Download PDFInfo
- Publication number
- JP7226973B2 JP7226973B2 JP2018215050A JP2018215050A JP7226973B2 JP 7226973 B2 JP7226973 B2 JP 7226973B2 JP 2018215050 A JP2018215050 A JP 2018215050A JP 2018215050 A JP2018215050 A JP 2018215050A JP 7226973 B2 JP7226973 B2 JP 7226973B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- layer
- via wiring
- substrate
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
(実施形態1)
図1は、本実施形態に係るビア配線形成用基板の断面図、図2は、ビア配線形成用基板の製造プロセスを示す断面図である。
このように、ビア配線形成用ビア17は、以下の新規なフォトリソグラフィープロセスで形成できるので、その位置精度はフォトリソグラフィー精度と同等になる。
まず、例えば、ガラス製のサポート基板21を用意し(図2(a))、この片面に剥離可能接着剤層22を設ける(図2(b))。剥離可能接着剤層22は塗布によってもシート状の接着剤層を貼付してもよいが、ここでは、JV剥離テープ SELFA-SE(積水化学社製)を貼付した。
なお、本件明細書において、例えば、単に、ニッケル又は銅と呼称した場合、所望の添加元素又は不可避の微量元素を含んだものも包含するものであり、また、所望の添加元素や微量元素を含有するものをニッケル合金又は銅合金と呼称することもある。
露光は、UVを100~300mJ/cm2照射し、Na2CO3の1%溶液を30秒スプレーして現像し、パターニングを行った。
また、金属柱27の上面を露出させるための研磨は、ダイヤモンドバイトなど一般的な研磨機を用いて行うことができる。
図3は、実施形態2に係るビア配線形成用基板の断面図、図4は、ビア配線形成用基板の製造プロセスを示す断面図である。
図4(a)に示すように、まず、図2(i)の工程の後、サポート基板11とは反対側に、剥離可能接着剤層12Aを介してサポート基板11Aを接着する。サポート基板11A及び剥離可能接着剤層12Aは、サポート基板11及び剥離可能接着剤層12と同様なものを用いればよい。
図5は、実施形態3に係るビア配線形成用基板の断面図、図6は、ビア配線形成用基板の製造プロセスを示す断面図である。
まず、例えば、ガラス製のサポート基板21を用意し(図6(a))、この片面に剥離可能接着剤層22を設ける(図6(b))。剥離可能接着剤層22は塗布によってもシート状の接着剤層を貼付してもよいが、ここでは、JV剥離テープ SELFA-SE(積水化学社製)を貼付した。
露光は、UVを100~300mJ/cm2照射し、Na2CO3の1%溶液を30秒スプレーして現像し、パターニングを行った。
また、金属柱27の上面を露出させるための研磨は、ダイヤモンドバイトなど一般的な研磨機を用いて行うことができる。
以下、ビア配線形成用基板1に半導体チップを実装するプロセスの一例を図面を参照しながら説明する。
次に、例えば、Niからなる金属層13をエッチングで除去する(図8(d))。ここで、金属層13は、Niからなるので、銅PAD52に影響を与えることなく、酸性エッチング液、例えば、塩酸溶液、硫酸、又は過水硫酸(H2SO4-H2O2)を用いてエッチングすることができる。
以下、ビア配線形成用基板1Bに半導体チップを実装するプロセスの他の例を図9を参照しながら説明する。
この場合、本実施形態では、絶縁層15上に配線を直接形成できるので、再配線層を一層省略できるという利点がある。なお、その他の効果は上述した例と同様である。
ビア配線形成用基板1Bに半導体チップを実装するプロセスの他の例を図11を参照しながら説明する。このプロセスは、実施形態5の図10(a)~図10(d)の工程は同様であるので、その後の工程を示している。
次に、レジスト層を設けてパターニングしたレジスト層75を形成し(図11(c))、配線層58及び金属層14をパターニングし、ビア配線59及び配線60を形成する(図11(d))。
図12も実施形態5の図10(a)~図10(d)の工程の後工程を示し、図12(a)に示すように、シード層57を設けた後、先にレジスト層を設けてパターニングしたレジスト層75を形成し、その後、電気メッキを施して、ビア配線形成用ビア17を埋込み、ビア配線59及び配線60を形成(図12(b))、最後にレジスト層75及びレジスト層75の下のシード層57及び金属層14を除去する(図12(c))。
なお、本実施形態の効果は上述した例と同様である。
ビア配線形成用基板1Bに半導体チップを実装するプロセスの他の例を図13を参照しながら説明する。このプロセスは、実施形態5の図10(a)~図10(d)の工程は同様であるので、その後の工程を示している。
なお、本実施形態の効果は上述した例と同様である。
本発明のビア配線形成用基板は、上述した製造プロセスに限定されず、他の製造プロセスでも製造可能である。
11,11A,21 サポート基板
12,12A,22 剥離可能接着剤層
13 金属層
14 金属層
15 絶縁層
17 ビア配線形成用ビア
27 金属柱
28 モールド樹脂
50 半導体チップ
51 接続端子
52 銅PAD
61 接着層
71 モールド樹脂層
80 再配線層
Claims (14)
- 少なくとも一つの半導体チップを実装するためのビア配線形成用基板であって、
サポート基板と、
前記サポート基板上に設けられた剥離可能接着剤層と、
前記剥離可能接着剤層上に設けられた絶縁層と、を具備し、
前記絶縁層には、前記半導体チップの複数の接続端子のそれぞれに対応し且つ前記接続端子と接続するビア配線を形成可能なビア配線形成用ビアが前記絶縁層のみを位置ずれなしに貫通して形成されており、
前記ビア配線形成用ビアは、直径が15μm~70μmのストレートビアであり、位置精度がフォトリソグラフィー精度であることを特徴とするビア配線形成用基板。 - 前記ビア配線形成用ビアは、ドリル加工又はレーザー加工ではなく、前記絶縁層に埋め込まれた金属柱又は感光性樹脂柱を除去して形成されたものであることを特徴とする請求項1記載のビア配線形成用基板。
- 前記金属柱がニッケル又はニッケル合金からなることを特徴とする請求項2記載のビア配線形成用基板。
- 前記絶縁層がエポキシ系封止材料からなることを特徴とする請求項1~3の何れか一項記載のビア配線形成用基板。
- 前記絶縁層と前記剥離可能接着剤層との間に金属層が設けられ、当該金属層を貫通して前記ビア配線形成用ビアが形成されていることを特徴とする請求項1記載のビア配線形成用基板。
- 前記金属層がニッケル又はニッケル合金からなることを特徴とする請求項5記載のビア配線形成用基板。
- 前記絶縁層と前記剥離可能接着剤層との間の前記金属層が前記剥離可能接着剤層側から第1金属層と第2金属層との2層からなることを特徴とする請求項5又は6記載のビア配線形成用基板。
- 前記絶縁層と前記剥離可能接着剤層との間の前記金属層が前記剥離可能接着剤層側から第1金属層と第2金属層との2層からなり、前記第1金属層がニッケル又はニッケル合金からなり、前記第2金属層が銅又は銅合金からなることを特徴とする請求項5記載のビア配線形成用基板。
- 第1サポート基板と、この上に形成された第1剥離可能接着剤層と、この上に金属層とが積層された積層基板を用意する工程と、
前記金属層にレジスト層を設け、前記レジスト層に複数のビア形成用孔を所定パターンで形成する工程と、
前記ビア形成用孔の中の前記金属層上に金属を埋め込み金属柱を形成する工程と、
前記レジスト層を剥離する工程と、
前記金属層上に、前記金属柱を埋め込む絶縁層を形成する工程と、
前記絶縁層の表面を研磨して前記金属柱の第1端面を露出する工程と、
前記絶縁層および前記第1剥離可能接着剤層をエッチングストップ層として前記金属柱をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法。 - 前記金属柱の第1端面を露出する工程の後に、
前記絶縁層および前記金属柱の上に第2剥離可能接着剤層を介して第2サポート基板を接着する工程と、
前記第1剥離可能接着剤層および前記第1サポート基板を剥離する工程と、
前記金属層を除去して前記金属柱の前記第1端面とは反対側の第2端面を露出する工程と、
を具備し、その後、前記金属柱をエッチング除去してビア配線形成用ビアとすることを特徴とする請求項9記載のビア配線形成用基板の製造方法。 - サポート基板と、この上に形成された剥離可能接着剤層と、この上に第1金属層と第2金属層とが順次積層された積層基板を用意する工程と、
前記第2金属層にレジスト層を設け、前記レジスト層に複数のビア形成用孔を所定パターンで形成する工程と、
前記所定パターンの前記レジスト層をマスクとして前記第2金属層のみをエッチングする工程と、
前記ビア形成用孔の中の前記第1金属層上に金属を埋め込み金属柱を形成する工程と、
前記レジスト層を剥離する工程と、
前記第1金属層上に、前記金属柱を埋め込む絶縁層を形成する工程と、
前記絶縁層の表面を研磨して前記金属柱の第1端面を露出する工程と、
前記絶縁層および前記剥離可能接着剤層をエッチングストップ層として前記金属柱及び前記第1金属層をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法。 - 請求項1~8の何れか一項に記載のビア配線形成用基板又は請求項10~11の何れか一項に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、
前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、
前記剥離可能接着剤層および前記サポート基板、又は前記第2剥離可能接着剤層および前記第2サポート基板を剥離する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、を具備することを特徴とする半導体チップの実装方法。 - 請求項5又は6に記載のビア配線形成用基板又は請求項9に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、
前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、
前記剥離可能接着剤層および前記サポート基板、又は前記第1剥離可能接着剤層および前記第1サポート基板を剥離する工程と、前記金属層を除去する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、
を具備することを特徴とする半導体チップの実装方法。 - 請求項7又は8に記載のビア配線形成用基板又は請求項11に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、
前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、
前記剥離可能接着剤層および前記サポート基板を剥離する工程と、前記第1金属層を除去する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅めっき又は導電性ペーストで埋め込んで前記銅端子と接続するビア配線を形成する工程と、前記第2金属層を用いて配線パターンを形成する工程と、を具備することを特徴とする半導体チップの実装方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018215050A JP7226973B2 (ja) | 2018-11-15 | 2018-11-15 | ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法 |
TW108141675A TWI791924B (zh) | 2018-11-15 | 2019-11-15 | 通路配線形成用基板及通路配線形成用基板之製造方法和半導體裝置安裝零件 |
DE112019005240.3T DE112019005240T5 (de) | 2018-11-15 | 2019-11-15 | Durchkontaktierungsverdrahtungssubstrat, Verfahren zu seiner Herstellung und Halbleitervorrichtungs-Montagekomponente |
CN201980077167.9A CN113228257A (zh) | 2018-11-15 | 2019-11-15 | 通孔布线形成用基板及其制造方法和半导体装置安装部件 |
US17/294,285 US20210407950A1 (en) | 2018-11-15 | 2019-11-15 | Via wiring formation substrate, manufacturing method for via wiring formation substrate, and semiconductor device mounting component |
PCT/JP2019/044922 WO2020101022A1 (ja) | 2018-11-15 | 2019-11-15 | ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品 |
KR1020217017815A KR102612326B1 (ko) | 2018-11-15 | 2019-11-15 | 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018215050A JP7226973B2 (ja) | 2018-11-15 | 2018-11-15 | ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020087982A JP2020087982A (ja) | 2020-06-04 |
JP7226973B2 true JP7226973B2 (ja) | 2023-02-21 |
Family
ID=70908761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018215050A Active JP7226973B2 (ja) | 2018-11-15 | 2018-11-15 | ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7226973B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007053379A (ja) | 2005-08-17 | 2007-03-01 | General Electric Co <Ge> | パワー半導体パッケージングの方法および構造 |
JP2010118589A (ja) | 2008-11-14 | 2010-05-27 | Shinko Electric Ind Co Ltd | 電子部品内蔵配線基板の製造方法 |
JP2015226013A (ja) | 2014-05-29 | 2015-12-14 | イビデン株式会社 | プリント配線板およびその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
-
2018
- 2018-11-15 JP JP2018215050A patent/JP7226973B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007053379A (ja) | 2005-08-17 | 2007-03-01 | General Electric Co <Ge> | パワー半導体パッケージングの方法および構造 |
JP2010118589A (ja) | 2008-11-14 | 2010-05-27 | Shinko Electric Ind Co Ltd | 電子部品内蔵配線基板の製造方法 |
JP2015226013A (ja) | 2014-05-29 | 2015-12-14 | イビデン株式会社 | プリント配線板およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2020087982A (ja) | 2020-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9455219B2 (en) | Wiring substrate and method of manufacturing the same | |
JP5175719B2 (ja) | 回路基板構造の製造方法及び回路基板構造 | |
US7935891B2 (en) | Wiring board manufacturing method | |
CN103258751B (zh) | 制造半导体器件的方法和制造电子组合件的方法 | |
TW200917395A (en) | Semiconductor device and manufacturing method thereof | |
JP2007150275A5 (ja) | ||
JP2007324559A (ja) | ファインピッチを有するマルチレイヤー回路板及びその製作方法 | |
KR102612326B1 (ko) | 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품 | |
JP2007073765A (ja) | 半導体パッケージ及びその製造方法 | |
TW201320847A (zh) | 雙面線路板之製作方法 | |
TW201145466A (en) | Electronic component for wiring and method of manufacturing the same | |
CN111816569B (zh) | 封装框架及其制作方法和基板 | |
US6808643B2 (en) | Hybrid interconnect substrate and method of manufacture thereof | |
KR20050084417A (ko) | 전자 장치, 그 제조 방법 및 호일 | |
JP5640667B2 (ja) | 回路基板の製造方法 | |
JP2006041029A (ja) | 配線基板及びその製造方法ならびに電子装置 | |
JP7226973B2 (ja) | ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法 | |
JP5581830B2 (ja) | 部品内蔵基板の製造方法及び部品内蔵基板 | |
KR20120120789A (ko) | 인쇄회로기판의 제조방법 | |
CN107223284B (zh) | 通过在部件承载件的具有均匀消蚀特性的表面部分中的接线结构接触嵌入式电子部件 | |
KR20100096513A (ko) | 반도체 칩을 내장하는 반도체 패키지와, 이를 제조하는 방법 | |
TW200849542A (en) | Device having high aspect ratio via in low dielectric material and method for manufacturing the same | |
JP7505868B2 (ja) | 半導体装置実装部品 | |
JP6573415B1 (ja) | ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品の製造方法 | |
CN100541753C (zh) | 电子器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20210421 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230209 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7226973 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |