JP3372110B2

JP3372110B2 - 半導体装置

Info

Publication number: JP3372110B2
Application number: JP21888094A
Authority: JP
Inventors: 賀淳二古; 野智久水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-13
Filing date: 1994-09-13
Publication date: 2003-01-27
Anticipated expiration: 2018-01-27
Also published as: JPH0883913A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特
に、ＳＯＩ（シリコンオンインシュレータ）構造に基づ
く新機能素子やトランジスタ素子の構造に関する。

【０００２】

【従来の技術】一般に、シリコンＭＯＳＬＳＩは、微
細化により、更なる高性能化と高機能化が進んでいる。

【０００３】ＬＳＩの微細化は、スケーリング則を基本
としながら進められているが、素子のサイズが０．１μ
ｍ以下のレベルになると、１０¹⁸ｃｍ^-3以上の基板不純
物濃度が要求されてくる。基板濃度がこれほど高くなる
と、キャリアの移動度の低下が厳しくなり、電流駆動力
の上昇をそれほど期待できなくなる。その結果、微細化
のメリットである、高性能化が達成できなくなるという
問題点が生じる。

【０００４】これに対して、上述のような問題点を解消
できるＬＳＩとして、ＳＯＩ構造のＭＯＳＦＥＴが、次
世代の素子として有望視されている。ＳＯＩ構造にする
と、基板濃度を低く抑えられるため、キャリア移動度の
極端な低下を免れることができる。さらに、接合容量が
低減されるという効果もある。このため、結果的に、微
細化による高性能化の達成が依然として可能となる。

【０００５】ここで、従来の半導体装置の一例として、
ＮチャネルのＳＯＩ構造のＭＯＳＦＥＴの構造を説明す
る。

【０００６】図１３は、かかる従来の半導体装置の断面
図である。図において示すように、ＳＯＩ基板８は、シ
リコン基板１と埋め込みシリコン酸化物２とＳＯＩ層９
から構成され、ＳＯＩ層９の中に、チャネル領域５が形
成され、これを挟んでソース領域３と、ドレイン領域３
３が形成されている。なお、ＳＯＩ層９のソース領域３
とドレイン領域３３はイオン注入によりｎ⁺層となる。
更に、このＳＯＩ層９の上には、シリコン酸化膜４が形
成され、このシリコン酸化膜４を挟んで、チャネル領域
５の上にゲート電極６が形成される。

【０００７】このような、ＳＯＩ構造のＭＯＳＦＥＴ
は、シリコン基板１が完全に空乏化するために、移動度
が向上し、また薄く形成したＳＯＩ層９のために、短チ
ャネル効果の抑制が顕著であるという大きな特長があ
る。

【０００８】

【発明が解決しようとする課題】しかし、ＳＯＩ構造に
おいて、高性能化を実現するためには、寄生抵抗の低減
化という問題の解決が前提となっており、これを解決し
ない限りは、ＳＯＩにおいて高電流駆動能力の達成はあ
りえない。しかしながら、従来の技術では、ソースドレ
イン抵抗の低減化対策は不十分であり、性能向上の障害
となっていた。

【０００９】また、図１３の構造の場合、シリコン基板
１の浮遊効果のために、ドレイン領域３３端でのインパ
クトイオン化によって発生する正孔が、バックサイドの
Ｓｉ／ＳｉＯ₂界面のソース領域３のｐｎ接合のエネル
ギ障壁付近に留まり易い。このため、ソース領域３、シ
リコン基板１、ドレイン領域３３を、それぞれエミッ
タ、ベース、コレクタとする寄生バイポーラトランジス
タが生じ、この寄生トランジスタが、留まった正孔によ
って動作することになってしまう。このため、図１３の
構造では、ドレイン耐圧が劣化してしまうという問題が
ある。

【００１０】一方、トンネル現象をデバイスに応用した
トンネル効果素子や量子化現象を応用した量子効果素子
も、ナノエレクトロニクス素子として提案されている
が、いずれも、デバイス製作上の困難があったり、動作
領域が極低温（液体ヘリウム温度）に限られていたりし
ており、現実的な解決策は見つかっていない。

【００１１】以上のように、従来は、０．１μｍ以下の
レベルの装置で、微細化による高性能化の実現が困難で
あり、新機能素子に関しても、現実的なトンネル効果素
子や量子効果素子の実現が困難であるという問題点があ
った。

【００１２】本発明は、上記のような従来技術の課題を
解決し、微細化しつつも高性能を保つことができ、トン
ネル現象や量子化現象を応用した現実的な新機能素子を
提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の第１の発明は、
シリコン基板上に絶縁層、ＳＯＩ層を積層に設けたＳＯ
Ｉ基板の前記絶縁層の上に配置される前記ＳＯＩ層に形
成されるチャネル領域と、前記チャネル領域を挟んだ位
置における前記ＳＯＩ層によって形成されるソース領域
及びドレイン領域と、前記チャネル領域にゲート酸化膜
を介して配置されるゲート電極と、を備え、前記チャネ
ル領域の厚さを、完全空乏化していないＳＯＩ構造のＭ
ＯＳＦＥＴにおける反転層の厚さよりも薄い１００オン
グストローム以下に設定した、ことを特徴とする半導体
装置を提供するものである。

【００１４】本発明の第２の発明は、シリコン基板上に
絶縁層、ＳＯＩ層を積層に設けたＳＯＩ基板の前記絶縁
層の上に配置される前記ＳＯＩ層に形成されるチャネル
領域と、前記チャネル領域を挟んだ位置における前記Ｓ
ＯＩ層によって形成されるソース領域及びドレイン領域
と、前記チャネル領域にゲート酸化膜を介して配置され
るゲート電極と、を備え、前記チャネル領域の厚さを、
完全空乏化していないＳＯＩ構造のＭＯＳＦＥＴにおけ
る反転層の厚さよりも薄い５０オングストローム以下に
設定した、ことを特徴とする半導体装置を提供するもの
である。

【００１５】

【作用】本発明の第１の発明においては、チャネル領域
の厚さに比べて、ソース領域とドレイン領域の厚さが厚
くなっているので、ソース、ドレインの寄生抵抗が低減
され、チャネル領域の電流駆動能力が向上する。

【００１６】本発明の第２の発明においては、ソース領
域が反転され、この領域でのｐｎ接合のエネルギ障壁が
低減化され、ドレイン耐圧が向上する。

【００１７】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。

【００１８】図１は、本発明の実施例１の半導体装置の
断面図であり、特にＳＯＩ構造のＭＯＳ型トランジスタ
を例示するものである。図において示すように、シリコ
ン基板１の上に埋め込みシリコン酸化物２の領域があ
り、その上に、ＳＯＩ層９が配置される。そして、ＳＯ
Ｉ層９の中のゲートを構成する部分にチャネル領域５が
形成される。一方、ＳＯＩ層９の中では、チャネル領域
５を挟んで、ソース領域３とドレイン領域３３が配置さ
れる。そして、ソース領域３、チャネル領域５、ドレイ
ン領域３３の上にシリコン酸化膜４が配される。また、
チャネル領域５の上には、シリコン酸化膜４を介して、
ゲート電極６が形成される。

【００１９】なお、図からも明らかなように、シリコン
基板１、埋め込みシリコン酸化物２、ＳＯＩ層９がＳＯ
Ｉ基板８を形成する。

【００２０】図からも明らかなように、ＳＯＩ層９にお
いて、チャネル領域５に比較して、ソース領域３とドレ
イン領域３３の層の厚さが、厚くなっている。これによ
り、ソース領域３とドレイン領域３３の寄生抵抗は、チ
ャネル領域５のチャネル抵抗に比較して、無視できる程
度に低減されている。

【００２１】さらに、ゲート電極６により制御されるチ
ャネル領域５の厚さは、完全空乏化していないＳＯＩ構
造のＭＯＳＦＥＴにおける反転層の厚さｚよりも薄くな
っている。

【００２２】量子極限近似における反転層の厚さｚは、

【００２３】

【数１】で与えられる。これは、文献「ＰｈｙｓｉｃａｌＲｅ
ｖｉｅｗ（１６３）」（ｐ８１６：Ｆ．Ｓｔｅｒｎａ
ｎｄＷ．Ｅ．Ｈｏｗａｒｄ著、１９６７）で明らかに
されている。ここで、ｑは電子の素電荷、ｈ_-はディラ
ック定数、Ｅは基板半導体の誘電率、ｍはキャリアの状
態密度有効質量、φ_Bは半導体表面のフェルミポテンシ
ャル、Ｎ_SUBは半導体基板の不純物濃度、Ｎ_Sは反転層
中のキャリア濃度である。各物理量は以下のように与え
らえれる。

【００２４】

【数２】

【００２５】

【数３】

【００２６】

【数４】また、室温におけるシリコンの（１００）面を考える
と、

【００２７】

【数５】である。更に、

【００２８】

【数６】

【００２９】

【数７】

【００３０】

【数８】とすると、厚さｚの値として、５０オングストロームが
得られる。数１の式は、各物理量との関係を理解すると
いう意味で非常に有効である。量子極限近似では、キャ
リアは最低のサブバンドのみを占有していることを仮定
しているが、高次のサブバンドの効果を考慮すると、さ
らに定量性は高まる。自己無撞着な計算によると、上記
の条件では、１００オングストローム程度の反転層幅が
得られる。これは、文献「ＰｈｙｓｉｃａｌＲｅｖｉ
ｅｗ（Ｂ５）」（ｐ４８９１：Ｆ．Ｓｔｅｒｎ著、１９
７２）で明らかにされている。反転層の厚さｚは、物理
的には、少数キャリアの移動するチャネルの厚さである
ので、これよりもＳＯＩ基板８のチャネル領域５を薄く
するということは、サブバンド間のエネルギー分離幅を
大きくし、完全な２次元電気伝導系を実現することにな
る。つまり、キャリアはチャネル領域５全体を流れるこ
とになる。また、チャネルの幅も、同程度のサイズまで
微細化されれば、１次元の電気伝導系が実現されること
になる。

【００３１】このような、超薄膜ＳＯＩ構造のＭＯＳＦ
ＥＴの特長は、次の２点である。

【００３２】第１は、チャネル方向に垂直な方向の電界
が極端に緩和されることである。

【００３３】例えば、図２は、ＳＯＩ構造および通常の
バルク構造のＭＯＳＦＥＴにおける電子の移動度を、垂
直方向の電界で整理した実験結果である。図からも明ら
かなように、ＳＯＩ構造にすると、バルク構造に比べ
て、高い移動度が得られている。そして、これは垂直方
向の電界が弱くなっていることを意味している。

【００３４】この効果は、ＳＯＩ基板８の層厚が薄くな
るほど顕著である。

【００３５】第２は、２次元もしくは、１次元電気伝導
系は、量子化されて、サブバンド梯子間のギャップが非
常に大きくなり、各サブバンド梯子が完全に分離される
ことである。この結果、キャリア移動度を低下させる原
因となる、サブバンド梯子間のキャリア散乱などが無視
できるようになる。また、１次元系では、広角錯乱も抑
えられるので、モビリティの向上に対する寄与はさらに
大きくなる。以上のようなことは、文献「Ｊａｐａｎｅ
ｓｅＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓ
ｉｃｓ」（１９頁、Ｈ．Ｓａｋａｉ著、Ｌ７３５，１９
８０）にも示されるところである。

【００３６】このように、超薄膜ＳＯＩ素子では、垂直
方向の電界が極端に緩和され、かつ散乱がほとんど効か
なくなるので、非常に高いキャリア移動度が実現できる
ようになる。その結果、キャリアの平均自由行程は長く
なり、ゲート長に代表される、系のサイズを、平均自由
行程と同程度か、あるいはそれより小さくすることが可
能になる。つまり、キャリアは、ソース領域３を出て、
ドレイン領域３３に達するまでに、エネルギを失わなく
なる。言い換えると、バリスティックな素子動作が実現
される。これによって、素子の電流駆動能力は飛躍的に
上昇し、性能は大幅に向上することになる。

【００３７】図３は、本発明の実施例２の半導体装置の
断面図であり、特にＳＯＩ構造のトンネル効果素子を例
示するものである。図３の構成において、その素子断面
構造は、基本的には、図１の構成と同じであるが、ソー
ス領域３がＮ型の高濃度キャリア領域、ドレイン領域３
３が、Ｐ型の高濃度不純物領域になっていることが特徴
である。

【００３８】かかる構成において、ゲート電極６に電位
を与えない時は、チャネル領域５はＰ型不純物領域のま
まであるので、ソース領域３とドレイン領域３３の間に
電位を与えると、図４の特性図に示すように、通常のｐ
ｎ接合特性が現れる。ちなみに、図４は、縦軸に電流Ｉ
ｄ、横軸にドレイン電圧Ｖｄを示す。なお、ゲート電圧
Ｖｇとしては、電圧Ｖ１の場合と、電圧Ｖ２の場合と、
０Ｖの場合を示す。

【００３９】ところが、ゲート電極６に正の電位を与え
て、チャネル領域５を反転状態にすると、チャネル領域
５は２次元のＮ型高濃度キャリア領域となり、ドレイン
領域３３端に高濃度ｐｎ接合が発生する。この接合は、
エサキダイオードと同様に、トンネル効果により負性微
分抵抗特性を示す。そして、ゲート電極６の電位、つま
りゲート電圧Ｖｇを変えると、キャリア数が変化するの
で、図４に示すように、トンネル特性は変調される。ま
た、ゲート電極６に負の電位を与えて、蓄積状態にして
も、同じ効果が実現できる。このとき、高濃度ｐｎ接合
はソース領域３端に発生する。

【００４０】この構造は、ＳＯＩ基板に限らず有効であ
る。しかし、通常のシリコン基板では、寄生のｐｎ接合
のために、トンネル特性が隠れてしまう懸念がある。な
ぜならば、高濃度ｐｎ接合は非常に微小な領域に限られ
るためである。これに対して、図３の構造では、寄生の
ｐｎ接合が一切排除されている。このために、非常に良
好なトンネル負性抵抗特性が期待できる。

【００４１】さらに、サブバンド梯子が完全に分離さ
れ、各サブバンド準位が独立とみなせるような系では、
サブバンド梯子間の共鳴トンネル現象が現れるようにな
る。この時に得られる特性を、図５に示す。ちなみに、
図５は、縦軸に電流Ｉｄ、横軸にドレイン電圧Ｖｄを示
す。図５からも明らかなように、この場合、複数の山と
谷が発生するので、これを多値メモリに応用することが
可能になる。このような現象は、図３のような構造のゲ
ート制御型のエサキダイオードに限らず、図６のような
断面構造の通常のエサキダイオードにも現れる。

【００４２】図７は、本発明の実施例３の半導体装置の
平面図であり、特にＳＯＩ構造の量子効果素子を例示す
るものである。図において示すように、ソース領域３と
ドレイン領域３３の間には、２本の１次元伝導系チャネ
ルが、チャネル領域５１、５２として形成されており、
チャネル領域５１、５２の上には、ゲート電極６１、６
２が配置される。なお、図７の構成において、そのチャ
ネルの断面構造は、図１の構成と、同様である。

【００４３】以上のような構成においても、もちろんバ
リスティックな動作が期待できる。各々の、チャネル領
域５１、５２は、別々のゲート電極６１、６２により制
御されて、位相を変調できるようになっている。これに
より、図８に示すような素子特性をもつ位相干渉効果素
子を実現することができる。ちなみに、図８において、
縦軸はコンダクタンス、横軸は電位差△Ｖを表してい
る。ちなみに、電位差△Ｖはゲート電極６１の電位Ｖ_G1
と、ゲート電極６２の電位Ｖ_G2の差（Ｖ_G2−Ｖ_G1）であ
る。なお、図８では、Ｖ_G1がＶｔｈに等しい場合と、Ｖ
_G1がＶｔｈよりも大きい場合について示している。

【００４４】なお、図７の構成では、２本のチャネルを
用いた構成を例示したが、これは３本以上であってもよ
く、同様の効果を得ることができる。

【００４５】次に、図１に示したような構造の半導体装
置の製造方法について説明する。

【００４６】図９は、本発明の半導体装置の製造方法で
あり、特に製造工程における半導体装置の断面図を、図
９（ａ）〜（ｄ）に順に示すものである。

【００４７】まず、シリコン基板１と、埋め込みシリコ
ン酸化物２と、ソース領域３およびドレイン領域３３を
構成するＳＯＩ層９で構成されるＳＯＩ基板８の上に、
シリコン酸化膜４を形成する。

【００４８】次に、ＬＰＣＶＤ（減圧ケミカルベーパー
デポジション）法を用いて、シリコン酸化膜４の上に、
シリコン窒化膜７を堆積させる。

【００４９】そして、パターンニングにより、チャネル
領域５に対応する部分を開口し、シリコン窒化膜７を除
去し、図５（ａ）のような構造を作る。

【００５０】次に、酸化を行って、チャネル領域５に対
応する部分のＳＯＩ層９のみを薄くする。酸化は１０オ
ングストロームの精度で制御することができるので、最
終的なチャネル領域５の厚さが所望の値になるように、
適宜、酸化条件を最適化することができる。このように
して、図５（ｂ）に示すような構造を得る。

【００５１】そして、シリコン窒化膜７およびシリコン
酸化膜４を除去して、図５（ｃ）に示すような断面構造
を得る。

【００５２】最後に、通常のＭＯＳプロセスにしたがっ
て、ＬＯＣＯＳ（選択酸化法）による素子分離酸化膜１
４の形成による素子分離を行い、次にゲート電極６の加
工および、ソース領域３およびドレイン領域３３のイオ
ン注入を行い、図５（ｄ）に示すような構造を実現でき
る。

【００５３】なお、この工程で、イオン注入の打ち分け
を行うと、図３の実施例２のような断面構造を得ること
ができる。

【００５４】図１０は、本発明の半導体装置の製造方法
であり、特に製造工程における半導体装置の断面図を図
１０（ａ）〜（ｄ）に順に示すものである。

【００５５】まず、シリコン基板１、埋め込みシリコン
酸化物２、ＳＯＩ層９からなるＳＯＩ基板８に、通常の
ＭＯＳプロセスにしたがって、ＬＯＣＯＳによる素子分
離酸化膜１４を形成し、素子分離構造とすることによ
り、図１０（ａ）に示すような断面の構造を得ることが
できる。

【００５６】次に、パターンニングにより、ＳＯＩ層９
にチャネル領域５となる部分を開口し、ＳＯＩ基板８の
層を一部除去する。この時の、エッチング条件は、最終
的なチャネル領域５の厚さが所望の値となるように、適
宜、最適化する。そして、ソース領域３とドレイン領域
３３に挟まれたチャネル領域５を形成する。そして、パ
ターンニング用のレジストを除去した後に、図１０
（ｂ）に示すような断面構造を得ることができる。

【００５７】続いて、チャネル領域５、ソース領域３、
ドレイン領域３３を構成するＳＯＩ層９の表面を酸化し
て、シリコン酸化膜４を形成し、その上に、シリコン窒
化膜７を堆積する。

【００５８】更に、異方性エッチングにより、シリコン
窒化膜７のみを選択的に除去し、チャネル領域５とソー
ス領域３の境界およびチャネル領域５とドレイン領域３
３の境界のそれぞれの段差部分の側壁のみにシリコン窒
化膜７を残す。このようなプロセスを経て、図１０
（ｃ）に示すような断面構造が得られる。

【００５９】最後に、ゲート電極６を全面に堆積して、
エッチバック法により、埋め込みのゲート電極６を形成
する。最後に、ソース領域３とドレイン領域３３に対す
るイオン注入を行って、図１０（ｄ）に示すような構造
を完成する。

【００６０】図１１は、本発明の半導体装置の製造方法
であり、特に製造工程における半導体装置の断面図を図
１１（ａ）〜（ｄ）に順に示すものである。

【００６１】まず、シリコン基板１、埋め込みシリコン
酸化物２、ＳＯＩ層９から構成されるＳＯＩ基板８にお
いて、チャネル領域５を形成するためのＳＯＩ層９はあ
らかじめ薄くしておく。

【００６２】このような構造のＳＯＩ基板８に対して、
まず、通常のＭＯＳプロセスにしたがって、ＬＯＣＯＳ
による素子分離を行う。その結果、素子分離酸化膜１４
が形成される。

【００６３】次に、ＳＯＩ層９の上に、シリコン酸化膜
４を形成した後、ゲート電極６およびシリコン窒化膜７
を連続して堆積する。しかる後に、パターンニングによ
り、チャネル領域５の上にゲート電極６を形成する。そ
の結果、図１１（ａ）に示すような断面構造を得ること
ができる。

【００６４】更に、この上に、シリコン窒化膜７を堆積
して、異方性エッチングを行うことにより、ゲート電極
６の頂部と側壁にのみ、シリコン窒化膜７を残す。この
時の断面が図１１（ｂ）である。

【００６５】続いて、シリコン窒化膜７をマスクにし
て、ＳＯＩ層９および埋め込みシリコン酸化物２の一部
を除去し、図１１（ｃ）のような断面構造とする。

【００６６】最後に、多結晶シリコン膜を全面に堆積し
て、エッチバック法により、ソース領域３とドレイン領
域３３に多結晶シリコンを埋め込む。そして、ソース領
域３とドレイン領域３３のイオン注入を行って、図１１
（ｄ）に示すような構造を完成する。

【００６７】なお、この実施例では、ソース領域３およ
びドレイン領域３３に多結晶シリコン膜の埋め込みを行
う場合を例示したが、エピタキシャル成長法により、ソ
ース領域３およびドレイン領域３３に、単結晶シリコン
膜を形成するようにしてもよい。

【００６８】図１２は、本発明の異なる実施例の半導体
装置の断面図であり、製造方法と共に示すものである。
なお、その製造工程は、図１２（ａ）、（ｂ）に順に示
すものである。

【００６９】まず、シリコン基板１の上に、埋め込みシ
リコン酸化物２を形成し、その上に、ｐ型のＳＯＩ層９
を形成して、ＳＯＩ基板８を作る。

【００７０】この場合、チャネル領域５を形成するため
のＳＯＩ層９は、ソース付近の基板の厚みＴｓｏｉが反
転層厚（幅）ｚより薄い、例えば５ｎｍ程度としてお
く。

【００７１】次に、ＳＯＩ層９の表面を酸化して、厚さ
５ｎｍのシリコン酸化膜４を形成して、図１２（ａ）に
示すような断面構造を得る。

【００７２】その上に、ゲート電極６を形成し、ＳＯＩ
層９のソース領域３とドレイン領域３３にＡｓイオン注
入を行うことにより、ｎ⁺層を形成する。

【００７３】以上のような工程を経て、図１２（ｂ）に
示すようなトランジスタを形成することができる。

【００７４】なお、この実施例はｎ型の構造のトランジ
スタを構成する場合を説明したが、ｐ型でも同様に形成
することができる。

【００７５】また、この実施例では、ソース付近の基板
の厚みＴｓｏｉが均一で５ｎｍの条件で行ったが、結果
的に、ゲート電圧ＶｇがＶｔｈ以上であり、ＳＯＩ層９
が強反転、即ち、全体にｎ型に反転していれば良く、ソ
ース付近の基板の厚みＴｓｏｉがＭＯＳＦＥＴの反転層
幅ｚ以下であればよい。なお、この条件は、ソースのｐ
ｎ接合付近のみで成立するだけでもよい。

【００７６】さて、この実施例で、ＳＯＩ層９が完全に
ｎ型で、電子濃度を約１Ｘ１０¹⁹ｃｍ^-3のため、ソース
領域３でのｐｎ接合でのエネルギ障壁は正孔に対して、
０．０２ｅＶしかなく、従来の空乏化した基板の０．５
５ｅＶに対して、約１／２０に低減できる。その結果、
従来構造で問題となっていた、寄生バイポーラトランジ
スタは存在しなくなり、ドレイン耐圧の劣化を防止する
ことができる。

【００７７】この実施例の態様は、上記したところから
もわかるように、チャネル領域の基板層が強反転してい
ること、基板層はＳＯＩ層であり絶縁体の上に位置して
いること、ＳＯＩ層の厚さが反転層幅よりも薄いこと、
としてとらえられる。

【００７８】

【発明の効果】以上述べたように、本発明は、完全空乏
化していないＳＯＩ構造のＭＯＳＦＥＴにおける反転層
の厚さに対して、チャネル領域の厚さを薄くして、超薄
膜構造の素子としたので、バリスティックな素子動作が
期待でき、０．１μｍ以下の世代において、高性能な素
子を実現でき、さらにこの構造を用いることにより、新
機能のトンネル効果素子や量子効果素子を実現できる。
また、ＳＯＩ構造において完全空乏化させないことによ
り、寄生バイポーラトランジスタの存在をなくすことが
できるので、ドレイン耐圧の劣化を防止できる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体装置の断面図であ
る。

【図２】図１の構成の特性図である。

【図３】本発明の実施例２の半導体装置の断面図であ
る。

【図４】図４の構成の特性図である。

【図５】図４の構成の他の特性図である。

【図６】通常構造のエサキダイオードの断面図である。

【図７】本発明の実施例３の半導体装置の断面図であ
る。

【図８】図７の構成の特性図である。

【図９】本発明の半導体装置の製造方法の工程説明図で
ある。

【図１０】本発明の半導体装置の製造方法の工程説明図
である。

【図１１】本発明の半導体装置の製造方法の工程説明図
である。

【図１２】本発明の実施例４の半導体装置の断面図であ
る。

【図１３】従来の半導体装置の断面図である。

【符号の説明】

１シリコン基板２埋め込みシリコン酸化物３ソース領域４シリコン酸化膜５チャネル領域６ゲート電極７シリコン窒化膜８ＳＯＩ基板９ＳＯＩ層１４素子分離酸化膜３３ドレイン領域

フロントページの続き (56)参考文献特開平３−155166（ＪＰ，Ａ) 特開平４−114476（ＪＰ，Ａ) 特開平６−84846（ＪＰ，Ａ) 特開平５−41520（ＪＰ，Ａ) 特開平２−50131（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 27/08 H01L 29/06 H01L 29/66

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板上に絶縁層、ＳＯＩ層を積層
に設けたＳＯＩ基板の前記絶縁層の上に配置される前記
ＳＯＩ層に形成されるチャネル領域と、前記チャネル領域を挟んだ位置における前記ＳＯＩ層に
よって形成されるソース領域及びドレイン領域と、前記チャネル領域にゲート酸化膜を介して配置されるゲ
ート電極と、を備え、前記チャネル領域の厚さを、完全空乏化していないＳＯ
Ｉ構造のＭＯＳＦＥＴにおける反転層の厚さよりも薄い
１００オングストローム以下に設定した、ことを特徴とする半導体装置。
【請求項２】シリコン基板上に絶縁層、ＳＯＩ層を積層
に設けたＳＯＩ基板の前記絶縁層の上に配置される前記
ＳＯＩ層に形成されるチャネル領域と、前記チャネル領域を挟んだ位置における前記ＳＯＩ層に
よって形成されるソース領域及びドレイン領域と、前記チャネル領域にゲート酸化膜を介して配置されるゲ
ート電極と、を備え、前記チャネル領域の厚さを、完全空乏化していないＳＯ
Ｉ構造のＭＯＳＦＥＴにおける反転層の厚さよりも薄い
５０オングストローム以下に設定した、ことを特徴とする半導体装置。
【請求項３】前記チャネル領域が形成された前記ＳＯＩ
層の厚さは、前記ソース領域及びドレイン領域が形成さ
れた前記ＳＯＩ層の厚さよりも薄いことを特徴とする請
求項１又は２記載の半導体装置。
【請求項４】前記ソース及びドレイン領域を共に同一型
の高濃度不純物領域とした、請求項１又は２の半導体装
置。
【請求項５】前記ソース領域を第１導電型の高濃度不純
物領域とし、前記ドレイン領域を第２導電型の高濃度不
純物領域とし、前記ゲート電極により前記チャネル領域
を反転状態と蓄積状態のいずれかに制御して、負性微分
抵抗特性を得るようにした、請求項１又は２の半導体装
置。
【請求項６】前記ソース領域と前記ドレイン領域との間
に複数の前記チャネル領域を並列に形成し、前記各チャ
ネル領域をそれぞれ個別のゲートによって制御可能とし
た、請求項１乃至３のいずれかの半導体装置。