KR101739939B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 관통비아를 포함하는 반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치는, 기판과 관통 비아 사이에 개재되며 리세스된 표면을 가지는 절연막 라이너 상에 위치하며 상기 기판을 덮는 오염 방지막을 포함하므로써, 기판이 구리 이온등에 의해 오염되는 것을 방지할 수 있고 이로 인한 누설 전류 발생등을 방지할 수 있다. 이로써 신뢰성을 향상시킬 수 있다.

Description

반도체 장치의 제조 방법{Method of forming semiconductor device}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택에 대한 다양한 기술들이 개발되고 있다.
반도체 장치 분야에서 말하는 '스택'이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아올리는 것을 의미할 수 있다. 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 가지는 제품을 구현할 수 있다. 또한 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지에 있어서 신호 전달 속도 향상 등의 이점을 가지는 플립칩 본딩 방식에 대한 수요가 증대되고 있다. 또한, 플립칩 본딩 방식의 스택 구조에서 칩들 또는 패키지들 간의 전기적 신호 전달을 위해 관통 실리콘 비아(Through Silicon Via)가 제안되었다.
본 발명이 해결하고자 하는 과제는 누설전류를 방지하고 향상된 신뢰성을 가지는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구리오염을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 장치는, 서로 마주보는 제 1 면과 제 2면을 포함하는 기판; 상기 기판을 관통하는 관통비아; 상기 관통비아와 상기 기판 사이에 개재되며 상기 제 2 면보다 리세스된(recessed) 표면을 가지는 절연막 라이너; 및 상기 제 2 면을 덮으며 상기 리세스된 표면 상에서 상기 관통 비아와 상기 기판 사이에 개재되는 오염 방지막을 포함한다.
상기 제 2 면과 상기 리세스된 표면 사이의 높이 차이는 바람직하게는 상기 절연막 라이너의 두께와 같거나 보다 작을 수 있다.
상기 반도체 장치는 상기 관통비아의 측면에서 상기 제 2 면 상에서 상기 오염 방지막 상에 배치되는 보조 절연막을 더 포함할 수 있으며, 이때 상기 오염 방지막은 연장되어 상기 관통비아와 상기 보조 절연막 사이에 개재될 수 있다.
상기 반도체 장치는 상기 제 1 면에 배치되는 트랜지스터들; 및 상기 관통비아와 상기 오염방지막 사이, 그리고 상기 관통비아와 상기 절연막 라이너 사이에 개재된 확산방지막과 시드막을 더 포함할 수 있다.
상기 오염 방지막은 실리콘질화막을 포함할 수 있다.
상기 반도체 장치는 상기 제 2 면 상에 배치되며 상기 관통비아와 접하는 재배선 패턴을 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판에 관통비아홀을 형성하는 단계; 상기 관통 비아홀의 측벽을 덮는 절연막 라이너과, 상기 관통 비아홀을 채우는 관통비아를 형성하는 단계; 상기 기판의 하부를 제거하여 상기 절연막 라이너의 하부면과 일부 측벽을 노출시키는 단계; 상기 절연막 라이너을 일부 제거하여 상기 관통 비아의 하부면과 측벽 및 상기 기판의 일부 측벽을 노출시키는 단계; 오염 방지막을 형성하여 상기 기판의 하부면과 노출된 측벽 및 상기 관통비아의 하부면과 노출된 측벽을 덮는 단계; 및 평탄화 공정을 진행하여 적어도 상기 오염방지막을 일부 제거하고 상기 관통 비아의 하부면을 노출시키는 단계를 포함한다.
상기 노출된 상기 기판의 측벽의 길이는 바람직하게는 상기 절연막 라이너의 두께보다 같거나 작을 수 있다.
상기 방법은, 상기 평탄화 공정을 수행하기 전에, 보조 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 기판의 하부를 제거하여 상기 절연막 라이너의 하부면과 일부 측벽을 노출시키는 단계에서 상기 관통 비아의 하부면은 상기 기판의 하부면보다 돌출될 수 있다.
상기 기판의 하부를 제거하는 단계는 상기 기판을 선택적으로 제거하는 에치백 공정을 이용하여 진행될 수 있다.
상기 절연막 라이너을 일부 제거하는 단계는 상기 절연막 라이너을 선택적으로 제거하는 등방성 식각 공정을 이용하여 진행될 수 있다.
본 발명의 일 예에 따른 반도체 장치는, 기판과 관통 비아 사이에 개재되며 리세스된 표면을 가지는 절연막 라이너 상에 위치하며 상기 기판을 덮는 오염 방지막을 포함하므로써, 기판이 구리 이온등에 의해 오염되는 것을 방지할 수 있고 이로 인한 누설 전류 발생등을 방지할 수 있다. 이로써 신뢰성을 향상시킬 수 있다.
본 발명의 다른 예에 따른 반도체 장치의 제조 방법에 있어서, 기판의 하부면 측벽의 일부를 오염 방지막으로 덮은 상태에서 평탄화 공정을 진행함으로써, 관통비아가 노출됨에 따라 관통비아로부터 발생되는 구리 이온이 상기 기판을 오염 시키는 것을 방지할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이다. 도 2는 도 1의 A 부분의 확대하여 거꾸로 뒤집은 단면도이다.
도 3은 도 1의 반도체 장치를 제조하는 과정을 나타내는 공정 단면도이다.
도 4는 도 3의 A 부분의 확대하여 거꾸로 뒤집은 단면도이다.
도 5 내지 11은 도 2의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 확대 단면도들이다.
도 12는 본 발명의 실시예 2에 따른 반도체 장치의 확대 단면도이다.
도 13은 본 발명의 실시예 3에 따른 반도체 장치의 단면도이다.
도 14는 본 발명의 실시예 4에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 실시예 5에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 실시예 6에 따른 반도체 장치의 단면도이다.
도 17은 본 발명의 실시예 7에 따른 반도체 장치의 단면도이다.
도 18은 본 발명의 실시예 8에 따른 반도체 장치의 단면도이다.
도 19는 본 발명의 실시예 9에 따른 반도체 장치의 확대 단면도이다.
도 20 및 21은 도 19의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 확대 단면도들이다.
도 22는 본 발명의 실시예 10에 따른 반도체 장치의 확대 단면도이다.
도 23은 도 22의 반도체 장치를 제조하는 과정을 나타내는 확대 단면도이다.
도 24는 본 발명의 실시예 11에 따른 반도체 장치의 확대 단면도이다.
도 25는 본 발명의 기술이 적용된 반도체 장치를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 26은 본 발명의 기술이 적용된 반도체 장치를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이다. 도 2는 도 1의 A 부분의 확대하여 거꾸로 뒤집은 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예 1에 따른 반도체 장치(100)는 서로 마주보는 제 1 면(1a) 및 제 2 면(1b)을 포함하는 기판(1)을 포함한다. 상기 기판(1)은 예를 들면 반도체 기판일 수 있다. 상기 기판(1)의 상기 제 1 면(1a)에는 소자분리막들(3)이 배치되어 활성 영역을 정의할 수 있다. 상기 소자분리막들(3)에 의해 정의된 활성 영역에는 트랜지스터들(15)이 배치될 수 있다. 상기 제 1 면(1a) 상에는 복수층의 배선들(17)과 층간절연막들(19)이 배치된다. 최고층에 배치되는 층간절연막(19) 상에는 패드(21)와 상기 패드(21)를 일부 노출시키는 보호막(23)이 배치될 수 있다. 상기 기판(1)에는 상기 기판(1)을 관통하는 관통비아(13)가 배치된다. 상기 관통비아(13)는 상기 기판(1)에 형성되는 관통홀(5) 안에 배치된다. 상기 관통 비아(13)와 상기 기판(1) 사이에는 시드막(11)이 배치된다. 상기 시드막(11)과 상기 기판(1) 사이에는 확산방지막(9)이 배치되며, 상기 확산 방지막(9)과 상기 기판(1) 사이에는 절연막 라이너(7)가 배치된다.
상기 절연막 라이너(7)는 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 관통비아(13), 상기 시드막(11) 및 상기 확산방지막(9)은 상기 기판(1)의 상기 제 2 면(1b) 보다 돌출되어 있다. 즉, 상기 관통비아(13), 상기 시드막(11) 및 상기 확산방지막(9)의 하부면들은 상기 제 2 면(1b) 보다 낮게 밖으로 돌출되어 있으며 공면을 이룬다. 그러나 상기 절연막 라이너(7)은 상기 제 2 면(1b)에 인접하며 상기 제 2 면(1b) 보다 리세스된(움푹 들어간) 표면(7b)을 가진다. 상기 리세스된 표면(7b)은 도 1 및 2에서는 상기 절연막 라이너(7)의 하부면에 대응된다. 상기 기판(1)의 상기 제 2 면(1b) 상에는 오염 방지막(30)과 보조 절연막(32)이 차례로 적층된다. 상기 오염 방지막(30)은 연장되어 상기 절연막 라이너(7)의 리세스된 표면(7b) 상에서 상기 기판(1)과 상기 확산 방지막(9) 사이에 개재된다. 또한 상기 오염 방지막(30)은 연장되어 상기 보조 절연막(32)과 상기 확산 방지막(9) 사이에 개재된다. 상기 오염 방지막(30)은 바람직하게는 구리 이온의 확산을 방지할 수 있는 물질을 포함하며, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 보조 절연막(32)은 실리콘 산화막일 수 있다. 상기 제 2면(1b)과 상기 리세스된 표면(7b) 사이의 높이 차이(D)는 상기 절연막 라이너(7)의 두께(T)와 같거나 보다 작은 것이 바람직하다. 이로써, 상기 오염 방지막(30)이 상기 관통비아(13)와 상기 기판(1) 사이에 개재되는 정도가 한정될 수 있다. 상기 오염 방지막(30)이 상기 기판(1)의 제 2 면(1b)을 덮고 동시에 상기 절연막 라이너(7)의 상기 리세스된 표면(7b)도 상기 정도로 덮음으로써, 구리 이온이 상기 기판(1)을 통해, 그리고 실리콘 산화막일 수 있는 상기 절연막 라이너(7)를 통해 상기 기판(1) 속으로 침투하여 누설 전류가 발생되는 것을 방지할 수 있다. 한편, 상기 오염 방지막(30)이 실리콘 질화막으로 형성될 경우, 실리콘 질화막은 유전상수가 약 7.0으로 높아 상기 관통비아(13)와 상기 기판(1) 사이에 기생 캐패시턴스가 높아질 우려가 있다. 그러나 상기 절연막 라이너(7)가 상기 정도로 상기 관통비아(13)와 상기 기판(1) 사이에 개재되므로, 상기 관통 비아(13)와 기판(1) 사이의 기생 캐패시턴스를 최소화할 수 있다. 즉, 상기 높이 차이(D)와 상기 두께(T) 간의 관계에 따라 한정되는 상기 오염방지막(30)이 상기 관통비아(13)와 상기 기판(1) 사이에 개재되는 정도는 구리 이온의 오염을 방지하는 동시에 기생 캐패시턴스를 최소화할 수 있다.
상기 기판(1)의 상기 제 2 면(1b)에 상기 관통비아(13)와 중첩되는 재배선 패턴(38)이 배치된다. 상기 재배선 패턴(38)과 상기 관통비아(13) 사이에 재배선 시드막 패턴(34a)이 개재될 수 있다. 그리고 상기 재배선 패턴(38)의 양측의 상기 보조 절연막(32) 상에 패시베이션막(40)이 배치된다. 상기 패시베이션막(40)은 폴리이미드와 같은 유기 절연막으로 형성될 수 있다.
도 3은 도 1의 반도체 장치를 제조하는 과정을 나타내는 공정 단면도이다. 도 4는 도 3의 A 부분의 확대하여 거꾸로 뒤집은 단면도이다. 도 5 내지 11은 도 2의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 확대 단면도들이다.
도 3 및 도 4를 참조하면, 서로 마주보는 제 1 면(1a)과 제 2 면(1b)을 포함하는 기판(1)에 관통비아홀(5)을 형성한다. 상기 관통비아홀(5)은 상기 제 1 면(1a)로부터 상기 기판(1) 속으로 형성될 수 있으며 상기 제 2 면(1b)으로부터 이격되도록 형성될 수 있다. 상기 관통 비아홀(5)이 형성된 상기 기판(1)의 상기 제 1 면(1a)의 전면 상에 절연막 라이너(7)를 콘포말하게 형성한다. 상기 절연막 라이너(7)는 실리콘 산화막으로 형성될 수 있다. 상기 절연막 라이너(7) 상에 확산방지막(9)과 시드막(11)을 콘포말하게 형성한다. 상기 확산 방지막(7)은 티타늄, 티타늄질화막, 탄탈륨 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 시드막(11)은 예를 들면 구리로 형성될 수 있다. 그리고 도금 공정을 진행하여 상기 시드막(11) 상에 예를 들면 구리막을 형성하여 상기 관통비아홀(5)을 채운다. 그리고 상기 구리막에 대하여 평탄화 공정을 진행하여 상기 관통 비아홀(5) 안에 관통비아(13)를 형성한다. 상기 평탄화 공정으로 상기 기판(1)의 제 1 면(1a) 또는 상기 절연막 라이너(7)가 노출될 수 있다. 상기 기판(1)의 상기 제 1 면(1a)에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 그리고 정의된 상기 활성 영역에 복수의 트랜지스터들(15)을 형성한다. 상기 기판(1)의 상기 제 1 면(1a) 상에 복수층의 층간절연막들(19)과 배선들(17)을 형성한다. 최고층에 배치되는 층간절연막(19) 상에 패드(21)와 상기 패드(21)를 일부 노출시키는 보호막(23)을 형성한다.
도 4 및 5를 참조하면, 상기 제 2 면(1b)에 인접한 상기 기판(1)의 일부분을 제거하여 상기 절연막 라이너(7)의 하부면을 노출시킨다. 이때 상기 기판(1)을 선택적으로 제거하는 전면 에치백 공정을 진행한다. 상기 전면 에치백 공정은 상기 관통 비아(13)의 하부면이 상기 기판(1)의 제 2 면(1b)보다 돌출될 때 까지 계속될 수 있다. 즉, 도 5에서 보면 상기 제 2 면(1b)이 상기 관통비아(13)의 상부면(13b)보다 낮도록 형성된다.
도 6을 참조하면, 노출된 상기 절연막 라이너(7)를 선택적으로 제거한다. 이때 상기 절연막 라이너(7)만을 선택적으로 제거하는 등방성 식각 공정을 진행할 수 있다. 상기 절연막 라이너(7)가 실리콘산화막으로 형성될 경우 예를 들면 불산을 이용하는 습식 식각 공정을 진행할 수 있다. 상기 등방성 식각 공정으로, 상기 기판(1)의 측벽이 일부 노출되고 상기 절연막 라이너(7)는 상기 기판(1)의 제 2면(1b) 보다 리세스된 표면(7b)을 가지도록 형성된다. 상기 제 2면(1b)과 상기 리세스된 표면(7b) 사이의 높이 차이(D)는 상기 절연막 라이너(7)의 두께(T)와 같거나 보다 작은 것이 바람직하다.
도 7을 참조하면, 상기 기판(1)의 제 2 면(1b) 상에 오염 방지막(30)을 콘포말하게 형성한다. 상기 오염 방지막(30)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 오염 방지막(30)은 상기 절연막 라이너(7)의 리세스된 표면(7b) 상에서 상기 관통 비아(13)와 상기 기판(1) 사이에 개재된다.
도 8을 참조하면, 상기 오염 방지막(30) 상에 보조 절연막(32)을 형성한다. 상기 보조 절연막(32)은 실리콘 산화막일 수 있다.
도 9를 참조하면 평탄화 공정을 진행하여 상기 관통비아(13)를 노출시킨다. 이때, 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다. 상기 평탄화 공정으로 상기 관통 비아(13) 하부면을 덮는 보조절연막(32) 및 오염방지막(30)이 제거된다. 상기 평탄화 공정으로 구리로 이루어질 수 있는 상기 관통비아(13)가 노출될지라도, 구리 이온은 상기 오염 방지막(30)에 의해 상기 기판(1)과 상기 절연막 라이너(17)와 접할 수 없다. 이로써 상기 구리 이온은 상기 기판(1) 내부로 확산될 수 없다.
도 10을 참조하면, 상기 평탄화된 관통비아(13) 및 상기 보조 절연막(32) 상에 재배선 시드막(34)을 형성한다. 상기 재배선 시드막(34) 상에, 재배선 패턴을 한정하는 포토레지스트 패턴(36)을 형성한다. 도금 공정을 진행하여 상기 포토레지스트 패턴(36)에 의해 노출된 재배선 시드막(34) 상에 재배선 패턴(38)을 형성한다.
도 11을 참조하면, 상기 포토레지스트 패턴(36)을 제거한다. 그리고 상기 재배선 패턴(38)의 측면에 인접한 상기 재배선 시드막(34)을 제거하여 상기 재배선 패턴(38)의 아래에 재배선 시드 패턴(34a)을 형성한다.
후속으로 도 2를 참조하여, 상기 재배선 패턴(38)을 부분적으로 노출시키는 패시베이션막(40)을 형성하여 도 2의 반도체 장치를 완성할 수 있다.
상기 오염 방지막(30)을 가지는 상기 반도체 장치(100)는 로직 칩 또는 메모리 칩과 같은 반도체 칩이거나 인터포저일 수 있다. 상기 반도체 장치(100)가 인터포저일 경우 트랜지스터를 포함하지 않을 수도 있다.
<실시예 2>
도 12는 본 발명의 실시예 2에 따른 반도체 장치의 확대 단면도이다.
도 12를 참조하면, 본 실시예 2에 따른 반도체 장치는 실시예 1의 보조 절연막(32)을 포함하지 않는다. 그리고 오염 방지막(30)이 재배선 시드 패턴(34a)과 패시베이션막(40)과 직접 접한다.
본 실시예에 따른 반도체 장치는 실시예 1의 도 7의 오염 방지막(30) 형성 후에, 도 8의 보조 절연막(32) 형성 없이, 바로 평탄화 공정을 진행함으로써 형성될 수 있다. 그외의 구성 및 제조 공정은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 13은 본 발명의 실시예 3에 따른 반도체 장치의 단면도이다.
도 13을 참조하면, 본 실시예 3에 따른 반도체 장치(101)에서 관통비아(13)는 연장되어 기판(1) 뿐 아니라 층간절연막들(19)을 관통하여 패드(21)와 접한다. 이로써, 절연막 라이너(7), 확산 방지막(9) 및 시드막(11)도 연장되어 상기 층간절연막들(19)을 관통한다. 이때 상기 관통비아(13), 상기 절연막 라이너(7), 상기 확산 방지막(9) 및 상기 시드막(11)은 상기 층간절연막들(19) 및 배선들(19)을 형성한 후에, 형성될 수 있다. 그 외의 구성 및 제조 공정은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 14는 본 발명의 실시예 4에 따른 반도체 장치의 단면도이다.
도 14를 참조하면, 본 실시예 4에 따른 반도체 장치(102)는, 실시예 3의 반도체 장치(101)가 뒤집힌 상태에서 그 위에 또 하나의 반도체 칩(200)이 적층되어 실장된 반도체 패키지 구조를 가진다. 구체적으로, 기판(1)의 제 2 면(1b)상에 반도체 칩(200)이 실장된다. 상기 반도체 칩(200)은 재배선 패턴(38)과 제 1 도전 수단(202)에 의해 전기적으로 연결된다. 상기 기판(1)의 제 1 면(1a)에 배치되는 패드(21)에는 제 2 도전 수단(208)이 부착될 수 있다. 상기 제 1 도전 수단(202) 및 상기 제 2 도전 수단(208)은 예를 들어, 도전성 범프, 도전성 스페이서, 솔더볼(Solder ball) 및 핀 그리드 어레이(Pin Grid Array)를 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 반도체 칩(200)과 패시베이션막(40) 사이는 언더필 막(204)이 개재된다. 상기 언더필 막(204)은 연장되어 상기 반도체 칩(200)의 측벽과 이에 인접한 상기 패시베이션막(40)의 상부면도 덮으며 경사진 측면을 가질 수 있다. 그리고 상기 언더필 막(20)의 경사진 측면과 이에 인접한 상기 패시베이션막(40)의 상부면은 몰딩막(206)으로 덮인다. 상기 몰딩막(206)의 상부면, 상기 언더필막(204)의 상부면 및 상기 반도체 칩(200)의 상부면은 공면을 이룰 수 있다. 상기 몰딩막(206)은 상기 반도체 칩(200)의 열팽창 계수보다는 크고 상기 몰딩막(206)의 열팽창계수보다는 작은 열팽창 계수를 가질 수 있다. 이로써, 상기 반도체 칩(200)과 상기 몰딩막(206) 사이의 열팽창 계수로 인한 계면 박리 위험을 감소시킬 수 있다. 또한 상기 몰딩막(206)과 상기 언더필막(204)이 접촉하면서 접착 면적을 확보하는 것도 가능하다. 상기 반도체 칩(200)의 측 상단으로부터 수평방향으로 언더필막(204)의 두께(D1)는 5㎛일 수 있으며, 이로써 상기 반도체 칩(200), 상기 언더필막(204) 및 상기 몰딩막(206) 간의 박리 위험을 최대한 감소시킬 수 있다. 상기 반도체 칩(200)의 측 하단으로부터 수평 방향으로 상기 언더필 막(204)의 두께(D2)는 700㎛이하일 수 있다. 이로써, 상기 몰딩막(206)과 상기 패시베이션막(40)과의 접착 면적을 최대한 확보할 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다. 상기 몰딩막(206)은 웨이퍼 레벨로 진행될 수 있다.
<실시예 5>
도 15는 본 발명의 실시예 5에 따른 반도체 장치의 단면도이다.
도 15를 참조하면, 본 실시예 5에 따른 반도체 장치(103)는, 실시예 4의 반도체 장치(102) 상에 열적 경계 물질(Thermal interface Material, 210)과 히트 싱크(Heat Sink, 212)가 배치된 반도체 패키지 구조를 가진다. 구체적으로, 반도체 칩(202), 언더필막(204) 및 몰딩막(206)의 상부면들 상에 열적 경계 물질(210)과 히트 싱크(Heat Sink, 212)가 차례로 적층된다. 상기 열적 경계 물질(210)은 에폭시 수지에 은(Ag)과 같은 금속 또는 알루미나(Al2O3)와 같은 금속 산화물 계열의 입자를 포함한 경화성 접착 물질(adhesive) 및 다이아몬드, 질화알루미늄(AlN), 알루미나(Al2O3), 산화아연(ZnO), 은(Ag) 등의 입자를 포함한 페이스트(paste) 형태의 열적 그리즈(thermal grease)가 사용될 수 있다. 상기 히트 싱크(212)는 열전도성이 큰 물질로 예를 들면 금속판을 포함할 수 있다. 그 외의 구성은 실시예 4와 동일/유사할 수 있다.
<실시예 6>
도 16은 본 발명의 실시예 6에 따른 반도체 장치의 단면도이다.
도 16을 참조하면, 본 실시예 6에 따른 반도체 장치(104)는, 실시예 5의 반도체 장치(103)가 패키지 기판(300) 상에 실장된 반도체 패키지 구조를 가진다. 구체적으로, 패키지 기판(300) 상에 제 2 도전 수단(208)에 의해 관통비아(13)와 오염방지막(30)을 포함하는 실시예 1의 반도체 장치(100)가 실장된다. 그리고 상기 반도체 장치(100) 상에 제 1 도전수단(202)에 의해 반도체 칩(200)이 실장된다. 상기 반도체 장치(100)과 상기 패키지 기판(300) 사이는 언더필 수지(214)로 채워질 수 있다. 본 실시예에서 히트 싱크(212)는 상기 반도체 칩(200)과 반도체 장치(100)를 덮어 씌우는 뚜껑 형태를 가질 수 있으며, 상기 히트 싱크(212)의 하단부는 상기 패키지 기판(300)의 상부면과 접할 수 있다. 도시하지는 않았지만, 상기 히트 싱크(212)는 상기 패키지 기판(300) 내에 배치되는 접지판과 전기적으로 연결될 수 있다. 상기 패키지 기판(300) 하단부에는 제 3 도전 수단(220)이 연결될 수 있다. 그 외의 구성은 실시예 5와 동일/유사할 수 있다.
<실시예 7>
도 17은 본 발명의 실시예 7에 따른 반도체 장치의 단면도이다.
도 17을 참조하면, 본 실시예 7에 따른 반도체 장치(105)는, 실시예 6의 반도체 장치(104)에서 열적 경계 물질(210)과 히트 싱크(212) 없이, 오버 몰드막(222)으로 씌운 반도체 패키지 구조를 가진다. 구체적으로, 패키지 기판(300) 상에 제 2 도전 수단(208)에 의해 관통비아(13)와 오염방지막(30)을 포함하는 실시예 1의 반도체 장치(100)가 실장된다. 그리고 상기 반도체 장치(100) 상에 제 1 도전수단(202)에 의해 반도체 칩(200)이 실장된다. 상기 반도체 장치(100)과 상기 패키지 기판(300) 사이는 언더필 수지(214)로 채워질 수 있다. 그리고 오버 몰드막(222)이 상기 반도체 칩(200), 언더필막(204) 및 몰드막(206)의 상부면들, 반도체 장치(100)의 측벽 및 상기 패키지 기판(300)의 상부면을 덮는다.
그 외의 구성은 실시예 6과 동일/유사할 수 있다.
<실시예 8>
도 18은 본 발명의 실시예 8에 따른 반도체 장치의 단면도이다.
도 18을 참조하면, 본 실시예 8에 따른 반도체 장치(106)는, 실시예 7의 반도체 장치(105)와 유사하되, 몰드막(206)과 언더필막(204)의 형태가 일부 다르다. 구체적으로, 상기 언더필막(204)은 반도체 칩(200)의 측벽과 이에 인접한 상부면을 일부 덮는다. 상기 언더필막(204)의 상단부는 상기 반도체 칩(200)의 상부면보다 높이 돌출된다. 상기 몰드막(206)은 상기 반도체 칩(200)의 상부면과 상기 언더필막(204)을 덮는다. 그 외의 구성은 실시예 7과 동일/유사할 수 있다.
<실시예 9>
도 19는 본 발명의 실시예 9에 따른 반도체 장치의 확대 단면도이다.
도 19를 참조하면, 본 실시예 9에 따른 반도체 장치에서는 오염 방지막(30)과 관통 비아(13) 사이에 절연막 라이너(7)가 개재된다. 즉, 상기 절연막 라이너(7)는 실시예 1에서처럼 기판(1)의 제 2 면(1b) 보다 리세스된 표면을 갖지 않는다. 또한 본 실시예에서는 보조 절연막(32)이 개시되지 않는다. 그외의 구성은 실시예 1과 동일/유사하다.
도 20 및 21은 도 19의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 확대 단면도들이다.
도 20을 참조하면, 실시예 1의 도 5의 상태에 있어서, 상기 절연막 라이너(7)의 일부를 제거하지 않고, 오염 방지막(30)을 콘포말하게 전면적으로 형성한다.
도 21을 참조하여, 평탄화 공정을 진행하여 관통 비아(13) 상의 상기 오염 방지막(30) 및 절연막 라이너(7)을 제거하여 상기 관통 비아(13)를 노출시킨다. 후속으로 실시예 1과 동일/유사한 공정을 진행하여 도 19의 반도체 장치를 완성할 수 있다.
<실시예 10>
도 22는 본 발명의 실시예 10에 따른 반도체 장치의 확대 단면도이다.
도 22를 참조하면, 본 실시예 10에 따른 반도체 장치에서는 오염 방지막(30)과 관통 비아(13) 사이에 절연막 라이너(7)가 개재된다. 그리고 보조 절연막(32)과 상기 절연막 라이너(7) 사이에 상기 오염 방지막(30)이 연장되어 개재된다. 그외의 구성은 실시예 9와 동일/유사하다.
도 23은 도 22의 반도체 장치를 제조하는 과정을 나타내는 확대 단면도이다.
도 23을 참조하면, 실시예 1의 도 5의 상태에 있어서, 상기 절연막 라이너(7)의 일부를 제거하지 않고, 오염 방지막(30)과 보조 절연막(32)을 순차적으로 콘포말하게 전면적으로 형성한다. 그리고 평탄화 공정을 진행하여 관통 비아(13) 상의 상기 보조 절연막(32), 상기 오염 방지막(30) 및 절연막 라이너(7)을 제거하여 상기 관통 비아(13)를 노출시킨다. 후속으로 실시예 1과 동일/유사한 공정을 진행하여 도 22의 반도체 장치를 완성할 수 있다.
<실시예 11>
도 24는 본 발명의 실시예 11에 따른 반도체 장치의 확대 단면도이다.
도 24를 참조하면, 본 실시예 11에 따른 반도체 장치에서는 절연막 라이너(7)와 기판(1) 사이에 오염 방지 라이너(8)가 개재된다. 상기 오염 방지 라이너(8)는 연장되어 오염방지막(30)과 상기 절연막 라이너(7) 사이에 개재된다. 상기 오염 방지 라이너(8)는 실리콘 질화막으로 형성될 수 있다. 상기 절연막 라이너(7)는 실시예 1에서처럼 기판(1)의 제 2 면(1b) 보다 리세스된 표면을 갖지 않는다. 그외의 구성은 실시예 10과 동일/유사하다. 도 24의 반도체 장치는 관통 비아홀을 형성한 후, 절연막 라이너(7)를 형성하기 전에 오염 방지 라이너(8)를 형성하고, 실시예 9와 유사한 공정을 진행함으로써 형성될 수 있다.
상술한 반도체 장치 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 25는 실시예 1 내지 11의 반도체 장치를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 25를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 장치 기술이 적용된 반도체 집적회로 칩들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 장치 기술은 전자 시스템에 적용될 수 있다. 도 26은 본 발명의 기술이 적용된 반도체 장치를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 26을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (12)

  1. 기판에 관통비아홀을 형성하는 단계;
    상기 관통 비아홀의 측벽을 덮는 절연막 라이너과, 상기 관통 비아홀을 채우는 관통비아를 형성하는 단계;
    상기 기판의 하부를 제거하여 상기 절연막 라이너의 하부면과 일부 측벽을 노출시키는 단계;
    상기 절연막 라이너를 일부 제거하여 상기 관통 비아의 하부면과 측벽 및 상기 기판의 일부 측벽을 노출시키는 단계;
    오염 방지막을 형성하여 상기 기판의 하부면과 노출된 측벽 및 상기 관통비아의 하부면과 노출된 측벽을 덮는 단계;
    상기 오염 방지막 상에 보조 절연막을 형성하는 단계; 및
    평탄화 공정을 진행하여 적어도 상기 오염방지막을 일부 제거하고 상기 관통 비아의 하부면을 노출시키는 단계를 포함하되,
    상기 평탄화 공정 후, 상기 보조 절연막의 노출된 표면, 상기 오염 방지막의 노출된 돌출부 및 상기 관통 비아의 노출된 표면은 수평하게 정렬된 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 노출된 상기 기판의 측벽의 길이는 상기 절연막 라이너의 두께와 같거나 보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 기판의 하부를 제거하여 상기 절연막 라이너의 하부면과 일부 측벽을 노출시키는 단계에서 상기 관통 비아의 하부면은 상기 기판의 하부면보다 돌출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 기판의 하부를 제거하는 단계는 상기 기판을 선택적으로 제거하는 에치백 공정을 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 절연막 라이너를 일부 제거하는 단계는 상기 절연막 라이너를 선택적으로 제거하는 등방성 식각 공정을 이용하여 진행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 보조 절연막 상에서, 상기 관통 비아와 연결되는 재배선 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 오염 방지막 상에서, 상기 관통 비아와 연결되는 재배선 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 절연막 라이너를 일부 제거하는 단계에서, 상기 절연막 라이너의 제거된 부분은 상기 절연막 라이너의 하부면으로부터 상기 절연막 라이너의 두께와 같거나 보다 작은 반도체 장치의 제조 방법.
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