KR102114967B1 - 박막 트랜지스터, 및 그를 포함한 표시장치 - Google Patents

박막 트랜지스터, 및 그를 포함한 표시장치 Download PDF

Info

Publication number
KR102114967B1
KR102114967B1 KR1020180005360A KR20180005360A KR102114967B1 KR 102114967 B1 KR102114967 B1 KR 102114967B1 KR 1020180005360 A KR1020180005360 A KR 1020180005360A KR 20180005360 A KR20180005360 A KR 20180005360A KR 102114967 B1 KR102114967 B1 KR 102114967B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
type semiconductor
electrode
gate electrode
thin film
Prior art date
Application number
KR1020180005360A
Other languages
English (en)
Other versions
KR20180021009A (ko
Inventor
배준현
배종욱
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Publication of KR20180021009A publication Critical patent/KR20180021009A/ko
Application granted granted Critical
Publication of KR102114967B1 publication Critical patent/KR102114967B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 N형 반도체층과 P형 반도체층을 모두 포함한 박막 트랜지스터, 및 그를 포함한 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 배치된 제1 게이트 전극, N형 반도체층과 상기 N형 반도체층 상에 배치된 P형 반도체층을 포함하는 반도체층, 반도체층의 하부에 배치되며 반도체층의 일부와 중첩되는 제1 게이트 전극, 반도체층의 상부에 배치되며 반도체층의 다른 일부와 중첩되는 제2 게이트 전극을 구비한다. N형 반도체층과 제1 게이트 전극이 중첩되는 영역에는 N형 채널 영역이 형성되고, P형 반도체층과 제2 게이트 전극이 중첩되는 영역에는 P형 채널 영역이 형성된다.

Description

박막 트랜지스터, 및 그를 포함한 표시장치{THIN FILM TRANSISTOR, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터, 및 그를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다.
표시장치는 스위칭 소자로서 박막 트랜지스터를 이용하여 화소들과 게이트 구동회로를 구동한다. 박막 트랜지스터는 전계에 의하여 전류의 흐름을 조절하는 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)일 수 있다.
표시장치의 게이트 구동회로 또는 데이터 구동회로는 입력되는 신호를 적절하게 출력시키기 위해 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor)를 사용할 수 있다. CMOS는 N형 MOSFET과 P형 MOSFET을 모두 필요로 한다. 즉, CMOS는 적어도 두 개의 박막 트랜지스터를 포함하므로, CMOS의 크기를 줄이는 데 한계가 있다.
본 발명은 N형 반도체층과 P형 반도체층을 모두 포함한 박막 트랜지스터, 및 그를 포함한 표시장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 배치된 제1 게이트 전극, N형 반도체층과 상기 N형 반도체층 상에 배치된 P형 반도체층을 포함하는 반도체층, 반도체층의 하부에 배치되며 반도체층의 일부와 중첩되는 제1 게이트 전극, 반도체층의 상부에 배치되며 반도체층의 다른 일부와 중첩되는 제2 게이트 전극을 구비한다. N형 반도체층과 제1 게이트 전극이 중첩되는 영역에는 N형 채널 영역이 형성되고, P형 반도체층과 제2 게이트 전극이 중첩되는 영역에는 P형 채널 영역이 형성된다.
삭제
본 발명의 실시예는 박막 트랜지스터가 N형 반도체층과 P형 반도체층을 모두 포함하기 때문에, 제1 소스 전극과 제1 드레인 전극 사이에서 제1 게이트 전극과 N형 반도체층이 중첩되는 영역을 제1 채널 영역으로 형성하고, 제2 소스 전극과 제2 드레인 전극 사이에서 제2 게이트 전극과 P형 반도체층이 중첩되는 영역을 제2 채널 영역으로 형성할 수 있다. 그 결과, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 박막 트랜지스터를 구현할 수 있다.
또한, 본 발명의 실시예는 제1 드레인 전극과 제2 드레인 전극을 연결 전극을 통해 연결한다. 그 결과, 본 발명의 실시예는 박막 트랜지스터를 CMOS(Complementary Metal Oxide Semiconductor)로 구현할 수 있다.
또한, 본 발명의 실시예는 N형 반도체층과 P형 반도체층을 챔버에서 진공 상태를 유지하며 연속하여 증착하며, P형 반도체층을 0% 내지 3% 산소 분압 조건에서 형성한다. 그 결과, 본 발명의 실시예는 N형 반도체층과 P형 반도체층의 계면을 안정적으로 형성할 수 있을 뿐만 아니라, P형 반도체층을 CuO가 아닌 Cu2O로 형성할 수 있다. 따라서, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 박막 트랜지스터를 제조할 수 있다.
나아가, 본 발명의 실시예는 제1 및 제2 게이트 전극들 중 어느 하나만을 소정의 라인 또는 전극에 연결할 수 있다. 그 결과, 본 발명의 실시예는 박막 트랜지스터를 N형 박막 트랜지스터 또는 P형 박막 트랜지스터 중 어느 하나로 선택적으로 구현할 수 있다.
나아가, 본 발명의 실시예는 박막 트랜지스터를 게이트 구동부의 풀-업 트랜지스터와 풀-다운 트랜지스터의 기능을 하는 출력 제어 트랜지스터로 활용할 수 있다. 이 경우, 본 발명의 실시예는 두 개의 트랜지스터의 기능을 하나의 박막 트랜지스터로 구현할 수 있으므로, 게이트 구동부의 크기를 줄일 수 있다.
위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 상세히 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다.
도 4는 P형 반도체층의 두께에 따른 P형 반도체 특성을 보여주는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ'를 상세히 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 Ⅰ-Ⅰ'의 단면도들이다.
도 9는 N형 반도체층과 P형 반도체층을 형성시 진공 브레이크가 존재하는 경우, 박막 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 Ⅱ-Ⅱ'의 단면도들이다.
도 12는 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다.
도 13은 도 12의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 14는 본 발명의 실시예에 따른 표시장치의 화소의 일 예를 보여주는 회로도이다.
도 15는 본 발명의 실시예에 따른 표시장치의 화소의 또 다른 예를 보여주는 회로도이다.
도 16은 본 발명의 실시예에 따른 표시장치의 화소의 또 다른 예를 보여주는 회로도이다.
도 17은 본 발명의 실시예에 따른 게이트 구동부의 일 예를 보여주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'를 상세히 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 제1 게이트 전극(110), 반도체층(130), 제1 소스 전극(141), 제1 드레인 전극(142), 제2 소스 전극(143), 제2 드레인 전극(144), 및 제2 게이트 전극(160)을 포함한다.
박막 트랜지스터(10)는 기판(100) 상에 형성된다. 기판(100)은 플라스틱(plastic) 또는 유리(glass)로 이루어질 수 있다.
기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(10)를 보호하기 위해 버퍼막이 기판(100) 상에 형성될 수 있다. 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
박막 트랜지스터(10)의 제1 게이트 전극(110)은 기판(100) 또는 버퍼막 상에 형성될 수 있다. 제1 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(110) 상에는 제1 게이트 절연막(120)이 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 게이트 전극(110)은 기판(100)으로부터 제1 채널 영역(CH1)에 입사되는 광을 차단하는 역할을 할 수 있다. 이로 인해, 제1 채널 영역(CH1)은 제1 게이트 전극(110)에 의해 광으로부터 보호될 수 있다. 또한, 제2 채널 영역(CH2)에 입사되는 광을 차단하기 위해 제2 채널 영역(CH2)에 대응되는 영역에 도 2와 같이 광 차단층(light shield layer, 111)이 추가로 형성될 수 있다. 광 차단층(111)은 제1 게이트 전극(110)과 동일한 층에 제1 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
제1 게이트 절연막(120) 상에는 반도체층(130)이 형성될 수 있다. 반도체층(130)의 일부는 제1 게이트 전극(110)과 중첩되게 형성될 수 있다.
반도체층(130)은 N형 반도체층(131)과 P형 반도체층(132)을 포함할 수 있다. N형 반도체층(131)은 제1 게이트 절연막(120) 상에 형성되고, P형 반도체층(132)은 N형 반도체층(132) 상에 형성될 수 있다. 이 경우, N형 반도체층(131)과 N형 반도체층(131)의 하부에 배치된 제1 게이트 전극(110)이 중첩되는 영역이 제1 채널 영역(CH1)으로 형성되고, P형 반도체층(132)과 P형 반도체층(132)의 상부에 배치된 제2 게이트 전극(160)이 중첩되는 영역이 제2 채널 영역(CH2)으로 형성될 수 있다.
N형 반도체층(131)은 N형 산화물 반도체층으로 이루어지고, P형 반도체층(132)은 P형 산화물 반도체층으로 이루어질 수 있다. N형 반도체층(131)이 N형 산화물 반도체층으로 이루어지는 경우, IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 이루어질 수 있다. P형 반도체층(132)이 P형 산화물 반도체층으로 이루어지는 경우, Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다.
N형 반도체층(131)은 N형 산화물 반도체층으로 이루어지고 P형 반도체층(132)은 P형 산화물 반도체층으로 이루어지는 경우, P형 반도체층(132)의 두께는 N형 반도체층(132)의 두께보다 얇게 형성될 수 있다. 예를 들어, N형 반도체층(131)의 두께는 30㎚ 이하로 형성되고, P형 반도체층(132)의 두께는 10㎚ 이하로 형성될 수 있다. P형 반도체층(132)의 그레인 경계면(grain-boundary)은 소자 특성에 영향을 주며, 구체적으로 그레인 경계면이 증가할수록 소자 특성이 향상될 수 있다. P형 반도체층(132)이 N형 반도체층(131) 상층부에서 10nm 이하 두께의 박막으로 형성될 경우, P형 반도체층(132)의 그레인 사이즈(grain size)가 작아지게 되어 그레인 경계가 증가하게 되며, 그에 따라 P형 반도체층(132)의 특성을 개선하는 효과가 있다. 조금 더 구체적으로는 P형 반도체층(132)의 이온화 결함(ionized defect) 및 그레인 경계면(grain boundary) 특성이 개선되면 도 3에 도시된 것처럼 0V 근처의 낮은 문턱 전압(threshold voltage)를 가지고 포화 상태 이동도(Saturation mobility) 는 4.0 cm2/Vs 이상으로 개선될 수 있다. P형 반도체층(132)의 두께 및 효과에 대한 자세한 설명은 도 3과 4를 결부하여 후술한다.
또는, N형 반도체층(131)은 N형 폴리 실리콘층으로 이루어지고, P형 반도체층(132)은 P형 폴리 실리콘층으로 이루어질 수 있다.
반도체층(130) 상에는 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)이 형성될 수 있다. 제1 소스 전극(141)과 제1 드레인 전극(142)은 제1 게이트 전극(110)과 중첩되게 형성될 수 있다.
제1 드레인 전극(142)은 연결 전극(145)을 통해 제2 드레인 전극(144)과 연결될 수 있다. 이 경우, 박막 트랜지스터(10)는 CMOS(Complementary Metal Oxide Semiconductor)로 기능할 수 있다. 연결 전극(145)은 생략될 수 있다.
반도체층(130), 제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144), 및 연결 전극(145) 상에는 제2 게이트 절연막(150)이 형성될 수 있다. 제2 게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 게이트 절연막(150) 상에는 제2 게이트 전극(160)이 형성될 수 있다. 제2 게이트 전극(160)은 제2 소스 전극(143) 및 제2 드레인 전극(144)과 중첩되게 형성될 수 있다. 제2 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(110)은 반도체층(130)의 일부와 중첩되게 형성되며, 제2 게이트 전극(160)은 반도체층(130)의 다른 일부와 중첩되게 형성될 수 있다.
구체적으로, 제1 소스 전극(141)과 제1 드레인 전극(142) 사이에서 제1 게이트 전극(110)과 반도체층(130)의 N형 반도체층(131)이 중첩되는 영역은 N형 반도체 특성을 갖는 제1 채널 영역(CH1)으로 정의될 수 있다. 이 경우, 제1 채널 영역(CH1)의 채널 길이(L1)는 제1 소스 전극(141)과 제1 드레인 전극(142) 사이의 거리로 정의될 수 있다. 제1 채널 영역(CH1)의 채널 폭(W1)은 제1 소스 및 드레인 전극들(141, 142)의 폭으로 정의될 수 있다.
또한, 제2 소스 전극(144)과 제2 드레인 전극(144) 사이에서 제2 게이트 전극(160)과 반도체층(130)의 P형 반도체층(132)이 중첩되는 영역은 P형 반도체 특성을 갖는 제2 채널 영역(CH2)으로 정의될 수 있다. 이 경우, 제2 채널 영역(CH2)의 채널 길이(L2)는 제2 소스 전극(143)과 제2 드레인 전극(144) 사이의 거리로 정의될 수 있다. 제2 채널 영역(CH2)의 채널 폭(W2)은 제2 소스 및 드레인 전극들(143, 144)의 폭으로 정의될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 N형 반도체층(131)과 P형 반도체층(132)을 모두 포함함으로써 제1 소스 전극(141)과 제1 드레인 전극(142) 사이에서 제1 게이트 전극(110)과 N형 반도체층(131)이 중첩되는 영역을 제1 채널 영역(CH1)으로 형성하고, 제2 소스 전극(143)과 제2 드레인 전극(144) 사이에서 제2 게이트 전극(160)과 P형 반도체층(132)이 중첩되는 영역을 제2 채널 영역(CH2)으로 형성할 수 있다. 그 결과, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 박막 트랜지스터를 구현할 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 N형 반도체 특성과 P형 반도체 특성을 보여주는 그래프이다. 도 3에는 제1 채널 영역(CH1)의 채널 폭(W1)이 980㎛이고 채널 길이(L1)가 150㎛인 경우, 게이트-소스 간 전압(Vgs)에 따른 제1 채널 영역(CH1)의 전류 값(Ids1)이 나타나 있다. 또한, 도 3에는 제2 채널 영역(CH2)의 채널 폭(W2)이 1960㎛이고 채널 길이(L2)가 960㎛인 경우, 게이트-소스 간 전압(Vgs)에 따른 제2 채널 영역(CH2)의 전류 값(Ids2)이 나타나 있다. 도 3에서 X축은 게이트-소스 간 전압(Vgs)을 나타내며, Y축은 채널 영역의 전류 값(Ids)을 나타낸다.
도 3을 참조하면, 제1 채널 영역(CH1)은 N 채널 영역에 해당하는 바, 게이트-소스 간 전압(Vgs)이 포지티브 전압을 갖는 경우 제1 채널 영역(CH1)의 전류값(Ids1)은 게이트-소스 간 전압(Vgs)에 따라 비례하여 상승하는 N형 반도체 특성을 갖는다.
또한, 제2 채널 영역(CH2)은 P 채널 영역에 해당하는 바, 게이트-소스 간 전압(Vgs)이 네거티브 전압을 갖는 경우 제2 채널 영역(CH2)의 전류값(Ids2)은 게이트-소스 간 전압(Vgs)에 따라 비례하여 상승하는 P형 반도체 특성을 갖는다. 도 3을 참고하면 전류값(Ids1)의 포화상태 이동도(Saturation mobility)는 7cm2/Vs이고전류값(Ids2)의 포화상태 이동도(Saturation mobility)는 4.5cm2/Vs로서, N형 반도체층(131)과 P형 반도체층(132)을 모두 포함한 본 발명에 따른 박막 트랜지스터가 두 가지 반도체 특성을 효과적으로 나타낸다는 것을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 제1 소스 전극(141)과 제1 드레인 전극(142) 사이에서 제1 게이트 전극(110)과 N형 반도체층(131)이 중첩되는 영역을 제1 채널 영역(CH1)으로 형성하고, 제2 소스 전극(143)과 제2 드레인 전극(144) 사이에서 제2 게이트 전극(160)과 P형 반도체층(132)이 중첩되는 영역을 제2 채널 영역(CH2)으로 형성할 수 있다. 그 결과, 본 발명의 실시예는 제1 채널 영역(CH1)이 N형 반도체 특성을 가지며, 제2 채널 영역(CH2)을 P형 반도체 특성을 가지도록 구현할 수 있다.
도 4는 P형 반도체층의 두께에 따른 P형 반도체 특성을 보여주는 그래프이다. 도 4에는 드레인-소스간 전압이 -20V인 경우 P형 반도체층(132)의 두께가 10㎚, 20㎚, 및 30㎚일 때 게이트-소스 간 전압(Vgs)에 따른 제2 채널 영역(CH2)의 전류 값(Ids2)이 나타나 있다. 도 4에서 X축은 게이트-소스 간 전압(Vgs)을 나타내며, Y축은 제2 채널 영역(CH2)의 전류 값(Ids)을 나타낸다.
도 4를 참조하면, P형 반도체층(132)은 두께가 20㎚ 또는 30㎚일 때 게이트-소스 간 전압(Vgs)이 변하더라도 계속해서 전류를 흘리게 되므로, P형 반도체 특성을 제대로 구현하지 못한다. 즉, P형 반도체층(132)은 두께가 20㎚ 또는 30㎚인 경우 P형 반도체 특성을 갖지 못한다.
이에 비해, P형 반도체층(132)은 두께가 10㎚일 때 게이트-소스간 전압(Vgs)이 0V 근처에서 오프 전류 특성이 나타나므로, P형 반도체 특성을 구현할 수 있다. 즉, P형 반도체층(132)은 두께가 10㎚일 때 P형 반도체 특성을 구현할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 P형 반도체층(132)의 두께를 10㎚ 이하로 형성하는 경우, P형 반도체 특성을 구현할 수 있다. 이로 인해, P형 반도체층(132)의 두께는 N형 반도체층(131)의 두께보다 얇게 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 6은 도 5의 Ⅱ-Ⅱ'를 상세히 보여주는 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터(10)는 제1 게이트 전극(110), 반도체층(130), 제1 소스 전극(141), 제1 드레인 전극(142), 제2 소스 전극(143), 제2 드레인 전극(144), 및 제2 게이트 전극(160)을 포함한다.
도 5 및 도 6에 도시된 박막 트랜지스터(10)의 제1 게이트 전극(110), 광 차단층(111), 및 반도체층(130)은 도 1 및 도 2에 도시된 제1 게이트 전극(110), 광 차단층(111), 및 반도체층(130)과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
반도체층(130) 상에는 제2 게이트 절연막(150)이 형성될 수 있다. 제2 게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 게이트 절연막(150) 상에는 제2 게이트 전극(160)이 형성될 수 있다. 제2 게이트 전극(160)은 제2 소스 전극(143) 및 제2 드레인 전극(144)과 중첩되게 형성될 수 있다. 제2 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(110)은 반도체층(130)의 일부와 중첩되게 형성되며, 제2 게이트 전극(160)은 반도체층(130)의 다른 일부와 중첩되게 형성될 수 있다.
제2 게이트 전극(160) 상에는 층간 절연막(170)이 형성될 수 있다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(170) 상에는 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)이 형성될 수 있다. 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144) 각각은 제2 게이트 절연막(160)과 층간 절연막(170)을 관통하여 반도체층(130)의 P형 반도체층(132)을 노출시키는 콘택홀(CNT)을 통해 반도체층(130)의 P형 반도체층(132)에 접속될 수 있다.
제1 소스 전극(141)과 제1 드레인 전극(142)은 제1 게이트 전극(110)과 중첩되게 형성될 수 있다. 제2 소스 전극(143)과 제2 드레인 전극(144)은 제2 게이트 전극(120)과 중첩되지 않게 형성될 수 있다.
제1 드레인 전극(142)은 연결 전극(145)을 통해 제2 드레인 전극(144)과 연결될 수 있다. 이 경우, 박막 트랜지스터(10)는 CMOS(Complementary Metal Oxide Semiconductor)로 기능할 수 있다. 연결 전극(145)은 생략될 수 있다.
한편, 제1 소스 전극(141)과 제1 드레인 전극(142) 사이에서 제1 게이트 전극(110)과 반도체층(130)의 N형 반도체층(131)이 중첩되는 영역은 N형 반도체 특성을 갖는 제1 채널 영역(CH1)으로 정의될 수 있다. 이 경우, 제1 채널 영역(CH1)의 채널 길이(L1)는 제1 소스 전극(141)과 제1 드레인 전극(142) 사이의 거리로 정의될 수 있다. 제1 채널 영역(CH1)의 채널 폭(W1)은 제1 소스 및 드레인 전극들(141, 142)의 폭으로 정의될 수 있다.
또한, 제2 소스 전극(144)과 제2 드레인 전극(144) 사이에서 제2 게이트 전극(160)과 반도체층(130)의 P형 반도체층(132)이 중첩되는 영역은 P형 반도체 특성을 갖는 제2 채널 영역(CH2)으로 정의될 수 있다. 이 경우, 제2 채널 영역(CH2)의 채널 길이(L2)는 제2 소스 전극(143)과 제2 드레인 전극(144) 사이의 거리로 정의될 수 있다. 제2 채널 영역(CH2)의 채널 폭(W2)은 제2 소스 및 드레인 전극들(143, 144)의 폭으로 정의될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터(10)는 N형 반도체층(131)과 P형 반도체층(132)을 모두 포함함으로써 제1 소스 전극(141)과 제1 드레인 전극(142) 사이에서 제1 게이트 전극(110)과 N형 반도체층(131)이 중첩되는 영역을 제1 채널 영역(CH1)으로 형성하고, 제2 소스 전극(143)과 제2 드레인 전극(144) 사이에서 제2 게이트 전극(160)과 P형 반도체층(132)이 중첩되는 영역을 제2 채널 영역(CH2)으로 형성할 수 있다. 그 결과, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 박막 트랜지스터를 구현할 수 있다.
즉, 본 발명의 다른 실시예에 따른 박막 트랜지스터(10)는 도 3과 같이 제1 채널 영역(CH1)이 N형 반도체 특성을 가지며, 제2 채널 영역(CH2)을 P형 반도체 특성을 가지도록 구현할 수 있다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터(10)는 도 4와 같이 제2 채널 영역(CH2)의 턴-오프를 제어하기 위해 P형 반도체층(132)의 두께를 10㎚ 이하로 형성하는 것이 바람직하다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다. 도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 Ⅰ-Ⅰ'의 단면도들이다. 도 8a 내지 도 8f에 도시된 단면도들은 전술한 도 1 및 도 2에 도시된 박막 트랜지스터의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는 도 7 및 도 8a 내지 도 8f를 결부하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다.
첫 번째로, 도 8a와 같이 기판(100) 상에 제1 게이트 전극(110)을 형성한다. 구체적으로, 스퍼터링법(sputtering)에 의해 기판(100) 상의 전면에 제1 금속층을 형성한다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 제1 게이트 전극(110)을 형성한다. 제1 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(10)를 보호하기 위해 버퍼막이 기판(100) 상에 형성되고, 버퍼막 상에 제1 게이트 전극(110)이 형성될 수 있다. 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. (도 7의 S101)
두 번째로, 도 8b와 같이 제1 게이트 전극(110) 상에 제1 게이트 절연막(120)이 형성될 수 있다. 제1 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제1 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. (도 7의 S102)
세 번째로, 도 8c와 같이 제1 게이트 절연막(120) 상에 반도체층(130)을 형성할 수 있다. 반도체층(130)은 N형 반도체층(131)과 P형 반도체층(132)을 포함할 수 있다.
먼저, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제1 게이트 절연막(120) 상의 전면에 제1 반도체층을 형성한 후, 제1 반도체층 상의 전면에 제2 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제1 및 제2 반도체층을 동시에 패터닝하여 N형 반도체층(131)과 P형 반도체층(132)을 형성한다. 반도체층(130)의 일부는 제1 게이트 전극(110)과 중첩되게 형성될 수 있다.
N형 반도체층(131)은 N형 폴리 실리콘층 또는 N형 산화물 반도체층으로 이루어질 수 있다. N형 반도체층(131)이 N형 산화물 반도체층으로 이루어지는 경우, IGZO, IZO, IGO, ITZO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 이루어질 수 있다.
P형 반도체층(132)은 P형 폴리 실리콘층 또는 P형 산화물 반도체층으로 이루어질 수 있다. P형 반도체층(132)이 P형 산화물 반도체층으로 이루어지는 경우, Cu2O, SnO, NiO, CuMO2(Delafossite, M=Al, Ga, In, Sr, Y, Sc, Cr), ZnM2O4(Spinel, M=Co, Rh, Ir), Ln/Cu/O/Ch (옥시칼코게나이드, Ln=란탄족(La~Lu), Ch=Se, S, Te), 또는 Cu-Nanowire로 형성될 수 있다.
이하에서는 P형 반도체층(132)이 Cu2O로 이루어지는 경우를 중심으로 설명한다.
P형 반도체층(132)이 Cu2O로 이루어지는 경우, 박막 트랜지스터(10)가 N형 반도체 특성과 P형 반도체 특성을 모두 갖기 위해서, N형 반도체층(131)과 P형 반도체층(132)은 진공 상태가 유지된 채 형성되어야 한다. 즉, N형 반도체층(131)과 P형 반도체층(132)은 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착될 수 있다. 예를 들어, N형 반도체층(131)과 P형 반도체층(132)을 형성할 때 진공은 5 내지 10mTorr로 유지될 수 있다.
N형 반도체층(131)과 P형 반도체층(132)을 형성할 때 진공 상태가 유지되지 않는다면, N형 반도체층(131)이 대기(atmosphere) 중 산소에 의해 산화될 수 있다. 이로 인해, N형 반도체층(131)과 P형 반도체층(132)의 계면이 불안정할 수 있다.
또한, P형 반도체층(132)은 산소 분압이 3% 이하인 조건에서 형성될 수 있다. 산소 분압이 3%를 넘는 경우, P형 반도체층(132)이 Cu2O로 이루어지지 않고, CuO로 이루어질 수 있다. 또한, N형 반도체층(131)과 P형 반도체층(132)을 형성할 때 진공 상태가 유지되지 않는다면, 대기(atmosphere) 중 산소에 의해 P형 반도체층(132)이 Cu2O로 이루어지지 않고, CuO로 이루어질 수 있다.
P형 반도체층(132)이 CuO로 이루어지는 경우, Cu2O로 이루어지는 경우에 비해 전자 이동도가 크게 낮아질 수 있다. 즉, P형 반도체층(132)이 CuO로 이루어지는 경우 제2 채널 영역(CH2)의 전자 이동도는 1cm2/Vs 이하로 매우 낮다. 이 경우, 박막 트랜지스터(10)는 도 9와 같이 P형 반도체 특성이 매우 저하되므로, 제2 채널 영역(CH2)을 이용하여 P형 반도체 특성을 구현하기 어렵다.
또한, CuO로 이루어진 P형 반도체층(132)을 Cu2O로 이루어진 P형 반도체층(132)으로 변경하기 위해서 고온에서 열처리할 수 있다. 예를 들어, CuO로 이루어진 P형 반도체층(132)을 진공 상태에서 300도 이상의 고온으로 30분 이상 열처리할 수 있다. 하지만, 진공 상태에서 고온으로 열처리하는 경우, N형 반도체층(131)은 산소가 탈착되어 도전성이 높아지므로, 도 9와 같이 오프 전류(off current)가 증가하는 문제가 발생한다.
N형 반도체층(131)은 산소가 풍부한 상태에서 형성될 수 있다. 예를 들어, N형 반도체층(131)이 형성될 때 산소 분압은 3% 내지 10%일 수 있다. 하지만, N형 반도체층(131)의 재료에 따라 전자 이동도 향상이 필요한 경우 N형 반도체층(131)을 형성하기 위한 산소 분압의 조건은 0% 내지 3%일 수 있다.
한편, 위에서 살펴본 바와 같이 Cu2O를 타겟으로 이용하여 P형 반도체층(132)을 형성하는 경우, 산소 분압이 0% 내지 3%인 것이 바람직하다. 하지만, Cu를 타겟으로 이용하여 O2 반응 방식으로 P형 반도체층(132)을 형성하는 경우, 산소 분압이 40% 이상인 것이 바람직하다.
N형 반도체층(131)은 전자 이동도 향상을 위해 30㎚ 이하인 것이 바람직하다. 또한, P형 반도체층(132)은 두께가 10㎚ 이하로 형성되어야 도 4와 같이 제2 채널 영역(CH2)의 턴-오프를 제어할 수 있을 뿐만 아니라, P형 반도체층(132)이 Cu2O로 형성되기 쉽다. 따라서, P형 반도체층(132)의 두께는 10㎚ 이하일 수 있다. (도 7의 S103)
네 번째로, 도 8d와 같이 반도체층(130) 상에는 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)이 형성될 수 있다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 반도체층(130) 상의 전면에 제2 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제2 금속층을 패터닝하여 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성한다. 제1 소스 전극(141)과 제1 드레인 전극(142)은 제1 게이트 전극(110)과 중첩되게 형성될 수 있다.
또한, 제1 및 제2 드레인 전극들(142, 144)을 연결하는 연결 전극(145)을 형성할 수 있다. 이 경우, 박막 트랜지스터(10)는 CMOS(Complementary Metal Oxide Semiconductor)로 기능할 수 있다. 연결 전극(145)은 생략될 수 있다.
제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144), 및 연결 전극(145)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 하지만, 제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144)은 P형 반도체층(132)과 접촉되므로, 이를 고려하여 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성되는 것이 바람직하다. (도 7의 S104)
다섯 번째로, 도 8e와 같이 반도체층(130), 제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144), 및 연결 전극(145) 상에는 제2 게이트 절연막(150)이 형성될 수 있다. 제2 게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제2 게이트 절연막(150)은 PECVD법을 이용하여 형성될 수 있다. (도 7의 S105)
여섯 번째로, 도 8f와 같이 제2 게이트 절연막(150) 상에는 제2 게이트 전극(160)이 형성될 수 있다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제2 게이트 절연막(150) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제2 게이트 전극(160)을 형성한다. 제2 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(160)은 제2 소스 전극(143) 및 제2 드레인 전극(144)과 중첩되게 형성될 수 있다. 제1 게이트 전극(110)이 반도체층(130)의 일부와 중첩되게 형성되는 경우, 제2 게이트 전극(160)은 반도체층(130)의 다른 일부와 중첩되게 형성될 수 있다. (도 7의 S106)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 N형 반도체층(131)과 P형 반도체층(132)은 하나의 챔버에서 진공 상태를 유지하며 연속하여 증착하며, P형 반도체층(132)을 0% 내지 3% 산소 분압 조건에서 형성한다. 그 결과, 본 발명의 실시예는 N형 반도체층(131)과 P형 반도체층(132)의 계면을 안정적으로 형성할 수 있을 뿐만 아니라, P형 반도체층(132)을 CuO가 아닌 Cu2O로 형성할 수 있다. 따라서, 본 발명의 실시예는 N형 반도체 특성과 P형 반도체 특성을 모두 갖는 박막 트랜지스터를 제조할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 흐름도이다. 도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 Ⅱ-Ⅱ'의 단면도들이다. 도 11a 내지 도 11d에 도시된 단면도들은 전술한 도 5 및 도 6에 도시된 박막 트랜지스터의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는 도 10 및 도 11a 내지 도 11d를 결부하여 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 상세히 설명한다.
도 10의 S201 내지 S203 단계들은 도 7의 S101 내지 S103 단계들과 실질적으로 동일한 바, 도 10의 S201 내지 S203 단계들에 대한 자세한 설명은 생략한다.
도 10을 참조하면, 네 번째로, 도 11a와 같이 반도체층(130) 상에는 제2 게이트 절연막(150)이 형성될 수 있다. 제2 게이트 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제2 게이트 절연막(150)은 PECVD법을 이용하여 형성될 수 있다. (도 10의 S204)
다섯 번째로, 도 11b와 같이 제2 게이트 절연막(150) 상에는 제2 게이트 전극(160)이 형성될 수 있다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 제2 게이트 절연막(150) 상의 전면에 제2 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제2 금속층을 패터닝하여 제2 게이트 전극(160)을 형성한다. 제2 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(110)이 반도체층(130)의 일부와 중첩되게 형성되는 경우, 제2 게이트 전극(160)은 반도체층(130)의 다른 일부와 중첩되게 형성될 수 있다. (도 10의 S205)
여섯 번째로, 도 11c와 같이 제2 게이트 전극(160) 상에는 층간 절연막(170)이 형성될 수 있다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(170)은 PECVD법을 이용하여 형성될 수 있다.
그리고 나서, 제2 게이트 절연막(150)과 층간 절연막(170)을 관통하여 반도체층(130)의 P형 반도체층(132)을 노출시키는 콘택홀들이 형성될 수 있다. (도 10의 S206)
일곱 번째로, 도 11d와 같이 층간 절연막(170) 상에는 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성할 수 있다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 층간 절연막(170) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144)을 형성한다. 제1 및 제2 소스 전극들(141, 143)과 제1 및 제2 드레인 전극들(142, 144) 각각은 콘택홀(CNT)을 통해 반도체층(130)의 P형 반도체층(132)에 접속될 수 있다.
제1 소스 전극(141)과 제1 드레인 전극(142)은 제1 게이트 전극(110)과 중첩되게 형성될 수 있다. 제2 소스 전극(143)과 제2 드레인 전극(144)은 제2 게이트 전극(120)과 중첩되지 않게 형성될 수 있다.
제1 드레인 전극(142)과 제2 드레인 전극(144)을 연결하는 연결 전극(145)이 형성될 수 있다. 이 경우, 박막 트랜지스터(10)는 CMOS(Complementary Metal Oxide Semiconductor)로 기능할 수 있다. 연결 전극(145)은 생략될 수 있다.
제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144), 및 연결 전극(145)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 하지만, 제1 및 제2 소스 전극들(141, 143), 제1 및 제2 드레인 전극들(142, 144)은 P형 반도체층(132)과 접촉되므로, 이를 고려하여 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성되는 것이 바람직하다. (도 10의 S207)
도 12는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 13은 도 12의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치(1000)는 표시패널(1100), 게이트 구동부(1200), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(1300), 연성필름(1400), 회로보드(1500), 및 타이밍 제어부(1600)를 포함한다. 본 발명의 일 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(1100)은 제1 기판(1110)과 제2 기판(1120)을 포함한다. 제2 기판(1120)은 봉지 기판일 수 있다. 제1 기판(1110)과 제2 기판(1120)은 플라스틱 또는 유리(glass)일 수 있다.
제2 기판(1120)과 마주보는 제1 기판(1110)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 화소들이 형성된다. 화소들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다. 화소들 각각의 구조에 대한 자세한 설명은 도 14 내지 도 16을 결부하여 후술한다.
표시패널(1100)은 도 13과 같이 화소들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(1200)와 패드들이 형성될 수 있다.
게이트 구동부(1200)는 타이밍 제어부(1600)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(1200)는 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 게이트 구동부(1200)가 GIP 방식으로 형성되는 경우, 게이트 구동부(1200)에 대한 자세한 설명은 도 17을 결부하여 후술한다. 또는, 게이트 구동부(1200)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 부착될 수도 있다.
소스 드라이브 IC(1300)는 로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(1300)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(1300)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(1400)에 실장될 수 있다.
표시패널(1100)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(1400)에는 패드들과 소스 드라이브 IC(1300)를 연결하는 배선들, 패드들과 회로보드(1500)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(1400)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(1400)의 배선들이 연결될 수 있다.
회로보드(1500)는 연성필름(1400)들에 부착될 수 있다. 회로보드(1500)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(1500)에는 타이밍 제어부(1600)가 실장될 수 있다. 회로보드(1500)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(1600)는 회로보드(1500)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(1600)는 타이밍 신호에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(1300)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(1600)는 게이트 제어신호를 게이트 구동부(1200)에 공급하고, 소스 제어신호를 소스 드라이브 IC(1300)들에 공급한다.
도 14는 본 발명의 실시예에 따른 표시장치의 화소의 일 예를 보여주는 회로도이다. 도 14를 참조하면, 본 발명의 실시예에 따른 표시장치의 화소(P)는 박막 트랜지스터(T), 화소전극(11), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
박막 트랜지스터(T)는 제k(k는 2 이상의 양의 정수) 게이트라인(Gk)의 게이트신호에 응답하여 제j(j는 2 이상의 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받으며, 백라이트 유닛은 표시패널(10)의 아래에 배치되어 표시패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.
본 발명의 실시예는 제1 및 제2 게이트 전극들 중 어느 하나만을 소정의 라인 또는 전극에 연결함으로써, 박막 트랜지스터(T)를 N형 박막 트랜지스터 또는 P형 박막 트랜지스터 중 어느 하나로 선택적으로 구현할 수 있다. 도 14에서는 박막 트랜지스터(T)의 제1 게이트 전극(110)만을 제k 게이트라인(Gk)에 접속하여 박막 트랜지스터(T)를 N형 박막 트랜지스터로 구현한 것을 예시하였다.
도 14를 참조하면, 박막 트랜지스터(T)가 N형 반도체 특성만 가지면 되므로, N형 반도체 특성을 갖는 제1 채널 영역(CH1)을 이용하여 제j 데이터라인(Dj)과 화소전극(11) 간의 접속을 스위칭한다. 따라서, 박막 트랜지스터(T)의 제1 게이트 전극(110)이 제k 게이트라인(Gk)에 접속되고, 제1 소스 전극(141)이 화소전극(11)에 접속되며, 제1 드레인 전극(142)이 제j 데이터라인(Dj)에 접속된다. 박막 트랜지스터(T)의 제2 게이트 전극(160)은 어느 라인에도 전기적으로 접속되지 않는다. 박막 트랜지스터(T)의 제2 소스 전극(143)은 제j 데이터라인(Dj)에 접속되고, 제2 드레인 전극(144)은 화소전극(11)에 접속될 수 있으나, 이에 한정되지 않으며, 제2 소스 전극(143)과 제2 드레인 전극(144)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 N형 반도체 특성과 P형 반도체 특성을 모두 가지나, N형 반도체 특성만을 이용함으로써 액정표시장치의 화소(P)의 박막 트랜지스터로 적용될 수 있다.
한편, 도 14에서는 박막 트랜지스터(T)가 N형 반도체 특성만을 이용한 것을 예시하였으나, N형 반도체 특성과 P형 반도체 특성을 모두 이용할 수도 있다. 이 경우, 박막 트랜지스터(T)의 제2 게이트 전극(160)은 제k 게이트라인(Gk) 이외에 다른 신호 라인에 접속될 수 있다.
도 15는 본 발명의 실시예에 따른 표시장치의 화소의 또 다른 예를 보여주는 회로도이다. 도 15를 참조하면, 본 발명의 실시예에 따른 표시장치의 화소(P)는 유기발광다이오드(OLED), 구동 트랜지스터(transistor)(DT), 제1 및 제2 트랜지스터들(ST1, ST2), 및 커패시터(Cst)를 포함할 수 있다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광다이오드(OLED)는 애노드전극과 캐소드전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광다이오드(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제2 트랜지스터(ST2)는 제k 센싱라인(Sk)의 제k 센싱신호에 의해 턴-온되어 제q 기준전압 라인(Rq)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트전압과 소스전압 간의 차전압을 저장한다.
본 발명의 실시예는 제1 및 제2 게이트 전극들 중 어느 하나만을 소정의 라인 또는 전극에 연결함으로써, 박막 트랜지스터(T)를 N형 박막 트랜지스터 또는 P형 박막 트랜지스터 중 어느 하나로 선택적으로 구현할 수 있다. 도 15에서는 박막 트랜지스터(T)의 제1 게이트 전극(110)만을 소정의 라인 또는 전극에 접속하여 박막 트랜지스터(T)를 N형 박막 트랜지스터로 구현한 것을 예시하였다.
도 15를 참조하면, 구동 트랜지스터(DT)의 제1 게이트 전극(110)은 제1 트랜지스터(ST1)의 제1 소스 전극(141)에 접속되고, 제1 소스 전극(141)은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 제1 드레인 전극(142)은 제2 전원전압라인(VDDL)에 접속될 수 있다. 구동 트랜지스터(DT)의 제2 게이트 전극(160)은 어느 라인에도 전기적으로 접속되지 않는다. 구동 트랜지스터(DT)의 제2 소스 전극(143)은 제2 전원전압라인(VDDL)에 접속되고, 제2 드레인 전극(144)은 유기발광다이오드(OLED)의 애노드 전극에 접속될 수 있으나, 이에 한정되지 않으며, 제2 소스 전극(143)과 제2 드레인 전극(144)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
또한, 제1 트랜지스터(ST1)의 제1 게이트 전극(110)은 제k 게이트라인(Gk)에 접속되고, 제1 소스 전극(141)은 구동 트랜지스터(DT)의 제1 게이트 전극(110)에 접속되며, 제1 드레인 전극(142)은 제j 데이터라인(Dj)에 접속될 수 있다. 제1 트랜지스터(ST1)의 제2 게이트 전극(160)은 어느 라인에도 전기적으로 접속되지 않는다. 제1 트랜지스터(ST1)의 제2 소스 전극(143)은 제j 데이터라인(Dj)에 접속되고, 제2 드레인 전극(144)은 구동 트랜지스터(DT)의 제1 게이트 전극(110)에 접속될 수 있으나, 이에 한정되지 않으며, 제2 소스 전극(143)과 제2 드레인 전극(144)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
또한, 제2 트랜지스터(ST2)의 제1 게이트 전극(110)은 제k 센싱라인(Sk)에 접속되고, 제1 소스 전극(141)은 제q 기준전압 라인(Rq)에 접속되며, 제1 드레인 전극(142)은 구동 트랜지스터(DT)의 제1 소스 전극(141)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 게이트 전극(160)은 어느 라인에도 전기적으로 접속되지 않는다. 제2 트랜지스터(ST2)의 제2 소스 전극(143)은 구동 트랜지스터(DT)의 제1 소스 전극(141)에 접속되고, 제2 드레인 전극(144)은 제q 기준전압 라인(Rq)에 접속될 수 있으나, 이에 한정되지 않으며, 제2 소스 전극(143)과 제2 드레인 전극(144)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 N형 반도체 특성과 P형 반도체 특성을 모두 가지나, N형 반도체 특성만을 이용함으로써 유기발광표시장치의 화소(P)의 박막 트랜지스터로 적용될 수 있다.
한편, 도 15에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N형 반도체 특성만을 이용한 것을 예시하였으나, N형 반도체 특성과 P형 반도체 특성을 모두 이용할 수도 있다. 이 경우, 구동 트랜지스터(DT)의 제2 게이트 전극(160)은 소정의 라인에 전기적으로 접속될 수 있다. 또한, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제2 게이트 전극(160)은 제k 게이트라인(Gk)과 제k 센싱라인(Sk) 이외에 다른 신호 라인에 접속될 수 있다.
도 16은 본 발명의 실시예에 따른 표시장치의 화소의 또 다른 예를 보여주는 회로도이다. 도 16을 참조하면, 본 발명의 실시예에 따른 표시장치의 화소(P)는 유기발광다이오드(OLED), 구동 트랜지스터(transistor)(DT), 제1 및 제2 트랜지스터들(ST1, ST2), 및 커패시터(Cst)를 포함할 수 있다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광다이오드(OLED)는 애노드전극과 캐소드전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광다이오드(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제2 트랜지스터(ST2)는 제k 센싱라인(Sk)의 제k 센싱신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극을 접속시킨다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트전압과 소스전압 간의 차전압을 저장한다.
본 발명의 실시예는 제1 및 제2 게이트 전극들 중 어느 하나만을 소정의 라인 또는 전극에 연결함으로써, 박막 트랜지스터(T)를 N형 박막 트랜지스터 또는 P형 박막 트랜지스터 중 어느 하나로 선택적으로 구현할 수 있다. 도 16에서는 박막 트랜지스터(T)의 제2 게이트 전극(160)만을 소정의 라인 또는 전극에 접속하여 박막 트랜지스터(T)를 P형 박막 트랜지스터로 구현한 것을 예시하였다.
도 16을 참조하면, 구동 트랜지스터(DT)의 제2 게이트 전극(160)은 제1 트랜지스터(ST1)의 제2 드레인 전극(144)에 접속되고, 제2 소스 전극(143)은 제2 전원전압라인(VDDL)에 접속되며, 제2 드레인 전극(144)은 유기발광다이오드(OLED)의 애노드 전극에 접속될 수 있다. 구동 트랜지스터(DT)의 제1 게이트 전극(110)은 어느 라인에도 전기적으로 접속되지 않는다. 구동 트랜지스터(DT)의 제1 소스 전극(141)은 유기발광다이오드(OLED)의 애노드 전극에 접속되고, 제1 드레인 전극(142)은 제2 전원전압라인(VDDL)에 접속될 수 있으나, 이에 한정되지 않으며, 제1 소스 전극(141)과 제1 드레인 전극(142)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
또한, 제1 트랜지스터(ST1)의 제2 게이트 전극(160)은 제k 게이트라인(Gk)에 접속되고, 제2 소스 전극(143)은 제j 데이터라인(Dj)에 접속되며, 제2 드레인 전극(144)은 구동 트랜지스터(DT)의 제1 게이트 전극(110)에 접속될 수 있다. 제1 트랜지스터(ST1)의 제1 게이트 전극(110)은 어느 라인에도 전기적으로 접속되지 않는다. 제1 트랜지스터(ST1)의 제1 소스 전극(141)은 구동 트랜지스터(DT)의 제1 게이트 전극(110)에 접속되고, 제1 드레인 전극(142)은 제j 데이터라인(Dj)에 접속될 수 있으나, 이에 한정되지 않으며, 제1 소스 전극(141)과 제1 드레인 전극(142)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
또한, 제2 트랜지스터(ST2)의 제2 게이트 전극(160)은 제k 센싱라인(Sk)에 접속되고, 제2 소스 전극(143)은 구동 트랜지스터(DT)의 제2 드레인 전극(144)에 접속되며, 제2 드레인 전극(144)은 구동 트랜지스터(DT)의 제2 게이트 전극(160)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제1 게이트 전극(110)은 어느 라인에도 전기적으로 접속되지 않는다. 제2 트랜지스터(ST2)의 제1 소스 전극(141)은 구동 트랜지스터(DT)의 제2 게이트 전극(160)에 접속되고, 제1 드레인 전극(142)은 구동 트랜지스터(DT)의 제2 드레인 전극(144)에 접속될 수 있으나, 이에 한정되지 않으며, 제1 소스 전극(141)과 제1 드레인 전극(142)은 어느 라인에도 전기적으로 접속되지 않을 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 N형 반도체 특성과 P형 반도체 특성을 모두 가지나, P형 반도체 특성만을 이용함으로써 유기발광표시장치의 화소(P)의 박막 트랜지스터로 적용될 수 있다.
한편, 도 16에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 P형 반도체 특성만을 이용한 것을 예시하였으나, N형 반도체 특성과 P형 반도체 특성을 모두 이용할 수도 있다. 이 경우, 구동 트랜지스터(DT)의 제1 게이트 전극(110)은 소정의 라인에 전기적으로 접속될 수 있다. 또한, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 게이트 전극(110)은 제k 게이트라인(Gk)과 제k 센싱라인(Sk) 이외에 다른 신호 라인에 접속될 수 있다.
도 17은 본 발명의 실시예에 따른 게이트 구동부의 일 예를 보여주는 회로도이다. 도 17을 참조하면, 본 발명의 실시예에 따른 게이트 구동부는 순차적으로 게이트신호들을 출력하기 위한 복수의 스테이지들을 포함한다. 복수의 스테이지들 각각은 풀-업 노드(Q), 출력 제어 박막 트랜지스터(PUD), 및 노드 제어 회로(NC)를 포함한다.
노드 제어 회로(NC)는 제어 단자를 통해 입력되는 제어 신호에 응답하여 풀-업 노드(Q)의 전압을 고전위 전압 또는 저전위 전압으로 제어한다. 예를 들어, 노드 제어 회로(NC)는 제1 단자(TM1)를 통해 입력되는 신호에 응답하여 풀-업 노드(Q)를 고전위 전압으로 충전한다. 노드 제어 회로(NC)는 제2 단자(TM2)를 통해 입력되는 신호에 응답하여 풀-업 노드(Q)를 저전위 전압으로 방전할 수 있다.
출력 제어 박막 트랜지스터(PUD)는 풀-업 노드(Q)가 고전위 전압으로 충전되는 경우 제1 채널 영역(CH1)이 턴-온되어 출력 단자(OUT)에 고전위 전압(또는 클럭 단자(CLK)를 통해 공급되는 클럭)을 공급한다. 출력 제어 박막 트랜지스터(PUD)는 풀-업 노드(Q)가 저전위 전압으로 충전되는 경우 제2 채널 영역(CH2)이 턴-온되어 출력 단자(OUT)를 저전위 전압으로 방전한다.
출력 제어 박막 트랜지스터(PUD)의 제1 게이트 전극(110)과 제2 게이트 전극(160) 각각은 풀-업 노드(Q)에 접속되고, 제1 소스 전극(141)과 제2 드레인 전극(144)은 출력 단자(OUT)에 접속되며, 제1 드레인 전극(142)은 고전위 전압원(VDD)에 접속되며, 제2 소스 전극(143)은 저전위 전압원(VSS)에 접속될 수 있다.
종래에는 풀-업 노드(Q)가 고전위 전압으로 충전되는 경우 턴-온되어 출력 단자(OUT)에 고전위 전압을 공급하는 풀-업 트랜지스터와 풀-다운 노드가 고전위 전압으로 충전되는 경우 턴-온되어 출력 단자(OUT)를 저전위 전압으로 방전하는 풀-다운 트랜지스터를 이용하여 게이트 신호를 출력하였다. 하지만, 본 발명의 실시예는 N형 반도체 특성을 갖는 제1 채널 영역(CH1)이 풀-업 트랜지스터의 역할을 하고, P형 반도체 특성을 갖는 제2 채널 영역(CH2)이 풀-다운 트랜지스터의 역할을 하므로, 하나의 박막 트랜지스터를 이용하여 게이트 신호를 출력할 수 있다. 따라서, 본 발명의 실시예는 풀-다운 노드를 삭제할 수 있으며, 박막 트랜지스터의 크기를 줄일 수 있다. 이로 인해, 본 발명의 실시예는 게이트 구동부의 크기를 줄일 수 있으므로, 게이트 구동부가 GIP 방식으로 형성되는 경우 표시장치의 비표시영역의 크기를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 박막 트랜지스터 110: 제1 게이트 전극
111: 광 차단층 120: 제1 게이트 절연막
130: 반도체층 141: 제1 소스 전극
142: 제1 드레인 전극 143: 제2 소스 전극
144: 제2 드레인 전극 150: 제2 게이트 절연막
160: 제2 게이트 전극 170: 층간 절연막
CNT: 콘택홀 CH1: 제1 채널 영역
CH2: 제2 채널 영역

Claims (26)

  1. 제1 게이트 전극;
    N형 반도체층과 상기 N형 반도체층 상에 배치된 P형 반도체층을 포함하는 반도체층;
    상기 반도체층 상에 배치된 제1 소스 전극, 제1 드레인 전극, 제2 드레인 전극 및 제2 소스 전극; 및
    제2 게이트 전극을 구비하고,
    제1 게이트 전극은 상기 반도체층의 하부에 배치되며, 상기 반도체층의 일부와 중첩되고,
    상기 제2 게이트 전극은 상기 반도체층의 상부에 배치되며, 상기 반도체층의 다른 일부와 중첩되고,
    상기 N형 반도체층과 상기 제1 게이트 전극이 중첩되는 영역에 제1 채널 영역이 형성되고, 상기 P형 반도체층과 상기 제2 게이트 전극이 중첩되는 영역에 제2 채널 영역이 형성되며,
    상기 제1 채널 영역은 상기 제1 소스 전극과 제1 드레인 전극 사이에 형성되며,
    상기 제2 채널 영역은 상기 제2 드레인 전극과 제2 소스 전극 사이에 형성되며,
    제1 게이트 전극-제1 소스 전극 간 전압이 포지티브 전압일 경우, 제1 게이트 전극-제1 소스 전극 간의 전압의 크기가 커짐에 따라 제1 채널 영역의 전류값이 상승하고,
    제2 게이트 전극-제2 소스 전극 간 전압이 네거티브 전압일 경우, 제2 게이트 전극-제2 소스 전극 간의 전압의 크기가 커짐에 따라 제2 채널 영역의 전류값이 상승하는, 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 N형 반도체층은 N형 산화물 반도체층으로 이루어지고, 상기 P형 반도체층은 P형 산화물 반도체층으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  3. 제 2 항에 있어서,
    상기 P형 반도체층의 두께는 상기 N형 반도체층의 두께보다 얇은 것을 특징으로 하는 박막 트랜지스터.
  4. 제 2 항에 있어서,
    상기 P형 반도체층은 Cu2O로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 반도체층의 하부에서 상기 제1 게이트 전극과 이격되어 배치되는 광 차단층을 더 구비하는 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 광 차단층은 상기 제2 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 5 항에 있어서,
    상기 광 차단층은 상기 제1 게이트 전극과 동일한 물질로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제1 및 제2 소스 전극들과 상기 제1 및 제2 드레인 전극들 중 적어도 하나 이상은 일함수가 5.0eV인 금속 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제 1 항에 있어서,
    상기 제1 드레인 전극과 상기 제2 드레인 전극을 연결하는 연결 전극을 더 구비하는 박막 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제2 게이트 전극 상에 배치된 층간 절연막을 더 포함하고,
    상기 제1 및 제2 소스 전극들과 상기 제1 및 제2 드레인 전극들은 상기 층간 절연막 상에 배치되고,
    상기 제1 및 제2 소스 전극들과 제1 및 제2 드레인 전극들 각각은 상기 층간 절연막을 관통하는 콘택홀을 통해 상기 P형 반도체층과 접속되는 것을 특징으로 하는 박막 트랜지스터.
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터.
  15. 삭제
  16. 삭제
  17. 제 10 항에 있어서,
    상기 제1 드레인 전극, 상기 제2 드레인 전극 및 상기 연결 전극은 일체로 형성된, 박막 트랜지스터.
  18. 데이터 라인들, 게이트 라인들, 및 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역들에 배치된 화소들을 포함하는 표시영역; 및
    상기 게이트 라인들에 게이트 전압들을 공급하는 게이트 구동부;를 포함하고,
    상기 게이트 구동부는 복수의 스테이지들을 포함하며,
    상기 복수의 스테이지들 각각은 풀-업 노드, 출력 제어 박막 트랜지스터 및 노드 제어 회로를 포함하고,
    상기 노드 제어 회로는 상기 풀-업 노드와 연결되고, 상기 풀-업 노드는 상기 출력 제어 박막 트랜지스터와 연결되고,
    상기 출력 제어 박막 트랜지스터는 제 1 항 내지 제 7 항, 제 9 항 내지 제 11항, 제 14 항 및 제 17 항 중 어느 한 항에 기재된 박막 트랜지스터를 포함하는, 표시장치.
  19. 제 18 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 상기 풀-업 노드에 접속되는 표시장치.
  20. 제 18 항에 있어서,
    상기 풀-업 노드가 문턱 전압보다 높은 고전위 전압으로 충전되는 경우, 상기 제1 채널 영역이 턴-온되고,
    상기 풀-업 노드가 문턱 전압보다 낮은 저전위 전압으로 충전되는 경우, 상기 제2 채널 영역이 턴-온되는,
    표시장치.
  21. 제1 게이트 전극;
    N형 반도체층과 상기 N형 반도체층 상에 배치된 P형 반도체층을 포함하는 반도체층; 및
    제2 게이트 전극을 구비하고,
    제1 게이트 전극은 상기 반도체층의 하부에 배치되며, 상기 반도체층의 일부와 중첩되고,
    상기 제2 게이트 전극은 상기 반도체층의 상부에 배치되며, 상기 반도체층의 다른 일부와 중첩되고,
    상기 N형 반도체층과 상기 제1 게이트 전극이 중첩되는 영역에 제1 채널 영역이 형성되고, 상기 P형 반도체층과 상기 제2 게이트 전극이 중첩되는 영역에 제2 채널 영역이 형성되며,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 노드에 의해 연결되며, 상기 노드에는 문턱 전압보다 높은 고전위 전압 또는 문턱 전압보다 낮은 저전위 전압이 인가되며,
    상기 노드에 상기 고전위 전압이 인가되는 경우 상기 제1 채널 영역이 턴-온되고, 상기 노드에 상기 저전위 전압이 인가되는 경우 상기 제2 채널 영역이 턴-온되는,
    박막 트랜지스터.
  22. 제 21 항에 있어서,
    상기 반도체층 상에 배치된 제1 및 제2 소스 전극들과 제1 및 제2 드레인 전극들을 더 포함하는 박막 트랜지스터.
  23. 제 22 항에 있어서,
    상기 제1 드레인 전극과 상기 제2 드레인 전극을 연결하는 연결 전극을 더 구비하는 박막 트랜지스터.
  24. 제 21 항에 있어서,
    상기 제2 게이트 전극 상에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 배치된 제1 및 제2 소스 전극들과 제1 및 제2 드레인 전극들을 더 구비하고,
    상기 제1 및 제2 소스 전극들과 제1 및 제2 드레인 전극들 각각은 상기 층간 절연막을 관통하는 콘택홀을 통해 상기 P형 반도체층과 접속되는 박막 트랜지스터.
  25. 제 24 항에 있어서,
    상기 제1 드레인 전극과 상기 제2 드레인 전극을 연결하는 연결 전극을 더 구비하는 박막 트랜지스터.
  26. 제 21 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 중첩되지 않는 박막 트랜지스터.
KR1020180005360A 2016-07-29 2018-01-16 박막 트랜지스터, 및 그를 포함한 표시장치 KR102114967B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160097308 2016-07-29
KR20160097308 2016-07-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160107224A Division KR101820703B1 (ko) 2016-07-29 2016-08-23 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치

Publications (2)

Publication Number Publication Date
KR20180021009A KR20180021009A (ko) 2018-02-28
KR102114967B1 true KR102114967B1 (ko) 2020-05-25

Family

ID=61401511

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160107224A KR101820703B1 (ko) 2016-07-29 2016-08-23 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치
KR1020180005360A KR102114967B1 (ko) 2016-07-29 2018-01-16 박막 트랜지스터, 및 그를 포함한 표시장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020160107224A KR101820703B1 (ko) 2016-07-29 2016-08-23 박막 트랜지스터, 그의 제조 방법, 및 그를 포함한 표시장치

Country Status (1)

Country Link
KR (2) KR101820703B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
US20100148825A1 (en) 2008-11-28 2010-06-17 Jae-Chul Park Semiconductor devices and methods of fabricating the same
US20100264956A1 (en) 2009-04-17 2010-10-21 Samsung Electronics Co., Ltd. Inverter, method of manufacturing the same, and logic circuit including the inverter
JP4911215B2 (ja) 2009-03-13 2012-04-04 セイコーエプソン株式会社 薄膜半導体装置、電気光学装置、および電子機器
JP2014170950A (ja) 2008-10-24 2014-09-18 Semiconductor Energy Lab Co Ltd インバータ回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008099863A1 (ja) 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
TW201327817A (zh) 2011-12-16 2013-07-01 Ind Tech Res Inst 雙載子電晶體元件結構及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
JP2014170950A (ja) 2008-10-24 2014-09-18 Semiconductor Energy Lab Co Ltd インバータ回路
US20100148825A1 (en) 2008-11-28 2010-06-17 Jae-Chul Park Semiconductor devices and methods of fabricating the same
JP4911215B2 (ja) 2009-03-13 2012-04-04 セイコーエプソン株式会社 薄膜半導体装置、電気光学装置、および電子機器
US20100264956A1 (en) 2009-04-17 2010-10-21 Samsung Electronics Co., Ltd. Inverter, method of manufacturing the same, and logic circuit including the inverter

Also Published As

Publication number Publication date
KR101820703B1 (ko) 2018-03-08
KR20180021009A (ko) 2018-02-28

Similar Documents

Publication Publication Date Title
US10553727B2 (en) Thin film transistor, method of manufacturing the same, and organic light emitting display device including the same
KR102149872B1 (ko) 산화물 반도체, 박막 트랜지스터와 표시장치
JP6692389B2 (ja) 薄膜トランジスタ、その製造方法、およびそれを含む表示装置
JP2021051326A (ja) トランジスタ
US20220029029A1 (en) Thin film transistor comprising active layer having thickness difference and display apparatus comprising the same
EP3896736A1 (en) Display device and method for manufacturing the same
KR102586428B1 (ko) 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치
EP3276664B1 (en) Thin film transistor device, method for manufacturing the same, and display device including the same
US11037963B2 (en) Thin film transistor and method for manufacturing the same, and display device including the same
KR102114967B1 (ko) 박막 트랜지스터, 및 그를 포함한 표시장치
US20240224594A1 (en) Thin Film Transistor Substrate and Display Apparatus Comprising the Same
US12027631B2 (en) Thin film transistor comprising active layer having thickness difference and display apparatus comprising the same
US20240222516A1 (en) Thin film transistor substrate and display apparatus comprising the same
CN118281008A (zh) 薄膜晶体管基板和包括该薄膜晶体管基板的显示设备
WO2020188643A1 (ja) 表示装置
CN118284133A (zh) 显示设备
JP2024096036A (ja) 表示装置
TW202420569A (zh) 顯示面板和顯示裝置
JP2024071349A (ja) 表示パネル及び表示装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant