KR20240088531A

KR20240088531A - 비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치

Info

Publication number: KR20240088531A
Application number: KR1020230040759A
Authority: KR
Inventors: 추교수; 변대석
Original assignee: 삼성전자주식회사
Priority date: 2022-12-13
Filing date: 2023-03-28
Publication date: 2024-06-20

Abstract

비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치들이 개시된다. 메모리 장치는 복수의 메모리 플레인들 각각이 셀 어레이 구조물에 포함된 메모리 셀 어레이, 및 셀 어레이 구조물과 수직 방향으로 오버랩되어 있는 주변 회로 구조물에 포함된 로우 디코더 어레이 및 페이지 버퍼 어레이를 포함하도록 구성된다. 로우 디코더 어레이는 셀 어레이 구조물의 워드 라인 계단 영역 및 이 워드 라인 계단 영역에 인접한 메모리 셀 어레이의 일부 영역에 수직적으로 오버랩되는 영역에 매립하여 배치된다. 페이지 버퍼 어레이는 로우 디코더 어레이가 매립된 메모리 셀 어레이의 일부 영역의 비트 라인들은 제1 페이지 버퍼 어레이에 연결되고 상기 일부 영역 이외의 나머지 비트 라인들은 제2 페이지 버퍼 어레이에 연결되도록 분리 배치된다.

Description

비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치 {Memory device having asymmetric page buffer array architecture}

본 발명은 반도체 메모리 장치들에 관한 것으로서, 더욱 상세하게는 메모리 칩 사이즈를 줄이기 위한 비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치에 관한 것이다.

정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다. 메모리 장치의 저장 용량 및 집적도를 향상시키기 위하여, 메모리 셀들을 3차원 구조로 적층하는 불휘발성 메모리 장치, 예컨대 3D 낸드 플래시 메모리가 연구되고 있다.

3D 낸드 플래시 메모리에서, 메모리 블록의 대용량화 추세에 따라 기판에 대해 수직 방향으로 적층되는 워드 라인들의 개수가 증가할 수 있다. 워드 라인들에 연결되는 로우 디코더는 적층되는 워드 라인들의 수에 따라 그 면적이 커질 수 있다. 로우 디코더의 면적은 3D 낸드 플래시 메모리의 칩 사이즈를 결정하는데 주요 인자이다. 메모리 칩이 장착되는 패키지 사이즈, 예컨대 패키지의 X 방향 길이에 맞게 메모리 칩의 X 방향 길이가 결정되는데, 이에 따라 로우 디코더 면적이 제한될 수 있다. 이 때 제한된 로우 디코더 면적에 의해 적층되는 워드 라인들의 개수가 제한될 수 있는데, 이로 인해 메모리 블록의 대용량화가 제한되는 문제점이 발생할 수 있다.

본 발명의 목적은 메모리 블록의 대용량화에 맞추어 적층되는 워드 라인들의 개수가 제한되지 않도록 하면서도 메모리 칩 사이즈를 줄이기 위하여 비대칭 페이지 버퍼 어레이 아키텍쳐를 갖는 메모리 장치들을 제공하는 데 있다.

본 발명의 실시예들에 따른 메모리 장치는, 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들; 상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물; 및 상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고, 상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치된다.

본 발명의 실시예들에 따른 메모리 장치는, 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들; 상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 일측 에지에 배치되고; 및 상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고, 상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치된다.

본 발명의 실시예들에 따른 메모리 장치는, 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들; 상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향의 양측에 배치되고, 상기 페이지 버퍼 어레이는 상기 주변 회로 구조물의 상기 제2 수평 방향의 양측에 배치되고; 및 상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고, 상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치된다.

본 발명의 메모리 장치는, 복수의 메모리 플레인들 각각에 연결되는 로우 디코더 어레이는 셀 어레이 구조물의 워드 라인 계단 영역 및 이 워드 라인 계단 영역에 인접한 메모리 셀 어레이의 일부 영역에 수직적으로 오버랩되는 영역의 주변 회로 구조물에 매립하여 배치하고, 페이지 버퍼 어레이는 로우 디코더 어레이가 매립된 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 제1 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 제2 페이지 버퍼 어레이로 분리하여 비대칭적으로 주변 회로 구조물에 배치함으로써, 메모리 칩 사이즈를 줄일 수 있다. 또한, 셀 어레이 구조물에 적층되는 워드 라인들의 개수가 증가되더라도 워드 라인 계단 영역 및 메모리 셀 어레이의 일부 영역에 매립되는 로우 디코더 어레이는 메모리 칩 사이즈에 영향을 주지 않고 오히려 줄일 수 있기 때문에, 메모리 블록의 대용량화를 제공할 수 있다.

도 1은 본 발명의 예시적인 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치 구조를 개략적으로 설명하는 도면이다.
도 3은 도 1의 메모리 셀 어레이의 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도를 설명하는 도면이다.
도 4는 도 1의 로우 디코더 어레이에 포함되는 로우 디코더를 설명하는 도면이다.
도 5a 및 도 5b는 도 1의 페이지 버퍼 어레이에 포함되는 페이지 버퍼를 설명하는 도면들이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치의 메모리 장치의 일부 단면도를 설명하는 도면이다.
도 7은 도 1의 메모리 장치의 평면도를 설명하는 도면이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다.
도 13은 본 발명의 실시예들에 따른 메모리 장치의 일부 단면도를 설명하는 도면이다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다.
도 19는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 설명하기 위한 시스템의 블록 다이어그램이다.

도 1은 본 발명의 예시적인 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110) 및 적어도 하나의 메모리 장치(120)를 포함할 수 있다. 메모리 시스템(100)은 개인용 컴퓨터, 서버, 데이터 센터, 스마트폰, 태블릿 PC, 자율주행 자동차, 휴대용 게임 콘솔, 웨어러블 기기 등과 같은 전자 장치들에 포함되거나 장착될 수 있다. 예를 들어, 메모리 시스템(100)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.

메모리 콘트롤러(110)는 메모리 장치(120)의 전반적인 동작을 제어할 수 있다. 메모리 콘트롤러(110)는 메모리 장치(120)로 제어 신호(CTRL), 커맨드(CMD), 및/또는 어드레스(ADDR)를 제공하여 메모리 장치(120)를 제어할 수 있다. 예시적인 실시예에서, 메모리 콘트롤러(110)는 외부의 호스트로부터의 요청에 응답하여 메모리 장치(120)가 데이터(DATA)를 저장하거나 또는 데이터(DATA)를 출력하도록 메모리 장치(120)를 제어할 수 있다.

메모리 장치(120)는 메모리 콘트롤러(110)의 제어에 따라 동작할 수 있다. 메모리 장치(120)는 메모리 콘트롤러(110)의 제어에 따라 저장된 데이터(DATA)를 출력하거나, 또는 메모리 콘트롤러(110)로부터 제공된 데이터(DATA)를 저장할 수 있다. 메모리 장치(120)는 불휘발성 메모리 장치일 수 있고, 이하에서 메모리 장치(120)는 불휘발성 메모리 장치를 지칭하기로 한다.

메모리 장치(120)는 다수의 메모리 플레인(121~124, 이하, "플레인")을 포함할 수 있다. 본 실시예에서는 메모리 장치(120)가 4 플레인들이 도시되어 있으나, 이에 제한되지 않고 다양한 수 (예, 2, 6 또는 그 이상)의 플레인들이 있을 것이다. 제1 내지 제4 플레인(121~124)은 서로 독립적으로 동작할 수 있다. 실시예에 따라, 메모리 콘트롤러(110)는 메모리 시스템(100)의 병렬 처리 성능을 향상시키기 위해 제1 내지 제4 플레인(121~124) 각각에 포함된 메모리 블록들을 논리적으로 연결하여 제1 내지 제4 플레인(121~124)을 병렬로 억세스할 수 있다. 예시적으로, 8 플레인, 4KB의 페이지 사이즈 구조에서 고성능 직렬(sequential) 기입 및 독출을 위해 32KB 단위로 데이터 기입 및 독출을 수행할 수 있다. 4KB 데이터만 독출하거나 기입하는 경우에는 특정 플레인만 인에이블하여 4KB 랜덤 독출 및 기입을 수행할 수 있다. 메모리 장치(120)는 시스템 응용에 따라서 고대역폭 직렬 (high bandwidth sequential) 독출 또는 기입 동작인지, 랜덤 독출 또는 기입 동작이냐에 따라서 메모리 장치(120)의 내부 구성을 다르게 가져갈 수 있다.

제1 내지 제4 플레인(121~124) 각각은 메모리 셀 어레이(MCA) 및 주변 회로(PERICKT)를 포함할 수 있고, 주변 회로(PERICKT)는 로우 디코더 어레이(X-DEC) 및 페이지 버퍼 어레이(P/B)를 포함할 수 있다. 도시되지는 않았으나, 다수의 플레인(121~124) 각각의 주변 회로(PERICKT)는 제어 로직 회로, 전압 생성부, 데이터 입출력 회로, 입출력 인터페이스, 온도 센서, 커맨드 디코더 등을 더 포함할 수 있다. 제어 로직 회로는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(MCA)에 데이터를 프로그램하거나, 메모리 셀 어레이(MCA)로부터 데이터를 독출하거나, 또는 메모리 셀 어레이(MCA)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 생성할 수 있다. 예를 들어, 제어 로직 회로는 로우 어드레스 및 칼럼 어드레스를 출력할 수 있다. 이로써, 제어 로직 회로는 메모리 장치(120) 내의 각종 동작을 전반적으로 제어할 수 있다.

메모리 셀 어레이(MCA)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다(n은 양의 정수). 복수의 메모리 블록들(BLK1~BLKn) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(MCA)는 비트 라인들(BL)을 통해 페이지 버퍼 어레이(P/G)에 연결될 수 있고(도 5), 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더 어레이(X-DEC)에 연결될 수 있다(도 4). 메모리 셀 어레이(MCA)에서, 복수의 메모리 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.

일 실시예에서, 메모리 셀 어레이(MCA)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링(또는 셀 스트링 또는 메모리 스택)들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 3, 도 6 및 도 13을 참조하여 설명하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(MCA)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.

로우 디코더 어레이(X-DEC)는 복수의 로우 디코더들(예, 도 4의 DEC)을 포함할 수 있고, 복수의 로우 디코더들(DEC)은 제어 로직 회로에서 제공되는 로우 어드레스에 응답하여 복수의 메모리 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(DEC)는 선택된 메모리 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.

페이지 버퍼 어레이(P/B)는 복수의 페이지 버퍼들(예, 도 5의 PB1~PB8, 이하 "PB"로 지칭함)을 포함할 수 있고, 복수의 페이지 버퍼들(PB)은 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(PB)는 제어 로직 회로에서 제공되는 칼럼 어드레스에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(PB)는 선택된 비트 라인으로 프로그램될 데이터(DATA)에 대응하는 프로그램 비트 라인 전압을 인가할 수 있다. 읽기 동작 시, 페이지 버퍼(PB)는 선택된 비트 라인을 통해 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(PB)는 프로그램될 데이터(DATA)를 임시 저장하거나 메모리 셀로부터 독출된 데이터(DATA)를 임시 저장하도록 구성될 수 있다.

도 2 내지 도 6은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다. 도 2는 도 1의 메모리 장치 구조를 개략적으로 나타낸다. 도 3에는 도 1의 메모리 셀 어레이(MCA)의 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 4는 도 1의 로우 디코더 어레이(X-DEC)에 포함되는 로우 디코더(DEC)를 설명하는 도면이다. 도 5a 및 도 5b는 도 1의 페이지 버퍼 어레이(P/B)에 포함되는 페이지 버퍼(PB)를 설명하는 도면들이다. 도 6은 도 1의 메모리 장치(120)의 일부 단면도를 나타낸다. 도 7은 도 1의 메모리 장치(120)의 평면도를 설명하는 도면이다.

도 2를 참조하면, 메모리 장치(120)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 제1 내지 제4 플레인(121~124) 각각의 메모리 셀 어레이(MCA(1), MCA(2), MCA(3), MCA(4))를 포함할 수 있다. 주변 회로 구조물(PCS)은 도 1을 참조하여 설명한 제1 내지 제4 플레인(121~124)의 로우 디코더 어레이(X-DEC) 및 페이지 버퍼 어레이(P/B)를 포함할 수 있다. 셀 어레이 구조물(CAS)은 복수의 메모리 셀 블록(BLK1, BLK2, ??, BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ??, BLKn)은 각각 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 이하의 실시예들에서, 설명의 편의를 위하여, 제1 플레인(121)의 메모리 셀 어레이(MCA)와 MCA(1) 용어는 혼용되어 사용 가능할 것이다. 또한, 제2 플레인(122)의 메모리 셀 어레이(MCA)와 MCA(2) 용어, 제3 플레인(123)의 메모리 셀 어레이(MCA)와 MCA(3) 용어, 그리고 제4 플레인(124)의 메모리 셀 어레이(MCA)와 MCA(4) 용어는 혼용되어 사용 가능할 것이다. 로우 디코더 어레이(X-DEC)와 X-DEC 용어, 그리고 페이지 버퍼 어레이(P/B)와 P/B 용어는 혼용되어 사용 가능할 것이다.

도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 스택(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, ??, BLm, m은 양의 정수), 복수의 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn, n은 양의 정수), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, ??, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 스택(MS)이 형성될 수 있다. 이하의 실시예들에서, 설명의 편의를 위하여 메모리 스택(MS)은 셀 스트링(CS, 도 5a) 또는 낸드 스트링으로 지칭될 수 있다.

복수의 메모리 스택(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, ??, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn)에 연결될 수 있다.

도 4를 참조하면, 로우 디코더 어레이(X-DEC)에 포함되는 로우 디코더(DEC)가 제1 및 제2 메모리 블록들(BLK1, BLK2)에 공유됨을 보여준다. 도 4의 로우 디코더(DEC)는 2 메모리 블록을 공유하는 단위 로우 디코더 회로로서 설명될 것이다. 로우 디코더(DEC)는 제1 및 제2 메모리 블록(BLK1, BLK2)에 각각 대응하는 패스 트랜지스터 회로(11, 12)를 포함할 수 있다. 패스 트랜지스터 회로(11)는 복수의 패스 트랜지스터들(2111 내지 2116)을 포함할 수 있고, 패스 트랜지스터 회로(12)는 복수의 패스 트랜지스터들(2121 내지 2126)을 포함할 수 있다. 제1 및 제2 메모리 블록들(BLK1, BLK2)은 서로 인접하게 배치될 수 있고, 제1 및 제2 메모리 블록들(BLK1, BLK2) 각각은 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다.

로우 디코더(DEC)는 블록 디코더(21) 및 구동 신호 라인 디코더(22)를 더 포함할 수 있다. 블록 디코더(21)는 제1 블록 선택 신호(BS1) 라인을 통해 패스 트랜지스터 회로(11)에 연결될 수 있고, 제2 블록 선택 신호(BS2) 라인을 통해 패스 트랜지스터 회로(12)에 연결될 수 있다. 제1 블록 선택 신호(BS1) 라인은 복수의 패스 트랜지스터들(2111 내지 2116)의 게이트들에 연결될 수 있다. 예를 들어, 제1 블록 선택 신호(BS1)가 활성화되면, 복수의 패스 트랜지스터들(2111 내지 2116)이 턴온되고, 이에 따라, 제1 메모리 블록(BLK1)이 선택될 수 있다. 또한, 제2 블록 선택 신호(BS2) 라인은 복수의 패스 트랜지스터들(2121 내지 2126)의 게이트들에 연결될 수 있다. 예를 들어, 제2 블록 선택 신호(BS2)가 활성화되면, 복수의 패스 트랜지스터들(2121 내지 2126)이 턴온되고, 이에 따라, 제2 메모리 블록(BLK1)이 선택될 수 있다.

구동 신호 라인 디코더(22)는 스트링 선택 라인 구동 신호(SS) 라인, 워드 라인 구동 신호(SI1 내지 SIn) 라인들, 및 그라운드 선택 라인 구동 신호(GS) 라인을 통해 패스 트랜지스터 회로들(11, 12)에 연결될 수 있다. 구체적으로, 스트링 선택 라인 구동 신호(SS) 라인, 워드 라인 구동 신호(SI0 내지 SIn) 라인들, 및 그라운드 선택 라인 구동 신호(GS) 라인은 복수의 패스 트랜지스터들(2111 내지 2116, 2121 내지 2126)의 소스들에 각각 연결될 수 있다.

패스 트랜지스터 회로(11)는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 스트링 선택 라인(SSL)을 통해 제1 메모리 블록(BLK1)에 연결될 수 있다. 패스 트랜지스터(2111)는 그라운드 선택 라인 구동 신호(GS) 라인과 그라운드 선택 라인(GSL) 사이에 연결될 수 있다. 패스 트랜지스터들(2112 내지 2115)은 워드 라인 구동 신호 라인들(SI1 내지 SIn)과 복수의 워드 라인들(WL1 내지 WLn) 사이에 각각 연결될 수 있다. 패스 트랜지스터(2116)는 스트링 선택 라인 구동 신호(SS) 라인과 스트링 선택 라인(SSL) 사이에 연결될 수 있다. 예를 들어, 제1 블록 선택 신호(BS1)가 활성화되면, 패스 트랜지스터들(2111 내지 2116)은 그라운드 선택 라인 구동 신호(GS) 라인, 워드 라인 구동 신호(SI1 내지 SIn) 라인들, 및 스트링 선택 라인 구동 신호(SS) 라인을 통해 제공되는 구동 신호들을 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 스트링 선택 라인(SSL)에 각각 제공할 수 있다. 패스 트랜지스터 회로(11)에 대한 설명은 패스 트랜지스터 회로(12)에도 적용될 수 있는바, 중복된 설명은 생략하기로 한다.

도 5a를 참조하면, 페이지 버퍼 어레이(P/B)의 다수의 페이지 버퍼(PB1~PB4)가 비트 라인(BL1~BL4)이 연장되는 Y축 방향을 따라 일렬로 배치될 수 있다. 예컨대, 제2 페이지 버퍼(PB2)는 제1 페이지 버퍼(PB1)의 하부에 배치될 수 있다. 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 셀 스트링(CS1)에 연결될 수 있다. 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)을 통해 제2 셀 스트링(CS2)에, 제3 페이지 버퍼(PB3)는 제3 비트 라인(BL3)을 통해 제3 셀 스트링(CS3)에, 그리고 제4 페이지 버퍼(PB4)는 제4 비트 라인(BL4)을 통해 제4 셀 스트링(CS4)에 연결될 수 있다. 본 실시예에서는 4개의 페이지 버퍼(PB1~PB4)가 일렬로 배치된 페이지 버퍼 어레이(P/B)의 구성은 본 개시 내용에 대한 제한을 나타내거나 암시하지 않는다. 실시예에 따라, 본 개시보다 적은 또는 많은 수의 페이지 버퍼가 비트 라인(BL1~BL4)이 연장되는 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 도 5b에 도시된 바와 같이, 페이지 버퍼 어레이(P/B)에는 8개의 페이지 버퍼(PB1~PB8)가 일렬로 배치될 수 있다.

예시적으로, 도 5a의 4개의 페이지 버퍼(PB1~PB4)가 일렬로 배치된 페이지 버퍼 어레이(P/B)의 구성은 도 8 내지 도 12, 그리고 도 14 내지 도 18에서 설명될 P/B_1 페이지 버퍼 어레이에 적용되고, 도 5b의 8개의 페이지 버퍼(PB1~PB8)가 일렬로 배치되는 페이지 버퍼 어레이(P/B)의 구성은 P/B_2 페이지 버퍼 어레이에 적용될 수 있다. 이와 반대로, 도 5a의 4개의 페이지 버퍼(PB1~PB4)가 일렬로 배치된 페이지 버퍼 어레이(P/B)의 구성은 P/B_2 페이지 버퍼 어레이에 적용되고, 도 5b의 8개의 페이지 버퍼(PB1~PB8)가 일렬로 배치되는 페이지 버퍼 어레이(P/B)의 구성은 P/B_1 페이지 버퍼 어레이에 적용될 수 있다.

도 5a 및 도 5b에서, 제1 내지 제8 페이지 버퍼(PB1~PB8)는 동일하게 구성될 수 있다. 예시적으로, 제1 페이지 버퍼(PB1)는 비트 라인 셧-오프(shut-off) 신호(BLSHF)에 의해 구동되는 제1 트랜지스터(TR1) 및 비트 라인 연결 제어 신호(CLBLK)에 의해 구동되는 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 비트 라인(BL1)과 제1 트랜지스터(TR1) 사이에 비트 라인 선택 신호(BLSLT)에 의해 구동되는 고전압 트랜지스터(TR_hv)가 배치될 수 있다. 제1 페이지 버퍼(PB1)는 프리차지 제어 신호(PSO)에 의해 구동되는 제3 트랜지스터(TR3)를 더 포함할 수 있다. 로직 로우레벨의 프리차지 제어 신호(PSO)에 의해 제3 트랜지스터(TR3)가 턴-온되는 경우, 제1 페이지 버퍼(PB1)의 프리차지 동작이 시작될 수 있는데, 센싱 노드(SO)의 전압이 증가되어 센싱 노드(SO)가 프리차지 전압(Vpre)에 대응하는 전압 레벨로 프리차지될 수 있다. 로직 하이레벨의 프리차지 전압(Vpre)에 제3 트랜지스터(TR3)가 턴-오프되는 경우, 제1 페이지 버퍼(PB1)의 프리차지 동작이 종료될 수 있다.

프리차지 동작이 수행된 후에 제1 및 제2 트랜지스터들(TR1, TR2)이 턴-온 상태이고, 제3 트랜지스터(TR3)가 턴-오프되는 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 시작될 수 있다. 디벨롭 구간 동안 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn) 중에서 선택된 제1 메모리 셀(MC1)에 저장된 데이터에 따라 센싱 노드(SO)의 전압이 달라질 수 있다. 예를 들어, 제1 메모리 셀(MC1)이 온-셀(on-cell)인 경우, 센싱 노드(SO)의 전압이 기준 전압 이하로 감소될 수 있다. 제1 메모리 셀(MC1)이 오프-셀(off-cell)인 경우, 센싱 노드(SO)의 전압이 기준 전압 이상으로 유지될 수 있다. 기준 전압은 제1 메모리 셀(MC1)이 온-셀 또는 오프-셀인지 여부를 판별하기 위한 전압일 수 있다. 즉, 기준 전압은 제1 메모리 셀(MC1)에 저장된 데이터 값이 0 또는 1인지 여부를 구분하기 위한 전압일 수 있다. 제2 트랜지스터(TR2)가 턴-오프되는 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 종료될 수 있다.

제1 페이지 버퍼(PB1)는 제4 내지 제8 트랜지스터(TR4~TR8) 각각을 통해 센싱 노드(SO)와 연결되는 센스 래치(SL), 포스 래치(FL), 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)를 포함할 수 있다. 실시예에 따라, 센스 래치(SL), 포스 래치(FL), 상위 비트 래치(ML) 또는 하위 비트 래치(LL)은 "메인 래치"라고 지칭될 수 있다. 제1 페이지 버퍼(PB1)는 비트 라인 클램핑 제어 신호에 기초하여 제1 비트 라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로를 더 포함할 수 있고, 비트 라인 셋업 신호에 의해 구동되는 트랜지스터를 더 포함할 수 있다.

디벨롭 동작 이후에 로직 하이레벨의 센싱 모니터링 신호(MON_S)에 의해 제4 트랜지스터(TR4)가 턴-온되는 경우, 제1 메모리 셀(MC1)로부터 감지된 데이터가 센스 래치(SL)에 저장될 수 있다. 제1 메모리 셀(MC1)에 저장된 데이터가 센스 래치(SL)에 저장됨으로써 제1 페이지 버퍼(PB1)의 센싱 동작이 수행될 수 있다. 센스 래치(SL)는 독출 또는 프로그램 검증(verify) 동작 시, 제1 메모리 셀(MC1)에 저장된 데이터 또는 제1 메모리 셀(MC1)의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 센스 래치(SL)는 프로그램 동작 시, 제1 비트 라인(BL1)에 프로그램 비트 라인 전압 또는 프로그램 금지 전압을 인가하는데 활용될 수 있다.

로직 하이레벨의 포싱 모니터링 신호(MON_F)에 의해 제5 트랜지스터(TR5)가 턴-온되는 경우, 포스 래치(FL)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 구체적으로, 포스 래치(FL)는 포스 데이터(force data)를 저장한다. 포스 데이터는 초기에 '1'로 설정된 후, 메모리 셀의 문턱 전압이 타겟 영역에 못 미치는 포싱(forcing) 영역에 진입한 때 '0'으로 반전될 수 있다. 포스 데이터를 활용하여 프로그램 실행 동작 중 비트 라인 전압을 제어하고 프로그램 문턱 전압 산포를 보다 좁게 형성할 수 있다.

로직 하이레벨의 상위 비트 모니터링 신호(MON_M) 및 하위 비트 모니터링 신호(MON_L)에 의해 제6 및 제7 트랜지스터(TR6,TR7)가 턴-온되는 경우, 센스 래치(SL)에 저장된 감지된 데이터에 따라서 타깃 데이터가 저장된 상위 비트 래치(ML) 및 하위 비트 래치(LL)가 설정될 수 있다. 감지된 데이터가 프로그램 완료된 것을 나타내는 경우, 상위 비트 래치(ML) 및 하위 비트 래치(LL)는 후속되는 프로그램 루프에서 선택된 메모리 셀에 대한 프로그램 금지(inhibit) 설정으로 전환될 수 있다.

로직 하이레벨의 캐시 모니터링 신호(MON_C)에 의해 제8 트랜지스터(TR8)가 턴-온되는 경우, 캐시 래치(CL)는 독출 동작 시 메모리 셀로부터 읽어낸 데이터를 센싱 래치(SL)로부터 전송 받아 데이터 입출력 라인을 통해 외부로 출력할 수 있다. 또한, 캐시 래치(CL)는 외부에서 제공되는 입력 데이터를 일시 저장할 수 있다. 프로그램 동작 시, 캐시 래치(CL)에 저장되는 타깃 데이터가 상위 비트 래치(ML) 및 하위 비트 래치(LL)에 저장될 수 있다. 한편, 캐시 래치(CL)는 데이터 입출력 라인에 인접하게 배치될 수 있는데, 이에 따라 제1 페이지 버퍼(PB1)는 페이지 버퍼와 캐시 래치(CL)가 분리된 구조를 가질 수 있다.

실시예에 따라, 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있고, "데이터 래치"라고 지칭할 수 있다. 하나의 메모리 셀에 3 비트의 데이터를 프로그램하는 경우, 3 비트의 데이터는 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)에 각각 저장될 수 있다. 메모리 셀의 프로그램이 완료될 때까지, 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)는 저장된 데이터를 유지할 수 있다.

상술한 바와 같이, 페이지 버퍼 어레이(P/B)의 페이지 버퍼들 각각은 트랜지스터들을 기반으로 프리차지 동작, 디벨롭 동작, 및 센싱 동작을 통해 메모리 셀에 저장된 데이터를 감지할 수 있다. 페이지 버퍼들 각각의 트랜지스터들은 페이지 버퍼 제어 회로에서 제공되는 제어 신호들(예, BLSHF, CLBLK, PSO, MON_S, MON_F, MON_M, MON_L, MON_C)에 기초하여 구동될 수 있다.

도 6을 참조하면, 도 2를 참조하여 설명된 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)의 단면 일부를 보여준다. 메모리 장치(120)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 셀 어레이 구조물(CAS)을 포함하는 적어도 하나의 상부 칩과 주변 회로 구조물(PCS)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.

주변 회로 구조물(PCS)에는 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220b, 220c) 각각과 연결되는 제1 메탈 배선(230b, 230c), 제1 메탈 배선(230b, 230c) 상에 형성되는 제2 메탈 배선(240b, 240c)을 포함할 수 있다.

셀 어레이 구조물(CAS)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 Z축 방향을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다. 셀 어레이 구조물(CAS)에는 복수의 채널 구조체(CH)들이 형성될 수 있다. 채널 구조체(CH)는 비트 라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(330), 스트링 선택 라인들 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트 라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.

비트 라인 본딩 영역(BLBA)에서, 주변 회로 구조물(PCS)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 셀 어레이 구조물(CAS)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 셀 어레이 구조물(CAS)의 상부 메탈 패턴(392)과 주변 회로 구조물(PCS)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트 라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 구조물(PCS)에 포함된 페이지 버퍼(PB, 도 5)와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 구조물(PCS)의 회로 소자들(220c) 중 일부는 페이지 버퍼 어레이(P/B)를 제공할 수 있으며, 비트 라인(360c)은 셀 어레이 구조물(CAS)의 상부 본딩 메탈(370c)과 주변 회로 구조물(PCS)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼 어레이(P/G)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.

워드 라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드 라인 본딩 영역(WLBA)에서 셀 어레이 구조물(CAS)의 상부 본딩 메탈(370b)과 주변 회로 구조물(PCS)의 상부 본딩 메탈(270b)을 통해 주변 회로 구조물(PCS)과 연결될 수 있다. 셀 컨택 플러그들(340)은 주변 회로 구조물(PCS)에 포함된 로우 디코더(DEC, 도 4)와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 구조물(PCS)의 회로 소자들(220b) 중 일부는 로우 디코더 어레이(X-DEC)를 제공하며, 셀 컨택 플러그들(340)은 셀 어레이 구조물(CAS)의 상부 본딩 메탈(370b)과 주변 회로 구조물(PCS)의 상부 본딩 메탈(270b)을 통해 로우 디코더 어레이(X-DEC)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다.

워드 라인 본딩 영역(WLBA)에서, 셀 어레이 구조물(CAS)의 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 X축 방향을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드 라인들(330)은 복수의 셀 컨택 플러그들(341-347; 340)과 연결되는 단면이 계단 형태인 복수의 계단 영역(WLSR_b)을 포함한다.

도 7을 참조하면, 메모리 장치(120)는 제1 내지 제4 플레인(121, 122, 124~124) 각각의 메모리 셀 어레이(MCA(1), MCA(2), MCA(3), MCA(4))가 셀 어레이 구조물(CAS)에 배치되고, MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이 각각의 워드라인 계단 영역(WLSR_b)도 셀 어레이 구조물(CAS)에 배치되는 것을 보여준다. 그리고 MCA(1) 및 MCA(3) 메모리 셀 어레이 각각과 연결되는 페이지 버퍼 어레이(P/B(1), P/B(3))와 MCA(2) 및 MCA(4) 메모리 셀 어레이 각각과 연결되는 페이지 버퍼 어레이(P/B(2), P/B(4))가 주변 회로 구조물(PCS)에 배치되고, MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이 각각과 연결되는 로우 디코더 어레이(X-DEC)가 주변 회로 구조물(PCS)에 배치되는 것을 보여준다.

P/B(1) 및 P/B(3) 페이지 버퍼 어레이는 서로 인접하게 배치되고, MCA(1) 및 MCA(3) 메모리 셀 어레이 각각의 비트 라인들(BL)이 P/B(1) 및 P/B(3) 페이지 버퍼 어레이와 연결될 수 있다. P/B(2) 및 P/B(4) 페이지 버퍼 어레이는 서로 인접하게 배치되고, MCA(2) 및 MCA(4) 메모리 셀 어레이 각각의 비트 라인들(BL)이 P/B(2) 및 P/B(4) 페이지 버퍼 어레이에 연결될 수 있다. P/B(1) 및 P/B(3) 페이지 버퍼 어레이와 P/B(2) 및 P/B(4) 페이지 버퍼 어레이는 메모리 장치(120)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분에 배치될 수 있다. 또한, 서로 대칭적으로 배치될 수 있다.

X-DEC 로우 디코더 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 사이의 하부 영역에 배치될 수 있다. X-DEC 로우 디코더 어레이는 메모리 장치(120)가 형성되는 메모리 다이 또는 메모리 칩의 X축 방향 길이의 중앙 부분에 배치될 수 있다.

한편, 메모리 블록의 대용량화 추세에 따라 MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이에서 수직 방향으로 적층되는 워드 라인들(WL)의 개수가 증가할 수 있다. 증가되는 워드 라인들(WL)로 인하여, 워드 라인들(WL)에 연장된 워드 라인 계단 영역(WLSR_b)도 커지고 X-DEC 로우 디코더 어레이도 커짐에 따라, 메모리 칩 사이즈가 증가될 수 있다. 그런데, 메모리 칩이 장착되는 패키지의 X 방향 길이에 맞게 메모리 칩의 X 방향 길이가 제한될 수 있다. 메모리 칩의 X 방향 길이 제한으로 인하여 적층되는 워드 라인들의 개수가 제한될 수 있는데, 이는 메모리 블록의 대용량화가 제한되는 문제점을 유발한다. 이에 따라, 메모리 칩의 X 방향 길이의 중앙 부분에 배치되는 X- DEC 로우 디코더 어레이를 워드 라인 계단 영역(WLSR_b) 하부에 매립하여 배치한다면, 메모리 칩 사이즈를 줄일 수 있을 것이다.

도 8 내지 도 11은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다. 이하, 서로 다른 도면에서 동일한 참조 번호에 붙은 첨자(예컨대, 120a의 a, 120b의 b)는 유사하거나 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다. 도 8의 메모리 장치(120a)는 도 7의 메모리 장치(120)와 비교하여 X-DEC 로우 디코더 어레이 및 플레인 별 P/B 페이지 버퍼 어레이의 배치가 다르다는 점에서 차이가 있다. 메모리 장치(120)와 중복되는 설명은 생략된다.

도 8을 참조하면, 메모리 장치(120a)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)이 셀 어레이 구조물(CAS)의 X축 방향 길이의 중앙 부분에 서로 인접하게 배치될 수 있다. X-DEC 로우 디코더 어레이는 셀 어레이 구조물(CAS)의 워드 라인 계단 영역(WLSR_b), 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24)에 수직으로 오버랩되는 주변 회로 구조물(PCS)에 배치될 수 있다.

MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))은 도 7을 참조하여 설명된 P/B(1) 및 P/B(3) 페이지 버퍼 어레이가 배치되었던 영역이지만, X-DEC 로우 디코더 어레이가 배치되도록 설계될 수 있다. 이에 따라, 도 7의 MCA(1) 메모리 셀 어레이에 연결되는 P/B(1) 페이지 버퍼 어레이는 도 8에 도시된 바와 같이, 2개의 페이지 버퍼 어레이들(P/B(1)_1, P/B(13)_2)로 분리되어 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(13))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(1)_1 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.

도 7의 MCA(3) 메모리 셀 어레이에 연결되는 P/B(3) 페이지 버퍼 어레이도 2개의 페이지 버퍼 어레이들(P/B(3)_1, P/B(13)_2)로 분리되어 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이 중 그 하부의 주변 회로 구조믈(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(13))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(3)_1 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.

MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이에 연결될 수 있다. PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이는 도 8에 도시된 바와 같이 메모리 장치(120b)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분의 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부에 오버랩되게 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되게 배치될 수 있다. 본 실시예에서, P/B(13)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다. 다른 실시예에서, P/B(13)_2 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수도 있다. 이에 따라, MCA(1) 메모리 셀 어레이의 페이지 버퍼(P/B(1)_1, PB(13)_2)와 MCA(3) 메모리 셀 어레이의 페이지 버퍼(P/B(3)_1, PB(13)_2)는 비대칭적으로 배치될 수 있다.

MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))은 도 7을 참조하여 설명된 P/B(2) 및 P/B(4) 페이지 버퍼 어레이가 배치되었던 영역이지만, X-DEC 로우 디코더 어레이가 배치되도록 설계될 수 있다. 이에 따라, 도 7의 MCA(2) 메모리 셀 어레이에 연결되는 P/B(2) 페이지 버퍼 어레이는 2개의 페이지 버퍼 어레이들(P/B(2)_1, P/B(24)_2)로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(2)_1 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.

도 7의 MCA(4) 메모리 셀 어레이에 연결되는 P/B(4) 페이지 버퍼 어레이도 2개의 페이지 버퍼 어레이들(P/B(4)_1, P/B(24)_2)로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(4)_1 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다.

MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이에 연결될 수 있다. PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이는 도 8에 도시된 바와 같이 메모리 장치(120b)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분의 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부와 X축 방향으로 오버랩되게 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되게 배치될 수 있다. 본 실시예에서, P/B(24)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다. 다른 실시예에서, P/B(13)_2 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수도 있다. 이에 따라, MCA(2) 메모리 셀 어레이의 페이지 버퍼(P/B(2)_1, PB(24)_2)와 MCA(4) 메모리 셀 어레이의 페이지 버퍼(P/B(4)_1, PB(24)_2)는 비대칭적으로 배치될 수 있다.

도 9를 참조하면, 메모리 장치(120b)는 도 8의 메모리 장치(120a)와 비교하여, MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)이 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된다는 점에서 차이가 있다. 그리고 셀 어레이 구조물(CAS)의 워드 라인 계단 영역(WLSR_b), 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 하부에 해당하는 주변 회로 구조물(PCS)에 배치된 X-DEC 로우 디코더 어레이도 X축 방향의 양측 에지에 배치된다는 점에서 차이가 있다.

MCA(1), MCA(2) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 MCA(13) 영역의 하부에 해당하는 주변 회로 구조물(PCS)의 X축 방향 일측 에지에 배치되고, MCA(3), MCA(4) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 MCA(24) 영역의 하부에 해당하는 주변 회로 구조물(PCS)의 X축 방향 다른측 에지에 배치될 수 있다.

도 8에서 설명된 바와 같이, MCA(1) 및 MCA(3) 메모리 셀 어레이에 연결되는 PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이는 메모리 장치(120c)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분에 배치되고, P/B(13)_2 페이지 버퍼 어레이는 PB(1)_1 및 PB(3)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되고, MCA(1) 메모리 셀 어레이의 페이지 버퍼(P/B(1)_1, PB(13)_2)와 MCA(3) 메모리 셀 어레이의 페이지 버퍼(P/B(3)_1, PB(13)_2)는 비대칭적으로 배치될 수 있다. 또한, MCA(2) 및 MCA(4) 메모리 셀 어레이에 연결되는 PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이는 메모리 장치(120b)가 형성되는 메모리 다이 또는 메모리 칩의 Y축 방향 길이의 중앙 부분에 배치되고, P/B(24)_2 페이지 버퍼 어레이는 PB(2)_1 및 PB(4)_1 페이지 버퍼 어레이의 일부와 X축 방향으로 오버랩되고, MCA(2) 메모리 셀 어레이의 페이지 버퍼(P/B(2)_1, PB(24)_2)와 MCA(4) 메모리 셀 어레이의 페이지 버퍼(P/B(4)_1, PB(24)_2)는 비대칭적으로 배치될 수 있다.

도 10을 참조하면, 메모리 장치(120c)는 도 9의 메모리 장치(120b)와 비교하여, MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b)이 셀 어레이 구조물(CAS)의 X축 방향 일측에 배치된다는 점에서 차이가 있다. 그리고 셀 어레이 구조물(CAS)의 워드 라인 계단 영역(WLSR_b), 그리고 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 하부에 해당하는 주변 회로 구조물(PCS)에 배치된 X-DEC 로우 디코더 어레이도 X축 방향의 일측 에지에 배치된다는 점에서 차이가 있다.

MCA(1) 및 MCA(3) 메모리 셀 어레이 각각에 연결되는 P/B(1) 및 P/B(3) 페이지 버퍼 어레이는, 도 7에서 설명된 바와 같이 MCA(1) 및 MCA(3) 메모리 셀 어레이 각각의 비트 라인들(BL_1)과 연결되도록 배치될 수 있다. 이와는 다르게, MCA(2) 메모리 셀 어레이에 연결되는 페이지 버퍼 어레이는 P/B(2)_1, P/B(24)_2 페이지 버퍼 어레이로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(2)_1 페이지 버퍼 어레이는 MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다. MCA(4) 메모리 셀 어레이에 연결되는 페이지 버퍼 어레이는 P/B(4)_1, P/B(24)_2) 페이지 버퍼 어레이로 분리되어 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 그 하부의 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치되는 영역(MCA(24))의 비트 라인들(BL_2)과 연결되도록 배치되고, PB(4)_1 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치될 수 있다. MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이에 연결될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다. 이에 따라, MCA(2) 메모리 셀 어레이의 페이지 버퍼(P/B(2)_1, PB(24)_2)와 MCA(4) 메모리 셀 어레이의 페이지 버퍼(P/B(4)_1, PB(24)_2)는 비대칭적으로 배치될 수 있다.

도 11을 참조하면, 메모리 장치(120d)는 도 9의 메모리 장치(120b)와 비교하여, P/B(13)_2 페이지 버퍼 어레이와 연결되는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))과 P/B(24)_2 페이지 버퍼 어레이와 연결되는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))이 셀 어레이 구조물(CAS)의 X축 방향 길이의 중앙 부분에 서로 인접하게 배치된다는 점에서 차이가 있다. 그리고 셀 어레이 구조물(CAS)의 X축 방향 양측에 X-DEC 로우 디코더 어레이가 배치되는데, MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 이 워드 라인 계단 영역에 인접한 MCA(3) 메모리 셀 어레이의 일부 영역의 하부에, 그리고 MCA(2) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_b) 및 이 워드 라인 계단 영역(WLSR_b)에 인접한 MCA(2) 메모리 셀 어레이의 일부 영역의 하부에 해당하는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 분리 배치된다는 점에서 차이가 있다. 즉, 메모리 장치(120d)의 페이지 버퍼 어레이(P/B(1)_1, P/B(13)_2, P/B(2)_1, P/B(24)_2) 및 X-DEC 로우 디코더 어레이가 윈드밀(windmill) 타입으로 배치될 수 있다.

MCA(1), MCA(2) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(2) 메모리 셀 어레이의 일부 영역의 하부에 해당하는 주변 회로 구조물(PCS)에 배치되고, MCA(3), MCA(4) 메모리 셀 어레이에 연결되는 X-DEC 로우 디코더 어레이는 MCA(3) 메모리 셀 어레이의 일부 영역의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다.

MCA(1) 및 MCA(3) 메모리 셀 어레이에 연결되는 P/B(1)_1, PB(3)_1, 및 P/B(13)_2 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치되고, MCA(2) 및 MCA(4) 메모리 셀 어레이에 연결되는 P/B(2)_1, PB(4)_1, 및 P/B(24)_2 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치될 수 있다.

이에 따라, MCA(1), MCA(2), MCA(3), 및 MCA(4) 메모리 셀 어레이와 연결되는 페이지 버퍼 어레이(P/B(1)_1, P/B(2)_1, P/B(3)_1, P/B(4)_1, PB(13)_2, P/B(24)_2))와 로우 디코더 어레이(X-DEC)는 윈드밀 타입으로 비대칭적으로 배치될 수 있다.

도 12를 참조하면, 메모리 장치(120e)는 도 8의 메모리 장치(120a)와 비교하여, P/B 페이지 버퍼 어레이 및 X-DEC 로우 디코더 어레이를 제외한 플레인들(121~124)에 포함되는 나머지 주변 회로(PERICKT)를 주변 회로 구조물(PCS)에 효율적으로 배치시키기 위하여, MCA(1), MCA(2), MCA(3), 및 MCA(4) 메모리 셀 어레이와 연결되는 페이지 버퍼 어레이(P/B(1)_1, P/B(2)_1, P/B(3)_1, P/B(4)_1, PB(13)_2, P/B(24)_2))를 비대칭적으로 배치한다는 점에서 차이가 있다.

메모리 장치(120e)는 MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치되는 P/B(1)_1 페이지 버퍼 어레이와 MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되도록 배치되는 P/B(3)_1 페이지 버퍼 어레이를 MCA(3) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치할 수 있다. 메모리 장치(120e)는 MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되는 P/B(2)_1 페이지 버퍼 어레이와 MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)과 연결되는 P/B(4)_1 페이지 버퍼 어레이를 MCA(4) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)에 배치할 수 있다. 그리고 메모리 장치(120e)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)과 연결되는 P/B(24)_2 페이지 버퍼 어레이를 MCA(2) 및 MCA(4) 메모리 셀 어레이의 하부에 해당하는 주변 회로 구조물(PCS)의 Y 축 방향 길이의 중앙 부분에 배치할 수 있다.

도 13은 본 발명의 실시예들에 따른 메모리 장치의 일부 단면도를 보여준다.

도 13을 참조하면, 메모리 장치(120)는 COP(Cell Over Periphery) 구조일 수 있다. COP 구조는 도 1을 참조하여 설명된 주변 회로(PERICKT)를 포함하는 주변 회로 구조물(PCS)을 하부에 형성하고 주변 회로 구조물(PCS) 상에 메모리 셀 어레이(MCA)를 포함하는 셀 어레이 구조물(CAS)을 적층하는 구조, 즉 주변 회로 구조물(PCS)과 셀 어레이 구조물(CAS)이 Z축 방향(D3)으로 적층된 구조를 말한다.

주변 회로 구조물(PCS)은 하부 기판(LSUB) 및 하부 기판(LSUB)에 형성된 로우 디코더 어레이(X-DEC, 522)를 포함할 수 있다. 또한, 주변 회로 구조물(PCS)은 로우 디코더 어레이(X-DEC)와 전기적으로 연결된 하부 컨택들(LMC), 하부 컨택들(LMC)과 전기적으로 연결된 하부 도전 라인들(LPM), 및 하부 컨택들(LMC)과 하부 도전 라인들(LPM)을 덮는 하부 절연층(IL1)을 포함할 수 있다. 로우 디코더 어레이(X-DEC)는 하부 기판(LSUB) 상의 일부 영역에 형성될 수 있다. 즉, 복수의 트랜지스터들(TR)이 하부 기판(LSUB) 상에 형성되어, 로우 디코더 (DEC)를 구성할 수 있다.

셀 어레이 구조물(CAS)은 상부 기판(USUB), 상부 기판(USUB) 상에 배치된 수직 구조체(VS) 및 절연 몰드 구조체(IMD)를 포함할 수 있다. 또한, 셀 어레이 구조물(CAS)은 수직 구조체(VS)와 전기적으로 연결되는 상부 컨택들(UMC), 비트 라인들(BL), 워드 라인 컨택들(WC) 및 상부 도전 라인들(UPM)을 포함할 수 있다. 셀 어레이 구조물(CAS)은 절연 몰드 구조체(IMD)에 형성되고 워드 라인 컨택들(WC)과 전기적으로 연결되는 관통 홀 비아들(THV)을 포함할 수 있다. 셀 어레이 구조물(CAS)은 수직 구조체(VS) 및 절연 몰드 구조체(IMD)와 각종 도전 라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.

상부 기판(USUB)은 게이트 도전층들(GL)을 지지하는 지지층일 수 있다. 수직 구조체(VS)는 상부 기판(USUB) 상에 배치된 게이트 도전층들(GL), 및 게이트 도전층들(GL)을 관통하여 상부 기판(USUB)의 상면에 Z축 방향으로 연장되는 필라들(P2)을 포함할 수 있다. 게이트 도전층들(GL)은 접지 선택 라인들(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인들(SSL)을 포함할 수 있다. 상부 기판(USUB) 상에 접지 선택 라인들(GSL), 워드 라인들(WL1~WL4) 및 스트링 선택 라인들(SSL)이 순차적으로 형성될 수 있으며, 게이트 도전층들(GL) 각각의 하부 또는 상부에는 층간 절연막들(52)이 배치될 수 있다.

필라들(P2)은 표면 층(surface layer)(S1, S2) 및 내부(I1, I2)를 포함할 수 있다. 구체적으로, 필라들(P2)의 표면 층(S1, S2)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다. 접지 선택 라인들(GSL)과 접지 선택 라인들(GSL)에 인접한 표면 층(S1, S21) 부분은 접지 선택 트랜지스터(도 3의 GST)를 구성할 수 있다. 또한, 워드 라인들(WL1~WL4)과 워드 라인들(WL~WL)에 인접한 표면 층(S1, S2) 부분은 메모리 셀들(도 3의 MC1~MC4)을 구성할 수 있다. 또한, 스트링 선택 라인들(SSL)과 스트링 선택 라인들(SSL)에 인접한 표면 층(S1, S2) 부분은 스트링 선택 트랜지스터(도 3의 SST)를 구성할 수 있다. 필라들(P2) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 상부 컨택들(UMC)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있다. 드레인 영역(DR)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다.

절연 몰드 구조체(IMD2)는 상부 기판(USUB) 상에 수직한 Z축 방향으로 교대로 적층되는 희생막들(51) 및 층간 절연막들(52)을 포함할 수 있다. 희생막들(51) 및 층간 절연막들(52)은 모두 절연 물질을 포함하며, 각각 서로 다른 성질의 절연 물질을 포함할 수 있다. 관통 홀 비아들(THV)은 절연 몰드 구조체(IMD)를 관통하여 평면 구간에 형성될 수 있다.

수직 구조체(VS) 중에서 워드 라인들(WL1~WL4)의 연장 영역에 배치되는 부분의 단면은 X축 방향으로 메모리 셀 어레이(MCA)의 양측에 배치되는 계단 형태를 나타낼 수 있다. 도 13에는 X축 방향 일측의 절연 몰드 구조체(IMD2)에 형성된 복수의 계단 영역(WLSR_c)을 보여준다. 도시되지는 않았지만 X축 방향 다른 일측은 워드 라인 컨택들(WC)과 연결되는 워드 라인들(WL1~WL4)의 단면이 도 6을 참조하여 설명된 계단 영역(WLSR_c)과 유사한 계단 영역이 있을 것이다.

도 14 내지 도 18은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 도면들이다. 도 14의 메모리 장치(120f)는 도 13에서 설명된 COP 구조를 갖고, 메모리 장치(120f)의 계단 영역(WLSR_c)의 모양이 도 8의 메모리 장치(120a)와 비교하여 X 축 방향으로 반대 모양인 점에서 차이가 있다. 이와 마찬가지로, 도 15의 메모리 장치(120g)는 도 9의 메모리 장치(120b)와, 도 16의 메모리 장치(120h)는 도 10의 메모리 장치(120c)와, 도 17의 메모리 장치(120i)는 도 11의 메모리 장치(120d)와, 그리고 도 18의 메모리 장치(120j)는 도 12의 메모리 장치(120e)와 계단 영역(WLSR_c)의 모양만이 반대이고, 동일한 구성 요소들을 갖는다.

도 14를 참조하면, 메모리 장치(120f)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다.

메모리 장치(120f)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(3)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

메모리 장치(120f)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

도 15를 참조하면, 메모리 장치(120g)는 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 및 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다. X-DEC 로우 디코더 어레이는 셀 어레이 구조물(CAS)의 X축 방향의 양측 에지에 배치될 수 있다.

메모리 장치(120g)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

메모리 장치(120g)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

도 16을 참조하면, 메모리 장치(120h)는 셀 어레이 구조물(CAS)의 X축 방향 일측 에지에 배치된 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 및 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다. X-DEC 로우 디코더 어레이는 셀 어레이 구조물(CAS)의 X축 방향의 일측 에지에 배치될 수 있다.

메모리 장치(120h)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 비트 라인들(BL_1)은 P/B(1) 및 P/B(3) 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(1) 및 P/B(3) 페이지 버퍼 어레이는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

메모리 장치(120h)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

도 17을 참조하면, 메모리 장치(120i)는 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c) 중 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(3a))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다. 그리고 셀 어레이 구조물(CAS)의 X축 방향 양측 에지에 배치된 MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c) 중 MCA(2) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(2) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 메모리 셀 어레이의 일부 영역(MCA(2a))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다.

메모리 장치(120i)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(1) 메모리 셀 어레이의 Y축 방향 길이의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

메모리 장치(120i)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))과 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))은 셀 어레이 구조물(CAS)의 X축 방향 길이의 중앙 부분에 서로 인접하게 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다.

메모리 장치(120i)는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이, X-DEC 로우 디코더 어레이 및 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이가 MCA(1), MCA(2), MCA(3) 및 MCA(4) 메모리 셀 어레이의 수직 하부 영역의 주변 회로 구조체(PCS)에 윈드밀 타입으로 배치될 수 있다.

도 18을 참조하면, 메모리 장치(120j)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), MCA(2) 및 MCA(4) 메모리 셀 어레이의 워드 라인 계단 영역(WLSR_c), 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13)), 그리고 워드 라인 계단 영역(WLSR_c)에 인접한 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))과 Z축 방향으로 오버랩되는 주변 회로 구조물(PCS)에 X-DEC 로우 디코더 어레이가 배치될 수 있다.

메모리 장치(120j)는 MCA(1) 및 MCA(3) 메모리 셀 어레이의 일부 영역(MCA(13))의 비트 라인들(BL_2)은 P/B(13)_2 페이지 버퍼 어레이와 연결되고, MCA(1) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(1)_1 페이지 버퍼 어레이와 연결되고, MCA(3) 메모리 셀 어레이 중 MCA(13) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(3)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이는 MCA(3) 메모리 셀 어레이의 Y축 방향 길이의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(13)_2 페이지 버퍼 어레이는 P/B(1)_1 및 P/B(3)_1 페이지 버퍼 어레이 일부와 X축 방향으로 오버랩되도록 배치되고, MCA(3) 메모리 셀 어레이의 일부 영역과 오버랩되도록 배치될 수 있다.

메모리 장치(120j)는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역(MCA(24))의 비트 라인들(BL_2)은 P/B(24)_2 페이지 버퍼 어레이와 연결되고, MCA(2) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(2)_1 페이지 버퍼 어레이와 연결되고, MCA(4) 메모리 셀 어레이 중 MCA(24) 영역에 포함되지 않은 나머지 비트 라인들(BL_1)은 P/B(4)_1 페이지 버퍼 어레이와 연결되도록 배치될 수 있다. P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이는 MCA(2) 및 MCA(4) 메모리 셀 어레이의 Y축 방향 길이의 중앙 부분의 일부와 X축 방향으로 오버랩되도록 배치될 수 있다. P/B(24)_2 페이지 버퍼 어레이는 P/B(2)_1 및 P/B(4)_1 페이지 버퍼 어레이 일부와 X 축 방향으로 오버랩되도록 배치되고, MCA(2) 및 MCA(4) 메모리 셀 어레이의 일부 영역과 오버랩되도록 배치될 수 있다.

도 19는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치(500)의 단면도이다.

도 19를 참조하면, 메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.

메모리 장치(500)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 메모리 장치(500)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 13에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.

메모리 장치(500)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.

주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.

본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.

층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.

제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(410)과 공통 소스 라인(420)을 포함하며, 제3 기판(410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(431-438: 430)이 적층될 수 있다. 제2 기판(310) 및 제3 기판(410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.

일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트 라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트 라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.

일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드 라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드 라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.

A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드 라인은 더미 워드 라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드 라인(332) 및 워드 라인(333)은 더미 워드 라인일 수 있다. 이 경우, 더미 워드 라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드 라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드 라인에 인가되는 전압 레벨은 일반적인 워드 라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.

한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드 라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드 라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드 라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.

비트 라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 13에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(320) 및 복수의 워드 라인들(330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.

일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.

또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트 라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트 라인(360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.

계속해서, 도 19를 참조하면, 워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드 라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드 라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.

셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.

마찬가지로, 워드 라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드 라인들(430)은 제3 기판(410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.

워드 라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(270b)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(370b)과 상부 본딩 메탈(270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.

외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다.

외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 19를 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.

제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/ 또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.

일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.

예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.

또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다.

다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.

예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.

예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.

또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드 라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.

한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다.

한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다.

예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.

또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다.

또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드 라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드 라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.

한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.

한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.

본 실시예에 따르면, 주변 회로 영역(PERI)의 상부 본딩 메탈들(270c)은 페이지 버퍼 회로 영역의 상부에 배치될 수 있고, 제1 방향(X) 및 제2 방향(Y)에 따라 매트릭스 형태로 배치될 수 있다. 페이지 버퍼 회로 영역은 비트 라인 본딩 영역(BLBA)에 대응할 수 있다. 예를 들어, 상부 본딩 메탈들(270c)은 복수의 본딩 패드 그룹들로 그룹핑될 수 있고, 각 본딩 패드 그룹은 제1 방향(Y)을 따라 일렬로 배치된 상부 본딩 메탈들을 포함할 수 있다. 본 실시예에 따르면, 주변 회로 영역(PERI)은 제1 방향(Y)을 따라 연장된 복수의 하나의 관통 배선들을 포함할 수 있다. 예를 들어, 각 관통 배선은 인접한 본딩 패드 그룹들 사이에 배치될 수 있다.

도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.

도 20을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 콘트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 19를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.

도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 설명하기 위한 시스템(2000)의 블록 다이어그램이다.

도 21을 참조하면, 시스템(2000)은 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM들(2500a, 2500b), 플래시 메모리들(2600a, 2600b), I/O 디바이스들(2700a, 2700b) 및 어플리케이션 프로세서(Application Processor, 2800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(2000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.

카메라(2100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(2200)로 전송할 수 있다. 오디오 처리부(2300)는 플래시 메모리들(2600a, 2600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(2400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(2700a, 2700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.

AP(2800)는 시스템(2000)의 전반적인 동작을 제어할 수 있다. AP(2800)는 콘트롤 블록(2810), 엑셀레이터 블록 또는 엑셀레이터 칩(2820) 및 인터페이스 블록(2830)을 포함할 수 있다. AP(2800)는 플래시 메모리들(2600a, 2600b)에 저장된 컨텐츠의 일부가 디스플레이(2200)에 표시되도록 디스플레이(2200)를 제어할 수 있다. AP(2800)는 I/O 디바이스들(2700a, 2700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(2800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(2800)와 별개로 엑셀레이터 칩(2820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(2820)에 추가적으로 DRAM(2500b)이 장착될 수 있다. 엑셀레이터는 AP(2800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다

시스템(2000)은 복수의 DRAM들(2500a, 2500b)을 포함할 수 있다. AP(2800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(2500a, 2500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(2800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(2500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(2820)는 DRAM(2500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(2500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.

도 21에서는 DRAM들(2500a, 2500b)만을 도시하였으나, 이에 한정되지 않고 AP(2800)이나 엑셀레이터 칩(2820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(2500a, 2500b)은 I/O 디바이스(2700a, 2700b)나 플래시 메모리들(2600a, 2600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(2500a, 2500b)은 시스템(2000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.

DRAM들(2500a, 2500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(2500a, 2500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(2100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(2500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(2820)은 DRAM(2500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.

시스템(2000)은 DRAM들(2500a, 2500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(2600a, 2600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(2820)은 플래시 메모리들(2600a, 2600b)을 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(2600a, 2600b)은 메모리 콘트롤러(2610) 및 플래시 메모리 장치(2620)를 포함하고, 메모리 콘트롤러(2610) 내에 구비된 연산 장치를 사용하여 AP(2800) 및/내지 엑셀레이터 칩(2820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(2600a, 2600b)은 카메라(2100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.

시스템(2000)에서, 플래시 메모리들(2600a, 2600b)은 도 1 내지 도 18를 참조하여 설명된 메모리 장치를 포함할 수 있다. 메모리 장치는 복수의 메모리 플레인들 각각이 셀 어레이 구조물에 포함된 메모리 셀 어레이, 및 셀 어레이 구조물과 수직 방향으로 오버랩되어 있는 주변 회로 구조물에 포함된 로우 디코더 어레이 및 페이지 버퍼 어레이를 포함하도록 구성된다. 복수의 메모리 플레인들 각각에 연결되는 로우 디코더 어레이는 셀 어레이 구조물의 워드 라인 계단 영역 및 이 워드 라인 계단 영역에 인접한 메모리 셀 어레이의 일부 영역에 수직적으로 오버랩되는 영역에 매립하여 주변 회로 구조물에 배치하고, 페이지 버퍼 어레이는 로우 디코더 어레이가 매립된 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 제1 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 제2 페이지 버퍼 어레이로 분리하여 비대칭적으로 주변 회로 구조물에 배치함으로써, 메모리 칩 사이즈를 줄일 수 있다. 또한, 셀 어레이 구조물에 적층되는 워드 라인들의 개수가 증가되더라도 워드 라인 계단 영역 및 메모리 셀 어레이의 일부 영역에 매립되는 로우 디코더 어레이는 메모리 칩 사이즈에 영향을 주지 않고 오히려 줄일 수 있기 때문에, 메모리 블록의 대용량화를 제공할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들;
상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물; 및
상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고,
상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치되는 메모리 장치.
제1항에 있어서,
상기 복수의 메모리 플레인들은 상기 제2 수평 방향을 따라 인접하게 배치되는 제1 및 제2 메모리 플레인들을 포함하고,
상기 제1 및 제2 메모리 플레인들의 제1 로우 디코더 어레이는 상기 제1 및 제2 메모리 플레인들의 제1 워드라인 계단 영역 및 상기 제1 워드라인 계단 영역에 인접한 상기 메모리 셀 어레이의 제1 일부 영역과 오버랩되는 상기 주변 회로 구조물에 배치되는 메모리 장치.
제2항에 있어서,
상기 제1 로우 디코더 어레이는 상기 메모리 셀 어레이에 포함되는 복수의 메모리 블록들 중에서 선택된 메모리 블록의 워드라인들로 구동 신호들을 제공하는 로우 디코더 회로를 포함하는 메모리 장치.
제2항에 있어서,
상기 제1 및 제2 메모리 플레인들의 상기 제1 일부 영역의 비트 라인들은 제1 페이지 버퍼 어레이에 연결되고 상기 제1 일부 영역 이외의 나머지 비트 라인들은 상기 제1 페이지 버퍼 어레이와 상기 제2 수평 방향으로 분리 배치되는 제2 페이지 버퍼 어레이에 연결되고,
상기 제1 페이지 버퍼 어레이는 상기 제2 페이지 버퍼 어레이의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되는 메모리 장치.
제4항에 있어서,
상기 제1 페이지 버퍼 어레이 및 상기 제2 페이지 버퍼 어레이는 상기 제2 수평 방향을 따라 일렬로 배치되는 다수의 페이지 버퍼들을 포함하는 메모리 장치.
제5항에 있어서,
상기 제1 페이지 버퍼 어레이에서 상기 제2 수평 방향을 따라 일렬로 배치되는 페이지 버퍼들의 수는 상기 제2 페이지 버퍼 어레이에서 보다 많은 메모리 장치.
제5항에 있어서,
상기 제1 페이지 버퍼 어레이에서 상기 제2 수평 방향을 따라 일렬로 배치되는 페이지 버퍼들의 수는 상기 제2 페이지 버퍼 어레이에서 보다 적은 메모리 장치.
제4항에 있어서,
상기 제1 페이지 버퍼 어레이는 상기 제1 메모리 플레인의 상기 메모리 셀 어레이와 오버랩되는 영역의 상기 주변 회로 구조물에 배치되고,
상기 제2 페이지 버퍼 어레이는 상기 제1 일부 영역을 제외한 상기 제1 및 제2 메모리 플레인들의 상기 메모리 셀 어레이의 상기 제2 수평 방향 길이의 중앙 부분의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되는 메모리 장치.
제4항에 있어서,
상기 제1 페이지 버퍼 어레이는 상기 제1 메모리 플레인의 상기 메모리 셀 어레이와 오버랩되는 영역의 상기 주변 회로 구조물에 배치되고,
상기 제2 페이지 버퍼는 상기 제2 메모리 플레인의 상기 메모리 셀 어레이와 오버랩되는 영역의 상기 주변 회로 구조물에 배치되는 메모리 장치.
제4항에 있어서,
상기 복수의 메모리 플레인들은 상기 제1 및 제2 메모리 플레인들과 상기 제1 수평 방향을 따라 정렬되는 제3 및 제4 메모리 플레인들을 더 포함하고,
상기 제3 및 제4 메모리 플레인들의 제2 로우 디코더 어레이는 상기 제3 및 제4 메모리 플레인들의 제2 워드라인 계단 영역 및 상기 제2 워드라인 계단 영역에 인접한 상기 메모리 셀 어레이의 제2 일부 영역의 하부에 해당하는 상기 주변 회로 구조물에 배치되고,
상기 제2 및 제4 메모리 플레인들의 상기 제2 일부 영역의 비트 라인들은 제3 페이지 버퍼 어레이에 연결되고 상기 일부 영역 이외의 나머지 비트 라인들은 상기 제3 페이지 버퍼 어레이와 상기 제2 수평 방향으로 분리 배치되는 제4 페이지 버퍼 어레이에 연결되고,
상기 제4 페이지 버퍼 어레이는 상기 제2 일부 영역을 제외한 상기 제3 및 제4 메모리 플레인들의 상기 메모리 셀 어레이의 상기 제2 방향 길이의 중앙 부분의 상기 제3 및 제4 메모리 셀 어레이의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되고,
상기 제3 페이지 버퍼 어레이는 상기 제4 페이지 버퍼 어레이의 일부와 상기 제1 수평 방향으로 오버랩되게 배치되는 메모리 장치.
제10항에 있어서,
상기 제1 및 제2 메모리 플레인들의 상기 제1 로우 디코더 어레이와 상기 제3 및 제4 메모리 플레인들의 상기 제2 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향 길이의 중앙 부분에 인접하게 배치되는 메모리 장치.
제10항에 있어서,
상기 제1 및 제2 메모리 플레인들의 상기 로우 디코더 어레이와 상기 제3 및 제4 메모리 플레인들의 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향 길이의 양측 에지 부분에 인접하게 배치되는 메모리 장치.
제1항에 있어서,
상기 셀 어레이 구조물은 제1 메탈 패드를 포함하고, 상기 주변 회로 구조물은 제2 메탈 패드를 포함하고,
상기 제1 메탈 패드 및 상기 제2 메탈 패드은 본딩 방식으로 연결되어 상기 주변 회로 구조물이 상기 셀 어레이 구조물에 수직으로 연결되는 메모리 장치.
제13항에 있어서,
상기 제1 메탈 패드 및 상기 제2 메탈 패드는 구리로 형성된 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 셀 어레이 구조물은 상기 복수의 워드라인들을 관통하여 상기 주변 회로 구조물 내부까지 상기 수직 방향으로 길게 연장된 관통 홀 비아들을 포함하는 관통 전극 영역을 포함하고,
상기 관통 전극 영역을 통해 상기 주변 회로 구조물이 상기 셀 어레이 구조물에 수직으로 연결되는 메모리 장치.
제1항에 있어서,
상기 셀 어레이 구조물은 상기 메모리 셀 어레이를 포함하는 칩을 적어도 하나 이상 포함하는 메모리 장치.
불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들;
상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 일측 에지에 배치되고; 및
상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고,
상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치되는 메모리 장치.
제17항에 있어서,
상기 복수의 메모리 플레인들은 상기 제1 수평 방향을 따라 인접하게 배치되는 제1 및 제2 메모리 플레인들을 포함하고,
상기 제1 및 제2 메모리 플레인들의 제1 로우 디코더 어레이는 상기 제2 메모리 플레인들의 제1 워드라인 계단 영역 및 상기 제1 워드라인 계단 영역에 인접한 상기 제2 메모리 플레인의 상기 메모리 셀 어레이의 제1 일부 영역의 하부에 해당하는 상기 주변 회로 구조물에 배치되는 메모리 장치.
제18항에 있어서,
상기 복수의 메모리 플레인들은 상기 제1 및 제2 메모리 플레인들과 상기 제2 수평 방향을 따라 정렬되는 제3 및 제4 메모리 플레인들을 더 포함하고,
상기 제3 및 제4 메모리 플레인들의 제2 로우 디코더 어레이는 상기 제4 메모리 플레인들의 제2 워드라인 계단 영역 및 상기 제2 워드라인 계단 영역에 인접한 상기 제4 메모리 플레인의 상기 메모리 셀 어레이의 제2 일부 영역의 하부에 해당하는 상기 주변 회로 구조물에 배치되고,
상기 제1 일부 영역과 상기 제2 일부 영역은 상기 제1 수평 방향을 따라 정렬되는 메모리 장치.
불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 수평 방향으로 연장되는 복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 로우 디코더 어레이, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이에 포함된 상기 불휘발성 메모리 셀들에 연결되는 페이지 버퍼 어레이를 포함하는 복수의 메모리 플레인들;
상기 복수의 메모리 플레인들 각각의 상기 로우 디코더 어레이 및 상기 페이지 버퍼 어레이를 포함하는 주변 회로 구조물, 상기 로우 디코더 어레이는 상기 주변 회로 구조물의 상기 제1 수평 방향의 양측에 배치되고, 상기 페이지 버퍼 어레이는 상기 주변 회로 구조물의 상기 제2 수평 방향의 양측에 배치되고; 및
상기 주변 회로 구조물 위에 상기 주변 회로 구조물과 수직 방향으로 오버랩되어 있는 셀 어레이 구조물을 포함하고, 상기 셀 어레이 구조물은 상기 복수의 메모리 플레인들 각각의 상기 메모리 셀 어레이, 및 상기 복수의 워드라인들의 전기적인 연결을 위해 상기 복수의 워드라인들이 상기 제1 수평 방향 및 상기 제2 수평 방향으로 상호 평행하게 연장되고 상기 수직 방향으로 상호 오버랩되어 있는 워드 라인 계단 영역을 포함하고,
상기 복수의 메모리 플레인들 각각에서, 상기 페이지 버퍼 어레이는 상기 로우 디코더 어레이 일부와 상기 수직 방향으로 오버랩되는 상기 메모리 셀 어레이의 일부 영역의 비트 라인들이 연결되는 페이지 버퍼 어레이와 상기 일부 영역 이외의 나머지 비트 라인들이 연결되는 페이지 버퍼 어레이로 분리 배치되는 메모리 장치.