CN110727396A - 数据输出缓冲器 - Google Patents

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Abstract

数据输出缓冲器。一种数据输出缓冲器包括：上拉主驱动器，所述上拉主驱动器通过根据输入数据执行加重操作，经由输出端子输出具有高电平的输出数据；下拉主驱动器，所述下拉主驱动器根据所述输入数据经由所述输出端子输出具有低电平的输出数据；有源电感器控制器，所述有源电感器控制器通过检测所述输入数据的上升时段或下降时段来选择性地输出电感器激活电压；以及有源电感器，所述有源电感器响应于所述电感器激活电压而对所述输出端子选择性地执行去加重操作。

Description

数据输出缓冲器
技术领域
各种实施方式涉及数据输出缓冲器，并且更具体地，涉及一种使用有源电感器的数据输出缓冲器。
背景技术
存储器装置可以存储数据或输出所存储的数据。例如，存储器装置可以包括在电源被阻断时所存储的数据丢失的易失性存储器装置、或者即使在电源被阻断时也保留所存储的数据的非易失性存储器装置。存储器装置可以包括存储数据的存储器单元阵列、执行包括编程操作、读取操作和擦除操作的各种操作的***电路以及控制***电路的控制逻辑。
存储器控制器可以控制主机与存储器装置之间的数据通信。
存储器装置可以通过通道与存储器控制器通信。例如，可作为存储器装置中的***电路的一部分的数据输出缓冲器可以通过通道输出从存储器装置读取的数据。
发明内容
各种实施方式涉及一种数据输出缓冲器，该数据输出缓冲器能够通过在数据的转变时段期间选择性地驱动有源电感器来选择性地执行加重功能(emphasis function)或去加重功能(de-emphasis function)。
根据一个实施方式，一种数据输出缓冲器可以包括：上拉主驱动器，所述上拉主驱动器通过根据输入数据执行加重操作，经由输出端子输出具有高电平的输出数据；下拉主驱动器，所述下拉主驱动器根据所述输入数据经由所述输出端子输出具有低电平的输出数据；有源电感器控制器，所述有源电感器控制器通过检测所述输入数据的上升时段或下降时段来选择性地输出电感器激活电压；以及有源电感器，所述有源电感器响应于所述电感器激活电压而对所述输出端子选择性地执行去加重操作。
根据一个实施方式，一种数据输出缓冲器可以包括：上拉预驱动器，所述上拉预驱动器通过对上拉脉冲进行校准来输出上拉码；下拉预驱动器，所述下拉预驱动器通过对下拉脉冲进行校准来输出下拉码；有源电感器控制器，所述有源电感器控制器通过检测所述上拉码和所述下拉脉冲并且检测所述下拉码和所述上拉脉冲来选择性地输出电感器激活电压；以及有源电感器，所述有源电感器响应于所述电感器激活电压而选择性地执行去加重操作以减小输出端子的电位。
根据一个实施方式，一种数据输出缓冲器可以包括：上拉预驱动器，所述上拉预驱动器适于接收与输入数据对应的第一上拉信号并且预驱动所述第一上拉信号以输出第二上拉信号；下拉预驱动器，所述下拉预驱动器适于接收与输入数据对应的第一下拉信号，并且预驱动所述第一下拉信号以输出第二下拉信号；上拉主驱动器，所述上拉主驱动器适于接收所述第二上拉信号并驱动所述第二上拉信号以通过输出焊盘输出上拉输出信号；下拉主驱动器，所述下拉主驱动器适于接收所述第二下拉信号并驱动所述第二下拉信号以通过输出焊盘输出下拉输出信号；检测器，所述检测器适于检测输入数据的转变时段以生成检测信号；以及有源电感器，所述有源电感器联接到输出焊盘，适于基于检测信号在转变时段期间对上拉输出信号和下拉输出信号选择性地执行加重和去加重。
附图说明
图1是示出存储器***的图；
图2是示出存储器装置(诸如图1的存储器装置)的图；
图3是示出根据一个实施方式的数据输出缓冲器的图；
图4是示出根据一个实施方式的有源电感器控制器的电路图；
图5是示出根据一个实施方式的有源电感器的图；
图6是示出预驱动器中的数据延迟的图；
图7是示出根据一个实施方式的第二上拉预驱动器的图；
图8是示出根据一个实施方式的第二下拉预驱动器的图；
图9是示出根据一个实施方式的上拉主驱动器的图；
图10是示出根据一个实施方式的下拉主驱动器的图；
图11是示出根据一个实施方式的数据输出缓冲器的去加重操作的图；
图12是示出根据一个实施方式的数据输出缓冲器的加重操作的图；
图13是示出根据一个实施方式的应用了加重和去加重的输出数据的图；
图14是示出根据一个实施方式的包括存储器装置的存储器***的图；
图15是示出根据一个实施方式的包括存储器装置的存储器***的图；
图16是示出根据一个实施方式的包括存储器装置的存储器***的图；以及
图17是示出根据一个实施方式的包括存储器装置的存储器***的图。
具体实施方式
现在将参照附图更全面地描述各种实施方式。然而，本发明的元件和特征可以与本文中所公开的不同地配置或布置。因此，本发明不限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且向本领域技术人员充分传达实施方式的范围。注意到，在整个说明书中，对“一个实施方式”等的引用不一定涉及仅一个实施方式，并且对任何这样的短语的不同引用也不一定涉及相同的实施方式。
将理解的是，当一个元件被称为“联接”或“连接”到某个元件时，它可以直接联接或连接到所述某个元件，或者可以按照在其间存在中间元件的方式间接联接或连接到所述某个元件。除非陈述或上下文另有说明，否则直接或间接联接/连接的两个元件之间的通信可以是有线的或无线的。在说明书中，当元件被称为“包括”或“包含”组件时，除非上下文另有说明，否则这种开放式过渡短语不排除一个或更多个其他组件，而是可以进一步包括其他组件。
图1是示出存储器***1000的图。
参照图1，存储器***1000可以响应于主机2000的请求而存储数据，或者输出或删除所存储的数据。
存储器***1000可以包括存储数据的存储器装置1100、存储器控制器1200和缓冲存储器1300。缓冲存储器1300可以临时存储存储器***1000的操作所需的数据。存储器控制器1200可以响应于主机2000的控制而控制存储器装置1100和缓冲存储器1300。
主机2000可以使用诸如以下各种通信方法中的至少一种与存储器***1000通信：通用串行总线(USB)、串行AT配置(SATA)、串行连接SCSI(SAS)、高速芯片(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册的DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
存储器装置1100可以包括在电源被阻断时所存储的数据丢失的易失性存储器装置或者即使在电源被阻断时也保留所存储的数据的非易失性存储器装置。存储器控制器1200可以控制存储器装置1100执行编程操作、读取操作或擦除操作。例如，在编程操作期间，存储器装置1100可以从存储器控制器1200接收命令、地址和数据并执行编程操作。在读取操作期间，存储器装置1100可以从存储器控制器1200接收命令和地址并将读取数据输出到存储器控制器1200。存储器装置1100可以包括用于输入和输出数据的输入/输出电路。
存储器控制器1200可以控制存储器***1000的总体操作并控制主机2000与存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求而控制存储器装置1100编程数据、读取数据或擦除数据。另外，存储器控制器1200可以从主机2000接收数据和逻辑地址，并将逻辑地址转换(或变换)为指示实际存储数据的区域的物理地址。另外，存储器控制器1200可以将配置逻辑地址和物理地址之间的映射关系的逻辑到物理地址映射表存储在缓冲存储器1300中。
缓冲存储器1300还可以用作存储器控制器1200的操作存储器或高速缓冲存储器，并且存储除了上述信息之外的在存储器***1000中使用的***数据。根据实施方式，缓冲存储器1300可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或存储器总线动态随机存取存储器(RDRAM)。
图2是示出图1的存储器装置1100的图。
参照图2，存储器装置1100可以是易失性存储器装置或非易失性存储器装置。虽然图2示出了非易失性存储器装置作为实施方式，但是本发明不限于此。
存储器装置1100可以包括存储数据的存储器单元阵列100。存储器装置1100可以包括***电路200，***电路200被配置为执行编程操作以将数据存储在存储器单元阵列100中，执行读取操作以输出所存储的数据以及执行擦除操作以擦除所存储的数据。***电路200可以包括如图2所示并且在下面描述的其他组件。存储器装置1100可以包括被配置为响应于图1中所示的存储器控制器1200的控制而控制***电路200的控制逻辑300。
存储器单元阵列100可以包括多个存储块。存储块可以存储用户数据和用于执行存储器装置1100的操作的各种类型的信息。存储块可以具有二维结构或三维结构。为了提高集成密度，主要使用三维结构的存储块。二维存储块可以具有与基板平行布置的存储器单元。三维存储块可以包括沿与基板垂直的方向堆叠的存储器单元。
控制逻辑300可以控制***电路200执行编程操作、读取操作和擦除操作。例如，***电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压生成电路210可以响应于从控制逻辑300接收到的操作码OP_CMD而生成应用于执行编程操作、读取操作和擦除操作的各种操作电压Vop。例如，控制逻辑300可以控制电压生成电路210生成包括编程电压、验证电压、通过电压、读取电压、擦除电压和导通电压的各种电压。
行解码器220可以响应于行地址RADD而将操作电压Vop传送到与存储器单元阵列100的存储块当中的所选存储块联接的本地线LL。本地线LL可以包括本地字线、本地漏极选择线和本地源极选择线。另外，本地线LL可以包括与存储块联接的诸如源线的各种线。
页缓冲器组230可以联接到与存储器单元阵列100的存储块联接的位线BL1至BLI。页缓冲器组230可以包括分别联接到位线BL1至BLI的多个页缓冲器PB1至PBI。页缓冲器PB1至PBI可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作期间，页缓冲器PB1至PBI可以临时存储通过位线BL1至BLI接收到的数据，或者感测位线BL1至BLI中的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBI交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以通过输入/输出焊盘DQ或端子从外部装置(例如，图2中所示的存储器控制器1200)接收命令CMD、地址ADD和数据。输入/输出电路250可以通过输入/输出焊盘DQ将读取的数据输出到存储器控制器1200。例如，输入/输出电路250可以将来自存储器控制器1200的命令CMD和地址ADD传送到控制逻辑300，或者可以与列解码器240交换数据DATA。
电流感测电路260可以响应于允许位VRY_BIT<#>而生成参考电流。在读取操作或验证操作期间，电流感测电路260可以将从页缓冲器组230接收的感测电压VPB与由参考电流产生的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于通过焊盘CE#、WE#、RE#、ALE、CLE和WP#接收的信号而接收命令CMD和地址ADD。控制逻辑300可以响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>以控制***电路200。控制逻辑300可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
图3是示出根据一个实施方式的数据输出缓冲器250'的图。
参照图3，数据输出缓冲器250'可以被包括在图2的输入/输出电路250中。例如，数据输出缓冲器250'可以将通过如图2所示的列线CL接收到的数据DATA放大，并且通过输入/输出焊盘DQ输出输出数据DOUT。数据输出缓冲器250'可以包括触发控制器(TRCON)500、第一上拉预驱动器(PUPD1)510、第一下拉预驱动器(PDPD1)520、第二上拉预驱动器(PUPD2)530、第二下拉预驱动器(PDPD2)540、上拉主驱动器550、下拉主驱动器560、有源电感器控制器(AICON)570和有源电感器(AIC)580。
触发控制器500可以从如图2所示的列线CL接收数据DATA，然后根据接收数据DATA输出上拉脉冲D_UP和下拉脉冲D_DN。上拉脉冲D_UP可以是具有逻辑高电平(或高电平)的信号，而下拉脉冲D_DN可以是具有逻辑低电平(或低电平)的信号。
第一上拉预驱动器510可以响应于上拉脉冲D_UP而输出包括上拉数据的第一上拉码1UC#。例如，第一上拉预驱动器510可以对上拉脉冲D_UP进行校准以输出第一上拉码1UC#。第一上拉码1UC#可以包括多个比特，并且包括具有与上拉脉冲D_UP相同电平的上拉信号。例如，第一上拉码1UC#可以包括多个比特，并且所述比特中的一个比特可以是上拉信号，而其他比特可以是校准码。第一上拉预驱动器510可以包括芯片外驱动器(Off-ChipDriver：OCD)和片上终止(On-Die Termination：ODT)电路，或者其中之一。例如，芯片外驱动器(OCD)可以根据上拉脉冲D_UP的电平输出包括多个比特的第一上拉码1UC#。片上终止(ODT)电路可以对第一上拉码1UC#通过其以设置电平(其可以是预定的)输出的线路或引脚的电阻进行控制。
第一下拉预驱动器520可以响应于下拉脉冲D_DN而输出第一下拉码1DC#。例如，第一下拉预驱动器520可以对下拉脉冲D_DN进行校准以输出第一下拉码1DC#。第一下拉码1DC#可以包括多个比特，并且包括具有与下拉脉冲D_DN相同电平的下拉信号。例如，第一下拉码1DC#可以包括多个比特，并且所述比特中的一个比特可以是下拉信号，而其他比特可以是校准码。例如，第一下拉预驱动器520可以通过对下拉脉冲D_DN进行校准来输出包括多个比特的第一下拉码1DC#。第一下拉预驱动器520可以包括芯片外驱动器(OCD)和片上终止(ODT)电路，或者可以包括其中之一。例如，芯片外驱动器(OCD)可以根据下拉脉冲D_DN的电平输出包括多个比特的第一下拉码1DC#。片上终止(ODT)电路可以对第一下拉码1DC#通过其以设置电平(其可以是预定的)输出的线路或引脚的电阻进行控制。
第二上拉预驱动器530可以响应于第一上拉码1UC#而输出上拉数据PU_DATA和第二上拉码2UC#。上拉数据PU_DATA可以确定输出数据DOUT的高电平。上拉数据PU_DATA可以作为来自第一上拉预驱动器510的上拉信号的反相数据输出，并且可以具有所接收的上拉信号的摆动宽度。例如，第二上拉预驱动器530可以在接收数据DATA具有高电平时输出具有低电平的上拉数据PU_DATA，并且可以在接收数据DATA具有低电平时输出具有高电平的上拉数据PU_DATA。可以通过对所接收的第一上拉码1UC#中包括的校准码进行校准来生成第二上拉码2UC#。换句话说，第二上拉预驱动器530可以通过根据设置信号强度(其可以是预定的)对第一上拉码1UC#中所包括的校准码的电平进行校正来输出第二上拉码2UC#。在各种实施方式中，尽管第一上拉码1UC#和第二上拉码2UC#具有不同的信号强度(或增益)，但是第一上拉码1UC#和第二上拉码2UC#可以包括相同的数据。
第二下拉预驱动器540可以响应于第一下拉码1DC#而输出下拉数据PD_DATA和第二下拉码2DC#。下拉数据PD_DATA可以确定输出数据DOUT的低电平。下拉数据PD_DATA可以作为来自第一下拉预驱动器520的下拉信号的反相数据输出，并且可以具有所接收的下拉信号的摆动宽度。例如，第二下拉预驱动器540可以在接收数据DATA具有高电平时输出具有低电平的下拉数据PD_DATA，并且可以在接收数据DATA具有低电平时输出具有高电平的下拉数据PD_DATA。可以通过对所接收的第一下拉码1DC#中包括的校准码进行校准来生成第二下拉码2DC#。换句话说，第二下拉预驱动器540可以通过根据设置信号强度(其可以是预定的)对第一下拉码1DC#中所包括的校准码的电平进行校正来输出第二下拉码2DC#。在各种实施方式中，尽管第一下拉码1DC#和第二下拉码2DC#具有不同的信号强度，但是第一下拉码1DC#和第二下拉码2DC#可以包括相同的数据。
上拉主驱动器550可以响应于上拉数据PU_DATA和第二上拉码2UC#而将高电平数据作为输出数据DOUT输出到输入/输出焊盘DQ。当接收到具有低电平的上拉数据PU_DATA时，上拉主驱动器550可以将具有高电平的输出数据DOUT输出到输入/输出焊盘DQ。当接收到具有高电平的上拉数据PU_DATA时，上拉主驱动器550可以不输出输出数据DOUT。换句话说，当上拉主驱动器550不输出输出数据DOUT时，上拉主驱动器550的输出节点可以被浮置。
下拉主驱动器560可以响应于下拉数据PD_DATA和第二下拉码2DC#而将低电平数据作为输出数据DOUT输出到输入/输出焊盘DQ。当接收到具有高电平的下拉数据PD_DATA时，下拉主驱动器560可以将具有低电平的输出数据DOUT输出到输入/输出焊盘DQ。当接收到具有低电平的下拉数据PD_DATA时，下拉主驱动器560可以不输出输出数据DOUT。换句话说，当下拉主驱动器560不输出输出数据DOUT时，下拉主驱动器560的输出节点可以被浮置。
有源电感器控制器570可以通过检测数据DATA被上拉或下拉的时段来选择性地输出电感器激活电压Vidt。换句话说，有源电感器控制器570可以检测数据DATA的过渡时段(例如，上升时段和下降时段或者上升沿和下降沿)以生成作为检测信号的电感器激活电压Vidt。有源电感器控制器570可以响应于第一上拉码1UC#、第一下拉码1DC#、上拉脉冲D_UP和下拉脉冲D_DN而选择性地输出电感器激活电压Vidt。例如，有源电感器控制器570可以在数据DATA的下降时段期间输出电感器激活电压Vidt，并且可以在数据DATA的上升时段期间不输出电感器激活电压Vidt。
有源电感器580可以通过响应于电感器激活电压Vidt而输出电感器控制信号Cons_S来选择性地执行对输出数据DOUT的加重操作或去加重操作。可以执行加重操作以增加输出数据DOUT的强度，并且可以执行去加重操作以减小输出数据DOUT的强度。在该实施方式中，通过控制电感器激活电压Vidt的输出，可以在输出数据DOUT的下降时段期间执行去加重操作，并且可以在输出数据DOUT的上升时段期间执行加重操作。
图4是示出根据一个实施方式的有源电感器控制器(例如，图3的有源电感器控制器570)的电路图。
参照图4，有源电感器控制器570可以响应于第一上拉码1UC#、第一下拉码1DC#、上拉脉冲D_UP和下拉脉冲D_DN而选择性地输出电感器激活电压Vidt。例如，有源电感器控制器570可以在数据DATA的下降时段期间输出电感器激活电压Vidt，并且可以在其上升时段期间不输出电感器激活电压Vidt。
有源电感器控制器570可以包括第一反相器IN1和第二反相器IN2、第一与门AG1和第二与门AG2以及或门OG。第一反相器IN1可以对第一下拉码1DC#进行反相以输出第一反相下拉码1DCb#。第二反相器IN2可以对第一上拉码1UC#进行反相以输出第一反相上拉码1UCb#。第一与门AG1可以响应于第一反相下拉码1DCb#和上拉脉冲D_UP而输出第一检测信号1TS#。第二与门AG2可以响应于第一反相上拉码1UCb#和下拉脉冲D_DN而输出第二检测信号2TS#。或门OG可以响应于第一检测信号1TS#和第二检测信号2TS#而输出电感器激活电压Vidt。
下面描述上述电路的操作。
由于第一反相器IN1通过对第一下拉码1DC#进行反相来输出第一反相下拉码1DCb#，因此第一反相下拉码1DCb#可以具有与上拉脉冲D_UP相同的电平。由于第一下拉码1DC#响应于下拉脉冲D_DN而从如图3所示的第一下拉预驱动器520输出，因此在第一下拉码1DC#与下拉脉冲D_DN或上拉脉冲D_UP之间可存在时间延迟。因此，当电路中没有时间延迟时，第一反相下拉码1DCb#和上拉脉冲D_UP可以是相同的信号。然而，由于电路的物理和电气特性，导致可以引起时间延迟差。因此，第一反相下拉码1DCb#可以与轻微时间延迟之后的上拉脉冲D_UP相同。响应于第一反相下拉码1DCb#和上拉脉冲D_UP而输出第一检测信号1TS#的第一与门AG1的真值表如下表1所示。
[表1]
1DCb# D_UP 1TS#
0 0 0
0 1 0
1 0 0
1 1 1
参照表1，当第一反相下拉码1DCb#和上拉脉冲D_UP都具有逻辑高电平'1'时，第一与门AG1可以输出具有例如'1'的逻辑高电平的第一检测信号1TS#。否则，第一与门AG1可以输出具有例如'0'的逻辑低电平的第一检测信号1TS#。
除了输入信号和输出信号之外，第二与门AG2可以具有与第一与门AG1相同的配置。因此，第二与门AG2的真值表如下表2所示。
[表2]
1UCb# D_DN 2TS#
0 0 0
0 1 0
1 0 0
1 1 1
参照表2，当第一反相上拉码1UCb#和下拉脉冲D_DN都具有逻辑高电平'1'时，第二与门AG2可以输出具有逻辑高电平'1'的第二检测信号2TS#。否则，第二与门AG2可以输出具有逻辑低电平'0'的第二检测信号2TS#。
或门OG可以响应于第一检测信号1TS#和第二检测信号2TS#而输出电感器激活电压Vidt。因此，或门OG的真值表如下表3所示。
[表3]
1TS# 2TS# Vidt
0 0 0
0 1 1
1 0 1
1 1 1
参照表3，当第一检测信号1TS#和第二检测信号2TS#中的至少一个具有例如“1”的逻辑高电平时，或门OG可以输出电感器激活电压Vidt。当第一检测信号1TS#和第二检测信号2TS#具有例如“0”的逻辑低电平时，或门OG可以不输出电感器激活电压Vidt。
图5是示出根据一个实施方式的有源电感器(例如，图3的有源电感器580)的图。
参照图5，有源电感器580可以响应于电感器激活电压Vidt而输出电感器控制信号Con_S，使得可以对输出数据DOUT执行加重操作或去加重操作。更具体地，加重操作可以由上拉主驱动器550执行，而不是由有源电感器580执行。换句话说，当有源电感器580被停用时，不会输出电感器控制信号Con_S，因此可以执行加重操作。当有源电感器580被激活时，可以以低电平输出电感器控制信号Con_S，从而可以执行去加重操作。例如，当电感器激活电压Vidt被施加到有源电感器580时，有源电感器580可以被激活。当电感器激活电压Vidt未被施加到有源电感器580时，有源电感器580可以被停用。
有源电感器580可以如下配置。
有源电感器580可以包括诸如电阻器RS、电容器CAP和第一开关晶体管TR1之类的元件。这些元件可以一起被用作电感器。
电阻器RS可以联接在施加有电感器激活电压Vidt的端子与第一节点ND1之间。电容器CAP可以联接在第一节点ND1和第二节点ND2之间。第二节点ND2可以联接到用于接地电压VSS的接地端子。第一开关晶体管TR1可以用NMOS晶体管实现。第一开关晶体管TR1可以联接在输入/输出焊盘DQ和第二节点ND2之间。第一开关晶体管TR1可以响应于第一节点ND1的电压而导通或截止。
图6是示出预驱动器中的数据延迟的图。
参照图6，第一上拉预驱动器510可以响应于上拉脉冲D_UP而输出第一上拉码1UC#。第一下拉预驱动器520可以响应于下拉脉冲D_DN而输出第一下拉码1DC#。
由于电路的物理和电气特性，导致第一上拉预驱动器510在上拉脉冲D_UP被施加的时刻61处不可能立即输出第一上拉码1UC#。因此，第一上拉预驱动器510可以在从时刻61起的第一延迟时间DEL1之后的时刻62输出第一上拉码1UC#。
与第一上拉预驱动器510类似，由于电路的物理和电气特性，导致第一下拉预驱动器520在下拉脉冲D_DN被施加的时刻63处不可能立即输出第一下拉码1DC#。因此，第一下拉预驱动器520可以在从时刻63起的第二延迟时间DEL2之后的时刻64输出第一下拉码1DC#。
图7是示出根据一个实施方式的第二上拉预驱动器(例如，图3中所示的第二上拉预驱动器530)的图。
参照图7，第二上拉预驱动器530可以包括上拉(PU)反相电路531和上拉(PU)码生成器532。
上拉反相电路531可以将第一上拉码1UC#中所包括的上拉信号进行反相，以输出上拉数据PU_DATA。例如，上拉反相电路531可以在接收到具有高电平的上拉信号时输出具有低电平的上拉数据PU_DATA，并且可以在接收到具有低电平的上拉信号时输出具有高电平的上拉数据PU_DATA。
上拉码生成器532可以根据第一上拉码1UC#中所包括的校准码来输出第二上拉码2UC#。第二上拉码2UC#可以补偿上拉数据PU_DATA。例如，当摆动宽度小于基准宽度时，上拉码生成器532可以输出用于增加第一上拉码1UC#中所包括的校准码的摆动宽度的第二上拉码2UC#。当摆动宽度大于基准宽度时，上拉码生成器532可以输出用于减小第一上拉码1UC#中所包括的校准码的摆动宽度的第二上拉码2UC#。此外，上拉码生成器532可以根据基准宽度与第一上拉码1UC#中所包括的校准码的摆动宽度之间的差异，来控制第二上拉码2UC#中所包括的具有逻辑低电平'0'的比特数和具有逻辑高电平'1'的比特数。换句话说，上拉码生成器532可以通过根据第一上拉码1UC#中所包括的校准码将'0'和'1'比特组合来输出第二上拉码2UC#。
图8是示出根据一个实施方式的第二下拉预驱动器(例如，图3中所示的第二下拉预驱动器540)的图。
参照图8，第二下拉预驱动器540可以包括下拉(PD)反相电路541和下拉(PD)码生成器542。
下拉反相电路541可以对第一下拉码1DC#中所包括的下拉信号进行反相，以输出下拉数据PD_DATA。例如，下拉反相电路541可以在接收到具有高电平的下拉信号时输出具有低电平的下拉数据PD_DATA，并且可以在接收到具有低电平的下拉信号时输出具有高电平的下拉数据PD_DATA。
下拉码生成器542可以根据第一下拉码1DC#中所包括的校准码来输出第二下拉码2DC#。第二下拉码2DC#可以对下拉数据PD_DATA进行补偿。例如，当摆动宽度小于基准宽度时，下拉码生成器542可以输出用于增加第一下拉码1DC#中所包括的校准码的摆动宽度的第二下拉码2DC#。当摆动宽度大于基准宽度时，下拉码生成器542可以输出用于减小第一下拉码1DC#中所包括的校准码的摆动宽度的第二下拉码2DC#。另外，下拉码生成器542可以根据基准宽度与第一下拉码1DC#中所包括的校准码的摆动宽度之间的差异，来控制第二下拉码2DC#中所包括的具有逻辑低电平'0'的比特数和具有逻辑高电平'1'的比特数。换句话说，下拉码生成器542可以通过根据第一下拉码1DC#中所包括的校准码将'0'和'1'比特组合来输出第二下拉码2DC#。
图9是示出根据一个实施方式的上拉主驱动器(例如，图3的上拉主驱动器550)的图。
参照图9，上拉主驱动器550可以包括主上拉电路551和子上拉电路552。主上拉电路551和子上拉电路552可以串联联接在用于电源电压VCC的端子与输入/输出焊盘DQ之间。主上拉电路551可以联接在电源端子与子上拉电路552之间。子上拉电路552可以联接在主上拉电路551与输入/输出焊盘DQ之间。在子上拉电路552与输入/输出焊盘DQ之间还可以联接电阻器553。
主上拉电路551可以用PMOS晶体管P1实现。PMOS晶体管P1可以根据上拉数据PU_DATA导通或截止。例如，PMOS晶体管P1可以在接收到具有低电平的上拉数据PU_DATA时导通，并且可以在接收到具有高电平的上拉数据PU_DATA时截止。
子上拉电路552可以包括多个NMOS晶体管TU1至TUk，其中k是正整数。NMOS晶体管TU1至TUk可以并联联接在主上拉电路551与输入/输出焊盘DQ之间。NMOS晶体管TU1至TUk各自可以响应于各个第二上拉码2UC<1>至2UC<k>而导通或截止。就相同的栅极电压电平而言，流过NMOS晶体管的电流的量可以大于流过PMOS晶体管的电流的量。因此，当子上拉电路552包括NMOS晶体管TU1至TUk时，在子上拉电路552所操作的栅极电压减小的同时，电流量可以增加。因此，可以在输入/输出焊盘DQ中发生交流提升(Alternating Current-Boosting：ACB)。换句话说，当发生AC提升(ACB)时，可以执行加重操作，从而输出具有逻辑高电平(H)的输出数据DOUT。
图10是示出根据一个实施方式的下拉主驱动器(例如，图3的下拉主驱动器560)的图。
参照图10，下拉主驱动器560可以响应于下拉数据PD_DATA和第二下拉码2DC<1>至2DC<k>而输出具有逻辑低电平(L)的输出数据DOUT。下拉主驱动器560可以包括主下拉电路561和子下拉电路562。主下拉电路561和子下拉电路562可以串联联接在输入/输出焊盘DQ与用于接地电压VSS的端子之间。主下拉电路561可以联接在子下拉电路562与接地端子之间。子下拉电路562可以联接在输入/输出焊盘DQ与主下拉电路561之间。还可以在子下拉电路562和输入/输出焊盘DQ之间联接电阻器563。
主下拉电路561可以用NMOS晶体管N1实现。NMOS晶体管N1可以根据下拉数据PD_DATA导通或截止。例如，NMOS晶体管N1可以在接收到具有低电平的下拉数据PD_DATA时截止，并且可以在接收到具有高电平的下拉数据PD_DATA时导通。
子下拉电路562可以包括多个NMOS晶体管TD1至TDk，其中k是正整数。NMOS晶体管TD1至TDk可以并联联接在输入/输出焊盘DQ与主下拉电路561之间。NMOS晶体管TD1至TDk各自可以响应于各个第二下拉码2DC<1>至2DC<k>而导通或截止。
下面描述通过上述电路对输入/输出焊盘DQ执行加重操作和去加重操作。
图11是示出根据一个实施方式的数据输出缓冲器的去加重操作的图。
参照图11，当输出具有逻辑高电平(H)的输出数据DOUT时，数据输出缓冲器可以通过有源电感器580执行去加重操作。为了执行去加重操作，可以激活有源电感器580。为了激活有源电感器580，电感器激活电压Vidt可以是逻辑高电平(H)。例如，当电感器激活电压Vidt从逻辑低电平(L)转变为逻辑高电平(H)时，由于第一节点ND1的电位可以变为逻辑高电平(H)，所以NMOS开关晶体管TR1可以导通。当第一开关晶体管TR1导通时，可以在输入/输出焊盘DQ与接地端子之间形成电流路径11，从而可以执行去加重操作DeE。结果，如12所示，输出数据DOUT可以从高电平HL降低到正常电平NL。正常电平NL可以通过去加重操作DeE而低于高电平HL。标号13表示DOUT从HL开始向NL转变，并且Vidt从L开始向H转变。
图12是示出根据一个实施方式的数据输出缓冲器的加重操作的图。
参照图12，当输出具有逻辑低电平(L)的输出数据DOUT时，数据输出缓冲器可以通过图3的上拉主驱动器550执行加重操作。为了执行加重操作，可以将有源电感器580停用。为了停用有源电感器580，电感器激活电压Vidt可以是逻辑低电平(L)。例如，当电感器激活电压Vidt从逻辑高电平(H)转变到逻辑低电平(L)时，由于第一节点ND1的电位可以变为逻辑低电平(L)，所以作为NMOS晶体管的开关晶体管TR1可以截止。当第一开关晶体管TR1截止时，电流路径11可以在输入/输出焊盘DQ和接地端子之间被阻断。加重操作可以由上拉主驱动器550执行，使得可以发生AC提升(ACB)并且如14所示，输出数据DOUT可以从低电平(LL)增加到正常电平(NL)。正常电平(NL)可以通过加重操作而大于低电平(LL)。这里，附图标记13表示从DOUT从LL开始向NL转变，并且Vidt从H开始向L转变。
图13是示出根据一个实施方式的应用了加重操作和去加重的输出数据的图。
参照图13，去加重操作DeE可以仅在数据DATA的下降时段期间选择性地执行，而加重操作可以在数据DATA的任何时段或所有其他时段期间执行以引起AC提升(ACB)。
例如，当数据DATA(例如，在存储器装置的读取操作期间读取的数据)从逻辑低电平转变为逻辑高电平(15)时，电感器激活电压Vidt可以保持在低状态，使得AC提升(ACB)可以被保持。当电感器激活电压Vidt为低时，可以使有源电感器580停用，从而可以由上拉主驱动器550执行加重操作。因此，输出数据DOUT可以转变为高电平。
当所读取的数据DATA从逻辑高电平转变为逻辑低电平(16)时，电感器激活电压Vidt可以增加到高电平，从而可以执行去加重操作DeE。结果，可以激活有源电感器580，使得可以对输入/输出焊盘DQ上的输出数据DOUT执行去加重操作DeE。例如，由于电感器激活电压Vidt根据数据DATA的状态而变化，因此在输出数据DOUT从逻辑高电平转变为逻辑低电平之前，电感器激活电压Vidt可以增加到高电平。因此，输出数据DOUT可以通过去加重操作DeE从高电平稍微降低，并且根据数据DATA降低到低电平。当数据DATA降低到低电平时，电感器激活电压Vidt可以保持为低。
对于下一个读取数据DATA，在数据DATA的上升时段(15)期间可以发生AC提升(ACB)，并且可以在下降时段(16)期间执行去加重操作DeE。
如上所述，在数据DATA的输出操作期间，通过选择性地应用加重操作和去加重操作，数据DATA可以在高电平和低电平之间完全摆动。
图14是示出根据一个实施方式的包括存储器装置(例如，图1中所示的存储器装置1100)的存储器***30000的图。
参照图14，存储器***30000可以实现在蜂窝电话、智能电话、平板个人电脑(PC)、个人数字助理(PDA)或无线通信装置中。
存储器***30000可以包括存储器装置1100和控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以响应于主机2000的控制而控制存储器装置1100的数据存取操作，例如，存储器装置1100的编程操作、擦除操作或者读取操作。
存储器控制器1200可以控制编程到存储器装置1100中的数据以响应于存储器控制器1200的控制而通过显示器3200输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为主机2000能够处理的信号。因此，主机2000可以处理从无线电收发机3300输出的信号并将处理后的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将主机2000处理后的信号传送到存储器装置1100。另外，无线电收发器3300可以将从主机输出的信号转换为无线电信号并通过天线ANT将无线电信号输出到外部装置。用于控制主机的操作的控制信号或主机2000要处理的数据可以由输入装置3400输入，输入装置3400可以包括诸如触摸板和计算机鼠标之类的定点装置、小键盘或者键盘。主机2000可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可以通过显示器3200输出。
图15是示出根据一个实施方式的包括存储器装置(例如，图1中所示的存储器装置1100)的存储器***40000的图。
参照图15，存储器***40000可以实现在个人计算机(PC)、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器中。
存储器***40000可以包括存储器装置1100和控制存储器装置1100的数据处理操作的存储器控制器1200。
主机2000可以根据通过输入装置4200输入的数据，通过显示器4300输出存储器装置1100中存储的数据。输入装置4200的示例包括诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。
主机2000可以控制存储器***40000的总体操作和存储器控制器1200的操作。
图16是示出根据一个实施方式的包括存储器装置(例如，图1中所示的存储器装置1100)的存储器***50000的图。
参照图16，存储器***50000可以实现在图像处理设备中，例如，数码相机、附有数码相机的移动电话、附有数码相机的智能手机、或附带有数码相机的平板电脑(PC)。
存储器***50000可以包括存储器装置1100和控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储器控制器1200。
存储器***50000的图像传感器5200可以将光学图像转换为数字信号，并且可以将转换后的数字信号传送到主机。响应于主机的控制，转换后的数字信号可以通过显示器5300输出或通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可以根据主机的控制通过显示器5300输出。
图17是示出根据一个实施方式的包括存储器装置(例如，图1中的存储器装置1100)的***70000的图。
参照图17，该***可以包括主机2000和存储卡70000。
存储卡70000可以实现在智能卡中。存储卡70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。另外，卡接口7100可以根据主机2000的协议在主机2000和存储器控制器1200之间进行接口数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指支持主机2000使用的协议的硬件、安装在硬件上的软件或信号传输方法。
根据本公开的实施方式，数据输出缓冲器可以通过根据数据选择性地驱动有源电感器来选择性地执行加重功能和去加重功能以输出数据。
根据本公开，对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，能够对本发明的上述实施方式进行各种修改。因此，本发明旨在覆盖落入所附权利要求及其等同物的范围内的所有这些修改。
相关申请的交叉引用
本申请要求于2018年7月17日提交的韩国专利申请No.10-2018-0083137的优先权，该韩国专利申请的全部内容通过引用并入本文中。

Claims (20)

1.一种数据输出缓冲器，该数据输出缓冲器包括：
上拉主驱动器，所述上拉主驱动器通过根据输入数据执行加重操作，经由输出端子输出具有高电平的输出数据；
下拉主驱动器，所述下拉主驱动器根据所述输入数据经由所述输出端子输出具有低电平的输出数据；
有源电感器控制器，所述有源电感器控制器通过检测所述输入数据的上升时段或下降时段来选择性地输出电感器激活电压；以及
有源电感器，所述有源电感器响应于所述电感器激活电压而对所述输出端子选择性地执行去加重操作。
2.根据权利要求1所述的数据输出缓冲器，该数据输出缓冲器还包括：
触发控制器，所述触发控制器根据所述输入数据输出上拉脉冲和下拉脉冲；
第一上拉预驱动器，所述第一上拉预驱动器通过对所述上拉脉冲进行校准来输出第一上拉码；
第一下拉预驱动器，所述第一下拉预驱动器通过对所述下拉脉冲进行校准来输出第一下拉码；
第二上拉预驱动器，所述第二上拉预驱动器响应于所述第一上拉码而输出用于确定所述输出数据的高电平的上拉数据，并输出第二上拉码作为校准码；以及
第二下拉预驱动器，所述第二下拉预驱动器响应于所述第一下拉码而输出用于确定所述输出数据的低电平的下拉数据，并输出第二下拉码作为校准码。
3.根据权利要求2所述的数据输出缓冲器，其中，所述触发控制器根据所述输入数据输出具有高电平的所述上拉脉冲，并根据所述输入数据输出具有低电平的所述下拉脉冲。
4.根据权利要求2所述的数据输出缓冲器，其中，所述第一上拉预驱动器通过对所述上拉脉冲进行校准来输出包括多个比特的第一上拉码，所述第一上拉码包括具有与所述上拉脉冲相同电平的上拉信号。
5.根据权利要求4所述的数据输出缓冲器，其中，所述第二上拉预驱动器包括：
上拉反相电路，所述上拉反相电路对所述第一上拉码中包括的所述上拉信号进行反相，以输出所述上拉数据；以及
上拉码生成器，所述上拉码生成器通过对所述第一上拉码中包括的校准码进行校准来输出所述第二上拉码。
6.根据权利要求2所述的数据输出缓冲器，其中，所述第一下拉预驱动器通过对所述下拉脉冲进行校准来输出包括多个比特的第一下拉码，所述第一下拉码包括具有与所述下拉脉冲相同电平的下拉信号。
7.根据权利要求6所述的数据输出缓冲器，其中，所述第二下拉预驱动器包括：
下拉反相电路，所述下拉反相电路对所述第一下拉码中包括的所述下拉信号进行反相，以输出所述下拉数据；以及
下拉码生成器，所述下拉码生成器通过对所述第一下拉码中包括的校准码进行校准来输出所述第二下拉码。
8.根据权利要求2所述的数据输出缓冲器，其中，所述上拉主驱动器包括：
主上拉电路，所述主上拉电路响应于所述上拉数据而选择性地形成电流路径；以及
子上拉电路，所述子上拉电路响应于所述第二上拉码而选择性地形成电流路径，并对所述输出数据执行加重操作。
9.根据权利要求8所述的数据输出缓冲器，其中，所述主上拉电路包括响应于所述上拉数据而导通或截止的PMOS晶体管。
10.根据权利要求8所述的数据输出缓冲器，其中，所述子上拉电路包括多个NMOS晶体管，所述多个NMOS晶体管各自响应于所述第二上拉码而操作并且并联联接在所述主上拉电路与所述输出端子之间。
11.根据权利要求2所述的数据输出缓冲器，其中，所述下拉主驱动器包括：
主下拉电路，所述主下拉电路响应所述下拉数据而选择性地形成电流路径；以及
子下拉电路，所述子下拉电路响应于所述第二下拉码而选择性地形成电流路径。
12.根据权利要求11所述的数据输出缓冲器，其中，所述主下拉电路包括响应于所述下拉数据而导通或截止的NMOS晶体管。
13.根据权利要求11所述的数据输出缓冲器，其中，所述子下拉电路包括多个NMOS晶体管，所述多个NMOS晶体管各自响应于所述第二下拉码而操作并且并联联接在所述主下拉电路与所述输出端子之间。
14.根据权利要求2所述的数据输出缓冲器，其中，所述有源电感器控制器响应于所述第一上拉码、所述第一下拉码、所述上拉脉冲和所述下拉脉冲而输出所述电感器激活电压。
15.根据权利要求14所述的数据输出缓冲器，其中，所述有源电感器控制器包括：
第一反相器，所述第一反相器对所述第一下拉码进行反相以输出第一反相下拉码；
第二反相器，所述第二反相器对所述第一上拉码进行反相以输出第一反相上拉码；
第一与门，所述第一与门响应于所述第一反相下拉码和所述上拉脉冲而输出第一检测信号；
第二与门，所述第二与门响应于所述第一反相上拉码和所述下拉脉冲而输出第二检测信号；以及
或门，所述或门响应于所述第一检测信号和所述第二检测信号而输出所述电感器激活电压。
16.根据权利要求1所述的数据输出缓冲器，其中，所述有源电感器通过在被施加所述电感器激活电压时执行所述去加重操作来减小所述输出端子的电位。
17.根据权利要求16所述的数据输出缓冲器，其中，所述有源电感器包括：
电阻器，所述电阻器联接在第一节点与被施加所述电感器激活电压的端子之间；
电容器，所述电容器联接在所述第一节点与接地端子之间；以及
NMOS晶体管，所述NMOS晶体管响应于所述第一节点的电压而将所述输出端子联接到所述接地端子或者将所述输出端子从所述接地端子断开。
18.一种数据输出缓冲器，该数据输出缓冲器包括：
上拉预驱动器，所述上拉预驱动器通过对上拉脉冲进行校准来输出上拉码；
下拉预驱动器，所述下拉预驱动器通过对下拉脉冲进行校准来输出下拉码；
有源电感器控制器，所述有源电感器控制器通过检测所述上拉码和所述下拉脉冲并且检测所述下拉码和所述上拉脉冲来选择性地输出电感器激活电压；以及
有源电感器，所述有源电感器响应于所述电感器激活电压而选择性地执行去加重操作以减小输出端子的电位。
19.根据权利要求18所述的数据输出缓冲器，其中，当所述上拉码的反相上拉码和所述下拉脉冲具有相同的脉冲时，或者当所述下拉码的反相下拉码和所述上拉脉冲具有相同的脉冲时，所述有源电感器控制器输出所述电感器激活电压。
20.根据权利要求19所述的数据输出缓冲器，其中，所述有源电感器包括：
第一反相器，所述第一反相器对所述下拉码进行反相以输出所述反相下拉码；
第二反相器，所述第二反相器对所述上拉码进行反相以输出所述反相上拉码；
第一与门，所述第一与门响应于所述反相下拉码和所述上拉脉冲而输出第一检测信号；
第二与门，所述第二与门响应于所述反相上拉码和所述下拉脉冲而输出第二检测信号；以及
或门，所述或门响应于所述第一检测信号和所述第二检测信号而输出所述电感器激活电压。
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