KR20120033440A - 온 다이 터미네이션 회로 - Google Patents

온 다이 터미네이션 회로

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KR20120033440A
KR20120033440A KR1020100094950A KR20100094950A KR20120033440A KR 20120033440 A KR20120033440 A KR 20120033440A KR 1020100094950 A KR1020100094950 A KR 1020100094950A KR 20100094950 A KR20100094950 A KR 20100094950A KR 20120033440 A KR20120033440 A KR 20120033440A
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termination circuit
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김기호
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 장치의 온 다이 터미네이션 회로에 관한 것으로, 특히 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있는 온 다이 터미네이션 회로에 관한 것이다.
이러한 본 발명은 풀업 저항과 상기 풀업 저항을 조정하는 풀업 스위치로 이루어진 하나 이상의 풀업 출력 블록을 포함하고, 풀업 제어신호에 따라 상기 하나 이상의 풀업 출력 블록을 제어하여 출력 데이터를 입출력 패드에 출력하는 풀업 구동부, 풀다운 저항과 풀다운 저항을 조정하는 풀다운 스위치로 이루어진 하나 이상의 풀다운 출력 블록을 포함하고, 풀다운 제어신호에 따라 상기 하나 이상의 풀다운 출력 블록을 제어하여 출력 데이터를 입출력 패드에 출력하는 풀다운 구동부, 상기 풀업 구동부와 전원전압 사이에 배치된 풀업 전류 제어 구동부 및 상기 풀다운 구동부와 접지전압 사이에 배치된 풀다운 전류 제어 구동부를 포함할 수 있다.
따라서 본 발명은 풀업 구동부와 전원전압 사이에 풀업 전류 제어 구동부와 풀다운 구동부와 접지전압 사이에 풀다운 전류 제어 구동부를 포함함으로써 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있게 된다.

Description

온 다이 터미네이션 회로{ON DIE TERMINATION CIRCUIT}
본 발명은 반도체 장치의 온 다이 터미네이션 회로에 관한 것으로, 보다 상세하게는 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있는 온 다이 터미네이션 회로에 관한 것이다.
통상적으로 중앙처리장치, 메모리 및 게이트 어레이 등과 같이 집적회로(intergrated circuit) 칩으로 구현되는 다양한 반도체 장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버, 워크스테이션 등과 같은 다양한 전기적 제품(electrical products)내로 합체되어 사용된다. 이러한 전기적 제품의 동작 속도가 고속화됨에 따라 상기 반도체 장치들의 데이터 전송 속도도 매우 고속화되고 있는 추세이다.
특히, DDR 3(Double Data Rate 3) SDRAM(Synchronous Dynamic Random Access Memory)의 데이터 전송 속도를 더욱 빠르게 제어하기 위해 여러가지 새로운 개념이 추가되었는데, 그 중 터미네이션(Termination)부의 저항은 소자간의 신호 전송을 원활히 하기 위해 필요하다.
여기서, 저항이 적절하게 매칭되지 않은 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다. 그러나, 외부에 고정 저항을 인가하는 경우에는 집적 회로의 노화나 온도변화 혹은 제조 공정상의 차이로 인하여 적절히 매칭될 수 없다. 이에 따라, 최근에는 외부 기준 저항과 비교하여 저항값이 같아지도록 하기 위해 병렬 접속된 복수의 트랜지스터 중 턴온되는 트랜지스터의 개수를 조절함으로써 터미네이션부의 저항을 조정하는 기술이 제시되었다.
도 1은 일반적인 온 다이 터미네이션 회로의 구성을 나타내는 회로도이다.
도 1을 참조하면, 일반적인 온 다이 터미네이션 회로는 반도체 장치의 입출력 패드(DQ) 사이에 두고 접속되는 저항들의 저항값이 동일하도록 조정하는 것으로, 풀업 제어부(110), 풀업 구동부(120), 풀다운 제어부(130) 및 풀다운 구동부(140)를 포함한다.
풀업 제어부(110)는 PCODE 신호, 데이터 및 OCDTEN으로 명명된 제어 신호에 따라 풀업 저항(PR1, PR2, PR3)을 조정하는 피모스 트랜지스터(MP0, MP1, MP2)를 제어하기 위한 풀업 제어신호(UP60b<0:N>, UP120b<0:N>, UP240b<0:N>)를 풀업 구동부(120)로 출력한다.
풀업 구동부(120)는 풀업 저항(PR1, PR2, PR3)과 풀업 저항(PR1, PR2, PR3)을 조정하는 피모스 트랜지스터(MP0, MP1, MP2)로 이루어진 하나 이상의 출력 블록(121, 122, 123)을 포함하고, 상기 풀업 제어부(110)에서 출력되는 풀업 제어신호(UP60b<0:N>, UP120b<0:N>, UP240b<0:N>)에 따라 풀업 저항값을 제어하여 출력 데이터를 입출력 패드(DQ)에 출력한다.
풀다운 제어부(130)는 NCODE 신호, 데이터 및 OCDTEN으로 명명된 제어 신호에 따라 풀다운 저항(DR1, DR2, DR3)을 조정하는 엔모스 트랜지스터(MN0, MN1, MN2)를 제어하기 위한 풀다운 제어신호(DN240<0:N>, DN120<0:N>, DN60<0:N>)를 풀다운 구동부(140)로 출력한다.
풀다운 구동부(140)는 풀다운 저항(DR1, DR2, DR3)과 상기 풀다운 저항(DR1, DR2, DR3)을 조정하는 엔모스 트랜지스터(MN0, MN1, MN2)로 이루어진 하나 이상의 출력 블록(141, 142, 143)을 포함하고, 상기 풀다운 제어부(130)에서 출력되는 풀다운 제어신호(DN60<0:N>, DN120<0:N>, DN240<0:N>)에 따라 풀다운 저항값을 제어하여 출력 데이터를 입출력 패드(DQ)에 출력한다.
이와 같이 구성되는 일반적인 온 다이 터미네이션 회로는, 도 1에 도시된 바와 같이, 풀업/풀다운 구동부의 저항값 비교에 의해서 풀업 저항값(PU_60, PU_120, PU_240)과 풀다운 저항값(PD_60, PD_120, PD_240)이 동일하게 조정되어 있음을 알 수 있다. 그러나, 풀업 저항값(PU_60, PU_120, PU_240)과 풀다운 저항값(PD_60, PD_120, PD_240)을 동일하게 조정하더라도 저항값 미스매치가 발생할 수 있는데, 이러한 저항값 미스매치는 유효 저항값(effective Rtt)을 ZQ 캘리브레이션 이후의 테스트 모드에서 결정하고, 결정된 유효 저항값을 미리 정해진 저항값 미스매치 공식에 대입함으로써 저항값 미스매치 검증이 이루어질 수 있다.
도 2는 도 1의 유효 저항값과 저항값 미스매치 사이의 기울기 발생을 나타내는 그래프이다.
도 2에 도시된 그래프를 살펴보면, X축은 유효 저항값(effective Rtt)을 나타내는 것이고, Y축은 저항값 미스매치를 나타내는 것이다. 도 2를 살펴보면, 유효 저항값이 큰 쪽(max)에서는 작게 보이던 것이 유효 저항값이 작은 쪽(min)에서는 크게 보이면서 기울기가 발생하게 된다.
이와 같이 기울기가 발생하는 이유는 표면적으로는 전원전압(VDDQ)과 피모스 트랜지스터(MP0, MP1, MP2) 사이와 접지전압(VSSQ)과 엔모스 트랜지스터(MN0, MN1, MN2) 사이는 저항이 0이지만 전원전압(VDDQ)과 피모스 트랜지스터 사이의 기생저항 성분으로 인한 것이다. 여기서, a 그래프는 전원전압(VDDQ)과 피모스 트랜지스터(MP0, MP1, MP2) 사이에 발생하는 기생저항보다 접지전압(VSSQ)과 엔모스 트랜지스터(MN0, MN1, MN2) 사이에 발생하는 기생저항이 큰 경우를 나타낸 것이고, b 그래프는 전원전압(VDDQ)과 피모스 트랜지스터(MP0, MP1, MP2) 사이에 발생하는 기생저항이 접지전압(VSSQ)과 엔모스 트랜지스터(MN0, MN1, MN2) 사이에 발생하는 기생저항보다 큰 경우를 나타낸 것이다.
따라서, 일반적인 온 다이 터미네이션 회로는 ZQ 캘리브레이션 이후에 반도체 장치의 입출력 패드(DQ)를 사이에 두고 접속되는 저항들의 저항값이 동일하도록 조정하여도 후에 온 다이 터미네이션 회로의 저항값을 새로이 설정하면 표면적으로 드러나지 않는 기생저항 성분들로 인해 저항값의 미스매치가 발생하는 문제점이 있다.
본 발명이 해결하려는 과제는 전원전압 또는 접지전압으로부터 공급되는 전류를 조절함으로써 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있는 온 다이 터미네이션 회로를 제공하는데 그 목적이 있다.
본 발명에 따른 온 다이 터미네이션 회로는 풀업 저항과 상기 풀업 저항을 조정하는 풀업 스위치로 이루어진 하나 이상의 풀업 출력 블록을 포함하고, 풀업 제어신호에 따라 상기 하나 이상의 풀업 출력 블록을 제어하여 출력 데이터를 입출력 패드에 출력하는 풀업 구동부, 풀다운 저항과 풀다운 저항을 조정하는 풀다운 스위치로 이루어진 하나 이상의 풀다운 출력 블록을 포함하고, 풀다운 제어신호에 따라 상기 하나 이상의 풀다운 출력 블록을 제어하여 출력 데이터를 입출력 패드에 출력하는 풀다운 구동부, 상기 풀업 구동부와 전원전압 사이에 배치된 풀업 전류 제어 구동부 및 상기 풀다운 구동부와 접지전압 사이에 배치된 풀다운 전류 제어 구동부를 포함할 수 있다.
본 발명에 따른 온 다이 터미네이션 회로는 풀업 구동부와 전원전압 사이에 풀업 전류 제어 구동부를 포함하고, 풀다운 구동부와 접지전압 사이에 풀다운 전류 제어 구동부를 포함함으로써 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있게 된다.
도 1은 일반적인 온 다이 터미네이션 회로를 나타내는 회로도,
도 2는 도 1의 유효 저항값과 저항값 미스매치 사이의 기울기 발생을 나타내는 그래프,
도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 회로를 나타내는 회로도,
도 4는 본 발명의 일실시예에 따른 온 다이 터미네이션 회로의 터미네이션부를 나타내는 회로도,
도 5 및 도 6은 본 발명의 일실시예에 따른 온 다이 터미네이션 회로의 출력 블록을 나타내는 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다. 그러나, 본 발명의 일실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 일실시예로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 일실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 쉽게 설명하기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 회로를 나타내는 회로도이다.
도 3을 살펴보면, 본 발명의 일실시예에 따른 온 다이 터미네이션 회로는 크게 제어신호 생성부(300)와 터미네이션부(400)를 포함할 수 있다. 이때. 제어신호 생성부(300)는 풀업 제어부(310) 및 풀다운 제어부(320)로 구성될 수 있고, 터미네이션부(400)는 풀업 구동부(410), 풀업 전류 제어 구동부(420), 풀다운 구동부(430) 및 풀다운 전류 제어 구동부(440)로 구성될 수 있다.
풀업 제어부(310)는 PCODE 신호, 데이터 및 OCDTEN으로 명명된 제어 신호에 따라 풀업 저항(PR1, PR2, PR3)을 조정하는 풀업 스위치(MP0, MP1, MP2)를 제어하기 위한 풀업 제어신호(UP60b<0:N>, UP120b<0:N>. UP240b<0:N>)를 풀업 구동부(410)로 출력한다.
풀다운 제어부(320)는 NCODE 신호, 데이터 및 OCDTEN으로 명명된 제어 신호에 따라 풀다운 저항(DR1, DR2, DR3)을 조정하는 풀다운 스위치(MN0, MN1, MN2)를 제어하기 위한 풀다운 제어신호(DN60<0:N>, DN120<0:N>, DN240<0:N>)를 풀다운 구동부(430)로 출력한다.
풀업 구동부(410)는 풀업 저항(PR1, PR2, PR3)과 상기 풀업 저항(PR1, PR2, PR3)을 조정하는 풀업 스위치, 즉, 피모스 트랜지스터(MP0, MP1, MP2)를 포함하는 하나 이상의 풀업 출력 블록(411, 412, 413)을 포함할 수 있다. 이러한 풀업 구동부(410)는 상기 풀업 제어부(310)로부터 출력되는 제어신호에 의해 상기 하나 이상의 풀업 출력 블록(411, 412, 413)을 제어하여 출력 데이터를 입출력 패드(DQ)에 출력할 수 있다.
풀업 전류 제어 구동부(420)는 전원전압(VDDQ)과 상기 풀업 구동부(410) 사이에 배치되어 상기 전원전압(VDDQ)과 상기 풀업 구동부(410) 사이에 흐르는 전류를 제어한다. 이는 전원전압(VDDQ)과 상기 풀업 구동부(410) 사이에 발생된 기생저항으로 인한 저항값 미스매치를 보상하기 위한 것이다.
풀다운 구동부(430)는 풀다운 저항(DR1, DR2, DR3)과 상기 풀다운 저항(DR1, DR2, DR3)을 조정하는 풀다운 스위치, 즉, 엔모스 트랜지스터(MN0, MN1, MN2)를 포함하는 하나 이상의 풀다운 출력 블록(431, 432, 433)을 포함할 수 있다. 이러한 풀다운 구동부(430)는 상기 풀다운 제어부(320)로부터 출력되는 제어신호에 의해 상기 하나 이상의 풀다운 출력 블록(431, 432, 433)을 제어하여 출력 데이터를 입출력 패드(DQ)에 출력할 수 있다.
풀다운 전류 제어 구동부(440)는 접지전압(VSSQ)과 상기 풀다운 구동부(430) 사이에 배치되어 상기 접지전압(VSSQ)과 상기 풀다운 구동부(430) 사이에 흐르는 전류를 제어한다. 이는 접지전압(VSSQ)과 상기 풀다운 구동부(430) 사이에 발생된 기생저항으로 인한 저항값 미스매치를 보상하기 위한 것이다.
도 4는 본 발명의 일실시예에 따른 온 다이 터미네이션 회로의 터미네이션부를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 터미네이션부(400)는, 도 3에서 전술한 바와 같이, 입출력 패드(DQ)를 사이에 두고 풀업 구동부(410), 풀업 전류 제어 구동부(420), 풀다운 구동부(430), 풀다운 전류 제어 구동부(440)를 포함할 수 있다.
여기서, 풀업 전류 제어 구동부(420)는 일단이 전원전압(VDDQ)과 연결되고 다른 일단이 풀업 구동부(410)에 연결된 저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)과, 상기 저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)과 병렬연결되어 상기 저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)을 조정하기 위한 하나 이상의 피모스 트랜지스터(P0, P1, P2)를 포함할 수 있다. 이때, 상기 피모스 트랜지스터(P0, P1, P2)는 상기 저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)과 병렬 연결된 것으로 도시되어 있으나, 상기 저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)은 눈에 보이지 않는 저항으로 도면상으로 상기와 같이 도시된 것이다. 여기서, 상기 저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)은 전원전압(VDDQ)과 상기 풀업 구동부(410) 사이의 기생저항이다. 이러한 기생저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)은 그 크기가 미약하긴 하지만 온 다이 터미네이션 회로의 저항값 미스매치의 요인이 된다. 이에 따라 본 발명의 일실시예에 따른 온 다이 터미네이션 회로는 상기 기생저항(Rpwr0, Rpwr1, Rpwr2, Rpwr3, Rpwr4, Rpwr5)의 성분을 조절하기 위한 하나 이상의 피모스 트랜지스터(P0, P1, P2)를 포함함으로써 수옴 단위의 제어가 가능하여 저항값의 미스매치를 보상할 수 있다.
또한, 풀다운 전류 제어 구동부(440)는 일단이 접지전압(VSSQ)과 연결되고 다른 일단이 풀다운 구동부(430)에 연결된 저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)과, 상기 저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)과 병렬처리되어 상기 저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)을 조정하여 접지전압(VSSQ)과 풀다운 구동부(430) 사이에 흐르는 전류를 제어하기 위한 하나 이상의 엔모스 트랜지스터(N0, N1, N2)를 포함할 수 있다. 이때, 상기 엔모스 트랜지스터(N0, N1, N2)는 상기 저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)과 병렬 연결된 것으로 도시되어 있으나, 상기 저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)은 눈에 보이지 않는 저항으로 도면상으로 상기와 같이 도시된 것이다. 여기서, 상기 저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)은 접지전압(VSSQ)과 상기 풀다운 구동부(430) 사이의 기생저항이다. 이러한 기생저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)은 그 크기가 미약하긴 하지만 온 다이 터미네이션 회로의 저항값 미스매치의 요인이 된다. 이에 따라 본 발명의 일실시예에 따른 온 다이 터미네이션 회로는 상기 기생저항(Rgnd0, Rgnd1, Rgnd2, Rgnd3, Rgnd4, Rgnd5)의 성분을 조절하기 위한 하나 이상의 엔모스 트랜지스터(N0, N1, N2)를 포함함으로써 수옴 단위의 제어가 가능하여 저항값의 미스매치를 보상할 수 있다.
도 5 및 도 6은 본 발명의 일실시예에 따른 온 다이 터미네이션 회로의 출력 블록을 나타내는 예시도이다.
먼저 도 5를 살펴보면, 본 발명의 일실시예에 따른 온 다이 터미네이션 회로를 구성하는 복수 개의 출력 블록(411, 412, 413, 431, 432, 433) 중 어느 하나의 출력 블록을 도시한 것으로, 온다이 터미네이션 회로의 출력 블록은 복수 개의 브랜치(branch; N Ohm, 2N Ohm, 4N Ohm, 8N Ohm, 16N Ohm, 32N Ohm) 각각에 각기 다른 저항값을 가지는 풀업 저항들(PR11, PR12, PR13, PR14, PR15, PR16) 또는 풀다운 저항들(DR11, DR12, DR13, DR14, DR15, DR16)과 각 풀업 저항(PR11, PR12, PR13, PR14, PR15, PR16) 또는 풀다운 저항(DR11, DR12, DR13, DR14, DR15, DR16)을 조정하기 위한 피모스 트랜지스터들(MP01, MP02, MP03, MP04, MP05, MP06) 또는 엔모스 트랜지스터들(MN01, MN02, MN03, MN04, MN05, MN06)을 포함하여 구성될 수 있다.
이러한 복수 개의 브랜치(N Ohm, 2N Ohm, 4N Ohm, 8N Ohm, 16N Ohm, 32N Ohm)는 저항값이 작은 것부터 큰 순서로 배열된다. 이와 같이 구성되는 온 다이 터미네이션 회로의 출력 블록에 기생저항에 의한 저항값 미스 매치를 보상하기 위해서는 복수 개의 브랜치(N Ohm, 2N Ohm, 4N Ohm, 8N Ohm, 16N Ohm, 32N Ohm) 중 저항값이 가장 크고 전류 구동 능력이 가장 작은 브랜치(32N Ohm)에 하나 이상의 피모스 트랜지스터(P01, P02, P03)로 구성되는 풀업 전류 제어 구동부(420)와 하나 이상의 엔모스 트랜지스터(N01, N02, N03)로 구성되는 풀다운 전류 제어 구동부(440)를 연결한다. 이와 같이, 복수 개의 브랜치(N Ohm, 2N Ohm, 4N Ohm, 8N Ohm, 16N Ohm, 32N Ohm) 중 저항값이 가장 크고 전류 구동 능력이 가장 작은 브랜치(32N Ohm)에 풀업 전류 제어 구동부(420)와 풀다운 전류 제어 구동부(440)를 연결시키는 이유는 저항값이 가장 크고 전류 구동 능력이 가장 작은 브랜치(32N Ohm)가 전원전압(VDDQ) 또는 접지전압(VSSQ)으로부터 풀업 구동부(410)와 풀다운 구동부(430)로 유입되는 수옴 정도의 전류량을 제어하는데에 가장 바람직하며, 이에 따라 기생저항으로 인한 저항값 미스매치를 보상할 수 있기 때문이다.
만약, 복수 개의 브랜치(N Ohm, 2N Ohm, 4N Ohm, 8N Ohm, 16N Ohm, 32N Ohm) 중 저항값이 가장 크고 전류 구동 능력이 가장 작은 브랜치(32N Ohm)가 상기 풀업 제어부(310) 또는 상기 풀다운 제어부(320)에서 출력되는 제어신호에 의해 비활성화되었다면, 도 6에 도시된 바와 같이, 저항값이 가장 크고 전류 구동 능력이 가장 작은 브랜치(32N Ohm)와 저항값과 전류 구동이 같은 브랜치(32N Ohm)를 하나 더 사용하여 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있다.
이와 같은 본 발명의 일실시예에 따른 온 다이 터미네이션 회로는 풀업 구동부(410)와 전원전압(VDDQ) 사이에 풀업 전류 제어 구동부(420)와 풀다운 구동부(430)와 접지전압(VSSQ) 사이에 풀다운 전류 제어 구동부(440)를 포함함으로써 기생저항 성분에 의한 저항값 미스매치를 보상할 수 있게 된다.
310: 풀업 제어부 320: 풀다운 구동부
410: 풀업 구동부 411, 412, 413: 풀업 출력 블록
420: 풀업 전류 제어 구동부 430: 풀다운 구동부
431, 432, 433: 풀다운 출력 블록 440: 풀다운 전류 제어 구동부

Claims (11)

  1. 풀업 저항과 상기 풀업 저항을 조정하는 풀업 스위치로 이루어진 하나 이상의 풀업 출력 블록을 포함하고, 풀업 제어신호에 따라 상기 하나 이상의 풀업 출력 블록을 제어하여 출력 데이터를 입출력 패드에 출력하는 풀업 구동부;
    풀다운 저항과 풀다운 저항을 조정하는 풀다운 스위치로 이루어진 하나 이상의 풀다운 출력 블록을 포함하고, 풀다운 제어신호에 따라 상기 하나 이상의 풀다운 출력 블록을 제어하여 출력 데이터를 입출력 패드에 출력하는 풀다운 구동부;
    상기 풀업 구동부와 전원전압 사이에 배치된 풀업 전류 제어 구동부; 및
    상기 풀다운 구동부와 접지전압 사이에 배치된 풀다운 전류 제어 구동부;
    를 포함하는 온 다이 터미네이션 회로.
  2. 제1항에 있어서, 상기 풀업 전류 제어 구동부는,
    상기 전원전압에 일단이 연결되고 다른 일단은 상기 풀업 구동부에 연결되는 저항; 및
    상기 저항을 조정하기 위해 일단은 상기 전원전압에 연결되고 다른 일단은 상기 풀업 구동부에 연결되는 하나 이상의 피모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 회로.
  3. 제2항에 있어서, 상기 저항은,
    상기 전원전압과 상기 풀업 구동부 사이의 기생저항인 것을 특징으로 하는 온 다이 터미네이션 회로.
  4. 제2항에 있어서, 상기 하나 이상의 피모스 트랜지스터는,
    상기 어느 하나의 풀업 출력 블록을 구성하는 복수 개의 풀업 저항들 중에서 풀업 저항값이 가장 크고 전류 구동 능력이 가장 작은 어느 하나의 풀업 저항 소스와 상기 전원전압 사이에 배치되는 것을 특징으로 하는 온 다이 터미네이션 회로.
  5. 제4항에 있어서,
    상기 풀업 저항값이 가장 크고 전류 구동 능력이 가장 작은 어느 하나의 풀업 저항 소스가 비활성화되면 상기 비활성화된 어느 하나의 풀업 저항 소스와 동일한 저항값과 전류 구동 능력을 갖는 풀업 저항 소스를 더 포함하여 상기 더 포함된 풀업 저항 소스와 상기 전원전압 사이에 하나 이상의 피모스 트랜지스터를 배치하는 것을 특징으로 하는 온 다이 터미네이션 회로.
  6. 제1항에 있어서, 상기 풀업 구동부의 풀업 스위치는,
    엔모스 트랜지스터인 것을 특징으로 하는 온 다이 터미네이션 회로.
  7. 제1항에 있어서, 상기 풀다운 전류 제어 구동부는,
    상기 접지전압에 일단이 연결되고 다른 일단은 상기 풀다운 구동부에 연결되는 저항; 및
    상기 저항을 조정하기 위해 일단은 상기 접지전압에 연결되고 다른 일단은 상기 풀다운 구동부에 연결되는 하나 이상의 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 회로.
  8. 제7항에 있어서, 상기 저항은,
    상기 접지전압과 상기 풀다운 구동부 사이의 기생저항인 것을 특징으로 하는 온 다이 터미네이션 회로.
  9. 제7항에 있어서, 상기 하나 이상의 엔모스 트랜지스터는,
    상기 어느 하나의 풀다운 출력 블록을 구성하는 복수 개의 풀다운 저항들 중에서 풀다운 저항값이 가장 크고 전류 구동 능력이 가장 작은 어느 하나의 풀다운 저항 소스와 상기 접지전압 사이에 배치되는 것을 특징으로 하는 온 다이 터미네이션 회로.
  10. 제9항에 있어서,
    상기 풀다운 저항값이 가장 크고 전류 구동 능력이 가장 작은 어느 하나의 풀다운 저항 소스가 비활성화된 경우에는 상기 비활성화된 어느 하나의 풀다운 저항 소스와 동일한 저항값과 전류 구동 능력을 갖는 풀다운 저항 소스를 더 포함하여 상기 더 포함된 풀다운 저항 소스와 상기 접지전압 사이에 하나 이상의 엔모스 트랜지스터를 배치하는 것을 특징으로 하는 온 다이 터미네이션 회로.
  11. 제1항에 있어서, 상기 풀다운 구동부의 풀다운 스위치는,
    엔모스 트랜지스터인 것을 특징으로 하는 온 다이 터미네이션 회로.
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