KR102494920B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 몰드 기판, 상기 몰드 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 및 상기 몰드 기판의 제1 면을 커버하며 상기 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층을 포함한다. 상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 팬 아웃 레벨 패키지(fan out level wafer level package, FOWLP) 및 이를 제조하는 방법에 관한 것이다.
얇은 두께의 반도체 패키지가 요구됨에 따라, 팬 아웃 웨이퍼 레벨 패키지가 널리 사용되고 있다. 상기 웨이퍼 레벨 패키지의 재배선층은 신호 라인의 전송 특성을 향상시키고 임피던스를 감소시키기 위한 상기 신호 라인의 일측면 또는 양측면에 그라운드 라인을 배치시킬 수 있다. 그러나, 상기 그라운드 라인의 금속 물질과 유전 물질 사이의 열 팽창 계수의 차이로 인한 박리가 발생하는 문제점이 있다.
본 발명의 일 과제는 비틀림을 감소시키고 우수한 신뢰성을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 몰드 기판, 상기 몰드 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 및 상기 몰드 기판의 제1 면을 커버하며 상기 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층을 포함한다. 상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층, 상기 재배선층 상에 배치되며 상기 제1 및 제2 재배선들과 전기적으로 연결되는 칩 패드들을 갖는 적어도 하나의 반도체 칩, 및 상기 재배선층 상에 상기 반도체 칩을 커버하는 몰드 기판을 포함한다. 상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 더미 기판 상에 적어도 하나의 반도체 칩을 적층한다. 상기 더미 기판 상에 상기 반도체 칩을 커버하는 몰드 기판을 형성한다. 상기 더미 기판을 제거하여 상기 몰드 기판의 제1 면으로부터 상기 반도체 칩을 노출한다. 상기 몰드 기판의 상기 제1 면 상에, 상기 반도체 칩의 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층을 형성한다. 상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 더미 기판 상에, 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층을 형성한다. 상기 재배선층 상에 적어도 하나의 반도체 칩을 적층한다. 상기 재배선층 상에 상기 반도체 칩을 커버하는 몰드 기판을 형성한다. 상기 더미 기판을 제거한다. 상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는 팬 아웃 타입의 재배선층을 포함할 수 있다. 상기 재배선층은 반도체 칩의 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함할 수 있다. 상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 연장하는 그라운드 라인을 포함할 수 있다. 상기 그라운드 라인은 복수 개의 다각 기둥 형성, 예를 들면, 육각 기둥 형상의 관통홀들을 가질 수 있다.
상기 제2 재배선은 상기 육각 기둥 형상의 관통홀들을 갖는 그라운드(/파워) 라인을 포함할 수 있다. 상기 그라운드(/파워) 배선을 벌집 모양의 배치를 갖는 고립된 형태의 패턴들을 포함하는 배선 구조물로 형성할 경우, 상기 재배선층의 각 층별로 상대적으로 작은 금속 비율을 가질 수 있다.
이에 따라, 상기 벌집 패턴에 의한 앵커링(anchoring) 효과에 의해 상기 재배선층의 금속과 유전 물질 간 접착력을 상승시켜 금속/유전 물질 간 열팽창 계수로 인한 박리 현상을 방지할 수 있다. 또한, 상기 재배선층의 절연막을 스핀 코팅 공정에 의해 형성할 때 발생하는 가스 트랩 현상을 방지하여 얇은 두께를 갖는 팬 아웃 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 2의 II-II' 라인을 따라 절단한 단면도이다.
도 4 및 도 5는 도 2의 A 부분과 중첩되는 영역의 제1 재배선층 및 제2 재배선층을 각각 나타내는 평면도들이다.
도 6 내지 도 21은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법의 단계들을 설명하기 위한 도면들이다.
도 22는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 23 및 도 24는 도 22의 반도체 패키지의 평면도에서의 특정 부분과 중첩되는 영역의 제1 재배선층 및 제2 재배선층을 각각 나타내는 평면도들이다.
도 25 내지 도 29는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 30a 내지 도 30c는 예시적인 실시예들에 따른 재배선의 그라운드(/파워) 라인의 일부를 나타내는 평면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 2의 II-II' 라인을 따라 절단한 단면도이다. 도 4 및 도 5는 도 2의 A 부분과 중첩되는 영역의 제1 재배선층 및 제2 재배선층을 각각 나타내는 평면도들이다. 도 1은 도 1의 I-I' 라인을 따라 절단한 단면도이다. 도 3은 도 4 및 도 5의 II-II' 라인을 따라 절단한 단면 부분들을 포함할 수 있다.
도 1 내지 도 5를 참조하면, 반도체 패키지(10)는 몰드 기판(300), 몰드 기판(300) 내에 배치되는 반도체 칩(200), 및 몰드 기판(300)의 제1 면(300a)을 커버하며 반도체 칩(200)의 칩 패드들(210)과 전기적으로 연결되는 적어도 2층을 적층된 제1 및 제2 재배선들을 갖는 재배선층(100)를 포함할 수 있다. 반도체 패키지(10)는 재배선층(100) 상에 배치되는 외부 접속 부재들(400)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 몰드 기판(300) 및 몰드 기판(300)의 제1 면(300a) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지일 수 있다. 재배선층(100)은 몰드 기판(300)의 제1 면(300a) 상에서 웨이퍼 레벨의 재배선 공정에 의해 형성될 수 있다. 몰드 기판(300) 내에는 적어도 하나의 반도체 칩(200)이 수용될 수 있다.
구체적으로, 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 상기 제1 면이 재배선층(100)을 향하도록 반도체 칩(200)은 몰드 기판(300) 내에 수용될 수 있다. 반도체 칩(200)의 상기 제1 면은 몰드 기판(300)의 제1 면(300a)으로부터 노출될 수 있다. 따라서, 반도체 칩(200)의 칩 패드들(210)이 몰드 기판(300)의 제1 면(300a)으로부터 노출될 수 있다.
칩 패드들(210)은 데이터 핀 기능을 수행하는 신호 칩 패드들, 전력 핀 기능을 수행하는 파워 칩 패드들, 그라운드 핀 기능을 수행하는 그라운드 칩 패드들과 같은 입출력 단자들을 포함할 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 하나의 반도체 칩만이 도시되어 있으나, 상기 적층되는 반도체 칩들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
반도체 칩(200)은 집적 회로를 포함할 수 있다. 예를 들면, 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 반도체 칩(200)은 메모리 칩일 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
재배선층(100)의 상기 재배선들의 일부는 몰드 기판(300)의 제1 면(300a)으로부터 노출된 칩 패드들(210)과 직접 접촉할 수 있다.
구체적으로, 재배선층(100)은 최상위 배선층로서의 제1 재배선층을 포함할 수 있다. 재배선층(100)의 상기 제1 재배선층은 몰드 기판(300)의 제1 면(300a) 상에 형성되며 칩 패드들(210)을 노출시키는 제1 개구들을 갖는 제1 절연막(110) 및 제1 절연막(110) 상에 형성되며 적어도 일부가 상기 제1 개구를 통해 칩 패드들(210)과 직접 접촉하는 제1 재배선들(112)을 포함할 수 있다.
예를 들면, 상기 제1 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1 재배선(112)은 제1 신호 라인(112a) 및 제1 그라운드 라인(112b)을 포함할 수 있다. 또한, 제1 재배선(112)은 제1 파워 라인(112c)을 더 포함할 수 있다. 제1 신호 라인(112a)의 적어도 일부는 상기 제1 개구를 통해 반도체 칩(200)의 상기 신호 칩 패드와 직접 접촉할 수 있다. 제1 그라운드 라인(112b)은 상기 제1 개구를 통해 상기 그라운드 칩 패드와 직접 접촉할 수 있다. 제1 파워 라인(112c)은 상기 제1 개구를 통해 상기 파워 칩 패드와 직접 접촉할 수 있다.
평면도에서 보았을 때, 제1 신호 라인(112a)은 제1 신호 영역(SR1)에서 연장할 수 있다. 제1 그라운드 라인(112b)은 제1 신호 영역(SR1)과 이격된 제1 그라운드 영역(GR1)에서 연장할 수 있다. 제1 그라운드 라인(112b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제1 그라운드 라인(112b)은 육각 기둥 형상의 관통홀들(113b)를 가질 수 있다. 관통홀들(113b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
재배선층(100)은 상기 제1 재배선층 상에 적층된 제2 재배선층을 포함할 수 있다. 재배선층(100)의 상기 제2 재배선층은 제1 절연막(110) 상에 형성되며 제1 재배선들(112)을 노출시키는 제2 개구들을 갖는 제2 절연막(120) 및 제2 절연막(120) 상에 형성되며 적어도 일부가 상기 제2 개구를 통해 제1 재배선들(112)과 직접 접촉하는 제2 재배선들(122)를 포함할 수 있다.
도 3 및 도 5에 도시된 바와 같이, 제2 재배선(122)은 제2 신호 라인(122a) 및 제2 그라운드 라인(122b)을 포함할 수 있다. 또한, 제2 재배선(122)은 제2 파워 라인(122c)을 더 포함할 수 있다. 제2 신호 라인(122a)의 적어도 일부는 상기 제2 개구를 통해 상기 제1 신호 라인과 직접 접촉할 수 있다. 제2 그라운드 라인(122b)은 상기 제2 개구를 통해 상기 제1 그라운드 라인과 직접 접촉할 수 있다. 제2 파워 라인(122c)은 상기 제2 개구를 통해 상기 제1 파워 라인과 직접 접촉할 수 있다.
평면도에서 보았을 때, 제2 신호 라인(122a)은 제2 신호 영역(SR2)에서 연장할 수 있다. 제2 그라운드 라인(122b)은 제2 신호 영역(SR2)과 이격된 제2 그라운드 영역(GR2)에서 연장할 수 있다. 제2 그라운드 라인(122b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제2 그라운드 라인(122b)은 육각 기둥 형상의 관통홀들(123b)를 가질 수 있다. 관통홀들(123b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다. 또한, 제2 파워 라인(122c)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제2 파워 라인(122c)은 육각 기둥 형상의 관통홀들(123b)를 가질 수 있다. 관통홀들(123b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 그라운드 영역(GR2)은 제1 신호 영역(SR1)과 중첩될 수 있다. 제2 신호 영역(SR2)은 제1 그라운드 영역(GR1)과 중첩될 수 있다. 따라서, 제1 신호 라인(112a)를 갖는 제1 재배선층은 신호선의 일측면에 그라운드 층이 배치된 마이크로 스트립 라인(micro strip line)의 역할을 수행하고, 제2 신호 라인(122a)를 갖는 제2 재배선층은 신호선의 양측면에 그라운드 층이 배치된 스트립 라인(strip line)의 역할을 수행할 수 있다.
재배선층(100)은 상기 제2 재배선층 상에 적층된 제3 재배선층을 포함할 수 있다. 상기 제3 재배선층은 최하위 배선층일 수 있다. 재배선층(100)의 상기 제3 재배선층은 제2 절연막(120) 상에 형성되며 제2 재배선들(122)을 노출시키는 제3 개구들을 갖는 제3 절연막(130) 및 제3 절연막(130) 상에 형성되며 적어도 일부가 상기 제3 개구를 통해 제2 재배선들(122)과 직접 접촉하는 제3 재배선들(132)를 포함할 수 있다.
재배선층(100)은 제3 절연막(130) 상에 형성되며 제3 재배선들(132)을 노출시키는 제4 개구들을 갖는 제4 절연막(140)을 포함할 수 있다. 상기 재배선층은 예시적으로 제공된 것이며, 상기 재배선층의 상기 적층된 재배선들 및 절연막의 개수, 크기, 배치 등은 이에 제한되지 않음을 이해할 수 있을 것이다.
이에 따라, 웨이퍼의 각 다이에 대응하는 몰드 기판(300) 상에 반도체 제조 공정을 수행하여 형성된 팬 아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(100)을 형성할 수 있다.
외부 접속 부재들(400)은 상기 제4 개구들에 노출된 제3 재배선들(132)의 일부들 상에 각각 배치될 수 있다. 예를 들면, 외부 접속 부재(400)는 솔더 볼을 포함할 수 있다. 이 경우에 있어서, 제3 재배선(132)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
상술한 바와 같이, 팬 아웃 웨이퍼 레벨 패키지인 반도체 패키지(10)는 몰드 기판(300)의 제1 면(300a) 상에 재배선 공정에 의해 형성된 팬 아웃 타입의 재배선층(100)을 포함할 수 있다. 재배선층(100)은 반도체 칩(200)의 상기 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선(112) 및 제2 재배선(122)을 포함할 수 있다. 제1 재배선(112)은 제1 영역(SR1)에서 연장하는 신호 라인(112a)을 포함하고, 제2 재배선(122)은 제1 영역(SR1)과 중첩되는 제2 영역(GR2)에서 연장하는 그라운드 라인(122b)을 포함할 수 있다. 그라운드 라인(122b)은 복수 개의 다각 기둥 형성, 예를 들면, 육각 기둥 형상의 관통홀들(123b)을 가질 수 있다.
상기 제2 재배선은 상기 육각 기둥 형상의 관통홀들을 갖는 그라운드(/파워) 라인을 포함할 수 있다. 상기 그라운드(/파워) 배선을 벌집 모양의 배치를 갖는 고립된 형태의 패턴들을 포함하는 배선 구조물로 형성할 경우, 상기 재배선층의 각 층별로 상대적으로 작은 금속 비율을 가질 수 있다.
이에 따라, 상기 벌집 패턴에 의한 앵커링(anchoring) 효과에 의해 상기 재배선층의 상기 금속과 상기 유전 물질 간 접착력을 상승시켜 금속/유전 물질 간 열팽창 계수로 인한 박리 현상을 방지할 수 있다. 또한, 상기 재배선층의 상기 절연막을 스핀 코팅 공정에 의해 형성할 때 발생하는 가스 트랩 현상을 방지하여 얇은 두께를 갖는 팬 아웃 웨이퍼 레벨 패키지의 신뢰성을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 6 내지 도 21은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법의 단계들을 설명하기 위한 도면들이다. 도 9는 도 8의 평면도이다. 도 8, 도 10, 도 11, 도 14, 도 17, 도 20 및 도 21은 도 9의 I-I' 라인을 따라 절단한 단면도들이다. 도 13, 도 16 및 도 19는 도 9의 II-II' 라인을 따라 절단한 단면도들이다. 도 12, 도 15 및 도 18은 도 9의 A 부분과 중첩되는 영역의 배선층 부분을 나타내는 평면도들이다. 도 13은 도 12의 II-II' 라인을 따라 절단한 단면도이다. 도 16은 도 15의 II-II' 라인을 따라 절단한 단면도이다. 도 19는 도 18의 II-II' 라인을 따라 절단한 단면도이다.
도 6을 참조하면, 먼저, 더미 기판(20) 상에 분리막(30)을 형성한 후, 분리막(30) 상에 반도체 칩(200)을 적층할 수 있다.
예시적인 실시예들에 있어서, 더미 기판(20)은 적어도 하나의 반도체 칩을 적층하고 이를 커버하는 몰드 기판을 형성하기 위한 베이스 기판으로 사용될 수 있다. 더미 기판(20)은 반도체 공정이 수행되는 웨이퍼와 대응하는 크기를 가질 수 있다. 예를 들면, 더미 기판(20)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
분리막(30)은 임시 접착제(temporary adhesive)의 역할을 하는 폴리머 테이프를 포함할 수 있다. 분리막(30)은 광을 조사하거나 가열함으로써 접착력을 상실할 수 있는 물질을 포함할 수 있다. 예를 들면, 분리막(30)은 자외선 또는 가시광선의 조사에 의해 가교 결합할 수 있는 이중 경화 실리콘 접착제를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 상기 제1 면이 더미 기판(10)을 향하도록 반도체 칩(200)은 더미 기판(10) 상에 배치될 수 있다.
칩 패드들(210)은 데이터 핀 기능을 수행하는 신호 칩 패드들, 전력 핀 기능을 수행하는 파워 칩 패드들, 그라운드 핀 기능을 수행하는 그라운드 칩 패드들과 같은 입출력 단자들을 포함할 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 하나의 반도체 칩만이 도시되어 있으나, 상기 적층되는 반도체 칩들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
반도체 칩(200)은 집적 회로를 포함할 수 있다. 예를 들면, 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 반도체 칩(200)은 메모리 칩일 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
도 7을 참조하면, 더미 기판(20) 상에 반도체 칩(200)을 커버하는 몰드 기판(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 공정에 의해 분리막(30) 상에 몰딩 부재를 성형함으로써, 반도체 칩(200)을 커버하는 몰드 기판(300)을 형성할 수 있다. 예를 들면, 몰드 기판(300)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 8 및 도 9를 참조하면, 몰드 기판(300)이 형성된 도 7의 구조물을 뒤집고, 더미 기판(20) 및 분리막(30)을 몰드 기판(300)으로부터 제거할 수 있다.
예시적인 실시예들에 있어서, 분리막(30)에 광을 조사하거나 분리막(30)을 가열함으로써 더미 기판(20)을 몰드 기판(300)으로부터 분리할 수 있다. 더미 기판(20)이 분리됨에 따라, 몰드 기판(300)의 제1 면(300a)으로부터 반도체 칩(200)의 상기 제1 면이 노출될 수 있다. 따라서, 도 9에서는 생략되어 있지만, 반도체 칩(200)의 칩 패드들(210)이 몰드 기판(300)의 제1 면(300a)으로부터 노출될 수 있다.
도 10을 참조하면, 몰드 기판(300)의 제1 면(300a)을 커버하는 제1 절연막(110)을 형성한 후, 제1 절연막(110)을 패터닝하여 칩 패드들(210)을 각각 노출시키는 제1 개구들(111)을 형성할 수 있다.
예를 들면, 제1 절연막(110)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 스핀 코팅 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
도 11 내지 도 13을 참조하면, 제1 절연막(110) 상에 제1 개구들(111)을 통해 칩 패드들(210)과 각각 직접 접촉하는 제1 재배선들(112)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 재배선(112)은 제1 절연막(110)의 일부 및 칩 패드들(210) 상에 형성될 수 있다. 상기 제1 재배선은 제1 절연막(110)의 일부 및 제1 개구(111) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 제1 재배선(112)의 적어도 일부는 상기 개구를 통해 칩 패드(210)와 직접 접촉할 수 있다.
예를 들면, 예를 들면, 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 12 및 도 13에 도시된 바와 같이, 제1 재배선(112)은 제1 신호 라인(112a) 및 제1 그라운드 라인(112b)을 포함할 수 있다. 또한, 제1 재배선(112)은 제1 파워 라인(112c)을 더 포함할 수 있다. 제1 신호 라인(112a)의 적어도 일부는 제1 개구(111)를 통해 상기 신호 칩 패드와 직접 접촉할 수 있다. 제1 그라운드 라인(112b)은 상기 제1 개구를 통해 상기 그라운드 칩 패드와 직접 접촉할 수 있다. 제1 파워 라인(112c)은 상기 제1 개구를 통해 상기 파워 칩 패드와 직접 접촉할 수 있다.
평면도에서 보았을 때, 제1 신호 라인(112a)은 제1 신호 영역(SR1)에서 연장할 수 있다. 제1 그라운드 라인(112b)은 제1 신호 영역(SR1)과 이격된 제1 그라운드 영역(GR1)에서 연장할 수 있다. 제1 그라운드 라인(112b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제1 그라운드 라인(112b)은 육각 기둥 형상의 관통홀들(113b)를 가질 수 있다. 관통홀들(113b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
도 11 내지 도 13을 참조하면, 몰드 기판(300)의 제1 면(300a) 상에 제1 재배선들(122)을 커버하는 제2 절연막(120)을 형성한 후, 제2 절연막(120)을 패터닝하여 제1 재배선들(112)을 각각 노출시키는 제2 개구들을 형성할 수 있다. 이어서, 제2 절연막(120) 상에 상기 제2 개구들을 통해 제1 재배선들(112)과 각각 직접 접촉하는 제2 재배선들(122)을 형성할 수 있다.
예를 들면, 제2 절연막(120)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제2 절연막은 스핀 코팅 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
제2 재배선(122)은 제2 절연막(120)의 일부 및 상기 제2 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다.
도 15 및 도 16에 도시된 바와 같이, 제2 재배선(122)은 제2 신호 라인(122a) 및 제2 그라운드 라인(122b)을 포함할 수 있다. 또한, 제2 재배선(122)은 제2 파워 라인(122c)을 더 포함할 수 있다. 제2 신호 라인(122a)의 적어도 일부는 상기 제2 개구를 통해 상기 제1 신호 라인과 직접 접촉할 수 있다. 제2 그라운드 라인(122b)은 상기 제2 개구를 통해 상기 제1 그라운드 라인과 직접 접촉할 수 있다. 제2 파워 라인(122c)은 상기 제2 개구를 통해 상기 제1 파워 라인과 직접 접촉할 수 있다.
평면도에서 보았을 때, 제2 신호 라인(122a)은 제2 신호 영역(SR2)에서 연장할 수 있다. 제2 그라운드 라인(122b)은 제2 신호 영역(SR2)과 이격된 제2 그라운드 영역(GR2)에서 연장할 수 있다. 제2 그라운드 라인(122b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제2 그라운드 라인(122b)은 육각 기둥 형상의 관통홀들(123b)를 가질 수 있다. 관통홀들(123b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다. 또한, 제2 파워 라인(122c)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제2 파워 라인(122c)은 육각 기둥 형상의 관통홀들(123b)를 가질 수 있다. 관통홀들(123b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 그라운드 영역(GR1)은 제1 신호 영역(SR1)과 중첩될 수 있다. 제2 신호 영역(SR1)은 제1 그라운드 영역(GR1)과 중첩될 수 있다. 따라서, 제1 신호 라인(112a)를 갖는 제1 재배선층은 신호선의 일측면에 그라운드 층이 배치된 마이크로 스트립 라인(micro strip line)의 역할을 수행하고, 제2 신호 라인(122a)를 갖는 제2 재배선층은 신호선의 양측면에 그라운드 층이 배치된 스트립 라인(strip line)의 역할을 수행할 수 있다.
도 17 내지 도 19를 참조하면, 도 14를 참조로 설명한 공정과 동일하거나 유사한 공정을 수행하여 몰드 기판(300)의 제1 면(300a) 상에 제2 재배선들(122)을 커버하는 제3 절연막(130)을 형성한 후, 제3 절연막(130) 상에 제3 개구들을 통해 제2 재배선들(122)과 각각 직접 접촉하는 제3 재배선들(132)을 형성할 수 있다. 제3 재배선(132)은 후술하는 바와 같이 랜딩 패드를 포함할 수 있다.
도 18 및 도 19에 도시된 바와 같이, 제3 재배선(132)은 제3 신호 라인(132a) 및 제3 그라운드 라인(132b)을 포함할 수 있다. 또한, 제3 재배선(132)은 제3 파워 라인을 더 포함할 수 있다. 제3 신호 라인(132a)의 적어도 일부는 상기 제3 개구를 통해 상기 제2 신호 라인과 직접 접촉할 수 있다. 제3 그라운드 라인(132b)은 상기 제3 개구를 통해 상기 제2 그라운드 라인과 직접 접촉할 수 있다.
평면도에서 보았을 때, 제3 그라운드 라인(132b)은 제3 그라운드 영역에서 연장할 수 있다. 제3 그라운드 라인(132b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제3 그라운드 라인(132b)은 육각 기둥 형상의 관통홀들(133b)를 가질 수 있다. 관통홀들(133b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
도 20 및 도 21을 참조하면, 몰드 기판(300)의 제1 면(300a) 상에 제3 재배선들(132)의 상기 재배선 랜딩 패드만을 노출시키는 제4 절연막(140)을 형성할 수 있다.
이에 따라, 몰드 기판(300)의 제1 면(300a) 상에 반도체 칩(200)의 칩 패드들(210)과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층(100)을 형성할 수 있다.
이어서, 재배선층(100) 상에 상기 재배선과 전기적으로 연결되는 외부 접속 부재들(400)을 형성할 수 있다. 예를 들면, 제3 재배선(132)의 일부 상에 외부 접속 부재로서 솔더 볼을 형성할 수 있다. 이 경우에 있어서, 제3 재배선(132)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다. 이에 따라, 웨이퍼의 각 다이의 크기와 동일한 몰드 기판(300) 상에 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(100)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 몰드 기판(300)으로 분리하여 몰드 기판(300) 및 몰드 기판(300) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지를 완성할 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 23 및 도 24는 도 22의 반도체 패키지의 평면도에서의 특정 부분과 중첩되는 영역의 제1 재배선층 및 제2 재배선층을 각각 나타내는 평면도들이다. 상기 반도체 패키지는 재배선층과 반도체 칩의 연결 구조를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 22 내지 도 24를 참조하면, 반도체 패키지(11)는 재배선층(500), 재배선층(500) 상에 적층된 반도체 칩(200) 및 재배선층(500) 상에 반도체 칩(200)을 커버하는 몰딩 부재(300)를 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(500)은 순차적으로 적층된 제1 내지 제3 재배선층들을 포함할 수 있다.
도 23에 도시된 바와 같이, 재배선층(500)의 상기 제3 재배선층은 제3 재배선들(532)을 포함할 수 있다. 제3 재배선(532)은 제3 신호 라인(532a) 및 제3 그라운드 라인(532b)을 포함할 수 있다. 또한, 제3 재배선(532)은 제3 파워 라인을 더 포함할 수 있다.
제3 신호 라인(532a)은 제1 신호 영역(SR1)에서 연장할 수 있다. 제3 그라운드 라인(532b)은 제1 신호 영역(SR1)과 이격된 제1 그라운드 영역(GR3)에서 연장할 수 있다. 제3 그라운드 라인(532b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제3 그라운드 라인(532b)은 육각 기둥 형상의 관통홀들(533b)를 가질 수 있다. 관통홀들(533b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
도 24에 도시된 바와 같이, 재배선층(500)의 상기 제2 재배선층은 제2 재배선들(522)을 포함할 수 있다. 제2 재배선(522)은 제2 신호 라인(522a) 및 제2 그라운드 라인(522b)을 포함할 수 있다. 또한, 제2 재배선(522)은 제2 파워 라인을 더 포함할 수 있다.
제2 신호 라인(522a)은 제2 신호 영역(SR2)에서 연장할 수 있다. 제2 그라운드 라인(522b)은 제2 신호 영역(SR2)과 이격된 제2 그라운드 영역(GR2)에서 연장할 수 있다. 제2 그라운드 라인(522b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제2 그라운드 라인(522b)은 육각 기둥 형상의 관통홀들(523b)를 가질 수 있다. 관통홀들(523b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
재배선층(500)의 상기 제2 재배선층은 제1 재배선(512)을 포함할 수 있다. 제1 재배선(512)은 제1 신호 라인 및 제1 그라운드 라인을 포함할 수 있다. 또한, 제1 재배선(512)은 제1 파워 라인을 더 포함할 수 있다. 제1 재배선(512)은 랜딩 패드를 포함할 수 있다.
도면에 도시되지는 않았지만, 평면도에서 보았을 때, 상기 제1 그라운드 라인은 제3 그라운드 영역에서 연장할 수 있다. 상기 제1 그라운드 라인은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 제1 그라운드 라인은 육각 기둥 형상의 관통홀들를 가질 수 있다. 상기 관통홀들이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 그라운드 영역(GR2)은 제1 신호 영역(SR1)과 중첩될 수 있다. 제2 신호 영역(SR2)은 제1 그라운드 영역(GR1)과 중첩될 수 있다. 따라서, 제3 신호 라인(532a)를 갖는 제3 재배선층은 신호선의 일측면에 그라운드 층이 배치된 마이크로 스트립 라인(micro strip line)의 역할을 수행하고, 제2 신호 라인(522a)를 갖는 제2 재배선층은 신호선의 양측면에 그라운드 층이 배치된 스트립 라인(strip line)의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 재배선층(500) 상에 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(500) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(210)이 형성된 활성면이 재배선층(500)을 향하도록 재배선층(500) 상에 실장될 수 있다. 반도체 칩(200)의 칩 패드들(210)은 도전성 범프들, 예를 들면, 솔더 범프들(250)에 의해 재배선층(500)의 제4 재배선들(542)의 랜딩 패드들과 전기적으로 연결될 수 있다.
이하에서는, 도 22의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 25 내지 도 29는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 25 및 도 26을 참조하면, 더미 기판(22) 상에 재배선층(500)을 형성할 수 있다.
예시적인 실시예들에 있어서, 먼저, 더미 기판(22) 상에 제1 재배선들(512)을 형성하고, 제1 재배선들(512)의 일부들을 각각 노출시키는 제1 개구들을 갖는 제1 절연막(510)을 형성할 수 있다.
더미 기판(22)은 상기 재배선층을 형성하고 상기 재배선층 상에 적어도 하나의 반도체 칩을 적층하고 이를 커버하는 몰드 기판을 형성하기 위한 베이스 기판으로 사용될 수 있다. 더미 기판(22)은 반도체 공정이 수행되는 웨이퍼와 대응하는 크기를 가질 수 있다. 예를 들면, 더미 기판(22)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
제1 재배선(512)은 제1 신호 라인 및 제1 그라운드 라인을 포함할 수 있다. 또한, 제1 재배선(512)은 제1 파워 라인을 더 포함할 수 있다. 제1 재배선(512)은 후술하는 바와 같이 랜딩 패드를 포함할 수 있다.
도면에 도시되지는 않았지만, 평면도에서 보았을 때, 상기 제1 그라운드 라인은 제3 그라운드 영역에서 연장할 수 있다. 상기 제1 그라운드 라인은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 제1 그라운드 라인은 육각 기둥 형상의 관통홀들를 가질 수 있다. 상기 관통홀들이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
이어서, 더미 기판(22) 상의 제1 절연막(510) 상에 상기 제1 개구들을 통해 제1 재배선들(512)과 각각 직접 접촉하는 제2 재배선들(522)을 형성한 후, 제2 재배선들(522)의 일부들을 각각 노출시키는 제2 개구들을 갖는 제2 절연막(520)을 형성할 수 있다.
도 24에 도시된 바와 같이, 제2 재배선(522)은 제2 신호 라인(522a) 및 제2 그라운드 라인(522b)을 포함할 수 있다. 또한, 제2 재배선(522)은 제2 파워 라인을 더 포함할 수 있다. 제2 신호 라인(522a)의 적어도 일부는 상기 제2 개구를 통해 상기 제1 신호 라인과 직접 접촉할 수 있다. 제2 그라운드 라인(522b)은 상기 제2 개구를 통해 상기 제1 그라운드 라인과 직접 접촉할 수 있다.
제2 신호 라인(522a)은 제2 신호 영역(SR2)에서 연장할 수 있다. 제2 그라운드 라인(522b)은 제2 신호 영역(SR2)과 이격된 제2 그라운드 영역(GR2)에서 연장할 수 있다. 제2 그라운드 라인(522b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제2 그라운드 라인(522b)은 육각 기둥 형상의 관통홀들(523b)를 가질 수 있다. 관통홀들(523b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
이후, 더미 기판(22) 상의 제2 절연막(520) 상에 상기 제2 개구들을 통해 제2 재배선들(522)과 각각 직접 접촉하는 제3 재배선들(532)을 형성한 후, 제3 재배선들(532)의 일부들을 각각 노출시키는 제3 개구들을 갖는 제3 절연막(530)을 형성할 수 있다.
도 23에 도시된 바와 같이, 제3 재배선(532)은 제3 신호 라인(532a) 및 제3 그라운드 라인(532b)을 포함할 수 있다. 또한, 제3 재배선(532)은 제3 파워 라인을 더 포함할 수 있다. 제3 신호 라인(532a)의 적어도 일부는 상기 제3 개구를 통해 상기 제2 신호 라인과 직접 접촉할 수 있다. 제3 그라운드 라인(532b)은 상기 제3 개구를 통해 상기 제2 그라운드 라인과 직접 접촉할 수 있다.
제3 신호 라인(532a)은 제1 신호 영역(SR1)에서 연장할 수 있다. 제3 그라운드 라인(532b)은 제1 신호 영역(SR1)과 이격된 제1 그라운드 영역(GR3)에서 연장할 수 있다. 제3 그라운드 라인(532b)은 복수 개의 다각 기둥 형상의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 제3 그라운드 라인(532b)은 육각 기둥 형상의 관통홀들(533b)를 가질 수 있다. 관통홀들(533b)이 어레이 형태로 배열되어 벌집 모양의 배치를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 그라운드 영역(GR2)은 제1 신호 영역(SR1)과 중첩될 수 있다. 제2 신호 영역(SR2)은 제1 그라운드 영역(GR1)과 중첩될 수 있다.
이후, 더미 기판(22) 상의 제3 절연막(530) 상에 상기 제3 개구들을 통해 제3 재배선들(532)과 각각 직접 접촉하는 제4 재배선들(542)을 형성할 수 있다. 제4 재배선(542)은 후술하는 바와 같이 랜딩 패드를 포함할 수 있다.
이에 따라, 더미 기판(22) 상에 재배선들을 갖는 재배선층(500)을 형성할 수 있다.
도 27을 참조하면, 재배선층(500) 상에 반도체 칩(200)을 적층할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(500) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(210)이 형성된 활성면이 재배선층(500)을 향하도록 재배선층(500) 상에 실장될 수 있다. 반도체 칩(200)의 칩 패드들(210)은 도전성 범프들, 예를 들면, 솔더 범프들(250)에 의해 재배선층(500)의 제4 재배선들(542)의 상기 랜딩 패드들과 전기적으로 연결될 수 있다.
반도체 칩(200)의 하부면과 재배선층(500) 상부면 사이에는 언더필 부재(260)가 채워질 수 있다.
도 28을 참조하면, 재배선층(500) 상에 반도체 칩(200)을 커버하는 몰드 기판(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 공정에 의해 재배선층(500) 상에 몰딩 부재를 성형함으로써, 반도체 칩(200)을 커버하는 몰드 기판(300)을 형성할 수 있다. 예를 들면, 몰드 기판(300)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 29를 참조하면, 더미 기판(22)을 재배선층(500)으로부터 제거한 후, 재배선층(100) 상에 상기 재배선과 전기적으로 연결되는 외부 접속 부재들(400)을 형성할 수 있다. 예를 들면, 제1 재배선(512)의 일부 상에 외부 접속 부재로서 솔더 볼을 형성할 수 있다. 이 경우에 있어서, 제1 재배선(512)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
이 후, 소잉 공정을 통해 개별적인 몰드 기판(300)으로 분리하여 몰드 기판(300) 및 몰드 기판(300) 상에 형성된 재배선층(500)을 포함하는 팬 아웃 웨이퍼 레벨 패키지를 완성할 수 있다.
도 30a 내지 도 30c는 예시적인 실시예들에 따른 재배선의 그라운드(/파워) 라인의 일부를 나타내는 평면도들이다.
도 30a 내지 도 30c를 참조하면, 재배선의 그라운드 라인은 사각 기둥, 원 기둥 또는 육각 기둥 형상의 관통홀들을 포함할 수 있다. 사각 기둥 형상의 관통홀들을 갖는 패턴 구조물은 약 55.56%의 금속 비율을 가지고, 원 기둥 형상의 관통홀들을 갖는 패턴 구조물은 약 57.25%의 금속 비율을 가지고, 육각 기둥 형상의 관통홀들을 갖는 패턴 구조물은 약 53.05%의 금속 비율을 가질 수 있다.
재배선층은 층별 금속 비율을 통해 뒤틀림(warpage)을 조절할 수 있다. 상기 금속 비율이 낮을수록 열팽창 계수 차이로 인한 박리 현상을 감소시킬 수 있다.
전술한 반도체 패키지의 제조 방법은 로직 소자나 메모리 소자와 같은 반도체 소자를 포함하는 반도체 패키지를 제조하는 데 사용될 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지 20, 22: 더미 기판
30: 분리막 100, 500: 재배선층
112, 512: 제1 재배선 112a: 제1 신호 라인
112b: 제1 그라운드 라인 112C: 제1 파워 라인
113b, 123b, 133b: 관통홀 122, 522: 제2 재배선
122a: 제2 신호 라인 122b: 제2 그라운드 라인
122c: 제2 파워 라인 132, 532: 제3 재배선
200: 반도체 칩 300: 몰드 기판
400: 외부 접속 부재

Claims (11)

  1. 몰드 기판;
    상기 몰드 기판 내에 배치되며, 칩 패드들을 갖는 적어도 하나의 반도체 칩; 및
    상기 몰드 기판의 제1 면을 커버하며, 상기 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층을 포함하고,
    상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함하고,
    상기 관통홀들은 상기 제2 영역에서 어레이 형태로 배열되는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 그라운드 라인의 상기 관통홀은 육각 기둥 형상을 갖는 반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제2 재배선은 상기 제1 영역과 이격 배치되며 복수 개의 다각 기둥 형상의 관통홀들을 갖는 파워 라인을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제2 재배선은 상기 제1 영역과 이격 배치되는 신호 라인을 더 포함하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 재배선은 상기 제1 영역과 이격 배치되며 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 재배선의 적어도 일부는 상기 칩 패드와 직접 접촉하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 반도체 칩은 상기 재배선층 상에 플립 칩 본딩 방식으로 실장되는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제1 재배선의 적어도 일부는 솔더 범프를 개재하여 상기 칩 패드와 전기적으로 연결되는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 재배선층은 상기 제1 재배선 하부에 상기 제1 영역과 중첩되는 제3 영역에서 연장하는 그라운드 라인을 갖는 제3 재배선을 더 포함하는 반도체 패키지.
  11. 몰드 기판;
    상기 몰드 기판 내에 배치되며, 칩 패드들을 갖는 적어도 하나의 반도체 칩; 및
    상기 몰드 기판의 제1 면을 커버하며, 상기 칩 패드들과 전기적으로 연결되며 적어도 2층으로 적층된 제1 재배선 및 제2 재배선을 포함하는 재배선층을 포함하고,
    상기 제1 재배선은 제1 영역에서 연장하는 신호 라인을 포함하고, 상기 제2 재배선은 상기 제1 영역과 중첩되는 제2 영역에서 복수 개의 다각 기둥 형상의 관통홀들을 갖는 그라운드 라인을 포함하고,
    상기 그라운드 라인의 상기 관통홀은 육각 기둥 형상을 갖는 반도체 패키지.
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