KR102589736B1 - 반도체 칩 및 이를 포함하는 반도체 패키지 - Google Patents

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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

본 발명의 실시에에 따른 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상의 제 1 반도체 칩을 포함하되, 상기 제 1 반도체 칩은, 서로 대향하는 제 1 면 및 제 2 면을 포함하는 기판 및 상기 기판의 상기 제 2 면 상에 배치되는 재배선들을 포함하고, 상기 기판의 상기 제 2 면 상에 배치된 제 2 반도체 칩, 상기 제 2 반도체 칩과 상기 재배선들 사이를 전기적으로 연결하는 연결부들 및 상기 재배선들과 상기 패키지 기판 사이를 전기적으로 연결하는 본딩 와이어들을 포함할 수 있다.

Description

반도체 칩 및 이를 포함하는 반도체 패키지{Semiconductor chip and Semiconductor package including the same}
본 발명은 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 재배선을 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터들을 저장하는 기억 소자, 데이터를 연산처리하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 방열 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 재배선을 포함하는 반도체 칩을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시에에 따른 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상의 제 1 반도체 칩을 포함하되, 상기 제 1 반도체 칩은, 서로 대향하는 제 1 면 및 제 2 면을 포함하는 기판 및 상기 기판의 상기 제 2 면 상에 배치되는 재배선들을 포함하고, 상기 기판의 상기 제 2 면 상에 배치된 제 2 반도체 칩, 상기 제 2 반도체 칩과 상기 재배선들 사이를 전기적으로 연결하는 연결부들 및 상기 재배선들과 상기 패키지 기판 사이를 전기적으로 연결하는 본딩 와이어들을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 패키지 기판 및 상기 패키지 기판 상의 제 1 반도체 칩을 포함하되, 상기 제 1 반도체 칩은, 서로 대향하는 제 1 면 및 제 2 면을 포함하는 기판, 집적회로 영역, 및 상기 제 2 면 상에 배치되는 재배선들을 포함하고 및 상기 기판의 상기 제 2 면 상에 배치되는 제 2 반도체 칩 및 상기 제 2 반도체 칩과 상기 재배선들 사이를 전기적으로 연결하는 연결부들을 포함하되, 상기 재배선들은 상기 집적회로 영역과 이격될 수 있다.
본 발명의 실시예에 따른 반도체 칩은 집적회로 영역이 제공된 기판, 상기 기판은 서로 대향하는 제 1 면 및 제 2 면을 포함하고, 상기 기판의 상기 제 1 면 상에 배치된 제 1 칩 패드들 및 상기 기판의 상기 제 2 면 상에 배치되는 재배선들을 포함하되, 상기 제 1 칩 패드들은 상기 집적회로 영역과 접촉하고, 상기 재배선들은 상기 집적회로 영역과 이격될 수 있다.
본 발명의 실시예에 따르면, 패키지 기판 상에 차례로 적층된 제 1 반도체 칩과 제 1 반도체 칩 사이에 추가적인 구조물 없이, 이들 사이가, 제 1 반도체 칩과 제 2 반도체 칩을 전기적으로 연결하는 연결부들, 연결부들과 접촉하며 제 2 반도체 칩과 인접하는 제 1 반도체 칩의 일면 상에 배치된 재배선들, 및 재배선들과 패키지 기판 사이에 배치된 본딩 와이어들을 통해 서로 전기적으로 연결될 수 있다. 이에 따라, 제 1 반도체 칩과 제 2 반도체 칩 사이에 전송거리를 최소화할 수 있고, 제 1 반도체 칩에서 발생하는 열이 외부로 쉽게 방출될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지에 관한 평면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2b는 도 2a의 A 부분을 확대한 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지에 관한 평면도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 4의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 4의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지에 관한 평면도이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 7의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 9a 내지 도 9h는 본 발명의 실시예에 다른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지에 관한 평면도이다. 도 2a는 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2b는 도 2a의 A 부분을 확대한 도면이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 패키지(1000)는 패키지 기판(100), 제 1 반도체 칩(200), 제 2 반도체 칩(300a), 제 3 반도체 칩(300b) 및 몰딩막(400)을 포함할 수 있다.
제 1 반도체 칩(200)이 패키지 기판(100) 상에 배치될 수 있다. 패키지 기판(100)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 패키지 기판(100)은 제 1 패드들(101) 및 제 2 패드들(103)을 포함할 수 있다. 제 1 패드들(101) 및 제 2 패드들(103)은 패키지 기판(100)의 상면 상에 배치될 수 있다. 제 1 패드들(101)은 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 서로 이격 배치될 수 있다. 제 2 패드들(103)은 패키지 기판(100)의 가장자리를 따라 서로 이격 배치될 수 있다. 외부 단자들(105)이 패키지 기판(100)의 상면에 대향하는 하면 상에 배치될 수 있다. 외부 단자들(105)은 패키지 기판(100)의 하면 상에 부착될 수 있다. 외부 단자들(105)은 패키지 기판(100)을 외부장치에 전기적으로 연결할 수 있다. 외부 단자들(105)은 예를 들어, 솔더범프 또는 솔더볼을 포함할 수 있다.
제 1 반도체 칩(200)은 기판(201), 집적회로 영역(IC), 제 1 칩 패드들(203), 제 2 칩 패드들(205), 제 1 절연층(207), 재배선들(209), 및 제 2 절연층(211)을 포함할 수 있다. 기판(201)은 예를 들어, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(201)은 제 1 면(201a) 및 제 2 면(201b)을 포함할 수 있다. 기판(201)의 제 1 면(201a)은 제 2 면(201b) 보다 패키지 기판(100)에 인접할 수 있다.
집적회로 영역(IC)은 기판(201)의 제 1 면(201a) 상에 배치될 수 있다. 집적회로 영역(IC)은 기판(201)의 제 1 면(201a) 상에 배치된 트랜지스터들(TR), 콘택 비아(CV), 기판(201)의 제 1 면(201a) 상에 차례로 적층된 복수 개의 층간 절연막들(10), 층간 절연막들(10) 내에 배치된 금속 배선들(M), 및 층간 절연막들(10)을 관통하며, 서로 다른 층간 절연막들(10) 내에 배치된 금속 배선들(M) 사이를 전기적으로 연결하는 비아들(V)을 포함할 수 있다. 콘택 비아(CV)는 적어도 하나의 트랜지스터(예를 들어, 소오스/드레인 영역)와 금속 배선들(M) 사이를 전기적으로 연결할 수 있다. 트랜지스터들(TR)은 제어회로 및/또는 전원회로의 일부일 수 있다. 일 예에 있어서, 제 1 반도체 칩(200)은 로직 반도체 칩일 수 있다.
제 1 칩 패드들(203)이 기판(201)의 제 1 면(201a) 상에 배치될 수 있다. 예를 들어, 제 1 칩 패드들(203)은 기판(201)의 제 1 면(201a)으로부터 최상층에 배치된 층간 절연막(10) 상에 배치될 수 있다. 제 1 칩 패드들(203)은 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 서로 이격 배치될 수 있다. 제 1 칩 패드들(203)은 집적회로 영역(IC)과 접촉할 수 있다. 예를 들어, 제 1 칩 패드들(203)은 트랜지스터(TR)와 전기적으로 연결될 수 있다. 예를 들어, 제 1 칩 패드들(203) 각각은 비아들(V), 금속 배선들(M), 및 콘택 비아(CV)를 통해 적어도 하나의 트랜지스터(TR)와 전기적으로 연결될 수 있다.
제 2 칩 패드들(205)이 기판(201)의 제 2 면(201b) 상에 배치될 수 있다. 제 2 칩 패드들(205)은 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 서로 이격 배치될 수 있다. 제 1 반도체 칩(200) 내에서, 제 2 칩 패드들(205)은 집적회로 영역(IC)과 이격될 수 있다. 예를 들어, 제 1 반도체 칩(200) 내에서, 제 2 칩 패드들(205)은 트랜지스터들(TR)와 전기적으로 연결되지 않을 수 있다.
제 1 절연층(207)이 기판(201)의 제 2 면(201b) 상에 배치될 수 있다. 제 1 절연층(207)은 기판(201)의 제 2 면(201b)을 덮을 수 있고, 제 2 칩 패드들(205)의 상면들을 노출시킬 수 있다. 제 1 절연층(207)은 단일막 또는 복수 개의 막들을 포함할 수 있다. 제 1 절연층(207)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
재배선들(209)이 기판(201)의 제 2 면(201b) 상에 배치될 수 있다. 재배선들(209)은 서로 간격을 두고 이격 배치될 수 있다. 재배선들(209)은 제 1 절연층(207)의 상면 일부를 덮을 수 있다. 재배선들(209)은 제 2 칩 패드들(205)에 각각 대응하여 연결될 수 있다. 예를 들어, 하나의 재배선(209)은 하나의 제 2 칩 패드(205)와 일대일로 대응하여 접촉할 수 있으며, 이들은 서로 전기적으로 연결될 수 있다. 재배선들(209)은 상기 기판(201)의 제 2 면(201b) 상에서, 제 2 칩 패드들(205)로부터 기판(201)의 측면들을 향하여 연장하는 라인 형태일 수 있다. 재배선들(209)의 일단들은 제 2 칩 패드들(205)과 접촉할 수 있고, 재배선들(209)의 타단들은 기판(201)의 제 2 면(201b) 상에서, 기판(201)의 측면들에 인접할 수 있다. 예를 들어, 재배선들(209)의 타단들은 제 2 칩 패드들(205)과 이격되며 기판(201)의 가장자리에 위치할 수 있다. 재배선들(209)은 하나의 금속막 또는 복수 개의 금속막들을 포함할 수 있다. 재배선들(209)은 예를 들어, 알루미늄(Al), 니켈(Ni) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제 1 반도체 칩(200) 내에서, 재배선들(209)은 집적회로 영역(IC)과 이격될 수 있다. 예를 들어, 제 1 반도체 칩(200) 내에서, 재배선들(209)은 트렌지스터들(TR)과 전기적으로 연결되지 않을 수 있다. 도 1 에서 도시한 재배선들(209)의 배치 및 개수는 예시적으로 도시된 것일 뿐, 도면에 도시된 것으로 제한되지 않는다.
실시예에 있어서, 제 1 반도체 칩(200)의 활성면은 제 1 칩 패드들(203)의 일면들을 포함할 수 있고, 제 1 반도체 칩(200)의 비활성면은 제 2 칩 패드들(205)의 일면들 및 재배선들(209)의 일면들을 포함할 수 있다.
제 2 절연층(211)이 재배선들(209) 및 제 1 절연층(207) 상에 배치될 수 있다. 제 2 절연층(211)은 재배선들(209)의 일부분들을 노출시킬 수 있다. 예를 들어, 제 2 절연층(211)은 제 2 칩 패드들(205), 제 2 칩 패드들(205)과 접촉하는 재배선들(209)의 일단들, 및 재배선들(209)의 타단들을 노출할 수 있다. 제 2 절연층(211)은 단일막 또는 복수 개의 막들을 포함할 수 있다. 제 2 절연층(211)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
본딩 와이어들(230)이 재배선들(209)의 타단들과 패키지 기판(100)의 제 2 패드들(103) 사이에 배치될 수 있으며, 이들 사이를 전기적으로 연결할 수 있다. 일 예로, 패키지 기판(100)과 제 1 반도체 칩(200) 사이는 본딩 와이어들(230)을 통해 전기적으로 연결되지 않을 수 있다. 본딩 와이어들(230)은 예를 들어, 금(Au)을 포함할 수 있다.
단자들(240)이 패키지 기판(100)과 제 1 반도체 칩(200) 사이에 배치될 수 있다. 예를 들어, 단자들(240)은 제 1 칩 패드들(203)과 제 1 패드들(101) 사이에 배치될 수 있다. 단자들(240)은 집적회로 영역(IC)과 접촉할 수 있다. 예를 들어, 단자들(240)은 트랜지스터들(TR)과 전기적으로 연결될 수 있다. 즉, 단자들(420)은 제 1 반도체 칩(200)과 패키지 기판(100) 사이를 전기적으로 연결할 수 있도록 해준다.
제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)이 제 1 반도체 칩(200) 상에 배치될 수 있다. 예를 들어, 제 2 및 제 3 반도체 칩들(300a, 300b)은 기판(201)의 제 2 면(201b) 상에 배치될 수 있다. 제 2 및 제 3 반도체 칩들(300a, 300b)은 수평적으로 서로 이격 배치될 수 있다. 제 2 및 제 3 반도체 칩들(300a, 300b) 각각은 제 2 칩 패드들(205)과 수직적으로 중첩하여 배치될 수 있다. 제 2 및 제 3 반도체 칩들(300a, 300b) 각각은 서로 대향하는 일면(301) 및 타면(302)을 포함할 수 있다. 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 일면(301)은 타면(302) 보다 제 1 반도체 칩(200)에 인접할 수 있다. 일 예에 있어서, 제 2 및 제 3 반도체 칩들(300a, 300b)은 메모리 반도체 칩일 수 있다.
연결부들(310)이 제 2 및 제 3 반도체 칩들(300a, 300b)과 제 1 반도체 칩(200) 사이에 배치될 수 있다. 예를 들어, 연결부들(310)은 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 일면(301)과 제 2 칩 패드들(205) 사이에 배치될 수 있다. 연결부들(310)은 제 2 칩 패드들(205) 및 재배선들(209)의 일단들과 직접 접촉할 수 있다. 연결부들(310)은 예를 들어, 솔더 범프 또는 솔더볼일 수 있다.
일 예에 있어서, 제 2 및 제 3 반도체 칩들(300a, 300b)은 연결부들(310), 재배선들(209) 및 본딩 와이어들(230)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 일 예에 있어서, 제 2 및 제 3 반도체 칩들(300a, 300b)은 연결부들(310), 재배선들(209), 본딩 와이어들(230) 및 패키지 기판(100)을 통해 제 1 반도체 칩(200)의 트랜지스터들(TR)과 전기적으로 연결될 수 있다. 이에 따라, 제 1 반도체 칩(200)에 배치된 트랜지스터들(TR)은 제 2 및 제 3 반도체 칩들(300a, 300b)에 포함된 메모리 소자들을 구동할 수 있다.
본 발명의 실시예에 따르면, 제 1 반도체 칩(200)과 제 2 및 제 3 반도체 칩들(300a, 300b)들 사이에 어떠한 구조물 없이, 이들 사이가 연결부들(310), 재배선들(209) 및 본딩 와이어들(230)을 통해 서로 전기적으로 연결될 수 있다. 따라서, 제 1 반도체 칩(200)과 제 2 반도체 칩(300a) 사이 및 제 1 반도체 칩(200)과 제 3 반도체 칩(300b) 사이에 전송거리를 최소화할 수 있다. 또한, 제 1 반도체 칩(200)에서 발생하는 열이 외부로 쉽게 방출될 수 있다.
몰딩막(400)이 패키지 기판(100) 상에 배치될 수 있다. 몰딩막(400)은 제 1 내지 제 3 반도체 칩들(200, 300a 300b) 및 본딩 와이어들(230)을 덮으며, 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 공간, 제 1 반도체 칩(200)과 제 2 반도체 칩(300a) 사이의 공간, 및 제 1 반도체 칩(200)과 제 3 반도체 칩(300b) 사이의 공간에 배치될 수 있다. 예를 들어, 몰딩막(400)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 및 도 2b를 참조하여 설명한 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다.
도 3을 참조하면, 반도체 패키지(2000)는 패키지 기판(100), 제 1 반도체 칩(200), 제 2 반도체 칩(300a), 제 3 반도체 칩(300b), 제 4 반도체 칩들(600) 및 몰딩막(400)을 포함할 수 있다. 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)은 관통 비아들(320)을 포함할 수 있다. 관통 비아들(320)은 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b) 내에 배치될 수 있다. 복수 개의 제 4 반도체 칩들(600)이 제 2 및 제 3 반도체 칩들(300a, 300b) 각각 상에 수직적으로 적층될 수 있다. 최상층에 배치된 제 4 반도체 칩들(600)을 제외한 제 4 반도체 칩들(600)은 관통 비아들(320)을 포함할 수 있다. 관통 비아들(320)은 제 4 반도체 칩들(600) 내에 배치될 수 있다. 일 예에 있어서, 복수 개의 제 4 반도체 칩들(600)은 메모리 반도체 칩일 수 있다.
솔더볼들(330)이 제 2 반도체 칩(300a)과 제 2 반도체 칩(300a) 상의 제 4 반도체 칩(600) 사이의 공간, 제 3 반도체 칩(300b)과 제 3 반도체 칩(300b) 상의 제 4 반도체 칩(600) 사이의 공간, 및 수직으로 인접하는 제 4 반도체 칩들(600) 사이의 공간들 내에 배치될 수 있다. 수직으로 적층된 제 2 반도체 칩(300a) 및 제 4 반도체 칩들(600)은 솔더볼들(330) 및 관통 비아들(320)을 통해 서로 전기적으로 연결될 수 있고, 수직으로 적층된 제 3 반도체 칩(300b) 및 제 4 반도체 칩들(600)은 솔더볼들(330) 및 관통 비아들(320)을 통해 서로 전기적으로 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지에 관한 평면도이다. 도 5는 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 4의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 및 도 2b를 참조하여 설명한 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다. 아울러, 도면의 간소화를 위해, 도 4에서는 도 1에 도시된 제 2 칩 패드들의 도시를 생략하도록 한다.
도 4 및 도 5를 참조하면, 접착막(340)이 제 1 반도체 칩(200)과 제 2 및 제 3 반도체 칩들(300a, 300b) 각각 사이에 개재될 수 있다. 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)은 접착막(340)에 의해 제 1 반도체 칩(200) 상에 부착될 수 있다. 접착막(340)은 제 2 및 제 3 반도체 칩들(300a, 300b)의 일면들(301), 제 2 칩 패드들(205), 재배선들(209)의 일단들, 및 제 2 절연층(211)의 일부와 직접 접촉할 수 있다. 접착막(340)은 예를 들어, 에폭시, 실리콘 재질의 절연성막, 또는 테이프일 수 있다.
제 2 및 제 3 반도체 칩들(300a, 300b) 각각은 제 1 측면(303), 제 2 측면(304), 제 3 측면(305), 및 제 4 측면(306)을 포함할 수 있다. 제 2 반도체 칩(300a)의 제 1 측면(303)은 제 3 반도체 칩(300b)에 인접할 수 있고, 제 3 반도체 칩(300b)의 제 1 측면(303)은 제 2 반도체 칩(300a)에 인접할 수 있다. 즉, 제 2 반도체 칩(300a)의 제 1 측면(303) 및 제 3 반도체 칩(300b)의 제 1 측면(303)은 인접하며 서로 마주볼 수 있다.
제 3 칩 패드들(350)이 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 타면(302) 상에 배치될 수 있다. 평면적 관점에서, 제 3 칩 패드들(350)은 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 타면(302) 상에서, 제 2 측면(304), 제 3 측면(305), 및 제 4 측면(306)을 따라 배열될 수 있다. 제 3 칩 패드들(350)은 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 타면(302) 상에서, 제 1 측면(303)을 따라 배열되지 않을 수 있다. 다시 말해, 제 3 칩 패드들(350)은 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 타면(302) 상에서 제 1 측면(303)을 제외한 제 2 내지 제 4 측면들(304, 305, 306)에 인접하게 배치될 수 있다.
연결부들(310)이 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 타면(302)과 재배선들(209)의 타단들 사이에 배치될 수 있다. 연결부들(310)은 평면적 관점에서, 제 2 반도체 칩(300a)과 제 3 반도체 칩(300b) 각각의 제 1 내지 제 4 측면들(304, 305, 306, 307) 중 적어도 하나 상을 가로지르며 제 3 칩 패드들(350)과 재배선들(209)의 타단들 사이에 배치될 수 있다. 연결부들(310)은 제 3 칩 패드들(350) 및 재배선들(209)의 타단들과 직접 접촉할 수 있다. 연결부들(310)은 예를 들어, 본딩 와이어일 수 있다.
일 예에 있어서, 제 2 반도체 칩(300a)과 제 3 반도체 칩(300b) 사이의 공간이 협소할 경우, 평면적 관점에서, 연결부들(310)은 제 2 반도체 칩(300a)과 제 3 반도체 칩(300b) 각각의 제 1 내지 제 4 측면들(304, 305, 306, 307) 상을 모두 가로지르며 배치되지 않을 수 있다.
예를 들어, 평면적 관점에서, 연결부들(310)은 제 2 반도체 칩(300a)의 제 2 내지 제 4 측면들(304, 305, 306) 상을 가로지르며 제 3 칩 패드들(350)과 재배선들(209)의 타단들 사이를 연결할 수 있다. 평면적 관점에서, 연결부들(310)은 제 2 반도체 칩(300a)의 제 1 측면(303) 상을 가로지르지 않을 수 있다. 예를 들어, 평면적 관점에서, 연결부들(310)은 제 3 반도체 칩(300b)의 제 2 내지 제 4 측면들(304, 305, 306) 상을 가로지르며 제 3 칩 패드들(350)과 재배선들(209)의 타단들 사이를 연결할 수 있다. 평면적 관점에서, 연결부들(310)은 제 3 반도체 칩(300b)의 제 1 측면(303) 상을 가로지르지 않을 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 4의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 4 및 도 5를 참조하여 설명한 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다.
도 6을 참조하면, 제 2 절연층(211)이 재배선들(209) 및 제 1 절연층(207) 상에 배치될 수 있다. 제 2 절연층(211)은 제 2 칩 패드들(205), 제 1 절연층(207) 및 재배선들(209)의 일부분들을 덮을 수 있다. 제 2 절연층(211)은 재배선들(209)의 타단들을 노출할 수 있다.
제 1 반도체 칩(200)과 제 2 및 제 3 반도체 칩들(300a, 300b) 각각 사이에 접착막(340)이 개재될 수 있다. 제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)은 접착막(340)에 의해 제 1 반도체 칩(200) 상에 부착될 수 있다. 접착막(340)은 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 일면(301) 및 제 2 절연층(211)과 접촉할 수 있다.
연결부들(310)이 제 2 및 제 3 반도체 칩들(300a, 300b) 각각의 타면(302)과 재배선들(209)의 타단들 사이에 배치될 수 있으며, 이들 사이를 전기적으로 연결할 수 있다.
복수 개의 제 4 반도체 칩들(600)이 제 2 및 제 3 반도체 칩들(300a, 300b) 각각 상에 수직적으로 적층될 수 있다. 수직적으로 적층된 제 4 반도체 칩들(600)은 이들 사이에 개재된 접착막(340)에 의해 서로 접합될 수 있다. 제 2 반도체 칩(300a) 상에 배치된 복수 개의 제 4 반도체 칩들(600)은 접착막(340)에 의해 제 2 반도체 칩(300a) 상에 접합될 수 있고, 제 3 반도체 칩(300b) 상에 배치된 복수 개의 제 4 반도체 칩들(600)은 접착막(340)에 의해 제 3 반도체 칩(300b) 상에 접합될 수 있다.
제 2 반도체 칩(300a) 상에 적층된 제 4 반도체 칩들(600)은 제 3 칩 패드들(350) 및 제 4 반도체 칩들(600)의 상면들 상에 배치된 제 4 칩 패드들(360)이 노출하도록 순차적으로 오프셋(offset)되어 위치할 수 있다. 예를 들어, 제 2 반도체 칩(300a) 상에 적층된 제 4 반도체 칩들(600)은, 제 3 반도체 칩(300b) 상에 적층된 제 4 반도체 칩들(600)을 향하여 순차적으로 오프셋되어 위치할 수 있다. 제 3 반도체 칩(300b) 상에 적층된 제 4 반도체 칩들(600)은 제 3 칩 패드들(350) 및 제 4 반도체 칩들(600)의 상면들 상에 배치된 제 4 칩 패드들(360)이 노출하도록 순차적으로 오프셋되어 위치할 수 있다. 예를 들어, 제 3 반도체 칩(300b) 상에 적층된 제 4 반도체 칩들(600)은 제 2 반도체 칩(300a) 상에 적층된 제 4 반도체 칩들(600)을 향하여 순차적으로 오프셋되어 위치할 수 있다.
제 1 본딩 와이어들(370)이 수직으로 인접하는 제 3 칩 패드들(350)과 제 4 칩 패드들(360) 사이 및 수직으로 인접하는 제 4 칩 패드들(360) 사이를 서로 전기적으로 연결할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지에 관한 평면도이다. 도 8은 본 발명의 실시예에 따른 반도체 패키지에 관한 것으로, 도 7의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 4 및 도 5를 참조하여 설명한 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다. 아울러, 도면의 간소화를 위해, 도 7에서는 도 1에 도시된 제 2 칩 패드들의 도시를 생략하도록 한다.
도 7 및 도 8을 참조하면, 반도체 패키지(3000)는 패키지 기판(100), 제 1 반도체 칩(200), 제 2 반도체 칩(300) 및 몰딩막(400)을 포함할 수 있다. 제 2 반도체 칩(300)이 제 1 반도체 칩(200) 상에 배치될 수 있다. 접착막(340)이 제 1 반도체 칩(200)과 제 2 반도체 칩(300) 사이에 개재될 수 있으며, 접착막(340)에 의해 제 2 반도체 칩(300)이 제 1 반도체 칩(200) 상에 부착될 수 있다. 일 예에 있어서, 제 2 반도체 칩(300)은 메모리 반도체 칩일 수 있다.
제 3 칩 패드들(350)이 제 2 반도체 칩(300)의 타면(302) 상에 배치될 수 있다. 제 3 칩 패드들(350)은 제 2 반도체 칩(300)의 타면(302) 상에서, 제 2 반도체 칩(300)의 측면들을 따라 배열될 수 있다. 예를 들어, 제 3 칩 패드들(350)은 제 2 반도체 칩(300)의 타면(302) 상에서, 제 2 반도체 칩(300)의 제 1 측면(303), 제 2 측면(304), 제 3 측면(305), 및 제 4 측면(306)을 따라 배열될 수 있다.
연결부들(310)이 제 2 반도체 칩(300)의 타면(302)과 재배선들(209)의 타단들 사이에 배치될 수 있다. 연결부들(310)은 제 3 칩 패드들(350) 및 재배선들(209)의 타단들과 직접 접촉할 수 있다. 연결부들(310)은 예를 들어, 본딩 와이어일 수 있다. 평면적 관점에서, 연결부들(310)은 제 2 반도체 칩(300)의 제 1 내지 제 4 측면들(303, 304, 305, 306) 상을 가로지르며 제 3 칩 패드들(350)과 재배선들(209)의 타단들 사이를 연결할 수 있다.
도 9a 내지 도 9h는 본 발명의 실시예에 다른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 9a를 참조하면, 집적회로 영역(IC)이 제공된 기판(201)이 제공될 수 있다. 기판(201)은 예를 들어, 베어 웨이퍼(bare wafer)일 수 있다. 기판(201)은 예를 들어, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(201)은 서로 대향하는 제 1 면(201a) 및 제 2 면(201b)을 포함할 수 있다. 기판(201)은 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 서로 이격된 소자 영역들(DR) 및 소자 영역들(DR)을 정의하는 스크라이브 영역(SR)을 포함할 수 있다. 기판(201)의 소자 영역들(DR)은 반도체 칩들이 형성되는 영역일 수 있다.
도 9a 및 도 2b를 같이 참조하면, 집적회로 영역(IC)가 기판(201)의 소자 영역들(DR) 각각 상에 형성될 수 있다. 집적회로 영역(IC)은 기판(201)의 제 1 면(201a) 상에 형성될 수 있다. 집적회로 영역(IC)은 트랜지스터들(TR), 복수 개의 층간 절연막들(10), 금속 배선들(M), 콘택 비아(CV), 및 비아들(V)을 포함할 수 있다. 트랜지스터들(TR)은 기판(201)의 제 1 면(201a) 상에 제공될 수 있다. 트랜지스터들(TR)은 제어회로 및/또는 전원회로의 일부일 수 있다. 복수 개의 층간 절연막들(10)은 기판(201)의 제 1 면(201a) 상에 차례로 형성될 수 있다. 금속 배선들(M)은 복수 개의 층간 절연막들(10) 내에 형성될 수 있다. 비아들(V)은 복수 개의 층간 절연막들(10) 내에 형성되며, 서로 다른 층간 절연막들(10) 내에 형성된 금속 배선들(M) 사이를 전기적으로 연결할 수 있다. 콘택 비아(CV)는 적어도 하나의 트랜지스터(예를 들어, 소오스/드레인 영역)와 금속 배선들(M)을 전기적으로 연결할 수 있다.
제 1 칩 패드들(203)이 기판(201)의 소자 영역들(DR) 상에 형성될 수 있다. 제 1 칩 패드들(203)은 기판(201)의 제 1 면(201a) 상에 형성될 수 있다. 예를 들어, 제 1 칩 패드들(203)은 집적회로 영역(IC)의 최상층 층간 절연막(10) 상에 형성될 수 있다. 제 1 칩 패드들(203)은 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 서로 이격되어 형성될 수 있다. 단자들(240)이 제 1 칩 패드들(203) 상에 형성될 수 있다.
다시 도 9a를 참조하면, 단자들(240)은 제 1 칩 패드들(203)과 전기적으로 연결될 수 있다. 단자들(240)은 예를 들어, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 단자들(240)은 스퍼터링(sputtering) 공정, 펄스 도금이나 직류 도금 등의 도금 공정, 솔더링 공정 또는 접착 공정에 의해 형성될 수 있다.
지지부(500)가 기판(201)의 제 1 면(201a) 상에 제공될 수 있다. 지지부(500)은 제 1 칩 패드들(203) 및 단자들(240)은 덮을 수 있다. 지지부(500)는 기판(201)을 다루기 위한 웨이퍼 지지용 시스템(Wafer Supporting System)일 수 있다. 지지부(500)는 접착 물질을 포함할 수 있으며, 예를 들어, 에폭시, 실리콘 재질의 절연성막, 또는 테이프일 수 있다.
도 9b를 참조하면, 제 2 칩 패드들(205)이 기판(201)의 소자 영역들(DR) 상에 형성될 수 있다. 제 2 칩 패드들(205)은 기판(201)의 제 2 면(201b) 상에 형성될 수 있다. 제 2 칩 패드들(205)은 제 1 방향 및 제 1 방향과 교차하는 제 2 방향으로 서로 이격되어 형성될 수 있다.
제 1 절연층(207)이 기판(201)의 제 2 면(201b) 상에 형성될 수 있다. 제 1 절연층(207)은 기판(201)의 제 2 면(201b) 및 제 2 칩 패드들(205)을 덮는 절연층(미도시)을 형성하고, 절연층을 패터닝하여 형성될 수 있다. 패터닝 공정으로, 제 2 칩 패드들(205)의 상면들은 제 1 절연층(207)에 의해 노출될 수 있다. 제 1 절연층(207)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 제 1 절연층(207)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 9c를 참조하면, 금속막(510)이 기판(201)의 제 2 면(201b) 상에 형성될 수 있다. 금속막(510)은 제 2 칩 패드들(205)의 상면들 및 제 1 절연층(207)의 상면을 덮도록 형성될 수 있다. 금속막(510)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 금속막(510)은 예를 들어, 알루미늄(Al), 니켈(Ni) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
포토레지스트 패턴들(PR)이 금속막(510) 상에 형성될 수 있다. 포토레지스트 패턴들(PR)은 금속막(510)의 일부분을 노출할 수 있다. 포토레지스트 패턴들(PR)은 앞서 도 1 및 도 2a를 참조하여 설명한 재배선들(209)의 형상과 동일할 수 있다.
도 9d를 참조하면, 포토레지스트 패턴들(PR)을 식각 마스크로 사용하여, 금속막(510)의 일부분들을 식각하여, 재배선들(209)이 형성될 수 있다. 금속막(510)의 일부분들은 식각되어, 제 1 절연층(207)의 상면 일부분들이 노출될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정 또는 습식 식각 공정이 수행될 수 있다. 재배선들(209)은 기판(201)의 소자 영역들(DR) 상에 형성될 수 있다. 도 1에 도시된 것과 같이, 재배선들(209)은 제 2 칩 패드들(205)에 각각 대응하여 형성될 수 있다. 재배선들(209)은 기판(201)의 제 2 면(201b) 상에서, 제 2 칩 패드들(205)로부터 기판(201)의 스크라이브 영역(SR)으로 향하여 연장하는 라인 형태일 수 있다. 재배선들(209)의 일단들은 제 2 칩 패드들(205)의 상면들과 각각 접촉할 수 있다. 재배선들(209)의 타단들은 기판(201)의 제 2 면(201b) 상에서, 기판(201)의 스크라이브 영역(SR)과 인접할 수 있다. 식각 공정 후에, 포토레지스트 패턴들(PR)은 제거될 수 있다.
도 9e를 참조하면, 제 2 절연층(211)이 기판(201)의 제 2 면(201b) 상에 형성될 수 있다. 제 2 절연층(211)은 재배선들(209)에 의해 노출된 제 1 절연층(207)의 상면 및 재배선들(209)을 덮도록 형성될 수 있다. 제 2 절연층(211)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 제 2 절연층(211)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 9f를 참조하면, 제 2 절연층(211)에 식각 공정을 수행하여, 재배선들(209)의 일단들과 타단들을 노출할 수 있다. 예를 들어, 제 2 절연층(211)은 제 2 절연층(211) 상에 식각 마스크 패턴(미도시)을 형성하고, 식각 마스크 패턴에 노출된 제 2 절연층(211)의 일부분들을 식각할 수 있다. 재배선들(209)의 일단들과 타단들을 제외한 재배선들(209)의 나머지 부분들은 제 2 절연층(211)에 의해 덮일 수 있다.
도 9g를 참조하면, 기판(201)의 스크라이브 영역(SR)을 따라 절단 공정이 수행될 수 있다. 기판(201)의 스크라이브 영역(SR) 상에 형성된 제 2 절연층(211), 기판(201)의 스크라이브 영역(SR) 상에 형성된 제 1 절연층(207), 기판(201) 및 기판(201)의 스크라이브 영역(SR) 상에 형성된 지지부(500)가 절단 공정에서 차례로 절단될 수 있다. 이에 따라, 복수 개의 제 1 반도체 칩들(200)이 형성될 수 있다. 제 1 반도체 칩들(200) 각각은 기판(201), 집적회로 영역(IC), 제 1 칩 패드들(203), 제 2 칩 패드들(205), 제 1 절연층(207), 재배선들(209), 및 제 2 절연층(211)을 포함할 수 있다. 일 예에 있어서, 제 1 반도체 칩들(200)은 로직 반도체 칩일 수 있다.
절단 공정 후에, 단자들(240) 및 제 1 칩 패드들(203)을 덮는 지지부(500)는 제거될 수 있다. 이와 다르게, 지지부(500)는 절단 공정 전에 제거될 수 있다.
도 9h를 참조하면, 패키지 기판(100)을 준비할 수 있다. 패키지 기판(100)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 패키지 기판(100)은 제 1 패드들(101) 및 제 2 패드들(103)을 포함할 수 있다. 제 1 패드들(101) 및 제 2 패드들(103)은 패키지 기판(100)의 상면 상에 배치될 수 있다.
외부 단자들(105)이 패키지 기판(100)의 하면 상에 형성될 수 있다. 외부 단자들(105)은 솔더볼 또는 솔더 범프를 포함할 수 있다. 외부 단자들(105)의 형성 순서는 이에 한정하지 않는다.
제 1 반도체 칩(200)이 패키지 기판(100) 상에 적층될 수 있다. 단자들(240)은 제 1 패드들(101)에 각각 대응하여 배치될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100) 상에 플립칩 본딩 방법을 통해 실장될 수 있다.
제 2 반도체 칩(300a) 및 제 3 반도체 칩(300b)이 제 1 반도체 칩(200) 상에 적층될 수 있다. 제 2 및 제 3 반도체 칩들(300a, 300b)의 일면들(301) 상에 형성된 연결부들(310)은 재배선들(209)의 일단들 및 제 2 칩 패드들(205)의 상면들에 각각 대응하여 배치될 수 있다. 제 2 및 제 3 반도체 칩들(300a, 300b)은 플립칩 본딩 방식으로 제 1 반도체 칩(200) 상에 실장될 수 있다. 이 경우, 연결부들(310)은 예를 들어, 솔더 범프들 또는 솔더볼을 포함할 수 있다. 이와 달리, 도 4 및 도 5에 도시된 것과 같이, 제 2 및 제 3 반도체 칩들(300a, 300b)은 와이어 본딩 방식으로 제 1 반도체 칩(200) 상에 실장될 수 있다. 이 경우, 연결부들(310)은 예를 들어, 본딩 와이어를 포함할 수 있다. 일 예에 있어서, 제 2 및 제 3 반도체 칩들(300a, 300b)은 메모리 반도체 칩일 수 있다.
본딩 와이어들(230)이 기판(201)의 제 2 면(201b)과 패키지 기판(100) 사이에 형성될 수 있다. 예를 들어, 본딩 와이어들(230)은 재배선들(209)의 타단들에서 패키지 기판(100)의 제 2 패드들(103) 상으로 연장하여 형성될 수 있다. 본딩 와이어들(230)은 예를 들어, 금(Au)을 포함할 수 있다.
다시 도 2a를 참조하면, 몰딩막(400)이 패키지 기판(100) 상에 형성될 수 있다. 몰딩막(400)은 제 1 반도체 칩(200), 제 2 반도체 칩(300a), 제 3 반도체 칩(300b), 및 본딩 와이어들(230)을 덮을 수 있고, 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 공간, 제 1 반도체 칩(200)과 제 2 반도체 칩(300a) 사이의 공간 및 제 1 반도체 칩(200)과 제 3 반도체 칩(300b) 사이의 공간을 채울 수 있다. 몰딩막(400)은 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 패키지 기판; 및
    활성면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 플립 칩 방식으로 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩은: 상기 활성면 측에서 상기 패키지 기판을 향하는 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 포함하는 기판, 상기 기판의 상기 제 1 면 상의 집적회로 영역, 상기 기판의 상기 제 2 면 상에 배치되는 칩 패드들, 상기 기판의 상기 제 2 면 상에서 상기 칩 패드들의 상면을 노출시키는 절연층, 및 상기 기판의 상기 제 2 면 상에서 상기 절연층 상에 배치되고 상기 칩 패드들에 각각 대응하여 상기 칩 패드들 상에 연결되는 재배선들을 포함하고;
    상기 기판의 상기 제 2 면 상에 배치된 제 2 반도체 칩;
    상기 제 2 반도체 칩과 상기 재배선들 사이를 전기적으로 연결하는 연결부들; 및
    상기 재배선들과 상기 패키지 기판 사이를 전기적으로 연결하는 본딩 와이어들을 포함하되,
    상기 재배선들은 상기 집적회로 영역과 이격되도록 상기 제 1 반도체 칩의 비활성면 상에 제공되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 칩 패드들은 상기 제 2 반도체 칩과 수직적으로 중첩하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩과 인접하는 일면 및 상기 일면과 대향하는 타면을 포함하되,
    상기 연결부들은 상기 제 2 반도체 칩의 상기 일면과 상기 칩 패드들 사이에 배치되는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 재배선들은 상기 칩 패드들로부터 상기 기판의 측면들을 향하여 연장하며,
    상기 재배선들의 일단들은 상기 칩 패드들과 접촉하고, 상기 재배선들의 타단들은 상기 기판의 상기 제 2 면 상에서, 상기 기판의 상기 측면들과 인접하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 본딩 와이어들은 상기 패키지 기판과 상기 재배선들의 상기 타단들 사이에 배치되는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩과 인접하는 일면 및 상기 일면과 대향하는 타면을 포함하되,
    상기 연결부들은 상기 제 2 반도체 칩의 상기 타면과 상기 재배선들의 상기 타단들 사이에 배치되는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 기판의 상기 제 2 면 상에 배치되고, 상기 제 2 반도체 칩과 수평적으로 이격 배치된 제 3 반도체 칩을 더 포함하되,
    상기 제 2 반도체 칩은 제 1 측면, 제 2 측면, 제 3 측면 및 제 4 측면을 포함하고,
    상기 제 1 측면은 상기 제 3 반도체 칩과 인접하되,
    평면적 관점에서, 상기 연결부들은 상기 제 2 측면, 상기 제 3 측면, 및 상기 제 4 측면 상을 가로지르고,
    평면적 관점에서, 상기 연결부들은 상기 제 1 측면 상을 가로지르지 않는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 제 2 반도체 칩은 제 1 측면, 제 2 측면, 제 3 측면 및 제 4 측면을 포함하고,
    평면적 관점에서, 상기 연결부들은 상기 제 1 측면, 상기 제 2 측면, 제 3 측면, 및 제 4 측면 상을 가로지르는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩을 관통하는 관통비아를 더 포함하고,
    상기 반도체 패키지는:
    상기 제 2 반도체 칩 상에 적층된 제 3 반도체 칩; 및
    상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이에 배치된 솔더볼들을 더 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 2 반도체 칩 상에 적층된 제 3 반도체 칩; 및
    상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이를 연결하는 제 1 본딩 와이어를 더 포함하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 2 반도체 칩과 상기 제 1 반도체 칩 사이에 개재된 접착막을 더 포함하는 반도체 패키지.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 패키지 기판과 상기 기판의 상기 제 1 면 사이에 배치되고, 상기 제 1 반도체 칩과 상기 패키지 기판 사이를 전기적으로 연결하는 단자들을 더 포함하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 연결부들은 솔더볼들, 솔더 범프들 또는 본딩 와이어들을 포함하는 반도체 패키지.
  15. 패키지 기판;
    활성면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 플립 칩 방식으로 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩은: 상기 활성면 측에서 상기 패키지 기판을 향하는 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 포함하는 기판, 상기 기판의 상기 제 1 면 상의 집적회로 영역, 상기 기판의 상기 제 2 면 상에 배치되는 칩 패드들, 상기 기판의 상기 제 2 면 상에서 상기 칩 패드들의 상면을 노출시키는 절연층, 및 상기 제 2 면 상에서 상기 절연층 상에 배치되고 상기 칩 패드들에 각각 대응하여 상기 칩 패드들 상에 연결되는 재배선들을 포함하고;
    상기 기판의 상기 제 2 면 상에 배치되는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩과 상기 재배선들 사이를 전기적으로 연결하는 연결부들을 포함하되,
    상기 재배선들은 상기 집적회로 영역과 이격되도록 상기 제 1 반도체 칩의 비활성면 상에 제공되는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 패키지 기판과 상기 기판의 상기 제 1 면 사이에 배치되며, 상기 제 1 반도체 칩과 상기 패키지 기판 사이를 전기적으로 연결하는 단자들을 더 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 단자들은 상기 집적회로 영역과 접촉하는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 칩 패드들은 상기 제 2 반도체 칩과 수직적으로 중첩하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩과 인접하는 일면 및 상기 일면과 대향하는 타면을 포함하되,
    상기 연결부들은 상기 제 2 반도체 칩의 상기 일면과 상기 칩 패드들 사이에 배치되는 반도체 패키지.
  20. 집적회로 영역이 제공되는 활성면 및 상기 활성면과 대향하는 비활성면을 포함하는 기판;
    상기 기판의 상기 활성면 상에 배치되는 제 1 칩 패드들;
    상기 기판의 상기 비활성면 상에 배치되는 제 2 칩 패드들;
    상기 기판의 상기 비활성면 상에서 상기 제 2 칩 패드들의 상면을 노출시키는 절연층; 및
    상기 기판의 상기 비활성면 상에서 상기 절연층 상에 배치되고 상기 칩 패드들에 각각 대응하여 상기 제 2 칩 패드들 상에 연결되는 재배선들을 포함하되,
    상기 제 1 칩 패드들은 상기 집적회로 영역과 접촉하고,
    상기 재배선들은 상기 집적회로 영역과 이격된 반도체 칩.
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