KR102619532B1 - 반도체 패키지 - Google Patents

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KR102619532B1
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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Abstract

본 발명의 실시예에 따른 반도체 패키지는 제 1 재배선층 및 상기 제 1 재배선층 상의 제 1 반도체 칩을 포함하는 제 1 반도체 패키지, 상기 제 1 반도체 칩은 상기 제 1 재배선층과 인접하는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하고, 상기 제 1 반도체 패키지 상의 제 2 반도체 패키지, 상기 제 2 반도체 패키지는 재배선을 포함하는 제 2 재배선층, 상기 제 2 재배선층 상의 제 2 반도체 칩, 및 상기 제 2 반도체 칩 일측의 상기 제 2 재배선층 상의 열방출 기둥을 포함하고 및 상기 제 2 반도체 패키지 상에 배치되고, 상기 열방출 기둥과 연결되는 열 방출부를 포함하되, 상기 재배선은 상기 제 1 반도체 칩의 상기 제 2 면과 접촉할 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 방열 특성이 보다 개선된 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다. 특히, 고속화 및 용량증가로 인한 소모 전력의 증가로 인하여, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명의 해결하고자 하는 과제는 방열 특성이 보다 개선된 반도체 패키지를 제공하는데 있다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 재배선층 및 상기 제 1 재배선층 상의 제 1 반도체 칩을 포함하는 제 1 반도체 패키지, 상기 제 1 반도체 칩은 상기 제 1 재배선층과 인접하는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하고, 상기 제 1 반도체 패키지 상의 제 2 반도체 패키지, 상기 제 2 반도체 패키지는 재배선을 포함하는 제 2 재배선층, 상기 제 2 재배선층 상의 제 2 반도체 칩, 및 상기 제 2 반도체 칩 일측의 상기 제 2 재배선층 상의 열방출 기둥을 포함하고 및 상기 제 2 반도체 패키지 상에 배치되고, 상기 열방출 기둥과 연결되는 열 방출부를 포함하되, 상기 재배선은 상기 제 1 반도체 칩의 상기 제 2 면과 접촉할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 반도체 패키지, 상기 제 1 반도체 패키지는 제 1 재배선층, 상기 제 1 재배선층 상의 제 1 반도체 칩, 및 상기 제 1 반도체 칩의 일면을 덮는 접착필름을 포함하고, 상기 제 1 반도체 패키지 상의 제 2 반도체 패키지, 상기 제 2 반도체 패키지는 상기 접착필름 상의 제 2 재배선층, 상기 제 2 재배선층 상의 제 2 반도체 칩, 및 상기 제 2 반도체 칩 일측의 상기 제 2 재배선층 상의 열방출 기둥을 포함하고 및 상기 제 2 반도체 패키지 상에 배치되고, 상기 열방출 기둥과 연결되는 열 방출부를 포함하되, 상기 제 2 재배선층은 재배선을 포함하고, 상기 재배선은 상기 접착필름을 관통하여 상기 제 1 반도체 칩과 열적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 상부 재배선층 내에 배치된 재배선이 하부 반도체 칩과 연결되어 열방출 통로로 사용되며, 하부 반도체 칩에서 발생된 열을 재배선을 통해 열 방출부로 효과적으로 방출시킬 수 있다. 따라서, 반도체 패키지의 신뢰성이 보다 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 다면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 6의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 8의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10a 내지 도 10g는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 다면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 제 1 반도체 패키지(100) 및 제 2 반도체 패키지(500)를 포함할 수 있다. 제 2 반도체 패키지(500)는 제 1 반도체 패키지(100) 상에 적층될 수 있다. 제 1 반도체 패키지(100)는 하부 반도체 패키지일 수 있고, 제 2 반도체 패키지(500)는 상부 반도체 패키지일 수 있다.
제 1 반도체 패키지(100)는 제 1 재배선층(101, first distribution layer), 제 1 단자들(103), 제 1 반도체 칩(105), 연결기둥(107), 제 1 몰딩막(109), 외부 단자들(111), 및 접착필름(113)을 포함할 수 있다. 제 1 재배선층(101)은 복수 개의 제 1 절연막들(10) 및 복수 개의 하부 재배선들(20, lower distribution lines)을 포함할 수 있다. 하부 재배선들(20) 중 일부는 제 1 단자들(103)과 직접 접촉하는 패드들로 사용될 수 있다. 패드들로 구성하는 하부 재배선들(20)은 제 1 반도체 칩(105)과 인접하는 최상층 제 1 절연막(10) 내에 배치될 수 있다. 하부 재배선들(20) 중 다른 일부는 배선들(20a) 및 비아들(20b)을 포함할 수 있다. 비아들(20b)은 제 1 절연막들(10) 중 어느 하나 내에 배치될 수 있고, 배선들(20a)은 비아들(20b)의 단부들에서부터 수평적으로 확장되어 제 1 절연막들(10) 중 어느 하나 상에 배치될 수 있다. 하부 재배선들(20)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄 등)을 포함할 수 있다. 제 1 절연막들(10)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제 1 반도체 칩(105)이 제 1 재배선층(101) 상에 배치될 수 있다. 제 1 반도체 칩(105)은 로직 반도체 칩일 수 있다. 제 1 반도체 칩(105)은 서로 대향하는 제 1 면(S1) 및 제 2 면을(S2)을 포함할 수 있다. 제 1 반도체 칩(105)의 제 1 면(S1)은 제 1 재배선층(101)에 인접하게 배치될 수 있고, 제 1 반도체 칩(105)의 제 2 면(S2)은 제 2 반도체 패키지(500)에 인접하게 배치될 수 있다. 제 1 반도체 칩(105)의 제 1 면(S1)은 하면일 수 있고, 제 1 반도체 칩(105)의 제 2 면(S2)은 상면일 수 있다. 제 1 반도체 칩(105)의 제 1 면(S1)은 활성면일 수 있고, 제 1 반도체 칩(105)의 제 2 면(S2)은 비활성 면일 수 있다.
제 1 단자들(103)이 제 1 반도체 칩(105)의 제 1 면(S1)과 제 1 재배선층(101) 사이에 배치될 수 있다. 제 1 단자들(103)은 최상층 제 1 절연막(10) 내에 배치된 하부 재배선들(20)과 접촉할 수 있다. 이에 따라, 제 1 반도체 칩(105)은 제 1 단자들(103)을 통해 하부 재배선들(20)과 전기적으로 연결될 수 있다. 제 1 단자들(103)은 금속 필러들일 수 있다. 제 1 단자들(103)은 복수개의 막들을 포함할 수 있다. 예를 들어, 제 1 단자들(103)은 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 백금(Pt), 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
연결기둥(107)이 제 1 재배선층(101)의 가장자리 상에 배치될 수 있다. 연결기둥(107)은 제 1 반도체 칩(105)으로부터 이격되어 제 1 재배선층(101) 상에 배치될 수 있으며, 제 1 반도체 칩(105)의 측면들을 둘러쌀 수 있다. 연결기둥(107)은 제 1 재배선층(101)의 최상층 제 1 절연막(10) 내에 배치된 적어도 하나의 하부 재배선(20)과 물리적/전기적으로 접촉할 수 있다. 제 1 재배선층(101)으로부터 제 1 반도체 칩(105)의 제 2 면(S2) 레벨은 제 1 재배선층(101)으로부터 제 2 반도체 패키지(500)와 인접하는 연결기둥(107)의 상면(US1) 레벨보다 낮을 수 있다. 연결기둥(107)은 금속 필러들일 수 있다. 연결기둥(107)은 제 1 금속패턴(70a) 및 제 2 금속패턴(72)를 포함할 수 있다. 제 1 금속패턴(70a)은 제 2 반도체 패키지(500)에 인접하게 배치될 수 있고, 제 2 금속패턴(72)은 제 1 금속패턴(70a)과 제 1 재배선층(101) 사이에 배치될 수 있다. 제 1 금속패턴(70a)은 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 백금(Pt), 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제 2 금속패턴(72)은 예를 들어, 구리(Cu)를 포함할 수 있다.
접착필름(113)이 제 1 반도체 칩(105)의 제 2 면(S2) 상에 배치될 수 있다. 접착필름(113)은 제 1 반도체 칩(105)의 제 2 면(S2)과 접촉할 수 있다. 접착필름(113)의 폭은 제 1 반도체 칩(105)의 폭과 실질적으로 동일할 수 있다. 제 2 반도체 패키지(500)와 인접하는 접착필름(113)의 상면(US2)은 연결기둥(107)의 상면(US1)과 공면을 이룰 수 있다. 접착필름(113)은 예를 들어, 에폭시, 실리콘 재질의 절연성막, 또는 테이프일 수 있다.
제 1 몰딩막(109)이 제 1 재배선층(101) 상에 배치될 수 있다. 제 1 몰딩막(109)은 제 1 반도체 칩(105)의 측면들, 접착필름(113)의 측벽들, 연결기둥(107)의 측벽들, 제 1 재배선층(101)의 상면 및 제 1 단자들(103)의 측벽들을 덮을 수 있다. 제 1 몰딩막(109)은 제 1 반도체 칩(105)과 제 1 재배선층(101) 사이의 공간을 채울 수 있다. 제 1 몰딩막(109)의 상면은 연결기둥(107)의 상면(US1) 및 접착필름(113)의 상면(US2)과 공면을 이룰 수 있다. 제 1 몰딩막(109)은 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
외부 단자들(111)이 제 1 재배선층(101)의 하면 상에 배치될 수 있다. 외부 단자들(111)은 최하층 제 1 절연막(10) 내에 배치된 하부 재배선들(20)의 배선들(20a)과 접촉할 수 있다. 외부 단자들(111)은 하부 재배선들(20)과 전기적으로 연결될 수 있다. 외부 단자들(111)은 예를 들어, 솔더범프 또는 솔더볼을 포함할 수 있다. 외부 단자들(111)은 예를 들어, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제 2 반도체 패키지(500)는 제 2 재배선층(501), 제 2 반도체 칩들(503a 503b), 제 1 및 제 2 열방출 기둥들(507, 508), 제 2 몰딩막(509), 및 열 방출부(510)를 포함할 수 있다. 제 2 재배선층(501)은 제 1 반도체 패키지(100) 상에 배치될 수 있다. 제 2 재배선층(501)은 제 1 몰딩막(109)의 상면 및 접착필름(113)의 상면(US2)과 접촉할 수 있다. 제 2 재배선층(501)의 폭은 접착필름(113)의 폭보다 클 수 있다. 제 2 재배선층(501)은 복수 개의 제 2 절연막들(30) 및 복수 개의 상부 재배선들(40, 42, 44)을 포함할 수 있다. 제 2 절연막들(30)은 제 1 반도체 패키지(100) 상에 차례로 적층될 수 있다. 상부 재배선들(40, 42, 44)은 제 2 절연막들(30) 내에 배치될 수 있다. 상부 재배선들(40, 42, 44)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄 등)을 포함할 수 있다. 제 2 절연막들(30)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상부 재배선들(40, 42, 44)은 제 1 상부 재배선(40), 제 2 상부 재배선(42), 및 제 3 상부 재배선(44)을 포함할 수 있다. 제 1 상부 재배선(40)은 배선(40a) 및 비아들(40b)을 포함할 수 있다. 제 1 상부 재배선(40)의 배선(40a)은 비아들(40b)의 단부들로부터 수평적으로 확장되어 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)의 상면 상에 배치될 수 있다. 제 1 상부 재배선(40)의 비아들(40b) 중 적어도 하나는 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)을 관통하여 제 1 반도체 칩(105)의 제 1 측에 배치된 연결기둥(107)의 일부분의 상면(US1)과 접촉할 수 있다. 연결기둥(107)의 상면(US1)과 접촉하는 제 1 상부 재배선(40)의 비아들(40b)은 연결기둥(107)과 전기적으로 연결될 수 있다. 제 1 상부 재배선(40)의 비아들(40b) 중 적어도 하나는 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30) 및 접착필름(113)을 관통하여 제 1 반도체 칩(105)의 제 2 면(S2)과 직접 접촉할 수 있다. 제 1 반도체 칩(105)의 제 2 면(S2)과 접촉하는 제 1 상부 재배선(40)의 비아들(40b)은 제 1 반도체 칩(105)과 열적으로 연결될 수 있다. 일 예에 있어서, 제 1 반도체 칩(105)의 제 2 면(S2)과 접촉하는 제 1 상부 재배선(40)의 비아들(40b)은 제 1 반도체 칩(105)에서 열방출이 많은 위치들에 배치될 수 있다. 일 예에 있어서, 제 1 상부 재배선(40)은 제 1 반도체 칩(105)에서 발생된 열을 방출시키기 위한 열방출 통로로 사용될 수 있다.
제 2 상부 재배선(42)은 배선(42a) 및 비아(42b)를 포함할 수 있다. 제 2 상부 재배선(42)의 배선(42a)은 비아(42b)의 단부에서부터 수평적으로 확장되어 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)의 상면 상에 배치될 수 있다. 제 2 상부 재배선(42)의 비아(42b)는 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30) 및 접착필름(113)을 관통하여 제 1 반도체 칩(105)의 제 2 면(S2)과 직접 접촉할 수 있다. 제 2 상부 재배선(42)의 비아(42b)는 제 1 반도체 칩(105)과 열적으로 연결될 수 있다. 일 예에 있어서, 제 2 상부 재배선(42)의 비아(42b)는 제 1 반도체 칩(105)에서 열방출이 많은 위치에 배치될 수 있다. 일 예에 있어서, 제 2 상부 재배선(42)은 제 1 반도체 칩(105)에서 발생된 열을 방출시키기 위한 열방출 통로로 사용될 수 있다.
제 3 상부 재배선(44)은 배선(44a) 및 비아(44b)를 포함할 수 있다. 제 3 상부 재배선(44)의 배선(44a)은 비아(44b)의 단부에서부터 수평적으로 확장되어 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)의 상면 상에 배치될 수 있다. 제 3 상부 재배선(44)의 비아(44b)는 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)을 관통하여 제 1 반도체 칩(105)의 제 1 측에 대향하는 제 2 측에 배치된 연결기둥(107)의 일부분의 상면(US1)과 접촉할 수 있다. 제 3 상부 재배선(44)의 비아(44b)는 연결기둥(107)과 전기적으로 연결될 수 있다.
제 2 반도체 칩(503a) 및 제 3 반도체 칩(503b)이 제 2 재배선층(501) 상에 배치될 수 있다. 제 2 반도체 칩(503a) 및 제 3 반도체 칩(503b)은 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 2 반도체 칩(503a)은 제 1 상부 재배선(40) 상에 배치될 수 있고, 제 3 반도체 칩(503b)은 제 3 상부 재배선(44) 상에 배치될 수 있다. 제 2 및 제 3 반도체 칩들(503a, 503b)은 메모리 반도체 칩들일 수 있다.
제 2 단자들(505)이 제 2 반도체 칩(503a)과 제 1 상부 재배선(40) 사이 및 제 3 반도체 칩(503b)과 제 3 상부 재배선(44) 사이에 배치될 수 있다. 제 2 반도체 칩(503a) 아래에 배치된 제 2 단자들(505)은 제 2 및 제 3 반도체 칩들(503a, 503b)과 인접하는 제 2 절연막(30)에 의해 노출된 제 1 상부 재배선(40)의 배선(40a)의 일부분들과 접촉할 수 있다. 이에 따라, 제 2 반도체 칩(503a)은 제 1 상부 재배선(40)과 전기적으로 연결될 수 있다. 제 3 반도체 칩(503b) 아래에 배치된 제 2 단자들(505)은 제 2 및 제 3 반도체 칩들(503a, 503b)과 인접하는 제 2 절연막(30)에 의해 노출된 제 3 상부 재배선(44)의 배선(44a)의 일부분들과 접촉할 수 있다. 이에 따라, 제 3 반도체 칩(503b)은 제 3 상부 재배선(44)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(503a)의 제 2 단자들(505)은 제 1 상부 재배선(40)의 배선(40a)을 공유할 수 있다. 일 예로, 제 1 상부 재배선(40)은 신호 배선일 수 있다. 제 3 반도체 칩(503b)의 제 2 단자들(505)은 제 3 상부 재배선(44)의 배선(44a)을 공유할 수 있다. 일 예로, 제 3 상부 재배선(44)은 신호 배선일 수 있다. 제 1 반도체 칩(105) 및 제 2 반도체 칩(503a)은 연결기둥(107) 및 제 1 상부 재배선(40)을 통해 서로 전기적으로 연결될 수 있다. 제 1 반도체 칩(105) 및 제 3 반도체 칩(503b)은 연결기둥(107) 및 제 3 상부 재배선(44)을 통해 서로 전기적으로 연결될 수 있다. 제 2 단자들(505)은 예를 들어, 솔더범프 또는 솔더볼을 포함할 수 있다. 제 2 단자들(505)은 예를 들어, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제 1 열방출 기둥(507) 및 제 2 열방출 기둥(508)이 제 2 재배선층(501) 상에 배치될 수 있다. 제 1 열방출 기둥(507)은 제 2 및 제 3 반도체 칩들(503a, 503b)과 인접하는 제 2 절연막(30)에 의해 노출된 제 1 상부 재배선(40)의 배선(40a)의 일부분과 접촉할 수 있다. 이에 따라, 제 1 열방출 기둥(507)은 제 1 상부 재배선(40)과 전기적으로/열적으로 연결될 수 있다. 제 2 열방출 기둥(508)은 제 2 및 제 3 반도체 칩들(503a, 503b)과 인접하는 제 2 절연막(30)에 의해 노출된 제 3 상부 재배선(44)의 배선(44a)의 일부분과 접촉할 수 있다. 이에 따라, 제 2 열방출 기둥(508)은 제 2 상부 재배선(42)과 전기적으로/열적으로 연결될 수 있다. 제 1 및 제 2 열방출 기둥들(507, 508)은 제 2 및 제 3 반도체 칩들(503a, 503b) 사이에 배치될 수 있다. 제 1 열방출 기둥(507) 및 제 2 열방출 기둥(508)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장하는 라인 형상일 수 있다. 이와 달리, 제 1 열방출 기둥(507) 및 제 2 열방출 기둥(508)은 원통 형상을 가질 수 있다. 제 1 및 제 2 열방출 기둥들(507, 508)은 금속 필러들일 수 있다. 제 1 및 제 2 열방출 기둥들(507, 508)은 복수개의 막들을 포함할 수 있다. 예를 들어, 제 1 및 제 2 열방출 기둥들(507, 508)은 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 백금(Pt), 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제 2 몰딩막(509)이 제 2 재배선층(501) 상에 배치될 수 있다. 제 2 몰딩막(509)은 제 2 및 제 3 반도체 칩들(503a, 503b)의 측면들 및 제 1 및 제 2 열방출 기둥들(507, 508)의 측벽들을 덮을 수 있다. 제 2 몰딩막(509)은 제 2 반도체 칩(503a)과 제 2 재배선층(501) 사이의 공간 및 제 3 반도체 칩(503b)과 제 2 재배선층(501) 사이의 공간을 채울 수 있다. 제 2 몰딩막(509)의 상면은 제 2 및 제 3 반도체 칩들(503a, 503b)의 상면들 및 제 1 및 제 2 열방출 기둥들(507, 508)의 상면들과 공면을 이룰 수 있다. 제 2 몰딩막(509)은 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
열 방출부(510)가 제 2 몰딩막(509) 상에 배치될 수 있다. 열 방출부 (510)는 제 2 몰딩막(509)의 상면, 제 1 및 제 2 열방출 기둥들(507, 508)의 상면들, 및 제 2 및 제 3 반도체 칩들(503a, 503b)의 상면들을 덮을 수 있다. 열 방출부(510)는 제 2 및 제 3 반도체 칩들(503a, 503b)의 상면들과 접촉할 수 있다. 열 방출부(510)는 제 1 및 제 2 열방출 기둥들(507, 508)의 상면들과 접촉할 수 있다. 이에 따라, 열 방출부(510)는 제 1 및 제 2 열방출 기둥들(507, 508)과 전기적으로/열적으로 연결될 수 있다. 열 방출부(510)는 플레이트(plate) 형태일 수 있다. 열 방출부(510)는 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄)을 포함할 수 있다.
본 발명의 실시예에 따르면, 제 2 재배선층(501) 내에 배치된 상부 재배선들의 비아들을 제 1 반도체 칩(105)에서 열방출이 많이 발생되는 영역들에 위치시킬 수 있다. 상부 재배선들의 비아들은 제 1 반도체 칩(105)의 비활성면 상에 직접 접촉하며, 열 방출부(510)와 연결하는 열방출 기둥들(507, 508)을 상부 재배선들 상에 배치시켜 제 1 반도체 칩(105)에서 발생된 열을 상부 재배선들을 통해 열 방출부(510)로 방출시킬 수 있다. 이에 따라, 제 1 반도체 칩(105)에서 발생된 열을 효과적으로 열 방출부(510)로 이동시킬 수 있어, 열이 반도체 패키지 내에 갇히는 현상을 해소할 수 있다.
반도체 패키지(1000)는 보드(600) 상에 배치될 수 있다. 외부 단자들(111)이 보드(600) 상에 부착될 수 있다. 보드(600)는 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 3을 참조하면, 도 1 및 도 2를 참조하여 설명한 연결기둥(107)이 복수 개로 제공될 수 있다. 복수 개의 연결 기둥들(107)은 제 1 재배선층(101)의 가장자리 상에 배치될 수 있다. 평면적 관점에서, 복수 개의 연결 기둥들(107)은 서로 일정간격 이격 되어 배치될 수 있으며, 제 1 반도체 칩(105)의 측면들을 둘러싸며 일렬로 배열될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 5는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4 및 도 5를 참조하면, 반도체 패키지(1000)는 제 1 반도체 패키지(100) 및 제 2 반도체 패키지(500)을 포함할 수 있다. 제 1 반도체 패키지(100)는 제 1 연결기둥(107) 및 제 2 연결기둥(108)을 포함할 수 있다. 제 1 연결기둥(107) 및 제 2 연결기둥(108)은 제 1 재배선층(101)의 가장자리 상에 배치될 수 있다. 제 1 연결기둥(107)은 제 1 재배선층(101)의 가장자리 상에서 제 1 반도체 칩(105)과 이격되어 제 1 반도체 칩(105)의 측면들을 둘러싸며 라인 형상으로 연장할 수 있다. 평면적 관점에서, 제 1 연결기둥(107)은 링 형상을 가질 수 있다.
제 2 연결기둥(108)은 제 1 연결기둥(107)의 일측의 제 1 재배선층(101)의 가장자리 상에 배치될 수 있다. 제 2 연결기둥(108)은 제 1 연결기둥(107)과 이격 배치될 수 있다. 제 2 연결기둥(108)은 제 1 연결기둥(107)을 따라 라인 형상으로 연장할 수 있다. 제 2 연결기둥(108)은 제 1 연결기둥(107)의 외측면들을 둘러싸며 배치될 수 있다. 평면적 관점에서, 제 2 연결기둥(108)은 링 형상을 가질 수 있다. 제 1 연결기둥(107)은 제 2 연결기둥(108)으로 둘러싸인 내부 공간 내에 배치될 수 있다. 제 2 연결기둥(108)의 상면은 제 1 연결기둥(107)의 상면(US1)과 공면을 가질 수 있다. 제 2 연결기둥(108)은 예를 들어, 금속 필러들일 수 있다. 제 2 연결기둥(108)은 복수개의 막들을 포함할 수 있다. 예를 들어, 제 2 연결기둥(108)은 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 백금(Pt), 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제 1 상부 재배선(40)의 비아들(40b) 중 적어도 두개 이상은 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)을 관통하여 제 1 반도체 칩(105)의 제 1 측에 배치된 제 1 연결기둥(107)의 일부분의 상면(US1) 및 제 2 연결기둥(108)의 일부분의 상면과 접촉할 수 있다. 이에 따라, 제 1 상부 재배선(40)은 제 1 및 제 2 연결기둥들(107, 108)과 전기적으로 연결될 수 있다. 제 3 상부 재배선(44)의 비아들(44b) 중 적어도 두개 이상은 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)을 관통하여 제 1 반도체 칩(105)의 제 2 측에 배치된 제 1 연결기둥(107)의 일부분의 상면(US1) 및 제 2 연결기둥(108)의 일부분의 상면과 접촉할 수 있다. 이에 따라, 제 3 상부 재배선(44)은 제 1 및 제 2 연결기둥들(107, 108)과 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 6의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 실시예에 있어서, 도 2를 참조하여 설명한 제 2 상부 재배선(42)이 생략될 수 있다. 제 3 상부 재배선(44)은 배선(44a) 및 복수 개의 비아들(44b)을 포함할 수 있다. 비아들(44b) 중 적어도 하나는 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)과 접착필름(113)을 관통할 수 있다. 제 2 절연막(30)과 접착필름(113)을 관통하는 비아들(44b) 중 적어도 하나는 제 1 반도체 칩(105)의 제 2 면(S2)과 접촉할 수 있다. 즉, 제 3 상부 재배선(44)은 제 1 반도체 칩(105)과 열적으로 연결될 수 있다. 비아들(44b) 중 적어도 하나는 제 1 반도체 패키지(100)와 인접하는 제 2 절연막(30)을 관통하여 제 1 반도체 칩(105)의 제 2 측에 배치된 연결기둥(107)의 일부분의 상면(US1)과 접촉할 수 있다. 즉, 제 3 상부 재배선(44)은 연결기둥(107)과 전기적으로 연결될 수 있다.
제 1 열방출 기둥(507)은 제 2 몰딩막(509)의 제 1 측면(SW1)과 제 2 반도체 칩(503a) 사이에 배치될 수 있다. 제 1 열방출 기둥(507)은 제 1 상부 재배선(40) 및 열 방출부(510)와 접촉할 수 있으며, 이들 사이를 전기적으로/열적으로 연결할 수 있다. 제 2 열방출 기둥(508)은 제 2 몰딩막(509)의 제 1 측면(SW1)에 대향하는 제 2 측면(SW2)과 제 3 반도체 칩(503b) 사이에 배치될 수 있다. 제 2 열방출 기둥(508)은 제 3 상부 재배선(44) 및 열 방출부(510)와 접촉할 수 있으며, 이들 사이를 전기적으로/열적으로 연결할 수 있다. 제 1 및 제 2 열방출 기둥들(507, 508)은 제 2 방향(Y)으로 연장하는 라인 형상일 수 있다. 일 예에 있어서, 제 1 상부 재배선(40) 및 제 3 상부 재배선(44)은 제 1 반도체 칩(105)에서 발생된 열을 방출시키기 위한 열방출 통로로 사용될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 9는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 8의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8 및 도 9를 참조하면, 제 1 열방출 기둥(507)은 제 2 재배선층(501) 상에서 제 2 반도체 칩(503a)으로부터 이격되어 제 2 반도체 칩(503a)의 측면들을 둘러싸며 배치될 수 있다. 제 1 열방출 기둥(507)은 평면적 관점에서, 링 형상을 가질 수 있다. 제 2 열방출 기둥(508)은 제 2 재배선층(501) 상에서 제 3 반도체 칩(503b)으로부터 이격되어 제 3 반도체 칩(503b)의 측면들을 둘러싸며 배치될 수 있다. 제 2 열방출 기둥(508)은 평면적 관점에서, 링 형상을 가질 수 있다. 제 1 열방출 기둥(507)은 제 1 상부 재배선(40)과 접촉할 수 있고, 제 2 열방출 기둥(508)은 제 3 상부 재배선(44)과 접촉할 수 있다.
도 10a 내지 도 10g는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10a를 참조하면, 제 1 지지기판(701) 상에 제 1 희생 접착필름(703), 제 2 절연막(30), 씨드층(70), 및 마스크 패턴(707)이 형성될 수 있다. 제 1 지지기판(701)은 예를 들어, 유리, 플라스틱, 또는 금속을 포함할 수 있다. 제 1 희생 접착필름(703)은 제 1 지지기판(701) 상에 형성될 수 있다. 제 1 희생 접착필름(703)은 예를 들어, 에폭시, 실리콘 재질의 절연성막, 또는 테이프일 수 있다. 씨드층(70)은 제 1 희생 접착필름(703) 상에 형성될 수 있다. 씨드층(70)은 후속 도금공정에서 사용되는 막일 수 있다. 씨드층(70)은 금속 물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 백금(Pt), 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 씨드층(70)은 후속 공정에서 수행하는 도금 공정에서 금속의 증착속도를 개선할 수 있다. 마스크 패턴(707)이 씨드층(70) 상에 형성될 수 있다. 마스크 패턴(707)은 제 1 개구부(5)를 가질 수 있다. 제 1 개구부(5)에 의해 씨드층(70)의 일부분이 노출될 수 있다. 마스크 패턴(707)은 예를 들어, 포토레지스트 패턴일 수 있다.
제 2 금속 패턴(72)이 제 1 개구부(5) 내에 형성될 수 있다. 제 2 금속 패턴(72)은 도금 공정으로 형성될 수 있다. 제 2 금속 패턴(72)은 예를 들어, 구리를 포함할 수 있다.
도 10b를 참조하면, 제 2 금속패턴(72)이 형성된 후에 마스크 패턴(707)을 제거할 수 있다. 이에 따라, 제 2 금속 패턴(72)의 측벽들이 노출될 수 있다. 마스크 패턴(707)은 예를 들어, 에싱 공정 또는 스트립 공정으로 제거될 수 있다. 제 2 금속 패턴(72)을 식각 마스크로 사용하여 씨드층(70)을 식각할 수 있다. 이에 따라, 제 2 금속 패턴(72) 아래에 제 1 금속 패턴(70a)이 형성될 수 있다. 식각 공정은 건식 식각 공정 또는 습식 식각 공정이 수행될 수 있다. 제 1 금속 패턴(70a)이 형성된 후에 제 2 절연막(30)의 상면 일부분이 노출될 수 있다. 도금 공정에서 형성된 제 2 금속 패턴(72)과 씨드층(70)을 패터닝하여 형성된 제 1 금속 패턴(70a)은 연결기둥(107)으로 구성할 수 있다. 연결기둥(107)은 제 2 절연막(30) 상에 배치될 수 있다.
도 10c를 참조하면, 제 1 반도체 칩(105)의 제 1 면(S1) 상에 제 1 단자들(103)이 형성될 수 있다. 제 1 단자들(103)은 도 10a 및 도 10b에서 설명한 도금 공정을 수행하여 제 1 반도체 칩(105)의 제 1 면(S1) 상에 형성될 수 있다. 제 1 단자들(103)은 제 1 반도체 칩(105)의 활성면 상에 형성될 수 있다. 즉, 제 1 반도체 칩(105)의 제 1 면(S1)은 활성면에 해당할 수 있다. 제 1 반도체 칩(105)을 제 2 절연막(30) 상에 부착할 수 있다. 제 1 반도체 칩(105)은 제 1 반도체 칩(105)의 제 1 면(S1)에 대향하는 제 2 면(S2) 상에 제공된 접착필름(113)에 의해 제 2 절연막(30) 상에 부착될 수 있다. 접착필름(113)의 상면(US2)은 제 2 절연막(30) 상에 부착될 수 있다. 제 1 반도체 칩(105)의 제 2 면(S2)은 제 1 반도체 칩(105)의 비활성면에 해당할 수 있다. 제 1 반도체 칩(105)은 연결기둥(107)으로 둘러싸인 내부 공간 내에 제공될 수 있다.
제 1 몰딩막(109)이 제 2 절연막(30) 상에 형성될 수 있다. 제 1 몰딩막(109)은 연결기둥(107)의 측벽들, 제 1 반도체 칩(105)의 측면들, 접착필름(113)의 측면들, 제 1 단자들(103)의 측벽들, 및 제 1 반도체 칩(105)의 제 1 면(S1)의 일부분들을 덮을 수 있다. 연결기둥(107)의 상면(US1)에 대향하는 하면 및 제 1 단자들(103)의 일면들은 제 1 몰딩막(109)에 의해 노출될 수 있다.
도 10d를 참조하면, 제 1 재배선층(101)이 제 1 몰딩막(109) 상에 형성될 수 있다. 제 1 재배선층(101)은 복수 개의 제 1 절연막들(10) 및 하부 재배선들을(20)을 포함할 수 있다. 제 1 재배선층(101)은 제 1 몰딩막(109) 상에 제 1 절연막(10)을 형성하고 패터닝하는 공정과 패터닝된 제 1 절연막(10) 내에 하부 재배선(20)을 형성하는 공정을 반복적으로 수행하여 형성될 수 있다.
도 10e를 참조하면, 제 1 희생 접착필름(703)과 제 1 지지기판(701)을 제 2 절연막(30)으로부터 탈착할 수 있다. 일 예로, 제 1 희생 접착필름(703)은 약 170도 이상의 열을 가하여 제 1 희생 접착필름(703)의 접착력을 약화시켜, 제 1 희생 접착필름(703)을 제 2 절연막(30)으로부터 떼어낼 수 있다. 다른 예로, 제 1 희생 접착필름(703)은 자외선을 조사하여 제 1 희생 접착필름(703)의 접착제를 경화시켜 접착력을 떨어뜨려 제 2 절연막(30)으로부터 떼어낼 수 있다. 다른 예로, 제 1 희생 접착필름(703)은 화학용품을 사용하여 제 1 희생 접착필름(703)을 녹여 제 2 절연막(30)으로부터 제거할 수 있다. 이에 따라, 접착필름(113)의 상면(US2)이 노출될 수 있다.
제 1 재배선층(101) 상에 제 2 지지기판(711)이 제공될 수 있다. 제 2 지지기판(711)은 제 2 희생 접착필름(713)에 의해 제 1 재배선층(101) 상에 부착될 수 있다. 제 2 지지기판(711)은 예를 들어, 유리, 플라스틱, 또는 금속을 포함할 수 있다. 제 2 희생 접착필름(713)은 예를 들어, 에폭시, 실리콘 재질의 절연성막, 또는 테이프일 수 있다.
접착필름(113)과 접촉하는 제 2 절연막(30) 및 접착필름(113)을 패터닝하여 제 2 개구부들(7)이 형성될 수 있다. 제 2 개구부들(7)에 의해 연결기둥(107)의 상면(US1) 일부분 및 제 1 반도체 칩(105)의 제 2 면(S2)의 일부분들이 노출시킬 수 있다. 패터닝 공정은 건식 식각 공정 또는 레이저를 이용하여 수행될 수 있다. 제 1 내지 제 3 상부 재배선들(40, 42, 44)이 제 2 절연막(30) 내에 및 상에 형성될 수 있다. 제 1 내지 제 3 상부 재배선들(40, 42, 44)은 제 2 절연막(30)을 덮고 제 2 개구부들(7)을 채우는 금속막을 형성하고, 금속막을 패터닝하여 형성될 수 있다. 제 1 상부 재배선(40)의 일부분들 및 제 2 상부 재배선(42)의 일부분은 접착필름(113) 내에 형성될 수 있다.
다른 제 2 절연막(30)이 제 1 내지 제 3 상부 재배선들(40, 42, 44)을 덮도록 형성될 수 있다. 다른 제 2 절연막(30)은 제 1 내지 제 3 상부 재배선들(40, 42, 44)을 덮도록 접착필름(113) 및 제 1 몰딩막(109)과 접촉하는 제 2 절연막(30) 상에 절연막을 형성하고, 제 1 내지 제 3 상부 재배선들(40, 42, 44)의 일부분들이 노출되도록 패터닝 공정을 수행하여 형성될 수 있다. 제 2 절연막(30), 제 1 내지 제 3 상부 재배선들(40, 42, 44) 및 다른 제 2 절연막(30)은 제 2 재배선층(501)으로 구성할 수 있다. 제 2 재배선층(501)은 제 1 몰딩막(109) 및 접착필름(113) 상에 형성될 수 있다.
도 10f를 참조하면, 제 1 열방출 기둥(507) 및 제 2 열방출 기둥(508)이 제 2 재배선층(501) 상에 형성될 수 있다. 제 1 열방출 기둥(507) 및 제 2 열방출 기둥(508)은 도 10a 및 도 10b를 참조하여 설명한 도금 공정을 이용하여 형성될 수 있다. 제 1 열방출 기둥(507)은 제 2 절연막(30)에 의해 노출된 제 1 상부 재배선(40)의 일부분 상에 형성될 수 있고, 제 2 열방출 기둥(508)은 제 2 절연막(30)에 의해 노추된 제 2 상부 재배선(42)의 일부분 상에 형성될 수 있다.
제 2 및 제 3 반도체 칩들(503a, 503b)이 제 2 재배선층(501) 상에 실장될 수 있다. 제 2 반도체 칩(503a)은 솔더링 공정을 이용하여 형성된 제 2 반도체 칩(503a)의 일면 상에 형성된 제 2 단자들(505)을 제 2 절연막(30)에 의해 노출된 제 1 상부 재배선(40)의 일부분들 상에 부착하여 실장될 수 있다. 제 3 반도체 칩(503b)은 솔더링 공정을 이용하여 형성된 제 3 반도체 칩(503b)의 일면 상에 형성된 제 2 단자들(505)을 제 2 절연막(30)에 의해 노출된 제 3 상부 재배선(44)의 일부분들 상에 부착하여 실장될 수 있다.
도 10g를 참조하면, 제 2 몰딩막(509)이 제 2 재배선층(501) 상에 형성될 수 있다. 제 2 몰딩막(509)은 제 2 및 제 3 반도체 칩들(503a, 503b)의 측면들, 제 1 및 제 2 열방출 기둥들(507, 508)의 측벽들, 제 2 재배선층(501)의 상면을 덮을 수 있다. 제 2 몰딩막(509)는 제 2 반도체 칩(503a)과 제 2 재배선층(501) 사이의 공간 및 제 3 반도체 칩(503b)과 제 2 재배선층(501) 사이의 공간을 채우도록 형성될 수 있다.
열 방출부(510)가 제 2 몰딩막(509) 상에 형성될 수 있다. 열 방출부(510)은 제 2 몰딩막(509)의 상면, 제 2 및 제 3 반도체 칩들(503a, 503b)의 상면들, 및 제 1 및 제 2 열방출 기둥들(507, 508)의 상면들을 덮도록 형성될 수 있다.
다시 도 2를 참조하면, 제 2 희생 접착필름(713) 및 제 2 지지기판(711)을 제 1 재배선층(101)으로부터 탈착할 수 있다. 일 예로, 제 2 희생 접착필름(713)은 약 170도 이상의 열을 가하여 제 2 희생 접착필름(713)의 접착력을 약화시켜, 제 2 희생 접착필름(713)을 제 1 재배선층(101)으로부터 떼어낼 수 있다. 다른 예로, 제 2 희생 접착필름(713)은 자외선을 조사하여 제 2 희생 접착필름(713)의 접착제를 경화시켜 접착력을 떨어뜨려 제 1 재배선층(101)으로부터 떼어낼 수 있다. 다른 예로, 제 2 희생 접착필름(713)은 화학용품을 사용하여 제 2 희생 접착필름(713)을 녹여 제 1 재배선층(101)으로부터 제거할 수 있다. 이에 따라, 제 1 재배선층(101)의 최하층 제 1 절연막(10)과 최하층 제 1 절연막(10) 내에 배치된 하부 재배선들(20)이 노출될 수 있다.
외부 단자들(111)이 제 1 재배선층(101)의 하면 상에 배치될 수 있다. 외부 단자들(111)은 최하층 제 1 절연막(10) 내에 배치된 하부 재배선들(20) 상에 부착될 수 있다. 외부 단자들(111)은 솔더링 공정을 수행하여 형성될 수 있다. 외부 단자들(111)이 보드(600) 상에 부착되어 제 1 반도체 칩(105), 제 2 반도체 칩(503a), 및 제 3 반도체 칩(503b)을 포함하는 반도체 패키지(1000)가 보드(600) 상에 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 재배선층 및 상기 제 1 재배선층 상의 제 1 반도체 칩을 포함하는 제 1 반도체 패키지, 상기 제 1 반도체 칩은 상기 제 1 재배선층과 인접하는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하고;
    상기 제 1 반도체 패키지 상의 제 2 반도체 패키지, 상기 제 2 반도체 패키지는 재배선을 포함하는 제 2 재배선층, 상기 제 2 재배선층 상의 제 2 반도체 칩, 및 상기 제 2 반도체 칩 일측의 상기 제 2 재배선층 상의 열방출 기둥을 포함하고; 및
    상기 제 2 반도체 패키지 상에 배치되고, 상기 열방출 기둥과 연결되는 열 방출부를 포함하되,
    상기 재배선은 상기 제 1 반도체 칩의 상기 제 2 면과 접촉하고,
    상기 제 2 재배선층은 절연막을 더 포함하되,
    상기 재배선은 상기 절연막 내에 배치되고,
    상기 재배선은:
    상기 절연막을 관통하는 비아; 및
    상기 비아의 단부에서부터 상기 절연막의 일면 상으로 수평적으로 확장된 배선을 포함하되,
    상기 비아는 상기 제 1 반도체 칩의 상기 제 2 면과 직접 접촉하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 열방출 기둥은 상기 재배선 및 상기 열 방출부와 접촉하는 반도체 패키지.
  4. 제 1 재배선층 및 상기 제 1 재배선층 상의 제 1 반도체 칩을 포함하는 제 1 반도체 패키지, 상기 제 1 반도체 칩은 상기 제 1 재배선층과 인접하는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하고;
    상기 제 1 반도체 패키지 상의 제 2 반도체 패키지, 상기 제 2 반도체 패키지는 재배선을 포함하는 제 2 재배선층, 상기 제 2 재배선층 상의 제 2 반도체 칩, 및 상기 제 2 반도체 칩 일측의 상기 제 2 재배선층 상의 열방출 기둥을 포함하고; 및
    상기 제 2 반도체 패키지 상에 배치되고, 상기 열방출 기둥과 연결되는 열 방출부를 포함하되,
    상기 재배선은 상기 제 1 반도체 칩의 상기 제 2 면과 접촉하고,
    상기 제 2 반도체 패키지는 상기 제 2 반도체 칩과 상기 제 2 재배선층 사이에 개재된 단자들을 더 포함하되,
    상기 단자들은 상기 재배선과 접촉하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 패키지는 상기 제 2 반도체 칩의 측면들 및 상기 열방출 기둥의 측벽들을 덮는 몰딩막을 더 포함하되,
    상기 몰딩막의 상면은 상기 제 2 반도체 칩의 상면 및 상기 열방출 기둥의 상면과 공면을 갖고,
    상기 열 방출부는 상기 몰딩막의 상기 상면, 상기 제 2 반도체 칩의 상기 상면, 및 상기 열방출 기둥의 상기 상면을 덮는 반도체 패키지.
  6. 제 1 항에 있어서,
    평면적 관점에서, 상기 열방출 기둥은 일 방향으로 연장하는 라인 형상을 갖는 반도체 패키지.
  7. 제 1 항에 있어서,
    평면적 관점에서, 상기 열방출 기둥은 상기 제 2 반도체 칩과 이격되어 상기 제 2 반도체 칩의 측면들을 둘러싸는 링 형상을 갖는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 패키지는 상기 제 1 반도체 칩의 측면들을 덮는 몰딩막을 더 포함하되,
    상기 몰딩막은 상기 제 2 반도체 패키지와 인접하는 상면을 갖되,
    상기 몰딩막의 상기 상면의 레벨은 상기 제 1 반도체 칩의 상기 제 2 면의 레벨보다 높은 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 패키지는 상기 제 1 재배선층 상에서 상기 제 1 반도체 칩과 이격 배치되고, 상기 제 1 반도체 칩의 측면들을 둘러싸는 연결기둥을 더 포함하되,
    상기 연결기둥의 상면은 상기 몰딩막의 상면과 공면을 이루는 반도체 패키지.
  10. 제 1 재배선층 및 상기 제 1 재배선층 상의 제 1 반도체 칩을 포함하는 제 1 반도체 패키지, 상기 제 1 반도체 칩은 상기 제 1 재배선층과 인접하는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하고;
    상기 제 1 반도체 패키지 상의 제 2 반도체 패키지, 상기 제 2 반도체 패키지는 재배선을 포함하는 제 2 재배선층, 상기 제 2 재배선층 상의 제 2 반도체 칩, 및 상기 제 2 반도체 칩 일측의 상기 제 2 재배선층 상의 열방출 기둥을 포함하고; 및
    상기 제 2 반도체 패키지 상에 배치되고, 상기 열방출 기둥과 연결되는 열 방출부를 포함하되,
    상기 재배선은 상기 제 1 반도체 칩의 상기 제 2 면과 접촉하고,
    상기 제 1 반도체 패키지는 상기 제 1 반도체 칩의 일측의 상기 제 1 재배선층 상에 배치되고, 상기 제 2 재배선층의 상기 재배선과 접촉하는 연결기둥을 더 포함하는 반도체 패키지.
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