KR102547410B1 - 발광 표시 장치 - Google Patents

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Abstract

본 출원은 복원 잔상이 최소화될 수 있는 발광 표시 장치를 제공하는 것으로, 본 출원에 따른 발광 표시 장치는 복수의 화소를 포함하며, 복수의 화소 각각은 기판 상에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로, 구동 박막 트랜지스터에 전기적으로 연결되고 구동 박막 트랜지스터와 중첩되는 광 투과부를 갖는 제 1 전극, 제 1 전극에 전기적으로 연결된 발광 소자, 및 발광 소자에 전기적으로 연결되고 투명 도전성 물질로 이루어진 제 2 전극을 포함할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY APPARATUS}
본 출원은 발광 표시 장치에 관한 것이다.
표시 장치 분야에서, 현재까지 가볍고 전력 소모가 적은 액정 표시 장치가 널리 사용되고 있으나, 액정 표시 장치는 백 라이트와 같은 별도의 광원이 필요하다는 단점이 있다. 이러한 액정 표시 장치와 달리 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하므로, 액정 표시 장치와 비교하여 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
일반적인 발광 표시 장치는 각 화소 영역의 구동 박막 트랜지스터에 연결된 발광 소자로부터 방출되는 광을 이용하여 영상을 표시한다.
이러한 발광 표시 장치는 복원 잔상으로 인하여 화질이 저하되는 문제점이 있다. 복원 잔상은 장시간 동안 정지 화면을 표시한 이후 화면 전환시, 특히 고휘도에서 저휘도로 전환시, 이전 화면의 윤곽이 그대로 남아 있어 육안으로 인식되는 현상이다.
종래에는 복원 잔상을 개선하기 위하여 각 화소의 화소 회로 내에 별도의 커패시터 등을 더 포함시키는 방법 등을 이용하였지만, 이러한 하드웨어적인 보상 방법은 표시 얼룩 및 플리커 특성을 저하시킬 뿐만 아니라 저 계조 구간에서는 여전히 복원 잔상을 해결하지 못하고 있다.
본 출원은 복원 잔상이 최소화될 수 있는 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 출원에 따른 발광 표시 장치의 화소는 기판 상에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로, 구동 박막 트랜지스터에 전기적으로 연결되고 구동 박막 트랜지스터와 중첩되는 광 투과부를 갖는 제 1 전극, 제 1 전극에 전기적으로 연결된 발광 소자, 및 발광 소자에 전기적으로 연결되고 투명 도전성 물질로 이루어진 제 2 전극을 포함할 수 있다.
본 출원에 따른 발광 표시 장치는 복원 잔상 특성이 개선되어 표시 얼룩과 같은 화질 저하 및 플리커 특성 저하가 최소화될 수 있으며, 저 계조 구간에서의 복원 잔상 현상이 최소화 내지 방지될 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 하나의 화소를 나타내는 도면이다.
도 3은 도 2에 도시된 본 출원의 일 예에 따른 화소의 구동 방법을 설명하기 위한 구동 타이밍도이다.
도 4는 본 출원의 일 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이다.
도 5는 도 4에 도시된 제 1 전극을 나타내는 사시도이다.
도 6은 도 4에 도시된 제 1 전극의 다른 예를 설명하기 위한 사시도이다.
도 7은 도 6에 도시된 선 I-I'의 단면도이다.
도 8은 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이다.
도 9 내지 도 11은 도 8에 도시된 제 1 전극의 다양한 예들을 설명하기 위한 단면도이다.
도 12는 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이다.
도 13은 도 12에 도시된 제 1 전극을 설명하기 위한 단면도이다.
도 14는 도 13에 도시된 선 II-II'의 단면도이다.
도 15는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이다.
도 16은 도 15에 도시된 선 III-III'의 단면도이다.
도 17는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이다.
도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.
도 19a 및 도 19b는 비교 예와 본 출원 예에 따른 발광 표시 장치에 있어서, 구동 박막 트랜지스터의 복원 잔상 특성을 측정한 그래프이다.
도 20a 및 도 20b는 비교 예와 본 출원 예에 따른 발광 표시 장치의 복원 잔상 특성을 측정한 그래프이다.
도 21은 본 출원의 일 예에 따른 발광 표시 장치의 각 화소에 마련된 구동 박막 트랜지스터에 입사되는 광량에 따른 복원 잔상 개선율을 나타내는 그래프이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 출원의 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 출원의 일 예에 따른 발광 표시 장치는 발광 표시 패널(100), 타이밍 제어부(300), 데이터 구동 회로(500), 및 게이트 구동 회로(700)를 포함한다.
상기 발광 표시 패널(100)은 기판 상에 정의된 표시 영역(AA), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA)을 포함한다.
상기 표시 영역(AA)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 포함할 수 있다.
상기 복수의 화소(P) 각각은 발광 소자, 및 인접한 게이트 라인(GL)으로부터 공급되는 복수의 스캔 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압을 기반으로 발광 소자를 발광시키는 화소 회로를 포함한다.
일 예에 따른 화소(P)들은 표시 영역 상에 스트라이프(stripe) 구조로 형성될 수 있다. 이때, 하나의 화소(P)는 적색 서브 화소, 녹색 서브 화소, 및 청색 서브 화소를 포함할 수 있으며, 나아가 백색 서브 화소를 더 포함할 수 있다.
다른 예에 따른 화소(P)들은 표시 영역 상에 펜타일(pentile) 구조로 형성될 수 있다. 이때, 하나의 화소(P)는 평면적으로 다각 형태로 배치된 하나의 적색 서브 화소, 2개의 녹색 서브 화소, 및 하나의 청색 서브 화소들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 화소(P)들은 하나의 적색 서브 화소, 2개의 녹색 서브 화소, 및 하나의 청색 서브 화소들이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색의 서브 화소가 가장 큰 크기를 가지며 녹색 서브 화소가 가장 작은 크기를 가질 수 있다.
상기 비표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 비표시 영역(IA) 중 일측 비표시 영역은 기판 상에 마련되고 복수의 데이터 라인(DL)에 연결된 패드부를 포함한다.
상기 타이밍 제어부(300)는 입력되는 영상 데이터(Idata)를 발광 표시 패널(100)의 구동에 알맞도록 정렬하여 화소별 데이터(Pdata)를 생성하고, 입력되는 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로(500)에 제공한다.
상기 타이밍 제어부(300)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호, 또는 복수의 게이트 클럭 신호 등을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로(700)에 제공한다.
상기 데이터 구동 회로(500)는 발광 표시 패널(100)에 마련된 복수의 데이터 라인(DL)과 연결된다. 이러한 데이터 구동 회로(300)는 타이밍 제어부(300)로부터 제공되는 화소별 디지털 데이터(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 화소별 디지털 데이터를 아날로그 형태의 화소별 데이터 전압으로 변환하고, 변환된 화소별 데이터 전압을 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동 회로(700)는 화소의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역에 형성된다. 일 예로서, 게이트 구동 회로(700)는 기판의 좌측 비표시 영역에 형성되고 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다. 다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다. 다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식의 인터레이싱(interlacing) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다.
도 2는 도 1에 도시된 하나의 화소를 나타내는 도면이다.
도 2를 참조하면, 본 예에 따른 발광 표시 장치에서, 하나의 화소(P)는 제 1 구동 전압 라인(PL1), 제 2 구동 전압 라인(PL2), 게이트 라인(GL), 데이터 라인(DL), 레퍼런스 전압 라인(RL), 및 초기화 전압 라인(RL)에 전기적으로 연결된다. 여기서, 게이트 라인(GL)은 제 1 내지 제 3 게이트 서브 라인(SLa, SLb, SLc)과 발광 제어 라인(ECL)을 포함할 수 있다. 이러한 하나의 화소(P)는 발광 소자(ELD) 및 화소 회로(PC)를 포함할 수 있다.
상기 발광 소자(ELD)는 발광 소자(ELD)는 화소 회로(PC)에 연결된 제 1 전극(또는 애노드 전극)(E1)과 제 2 구동 전압 라인(PL2)에 연결된 제 2 전극(또는 캐소드 전극)(E2) 사이에 개재될 수 있다. 일 예에 따른 발광 소자(ELD)는 유기 발광부, 양자점 발광부, 또는 무기 발광부를 포함하거나, 마이크로 발광 다이오드 소자를 포함할 수 있다. 이러한 발광 소자(ELD)는 화소 회로(PC)로부터 공급되는 데이터 전압에 의해 발광한다.
상기 화소 회로(PC)는 구동 박막 트랜지스터(Tdr), 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4), 제 1 커패시터(C1), 및 제 2 커패시터(C2)를 포함할 수 있다.
상기 구동 박막 트랜지스터(Tdr)는 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)과 레퍼런스 전압(Vref)의 차 전압을 기반으로 하는 데이터 전압으로 발광 소자(ELD)를 발광시킨다. 일 예에 따른 구동 박막 트랜지스터(Tdr)는 제 1 노드(N1)에 전기적으로 연결된 게이트 전극, 제 2 노드(N2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 3 노드(N3)를 통해 제 1 전극(E1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 구동 박막 트랜지스터(Tdr)에서, 제 1 소스/드레인 전극은 소스 전극으로 정의될 수 있고, 제 2 소/드레인 전극은 드레인 전극으로 정의될 수 있다.
상기 제 1 박막 트랜지스터(T1)는 제 1 게이트 서브 라인(SLa)으로부터 공급되는 제 1 스캔 신호(SPa)에 응답하여 레퍼런스 전압 라인(RL)으로부터의 레퍼런스 전압(Vref)을 구동 박막 트랜지스터(Tdr)의 게이트 전극에 연결된 제 1 노드(N1)에 공급한다. 일 예에 따른 제 1 박막 트랜지스터(T1)는 제 1 스캔 신호 라인(SLa)에 전기적으로 연결된 게이트 전극, 레퍼런스 전압 라인(RL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 노드(N1)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1 박막 트랜지스터(T1)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.
상기 제 2 박막 트랜지스터(T2)는 제 2 게이트 서브 라인(SLb)으로부터 공급되는 제 2 스캔 신호(SPb)에 응답하여 초기화 전압 라인(IL)으로부터의 초기화 전압(Vini)을 제 3 노드(N3)에 공급한다. 일 예에 따른 제 2 박막 트랜지스터(T2)는 제 2 스캔 신호 라인(SLb)에 전기적으로 연결된 게이트 전극, 초기화 전압 라인(IL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 3 노드(N3)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2 박막 트랜지스터(T2)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.
상기 제 3 박막 트랜지스터(T3)는 제 3 게이트 서브 라인(SLc)으로부터 공급되는 제 3 스캔 신호(SPc)에 응답하여 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 제 1 노드(N1)에 공급한다. 일 예에 따른 제 3 박막 트랜지스터(T3)는 제 3 게이트 서브 라인(SLc)에 전기적으로 연결된 게이트 전극, 데이터 라인(DL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 노드(N1)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 3 박막 트랜지스터(T3)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.
상기 제 4 박막 트랜지스터(T4)는 발광 제어 신호 라인(ECL)으로부터 공급되는 발광 제어 신호(ECS)에 응답하여 제 1 구동 전압 라인(PL1)으로부터의 제 1 구동 전압(Vdd)을 제 2 노드(N2)에 공급한다. 일 예에 따른 제 4 박막 트랜지스터(T4)는 발광 제어 신호 라인(ECL)에 전기적으로 연결된 게이트 전극, 제 1 구동 전압 라인(PL1)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 노드(N2)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 4 박막 트랜지스터(T4)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.
상기 제 1 커패시터(C1)는 제 1 노드(N1)와 제 2 노드(N2) 사이, 즉 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 제 2 소스/드레인 전극 사이에 형성된다.
상기 제 2 커패시터(C2)는 제 1 구동 전압 라인(PL1)과 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극 사이에 형성된다. 즉, 제 2 커패시터(C2)는 제 4 박막 트랜지스터(T4)에 병렬 연결된다. 이러한 제 1 및 제 2 커패시터(C1, C2)는 전압 분배를 통해 제 2 노드(N2)의 전압을 변화시킨다.
본 출원의 일 예에 따른 화소(P)의 화소 회로(PC)에서, 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 제 4 박막 트랜지스터(T4) 각각은 폴리 실리콘 반도체층을 포함하며, 제 1 박막 트랜지스터(T1) 및 제 4 박막 트랜지스터(T4) 각각은 산화물 반도체층을 포함할 수 있다. 여기서, 폴리 실리콘 반도체 물질은 전자 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수한 장점을 가지며, 산화물 반도체 물질은 오프-전류가 낮다는 장점을 갖는다. 이에 따라, 본 출원은 발광 소자(ELD)를 구동시키기 위한 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 제 4 박막 트랜지스터(T4) 각각의 반도체층에 높은 전자 이동도를 갖는 폴리 실리콘 반도체 물질을 적용함으로써 발광 소자(ELD)에 공급되는 전류 량을 증가시킬 수 있다. 또한, 본 출원은 제 1 박막 트랜지스터(T1)와 제 3 박막 트랜지스터(T3) 각각의 반도체층에 낮은 오프-전류를 갖는 산화물 반도체 물질을 적용함으로써 제 1 박막 트랜지스터(T1)와 제 3 박막 트랜지스터(T3) 각각의 누설 전류로 인하여 커패시터(C1, C2)의 전압과 구동 박막 트랜지스터(Tdr)의 게이트-소스 전압의 저하를 방지할 수 있다. 따라서, 본 출원은 각 화소(P)의 화소 회로(PC)에 서로 다른 특성을 갖는 박막 트랜지스터들을 배치하여 박막 트랜지스터들 간의 단점을 보완함으로써 각 화소(P)의 발광 특성을 향상시킬 수 있다.
일 예에 따른 화소(P)의 화소 회로(PC)에서, 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 상기 제 4 박막 트랜지스터(T4) 각각은 제 1 전도 타입의 박막 트랜지스터이고, 제 1 박막 트랜지스터(T1) 및 제 3 박막 트랜지스터(T3) 각각은 제 1 전도 타입과 다른 제 2 전도 타입의 박막 트랜지스터일 수 있다. 여기서, 제 1 전도 타입은 P 타입으로서, 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 제 4 박막 트랜지스터(T4) 각각은 폴리 실리콘 반도체층을 포함하는 PMOS 타입의 박막 트랜지스터이고, 제 2 전도 타입은 N 타입으로서, 제 1 박막 트랜지스터(T1) 및 제 3 박막 트랜지스터(T3) 각각은 산화물 반도체층을 포함하는 N 타입의 산화물 박막 트랜지스터일 수 있다.
본 출원의 일 예에 따른 각 화소(P)의 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)는 외부 광에 노출될 수 있다. 이를 위해, 각 화소(P)에 마련된 제 1 전극(E1)은 구동 박막 트랜지스터(Tdr)와 중첩되는 광 투과부를 포함할 수 있다. 일 예에 따른 광 투과부는 구동 박막 트랜지스터(Tdr)과 중첩되는 제 1 전극(E1)에 마련된 적어도 하나의 홀 패턴을 가질 수 있으며, 예를 들어, 홀 패턴은 원형, 다각 형태, 라인 형태, 또는 메쉬 형태를 가질 수 있다.
본 출원의 다른 예에 따른 각 화소(P)의 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)는 외부 광에 노출되고, 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4)는 외부 광에 노출되거나 발광 소자(ELD)에서 방출되는 광에 노출될 수 있다. 이를 위해, 각 화소(P)에 마련된 제 1 전극(E1)은 화소 회로(PC)와 중첩되는 광 투과부를 포함할 수 있다. 일 예에 따른 광 투과부는 반투명 도전성 물질로 이루어지고 화소 회로(PC)와 중첩되는 제 1 전극(E1) 전체에 배치될 수 있다. 다른 예에 따른 광 투과부는 화소 회로(PC)와 중첩되는 제 1 전극(E1)에 마련된 복수의 홀 패턴을 가질 수 있다. 예를 들어, 홀 패턴은 라인 형태 또는 메쉬 형태를 가질 수 있다.
이와 같이, 각 화소(P)의 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)가 외부 광에 노출되거나 화소 회로(PC)에 마련된 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4)가 광에 노출될 경우, 광에 의해 박막 트랜지스터들의 광 반응성이 활성화됨으로써 캐리어 농도가 증가하고 문턱 전압이 낮아져 응답 속도가 증가될 수 있다. 따라서, 본 출원은 복원 잔상 특성을 개선하여 표시 얼룩과 같은 화질 저하 및 플리커 특성 저하를 최소화할 수 있으며, 저 계조 구간에서의 복원 잔상을 개선할 수 있다.
도 3은 도 2에 도시된 본 출원의 일 예에 따른 화소의 구동 방법을 설명하기 위한 구동 타이밍도이다.
도 2 및 도 3을 참조하여, 본 출원의 일 예에 따른 화소의 구동 방법을 설명하면 다음과 같다.
본 출원의 일 예에 따른 화소(P)는 초기화/샘플링 구간(ISP), 데이터 라이팅 구간(DWP), 및 발광 구간(DP)으로 구동될 수 있다.
먼저, 초기화/샘플링 구간에서는, 제 1 내지 제 3 스캔 신호(SPa, SPb, SPc) 및 발광 제어 신호(ECS)에 응답하여 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2) 각각이 턴-온되고 제 3 박막 트랜지스터(T3)와 제 4 박막 트랜지스터(T4) 각각이 턴-오프된다. 이에 따라, 화소(P)는 레퍼런스 전압(Vref)이 구동 박막 트랜지스터(Tdr)의 게이트 전극에 공급되고 초기화 전압(Vini)이 구동 박막 트랜지스터(Tdr)의 제 2 소스/드레인 전극에 공급됨에 따라 초기화된다. 그리고, 구동 박막 트랜지스터(Tdr)의 제 2 소스/드레인 전극이 초기화 전압(Vini)으로 유지됨에 따라 구동 박막 트랜지스터(Tdr)는 흐르는 전류에 의해 제 1 소스/드레인 전극의 전압이 "Vref-|Vth|"일 때 턴-오프됨으로써 구동 박막 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)에 따라 구동 박막 트랜지스터(Tdr)의 문턱 전압(Vth)이 제 1 커패시터(C1)에 샘플링된다.
이어서, 데이터 라이팅 구간(DWP)에서는, 제 1 내지 제 3 스캔 신호(SPa, SPb, SPc) 및 발광 제어 신호(ECS)에 응답하여 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2) 각각이 턴-오프되고 제 3 박막 트랜지스터(T3)가 턴-온되며, 제 4 박막 트랜지스터(T4)가 턴-오프 상태로 유지됨으로써 데이터 전압(Vdata)이 구동 박막 트랜지스터(Tdr)의 게이트 전극에 공급된다. 이에 따라, 구동 박막 트랜지스터(Tdr)의 게이트 전압은 데이터 전압(Vdata)으로 변화되고, 구동 박막 트랜지스터(Tdr)의 소스 전압은 제 1 커패시터(C1)와 제 2 커패시터(C2)의 전압 분배에 의해 "Vref-|Vth|+C(Vdata-Vref)"로 변화된다. 여기서, "C"는 "C1/(C1+C2+Coled)"를 의미하며, "Celd"는 발광 소자(ELD)의 커패시턴스를 의미한다.
이어서, 발광 구간(EP)에서는, 제 1 내지 제 3 스캔 신호(SPa, SPb, SPc) 및 발광 제어 신호(ECS)에 응답하여 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2) 각각이 턴-오프 상태로 유지되고 제 3 박막 트랜지스터(T3)가 턴-오프되며, 제 4 박막 트랜지스터(T4)가 턴-온됨으로써 제 1 구동 전압(Vdd)이 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극에 공급된다. 이에 따라, 구동 박막 트랜지스터(Tdr)의 소스 전압은 제 1 구동 전압(Vdd)으로 변화되고, 구동 박막 트랜지스터(Tdr)의 게이트 전압은 "Vdata+[Vdd-(Vref+|Vth|+C(Vdata-Vref))]"으로 변화됨으로써 구동 박막 트랜지스터(Tdr)는 "k(C1×Vdata-C2×Vref)2"에 의해 결정되는 데이터 전류를 발광 소자(ELD)에 공급한다. 여기서, "k"는 구동 박막 트랜지스터(Tdr)의 이동도와 기생 커패시턴스에 따라 결정되는 상수를 의미한다. 따라서, 발광 소자(ELD)에 공급되는 데이터 전류는 구동 박막 트랜지스터(Tdr)의 문턱 전압과 제 1 구동 전압(Vdd)의 전압 강하에 영향을 받지 않고 데이터 전압(Vdata)과 레퍼런스 전압(Vref) 그리고 제 1 및 제 2 커패시터(C1, C2)의 정전 용량에 영향을 받음으로써 본 출원은 복수의 화소(P) 각각에 마련된 구동 박막 트랜지스터(Tdr)의 문턱 전압을 보상할 수 있으며, 복수의 화소(P) 각각에 마련된 구동 박막 트랜지스터(Tdr) 간의 문턱 전압 편차뿐만 아니라 제 1 구동 전압(Vdd)의 전압 강하를 보상할 수 있다.
도 4는 본 출원의 일 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이며, 도 5는 도 4에 도시된 제 1 전극을 나타내는 사시도이다.
도 4 및 도 5를 도 2와 결부하면, 본 출원의 일 예에 따른 발광 표시 장치는 기판(110), 화소 회로층(120), 평탄화층(130), 제 1 전극(E1), 뱅크층(140), 발광 소자(ELD), 제 2 전극(E2), 봉지층(150), 및 윈도우 커버(160)를 포함할 수 있다.
상기 기판(110)은 베이스 기판으로서, 플라스틱 재질 또는 유리 재질을 포함한다. 여기서, 기판(110)이 플라스틱 재질을 포함하는 경우, 기판(110)은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 예를 들어, 폴리이미드 재질의 기판(110)은 상대적으로 두꺼운 캐리어 기판에 마련되어 있는 릴리즈층의 전면(前面)에 일정 두께로 코팅된 폴리이미드 수지가 경화된 것일 수 있다. 이때, 캐리어 유리 기판은 레이저 릴리즈 공정을 이용한 릴리즈층의 릴리즈에 의해 기판(110)으로부터 분리된다.
추가적으로, 기판(110)이 플라스틱 재질을 포함하는 경우, 본 예에 따른 표시 장치는 기판(110)의 두께 방향(Z축 방향)을 기준으로, 기판(110)의 후면에 결합된 백 플레이트를 더 포함한다. 상기 백 플레이트는 기판(110)을 평면 상태로 유지시킨다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 이러한 백 플레이트는 캐리어 유리 기판으로부터 분리된 기판(110)의 후면에 라미네이팅될 수 있다.
상기 화소 회로층(120)은 버퍼층(121), 구동 박막 트랜지스터(Tdr), 제 1 박막 트랜지스터(T1), 제 1 커패시터(C1), 제 1 보호층(122), 제 1 게이트 절연층(123), 제 2 게이트 절연층(124), 층간 절연층(125), 및 제 2 보호층(126)을 포함할 수 있다.
상기 버퍼층(121)은 투습에 취약한 기판(110)을 통해 화소 회로층(120)으로 침투하는 것을 차단하기 위하여, 기판(110)의 일면 상에 형성된다. 일 예에 따른 버퍼층(121)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(121)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘산질화막(SiON) 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼층(121)은 기판(110)의 재질에 따라서 생략될 수 있다.
상기 구동 박막 트랜지스터(Tdr)는 기판(110) 또는 버퍼층(121) 상에 정의된 구동 박막 트랜지스터 영역에 형성되는 것으로, 제 1 반도체층(SCL1), 게이트 전극(GE1), 제 1 소스/드레인 전극(SD11), 제 2 소스/드레인 전극(SD12)을 포함할 수 있다.
상기 제 1 반도체층(SCL1)은 기판(110) 또는 버퍼층(121) 상에 정의된 구동 박막 트랜지스터 영역에 형성되는 것으로, 실리콘계 반도체 물질을 포함한다. 일 예에 따른 제 1 반도체층(SCL1)은 폴리 실리콘을 포함하는 폴리 실리콘 반도체층일 수 있으나, 이에 한정되지 않고 비정질 실리콘 반도체층일 수 있다. 이러한 제 1 반도체층(SCL1)은 제 1 보호층(122)에 의해 덮인다.
상기 구동 박막 트랜지스터(Tdr)의 게이트 전극(GE1)은 제 1 반도체층(SCL1)의 채널 영역과 중첩되도록 제 1 보호층(122) 상에 형성되고, 제 1 게이트 절연층(123)과 제 2 게이트 절연층(124) 및 층간 절연층(125)에 의해 덮인다.
상기 제 1 소스/드레인 전극(SD11)은 층간 절연층(125) 상에 형성되어 층간 절연층(125)과 제 2 게이트 절연층(124)과 제 1 게이트 절연층(123) 및 제 1 보호층(122)을 관통하는 컨택홀을 통해 제 1 반도체층(SCL1)의 일측에 마련된 제 1 소스/드레인 영역에 전기적으로 연결된다. 여기서, 제 1 보호층(122), 제 1 및 제 2 게이트 절연층(123, 124), 그리고 층간 절연층(125) 각각은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
상기 제 2 소스/드레인 전극(SD12)은 층간 절연층(125) 상에 형성되어 층간 절연층(125)과 제 2 게이트 절연층(124)과 제 1 게이트 절연층(123) 및 제 1 보호층(122)을 관통하는 컨택홀을 통해 제 1 반도체층(SCL1)의 타측에 마련된 제 2 소스/드레인 영역에 전기적으로 연결된다.
상기 구동 박막 트랜지스터(Tdr)의 제 1 및 제 2 소스/드레인 전극(SD11, SD12)은 제 2 보호층(126)에 의해 덮인다. 제 2 보호층(126)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
이와 같은, 구동 박막 트랜지스터(Tdr)는 폴리 실리콘 반도체층을 포함하는 PMOS 타입의 박막 트랜지스터일 수 있다.
추가적으로, 기판(110) 상의 제 2 박막 트랜지스터 영역 및 제 4 박막 트랜지스터 영역 각각에는 구동 박막 트랜지스터(Tdr)와 동일한 구조를 갖는 제 2 박막 트랜지스터(T2)와 제 4 박막 트랜지스터(T4) 각각이 구동 박막 트랜지스터(Tdr)와 함께 형성된다.
상기 제 1 박막 트랜지스터(T1)는 기판(110) 또는 버퍼층(121) 상에 정의된 제 1 박막 트랜지스터 영역에 형성되는 것으로, 게이트 전극(GE2), 제 2 반도체층(SCL2), 제 1 소스/드레인 전극(SD21), 제 2 소스/드레인 전극(SD22)을 포함할 수 있다.
상기 제 1 박막 트랜지스터(T1)의 게이트 전극(GE2)은 제 1 게이트 절연층(123) 상에 형성되고, 제 2 게이트 절연층(124) 및 층간 절연층(125)에 의해 덮인다.
상기 제 1 박막 트랜지스터(T1)의 제 2 반도체층(SCL2)은 게이트 전극(GE2)과 중첩되도록 층간 절연층(125) 상에 형성되는 것으로, 산화물계 반도체 물질을 포함할 수 있다.
제 1 박막 트랜지스터(T1)의 제 1 소스/드레인 전극(SD21)은 제 2 반도체층(SCL2)의 일측에 마련된 제 1 소스/드레인 영역과 층간 절연층(125) 상에 형성된다. 제 1 박막 트랜지스터(T1)의 제 2 소스/드레인 전극(SD22)은 제 2 반도체층(SCL2)의 타측에 마련된 제 2 소스/드레인 영역과 층간 절연층(125) 상에 형성된다. 이러한 제 1 박막 트랜지스터(T1)의 제 1 및 제 2 소스/드레인 전극(SD21, SD22)은 구동 박막 트랜지스터(Tdr)의 제 1 및 제 2 소스/드레인 전극(SD11, SD12)과 함께 형성된다.
상기 제 1 박막 트랜지스터(T1)의 제 1 및 제 2 소스/드레인 전극(SD21, SD22)은 제 2 보호층(126)에 의해 덮인다.
이와 같은, 제 1 박막 트랜지스터(T1)는 산화물 반도체층을 포함하는 N 타입의 산화물 박막 트랜지스터일 수 있다.
추가적으로, 기판(110) 상의 제 3 박막 트랜지스터 영역에는 제 1 박막 트랜지스터(T1)와 동일한 구조를 갖는 제 3 박막 트랜지스터(T3)가 제 1 박막 트랜지스터(T1)와 함께 형성된다.
상기 제 1 커패시터(C1)는 기판(110) 또는 버퍼층(121) 상에 정의된 제 1 커패시터 영역에 형성되는 것으로, 제 1-1 내지 제 1-3 커패시터 전극(CE11, CE12, CE13)을 포함한다.
상기 제 1-1 커패시터 전극(CE11)은 구동 박막 트랜지스터(Tdr)의 제 1 반도체층(SCL1)과 함께 버퍼층(121) 상에 형성되고, 제 1 보호층(122)에 의해 덮인다. 이러한 제 1-1 커패시터 전극(CE11)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)에 전기적으로 연결된다.
상기 제 1-2 커패시터 전극(CE12)은 박막 트랜지스터들의 게이트 전극(GE)과 함께 제 1-1 커패시터 전극(CE11)과 중첩되도록 제 1 보호층(122) 상에 형성되고, 제 1 게이트 절연층(123)에 의해 덮인다. 이러한 제 1-2 커패시터 전극(CE12)은 구동 박막 트랜지스터(Tdr)의 게이트 전극(GE1)에 전기적으로 연결된다.
상기 제 1-3 커패시터 전극(CE13)은 제 1 박막 트랜지스터(T1)의 게이트 전극(GE)과 함께 제 1 게이트 절연층(123) 상에 형성되고, 제 2 게이트 절연층(124)과 층간 절연층(125) 및 제 2 보호층(126)에 의해 덮인다. 이러한 제 1-3 커패시터 전극(CE13)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)에 전기적으로 연결된다.
이와 같은, 제 1 커패시터(C1)는 제 1-1 커패시터 전극(CE11)과 제 1-2 커패시터 전극(CE12) 사이의 제 1 정전 용량 및 제 1-2 커패시터 전극(CE12)과 제 1-3 커패시터 전극(CE13) 사이의 제 2 정전 용량이 전기적으로 병렬 연결된 이중 커패시터 구조를 가질 수 있다.
추가적으로, 기판(110) 상의 제 2 커패시터 영역에는 제 1 커패시터(C1)와 함께 제 2 커패시터(C2)가 형성된다. 일 예에 따른 제 2 커패시터(C2)는 제 1-3 커패시터 전극(CE13)과 함께 형성되는 제 2-1 커패시터 전극, 및 제 4 박막 트랜지스터(T4)의 제 1 소스/드레인 전극으로부터 연장된 제 2-2 커패시터 전극을 포함할 수 있다. 이러한 제 2 커패시터(C2)는 제 2-1 커패시터 전극과 제 2-2 커패시터 전극 사이에 형성되는 정전 용량을 갖는다.
상기 평탄화층(130)은 화소 회로층(120)의 제 2 보호층(122) 상에 형성되어 화소 회로층(120) 상에 평탄면을 제공한다. 평탄화층(130)은 유기막, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
상기 제 1 전극(E1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 이때, 제 1 전극(E1)은 전극 연결 패턴(132)을 통하여 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 전극 연결 패턴(132)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 중첩되는 제 2 보호층(122) 상에 형성되고, 제 2 보호층(122)에 마련된 보조 컨택홀을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결될 수 있다. 전극 연결 패턴(132)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 제 1 전극(E1) 사이에 배치됨으로써 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 제 1 전극(E1) 간의 전기적으로 연결을 용이하게 한다.
일 예에 따른 제 1 전극(E1)은 반사율이 높은 반사 금속 물질을 포함할 수 있다. 예를 들어, 제 1 전극(E1)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.
본 출원의 일 예에 따른 제 1 전극(E1)은 광 투과부(LTP)를 포함한다.
상기 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)와 중첩되는 제 1 전극(E1)을 관통하는 적어도 하나의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 적어도 하나의 홀 패턴(HP)은 제 1 전극(E1)의 전체 영역 중 구동 박막 트랜지스터(Tdr)와 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 홀 패턴(HP)은 원형, 다각 형태, 적어도 하나의 라인 형태, 또는 메쉬 형태를 가질 수 있다. 이러한 광 투과부(LTP)는 적어도 하나의 홀 패턴(HP)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 반도체층(SCL1), 즉 채널 영역을 외부 광에 노출시킨다.
상기 뱅크층(140)은 화소(P)의 개구 영역(OA)을 제외한 나머지 화소 회로 영역(CA)을 덮도록 평탄화층(130) 상에 형성된다. 이에 따라, 제 1 전극(E1)의 영역 중 구동 박막 트랜지스터(Tdr)와 중첩되는 영역과 가장자리 영역은 뱅크층(140)에 의해 덮인다. 이에 따라, 구동 박막 트랜지스터(Tdr)와 중첩되도록 제 1 전극(E1)에 마련된 광 투과부(LTP) 역시 뱅크층(140)에 의해 덮인다. 이러한 뱅크층(140)는 인접한 화소(P)의 제 1 전극(E1) 사이에 배치되어 화소들(P)의 개구 영역(OA)을 정의하는 화소 정의막의 역할을 한다.
본 예에 따른 뱅크층(140)은 구동 박막 트랜지스터(Tdr)가 제 1 전극(E1)에 마련된 광 투과부(LTP)를 통하여 외부 광에 노출될 수 있도록 투명 물질로 이루어질 수 있다. 예를 들어, 뱅크층(140)은 투명 유기 물질, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
상기 발광 소자(ELD)는 뱅크층(140)에 의해 노출된 제 1 전극(E1) 상에 형성되어 제 1 전극(E1)과 전기적으로 연결된다. 일 예에 따른 발광 소자(ELD)는 적색 광, 녹색 광, 및 청색 광 중 어느 하나의 광을 방출하기 위한 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
상기 제 2 전극(E2)은 발광 소자(ELD)와 뱅크층(140) 상에 형성된다. 이러한 제 2 전극(E2)은 화소(P)들에 공통적으로 형성되는 공통층일 수 있다. 일 예에 따른 제 2 전극(E2)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
상기 봉지층(150)은 화소 어레이층을 둘러싸도록 형성된다. 여기서, 화소 어레이층은 화소 회로층(120), 평탄화층(130), 제 1 전극(E1), 뱅크층(140), 발광 소자(ELD), 및 제 2 전극(E2)을 포함할 수 있다. 봉지층(150)은 외부 충격으로부터 발광 소자(ELD) 등을 보호하고, 산소 또는/및 수분 나아가 이물들(particles)이 발광 소자(ELD)와 제 2 전극(E2)으로 침투하는 것을 방지하는 역할을 한다. 봉지층(120)은 적어도 하나의 무기막을 포함할 수 있다. 그리고, 봉지층(120)은 적어도 하나의 유기막을 더 포함할 수 있다. 일 예에 따른 봉지층(120)은 제 1 무기 봉지층, 유기 봉지층, 및 제 2 무기 봉지층을 포함할 수 있다. 여기서, 제 1 및 제 2 무기 봉지층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기 물질을 포함할 수 있다. 그리고, 유기 봉지층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 아미드 수지(polyamide resin), 폴리 이미드 수지(polyimide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 어느 하나의 유기 물질로 이루어질 수 있다. 예를 들어, 유기 봉지층은 에폭시 수지로 형성될 수 있다.
상기 윈도우 커버(160)는 커버 접착 부재를 매개로 하여 봉지층(150)의 전면(前面)에 접착될 수 있다. 일 예에 따른 윈도우 커버(160)는 플라스틱 재질, 금속 재질, 또는 유리 재질로 이루어질 수 있다. 이때, 유리 재질의 윈도우 커버(160)는 사파이어 글라스(Sapphire Glass) 및 고릴라 글라스(Gorilla Glass) 중 어느 하나 또는 이들의 접합 구조를 가질 수 있다.
상기 커버 접착 부재는 윈도우 커버(160)를 봉지층(150)의 전면(前面)에 라미네이팅시키기 위한 것으로, 감압 접착제(pressure sensitive adhesive), 광학 투명 접착제(optically clear adhesive), 또는 광학 투명 접착 수지(optically clear resin)를 포함할 수 있다.
한편, 발광 소자(ELD)는 제 1 전극(E1)과 뱅크층(140)을 모두 덮도록 형성될 수 있는데, 이 경우, 발광 소자(ELD)는 각 화소(P)들에 공통적으로 형성되는 공통층일 수 있다. 발광 소자(ELD)는 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
일 예에 따른 발광 소자(ELD)는 백색 광을 방출하기 위한 2 이상의 발광부를 포함한다. 예를 들어, 발광 소자(ELD)는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광부와 제 2 발광부를 포함할 수 있다. 여기서, 제 1 발광부는 제 1 광을 방출하는 것으로 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 발광부 중 어느 하나를 포함할 수 있다. 제 2 발광부는 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 중 제 1 광의 보색 관계를 갖는 광을 방출하는 발광부를 포함할 수 있다.
이와 같이, 발광 소자(ELD)가 각 화소(P)들에 공통적으로 형성되는 공통층일 경우, 본 출원의 일 예에 따른 발광 표시 장치는 봉지층(150)과 커버 윈도우(160) 사이에 배치된 블랙 매트릭스 및 파장 변환층을 더 포함할 수 있다.
상기 블랙 매트릭스는 각 화소(P)의 개구 영역(OA)을 정의하는 것으로, 뱅크층(140)과 중첩되도록 봉지층(150) 상에 형성될 수 있다.
상기 파장 변환층은 블랙 매트릭스에 의해 정의되는 봉지층(150) 상의 개구 영역(OA)에 형성된다.
일 예에 따른 파장 변환층는 각 화소(P)의 발광 소자(ELD)로부터 입사되는 백색 광 중 화소에 설정된 색상의 파장만을 투과시키는 컬러필터를 포함한다. 예를 들어, 파장 변환층은 적색, 녹색, 또는 청색의 파장만을 투과시킬 수 있다.
다른 예에 따른 파장 변환층는 각 화소(P)의 발광 소자(ELD)로부터 입사되는 백색 광에 따라 재발광하여 화소에 설정된 색상의 광을 방출하는 크기를 갖는 양자점을 포함할 수 있다. 여기서, 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, 또는 AlSb 등에서 선택될 수 있다. 예를 들어, 상기 CdSe 또는 InP의 양자점은 적색 광을 방출할 수 있고, CdZnSeS의 양자점은 녹색 광을 방출할 수 있으며, ZnSe의 양자점은 청색 광을 방출할 수 있다. 이와 같이, 파장 변환층이 양자점을 포함하는 경우, 색재현율이 높아질 수 있다.
또 다른 예에 따른 파장 변환층은 양자점을 함유하는 컬러필터로 이루어질 수도 있다.
이와 같은 파장 변환층을 포함하는 경우, 본 출원은 발광 소자(ELD)을 각 화소(P)들에 공통적으로 형성함으로써 제조 공정을 단순화시킬 수 있다.
한편, 커버 윈도우(160)는 블랙 매트릭스 및 파장 변환층을 포함하는 컬러필터 어레이 기판일 수 있다. 이 경우, 컬러필터 어레이 기판은 기판 접착 부재를 매개로 하여 봉지층(150)과 결합될 수 있다. 여기서, 기판 접착 부재는 감압 접착제(pressure sensitive adhesive), 광학 투명 접착제(optically clear adhesive), 또는 광학 투명 접착 수지(optically clear resin)를 포함할 수 있다.
한편, 본 출원의 일 예에 따른 발광 표시 장치는 봉지층(150)과 커버 윈도우(160) 사이에 배치된 터치 전극층을 더 포함할 수 있다. 상기 터치 전극층은 봉지층(150) 상에 형성된 브리지 전극들, 브리지 전극들을 덮도록 봉지층(150) 상에 형성된 터치 절연층, 센싱 영역을 사이에 두고 제 1 방향과 제 2 방향을 따라 서로 이격되도록 터치 절연층 상에 형성된 제 1 터치 전극들과 제 2 터치 전극들을 포함한다. 이때, 제 1 방향을 따라 서로 이격된 인접한 제 1 터치 전극들은 터치 절연층에 형성된 브리지 컨택홀을 통해 브리지 전극에 전기적으로 접속될 수 있다.
이와 같은, 본 출원의 일 예에 따른 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 서로 다른 특성을 갖는 박막 트랜지스터들이 배치됨에 따라 박막 트랜지스터들 간의 단점이 보완됨으로써 각 화소(P)의 발광 특성이 향상될 수 있으며, 각 화소(P)에 마련된 화소 회로(PC)의 구동 박막 트랜지스터(Tdr)가 제 1 전극(E1)에 마련된 광 투과부를 통해 외부 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.
도 6은 도 4에 도시된 제 1 전극의 다른 예를 설명하기 위한 사시도이며, 도 7은 도 6에 도시된 선 I-I'의 단면도이다.
도 6 및 도 7을 도 4와 결부하면, 본 예에 따른 제 1 전극(E1)은 투명 금속층(ML1), 반사 금속층(ML2), 및 광 투과부(LTP)를 포함할 수 있다.
상기 투명 금속층(ML1)은 구동 박막 트랜지스터(Tdr)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
상기 반사 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반사 금속층(ML2)은 반사율이 높은 물질, 예컨대 은(Ag), 알루미늄(Al), 또는 APC(Ag/Pd/Cu) 합금으로 이루어질 수 있다.
상기 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)와 중첩되는 반사 금속층(ML2)을 관통하는 적어도 하나의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 적어도 하나의 홀 패턴(HP)은 반사 금속층(ML2)의 전체 영역 중 구동 박막 트랜지스터(Tdr)와 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 홀 패턴(HP)은 원형, 다각 형태, 적어도 하나의 라인 형태, 또는 메쉬 형태를 가질 수 있다. 이러한 광 투과부(LTP)는 적어도 하나의 홀 패턴(HP)과 투명 금속층(ML1)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 반도체층(SCL1), 즉 채널 영역을 외부 광에 노출시킴으로써 외부 광에 의하여 구동 박막 트랜지스터(Tdr)의 광 반응성이 활성화되도록 한다.
본 예에 따른 제 1 전극(E1)은 반사 금속층(ML2)에 적층된 상부 투명 금속층(ML3)을 더 포함할 수 있다.
상기 상부 투명 금속층(ML3)은 일함수가 높고 발광 소자와의 계면 및 접착력 특성이 우수한 투명한 도전성 물질로 이루어질 수 있다. 예를 들어, 상부 투명 금속층(ML3)은 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어지거나 투명 금속층(ML1)과 동일한 물질로 이루어질 수 있다.
일 예로서, 상부 투명 금속층(ML3)은 반사 금속층(ML2)과 동일한 형태를 가지도록 형성될 수 있다. 이 경우, 상부 투명 금속층(ML3)은 반사 금속층(ML2)에 마련된 적어도 하나의 홀 패턴(HP)과 중첩되는 적어도 하나의 홀을 가질 수 있다. 즉, 본 예에 따른 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)와 중첩되는 반사 금속층(ML2)과 상부 투명 금속층(ML3)을 모두 관통하는 적어도 하나의 홀 패턴(HP)을 포함할 수 있다.
다른 예로서, 상부 투명 금속층(ML3)은 적어도 하나의 홀 패턴(HP)을 갖는 반사 금속층(ML2)을 덮도록 형성될 수 있다. 즉, 상부 투명 금속층(ML3)은 적어도 하나의 홀 패턴(HP)을 갖는 반사 금속층(ML2)에 일정한 두께로 증착될 수 있다. 이에 따라, 광 투과부(LTP) 상에 형성되는 상부 투명 금속층(ML3)은 적어도 하나의 홀 패턴(HP)에 채워지거나 적어도 하나의 홀 패턴(HP)을 통해 투명 금속층(ML1)과 접촉될 수 있다. 이 경우, 상부 투명 금속층(ML3)은 면적 증가로 인하여 면저항이 감소될 수 있다.
결과적으로, 본 예에 따른 제 1 전극(E1)은 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층(ML3)을 포함하는 3층 구조, 예를 들어 ITO와 은(Ag)의 적층 구조(ITO/Ag/ITO), ITO와 알루미늄(Al)의 적층 구조(ITO/Al/ITO), 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)를 가질 수 있다.
선택적으로, 본 예에 따른 광 투과부(LTP)의 홀 패턴(HP)은 구동 박막 트랜지스터(Tdr)와 중첩되는 반사 금속층(ML2)을 관통하거나 반사 금속층(ML2)과 상부 투명 금속층(ML3)을 관통하는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 광 투과부(LTP)의 홀 패턴(HP)은 구동 박막 트랜지스터(Tdr)와 중첩되는 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층(ML3)을 모두 관통하도록 형성될 수 있으며, 이 경우 광 투과부(LTP)를 통해 구동 박막 트랜지스터(Tdr)에 조사되는 광량이 증가될 수 있다.
도 8은 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이며, 도 9 내지 도 11은 도 8에 도시된 제 1 전극의 다양한 예들을 설명하기 위한 단면도들로서, 이는 도 4에 도시된 발광 표시 장치에서 제 1 전극의 구조를 변경하여 구성한다. 이에 따라, 이하의 설명에서는 제 1 전극 및 이와 관련된 구성들에 대해서만 설명하기로 하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.
먼저, 도 8 및 도 9를 참조하면, 일 예에 따른 제 1 전극(E1)은 반투명 도전성 물질을 포함하는 반투명 금속층을 이루어진다. 이러한 제 1 전극(E1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다.
일 예에 따른 제 1 전극(E1)은 금속 물질과 투명 도전성 물질의 혼합 물질로 이루어진 단층 구조를 갖는다. 일 예에 따른 제 1 전극(E1)에서, 금속 물질은 은(Ag) 또는 알루미늄(Al)을 포함할 수 있으며, 투명 도전성 물질은 ITO 또는 IZO을 포함할 수 있다. 제 1 전극(E1)은 발광 소자(ELD)에서 방출되는 광을 제 2 전극(E1) 쪽으로 반사시키는 반사판의 역할을 하여야 한다. 이에 따라, 금속 물질과 투명 도전성 물질의 혼합 물질에서 금속 물질이 차지하는 비율은 제 1 전극(E1)의 투명도(transparency)를 증가시키기 위해 상대적으로 낮게 설정된다. 예를 들어, 제 1 전극(E1)이 반투명한 특성을 가질 수 있도록 금속 물질과 투명 도전성 물질의 혼합 물질에서 금속 물질이 차지하는 비율은 20~80%로 설정될 수 있다.
본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 반투명성을 갖는 제 1 전극(E1) 전체에 배치된다. 즉, 제 1 전극(E1) 전체는 구동 박막 트랜지스터(Tdr)뿐만 아니라 화소 회로(PC)와 중첩되면서 반투명성을 가짐에 따라 광 투과부(TLP)로 정의될 수 있다. 이러한 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)의 반도체층뿐만 아니라 화소 회로(PC)를 외부 광에 노출시키거나 개구 영역(OA)과 중첩되는 박막 트랜지스터(T1, T2, T3, T4)들의 반도체층을 발광 소자(ELD)에서 방출되는 광에 노출시킴으로써 광에 의하여 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 광 반응성이 활성화되도록 한다.
다음으로, 도 8 및 도 10을 참조하면, 다른 예에 따른 제 1 전극(E1)은 반투명 도전성 물질로 이루어진 2층 구조를 갖는다.
일 예에 따른 제 1 전극(E1)은 투명 금속층(ML1) 및 반투명 금속층(ML2)을 포함할 수 있다.
상기 투명 금속층(ML1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
상기 반투명 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반투과 금속층(ML2)은 반사율이 높은 물질, 예컨대 은(Ag) 또는 알루미늄(Al)으로 이루어질 수 있다. 이때, 반투명 금속층(ML2)은 반투명한 특성을 가질 수 있도록 투명 금속층(ML1)의 두께(t1)보다 상대적으로 얇은 두께(t2)를 가질 수 있다. 예를 들어, 은(Ag) 물질로 이루어진 금속층의 투명도는 두께(t2)가 증가할 수록 감소하는 반면에 두께(t2)가 감소할수록 증가하게 된다. 이에 따라, 본 예에 따른 반투명 금속층(ML2)은 20~80%의 투명도를 가질 수 있도록 1~11nm의 두께(t2)를 가질 수 있다.
본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 반투명성을 갖는 제 1 전극(E1) 전체에 배치되는 것으로, 이는 도 9와 동일하므로, 이에 대한 중복 설명은 생략한다.
다음으로, 도 8 및 도 11을 참조하면, 또 다른 예에 따른 제 1 전극(E1)은 반투명 도전성 물질로 이루어진 2층 구조를 갖는다.
일 예에 따른 제 1 전극(E1)은 투명 금속층(ML1) 및 반투명 금속층(ML2)을 포함할 수 있다.
상기 투명 금속층(ML1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
상기 반투명 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반투과 금속층(ML2)은 금속 물질과 투명 도전성 물질의 혼합 물질로 이루어진 단층 구조를 갖는다. 일 예에 따른 반투명 금속층(ML2)에서, 금속 물질은 은(Ag) 또는 알루미늄(Al)을 포함할 수 있으며, 투명 도전성 물질은 ITO 또는 IZO을 포함할 수 있다. 이러한 반투명 금속층(ML2)의 투과도는 금속 물질과 투명 도전성 물질의 혼합 물질에서 금속 물질의 식각 정도에 따라 설정될 수 있다. 예를 들어, 반투명 금속층(ML2)은 ITO와 은(Ag)의 혼합 물질을 투명 금속층(ML1)에 일정한 두께로 코팅하는 코팅 공정, 코팅된 혼합 물질을 경화시키는 어닐링 공정, 및 은(Ag)을 식각할 수 있는 식각액을 이용하여 혼합 물질에서 은(Ag) 물질(또는 은 나노피티클)을 제거하는 식각 공정에 의해 형성될 수 있다. 이때, 반투명 금속층(ML2)은 식각 공정에 의해 혼합 물질에서 은(Ag) 물질이 제거됨에 따라 나노 크기의 표면 거칠기를 가짐으로써 반투과 특성을 가질 수 있다. 이를 위해, 혼합 물질에서 은(Ag) 물질을 제거하는 식각 공정 시간은 반투명 금속층(ML2)이 20~80%의 투명도를 가질 수 있도록 설정될 수 있다.
본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 반투명성을 갖는 제 1 전극(E1) 전체에 배치되는 것으로, 이는 도 9와 동일하므로, 이에 대한 중복 설명은 생략한다.
이와 같은, 도 9 내지 도 11 중 어느 하나에 도시된 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 가지면서 반투명한 제 1 전극(E1) 전체에 배치된 광 투과부(LTP)를 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.
도 12는 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이고, 도 13은 도 12에 도시된 제 1 전극을 설명하기 위한 단면도이며, 도 14는 도 13에 도시된 선 II-II'의 단면도로서, 이는 도 8에 도시된 발광 표시 장치에서 제 1 전극의 구조를 변경하여 구성한다. 이에 따라, 이하의 설명에서는 제 1 전극 및 이와 관련된 구성들에 대해서만 설명하기로 하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.
도 12 내지 도 14를 참조하면, 본 예에 따른 제 1 전극(E1)은 반사 금속층(RML), 및 광 투과부(LTP)를 포함할 수 있다.
상기 반사 금속층(RML)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다.
일 예에 따른 반사 금속층(RML)은 반사율이 높은 반사 금속 물질을 포함할 수 있다. 예를 들어, 반사 금속층(RML)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.
상기 광 투과부(LTP)는 반사 금속층(RML)을 관통하는 복수의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 복수의 홀 패턴(HP)은 반사 금속층(RML)의 영역 중 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층과 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 복수의 홀 패턴(HP) 각각은 원형, 다각 형태, 또는 라인 형태를 가질 수 있다. 여기서, 원형 또는 다각 형태를 갖는 복수의 홀 패턴(HP) 각각은 매트릭스 형태로 배치될 수 있으며, 이 경우, 반사 금속층(RML)은 메쉬 구조를 가질 수 있다. 그리고, 라인 형태를 갖는 복수의 홀 패턴(HP) 각각은 제 1 방향(X)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장될 수 있다. 이러한 광 투과부(LTP)는 홀 패턴(HP)을 통해 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층을 외부 광에 노출시킴으로써 광에 의하여 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 광 반응성이 활성화되도록 한다. 이때, 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)의 반도체층은 해당하는 홀 패턴(HP)을 통하여 외부 광에 노출될 수 있고, 화소 회로(PC)에 마련된 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4) 각각의 반도체층은 해당하는 홀 패턴(HP)을 통하여 외부 광에 노출되거나 발광 소자(ELD)에서 방출되는 광에 노출될 수 있다.
이와 같은, 본 예에 따른 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 갖는 제 1 전극(E1)에 마련된 광 투과부(LTP)의 홀 패턴(HP)을 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.
도 15는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이며, 도 16은 도 15에 도시된 선 III-III'의 단면도이다.
도 15 및 도 16을 도 12와 결부하면, 다른 예에 따른 제 1 전극(E1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 메탈 메쉬 구조로 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 이를 위해, 다른 예에 따른 제 1 전극(E1)은 일정한 간격으로 이격된 복수의 제 1 도전성 라인(CL1), 및 복수의 제 1 도전성 라인(CL1)과 교차하면서 일정한 간격으로 이격된 복수의 제 2 도전성 라인(CL2)을 포함할 수 있다.
상기 복수의 제 1 도전성 라인(CL1) 각각은 제 1 방향(X)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장될 수 있다. 상기 복수의 제 2 도전성 라인(CL2) 각각은 제 2 방향(Y)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)을 따라 길게 연장될 수 있다. 이때, 복수의 제 2 도전성 라인(CL2) 중 복수의 제 1 도전성 라인(CL1) 각각과의 교차 부분을 제외한 나머지 부분은 복수의 제 1 도전성 라인(CL1) 각각과 함께 평탄화층(130) 상에 형성된다. 이러한 복수의 제 1 및 제 2 도전성 라인(CL1, CL2) 각각은 도전성 페이스트를 이용한 프린팅 공정을 통해 평탄화층(130) 상에 형성될 수 있다. 예를 들어, 다른 예에 따른 제 1 전극(E1)은 은(Ag) 페이스트를 이용한 잉크 젯 프린팅에 따라 평탄화층(130) 상에 복수의 제 1 도전성 라인(CL1)을 프린팅한 후, 은(Ag) 페이스트를 이용한 잉크 젯 프린팅에 따라 복수의 제 1 도전성 라인(CL1)이 프린팅된 평탄화층(130) 상에 복수의 제 2 도전성 라인(CL2)을 프린팅한 다음, 프린팅된 복수의 제 1 및 제 2 도전성 라인(CL1, CL2)을 경화시키는 공정을 통하여 형성될 수 있다.
본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 복수의 제 1 도전성 라인(CL1)과 복수의 제 2 도전성 라인(CL2)의 교차에 의해 정의되는 영역에 마련된 복수의 홀 패턴(HP)을 포함한다. 복수의 홀 패턴(HP) 각각은 매트릭스 형태로 배치될 수 있다. 이러한 광 투과부(LTP)는 제 1 전극(E1)의 메탈 메쉬 구조에 의해 복수의 홀 패턴(HP) 각각이 마련되는 것을 제외하고는 도 13의 광 투과부와 동일하므로, 이에 대한 중복 설명은 생략한다.
이와 같은, 본 예에 따른 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 갖는 메탈 메쉬 구조의 제 1 전극(E1)에 마련된 광 투과부(LTP)의 홀 패턴(HP)을 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.
도 17는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이며, 도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.
도 17 및 도 18을 도 12와 결부하면, 다른 예에 따른 제 1 전극(E1)은 투명 금속층(ML1), 반사 금속층(ML2), 및 광 투과부(LTP)를 포함할 수 있다.
상기 투명 금속층(ML1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.
상기 반사 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반사 금속층(ML2)은 반사율이 높은 물질, 예컨대 은(Ag), 알루미늄(Al), 또는 APC(Ag/Pd/Cu) 합금으로 이루어질 수 있다.
상기 광 투과부(LTP)는 화소 회로(PC)와 중첩되는 반사 금속층(ML2)을 관통하는 복수의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 복수의 홀 패턴(HP)은 반사 금속층(ML2)의 영역 중 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층과 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 복수의 홀 패턴(HP) 각각은 원형, 다각 형태, 또는 라인 형태를 가질 수 있다. 여기서, 원형 또는 다각 형태를 갖는 복수의 홀 패턴(HP) 각각은 매트릭스 형태로 배치될 수 있으며, 이 경우, 반사 금속층(ML2)은 메쉬 구조를 가질 수 있다. 그리고, 라인 형태를 갖는 복수의 홀 패턴(HP) 각각은 제 1 방향(X)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장될 수 있다. 이러한 광 투과부(LTP)는 홀 패턴(HP)과 투명 금속층(ML1)을 통해 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층을 외부 광에 노출시킨다.
한편, 본 예에 따른 제 1 전극(E1)은 반사 금속층(ML2)에 적층된 상부 투명 금속층을 더 포함할 수 있다. 상기 상부 투명 금속층은 일함수가 높고 발광 소자와의 계면 및 접착력 특성이 우수한 투명한 도전성 물질로 이루어질 수 있다. 예를 들어, 상부 투명 금속층은 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어지거나 투명 금속층(ML1)과 동일한 물질로 이루어질 수 있다.
일 예로서, 상부 투명 금속층은 반사 금속층(ML2)과 동일한 형태를 가지도록 형성될 수 있다. 이 경우, 상부 투명 금속층은 반사 금속층(ML2)에 마련된 복수의 홀 패턴(HP)과 중첩되는 복수의 홀을 가질 수 있다. 즉, 본 예에 따른 광 투과부(LTP)는 화소 회로(PC)와 중첩되는 반사 금속층(ML2)과 상부 투명 금속층을 모두 관통하는 복수의 홀 패턴(HP)을 포함할 수 있다.
다른 예로서, 상부 투명 금속층은 복수의 홀 패턴(HP)을 갖는 반사 금속층(ML2)을 덮도록 형성될 수 있다. 즉, 상부 투명 금속층은 복수의 홀 패턴(HP)을 갖는 반사 금속층(ML2)에 일정한 두께로 증착될 수 있다. 이에 따라, 광 투과부(LTP) 상에 형성되는 상부 투명 금속층은 복수의 홀 패턴(HP)에 채워지거나 복수의 홀 패턴(HP)을 통해 투명 금속층(ML1)과 접촉될 수 있다. 이 경우, 상부 투명 금속층은 면적 증가로 인하여 면저항이 감소될 수 있다.
결과적으로, 본 예에 따른 제 1 전극(E1)은 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층을 포함하는 3층 구조, 예를 들어 ITO와 은(Ag)의 적층 구조(ITO/Ag/ITO), ITO와 알루미늄(Al)의 적층 구조(ITO/Al/ITO), 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)를 가질 수 있다.
선택적으로, 본 예에 따른 광 투과부(LTP)의 홀 패턴들(HP)은 화소 회로(PC)와 중첩되는 반사 금속층(ML2)을 관통하거나 반사 금속층(ML2)과 상부 투명 금속층을 관통하는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 광 투과부(LTP)의 홀 패턴들(HP)은 화소 회로(PC)와 중첩되는 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층을 모두 관통하도록 형성될 수 있으며, 이 경우 광 투과부(LTP)를 통해 화소 회로(PC)의 박막 트랜지스터에 조사되는 광량이 증가될 수 있다.
이와 같은, 본 예에 따른 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 갖는 제 1 전극(E1)에 마련된 광 투과부(LTP)의 홀 패턴(HP)과 투명 금속층(ML1)을 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.
도 19a 및 도 19b는 비교 예와 본 출원 예에 따른 발광 표시 장치에 있어서, 구동 박막 트랜지스터의 복원 잔상 특성을 측정한 그래프로서, 가로 축은 시간(second)을 나타내고, 세로 축은 구동 박막 트랜지스터의 드레인 전류(Ids)을 나타낸다.
도 19a에 도시된 비교 예는 도 4에 도시된 화소에서 제 1 전극에 광 투과부가 마련되지 않는 통 전극으로 이루어져 구동 박막 트랜지스터가 외부 광에 노출되지 않는 경우의 복원 잔상 특성을 나타내며, 도 19b에 도시된 본 출원 예는 도 4에 도시된 화소에서 제 1 전극에 마련된 광 투과부를 통해 구동 박막 트랜지스터가 외부 광에 노출되는 경우의 복원 잔상 특성을 나타낸다. 이러한 복원 잔상 특성은 각 화소에 화이트 계조(또는 블랙 계조)에 해당하는 데이터 전압을 3분 동안 인가한 후, 127 계조의 데이터 전압으로 전환시 127 계조에 해당하는 전류까지 전류 변화를 측정한 것이다.
도 19a에서 알 수 있듯이, 비교 예는 장시간의 화이트 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(A)와 장시간의 블랙 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(B) 각각이 127 계조에 해당하는 전류까지 도달하는데 상당히 오랜 시간이 걸리는 것을 확인할 수 있다. 이는 구동 박막 트랜지스터가 광에 노출되지 않기 때문에 구동 박막 트랜지스터의 광 반응성이 활성화되지 못함에 따른 구동 박막 트랜지스터의 느린 응답 속도에 의한 것으로 이해할 수 있다.
반면에, 도 19b에서 알 수 있듯이, 본 출원 예는 화이트 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(C)와 장시간의 블랙 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(D) 각각이 127 계조에 해당하는 전류까지 도달하는데 상대적으로 짧은 시간이 걸리는 것을 확인할 수 있다. 이는 구동 박막 트랜지스터가 광에 노출되기 때문에 구동 박막 트랜지스터의 광 반응성이 활성화됨에 따른 구동 박막 트랜지스터의 빠른 응답 속도에 의한 것으로 이해할 수 있다.
따라서, 본 출원은 제 1 전극에 마련된 광 투과부를 통해 구동 박막 트랜지스터를 외부 광에 노출시킴으로써 복원 잔상 특성을 개선할 수 있다.
도 20a 및 도 20b는 비교 예와 본 출원 예에 따른 발광 표시 장치의 복원 잔상 특성을 측정한 그래프로서, 가로 축은 시간(second)을 나타내고, 세로 축은 휘도(cd/m2)을 나타낸다. 이러한 복원 잔상 특성은 각 화소에 화이트(또는 블랙) 데이터 전압을 3분 동안 인가한 후, 127 계조로 전환시 휘도가 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3%일 때까지의 시간을 측정한 것이다. 여기서, 복원 잔상 특성은 127 계조로 전환시 휘도가 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3% 이내일 경우, 복원 잔상 현상은 나타나지 않게 된다.
도 20a에서 알 수 있듯이, 비교 예는 장시간의 화이트 계조에서 127 계조로 전환될 때 휘도 변화(E)와 장시간의 블랙 계조에서 127 계조로 전환될 때 휘도 변화(F) 각각과 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3% 일 때까지의 시간이 대략 6초 정도인 것을 확인할 수 있다.
도 20b에서 알 수 있듯이, 본 출원 예는 장시간의 화이트 계조에서 127 계조로 전환될 때 휘도 변화(G)와 장시간의 블랙 계조에서 127 계조로 전환될 때 휘도 변화(H) 각각과 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3% 일 때까지의 시간이 0초 정도인 것을 확인할 수 있다.
도 21은 본 출원의 일 예에 따른 발광 표시 장치의 각 화소에 마련된 구동 박막 트랜지스터에 입사되는 광량에 따른 복원 잔상 개선율을 나타내는 그래프이다.
도 21에서 알 수 있듯이, 본 출원의 일 예에 따른 발광 표시 장치의 복원 잔상 개선율은 구동 박막 트랜지스터에 입사되는 광량이 증가할수록 증가하는 것을 확인할 수 있다. 특히, 구동 박막 트랜지스터에 입사되는 광량이 1000nit 이상일 경우 복원 잔상 개선율이 50% 이상인 것을 확인할 수 있다.
따라서, 각 화소의 제 1 전극에 마련된 광 투과부의 면적은 1000nit 이상의 광량이 각 화소의 구동 박막 트랜지스터에 조사될 수 있도록 형성되는 것이 바람직하다.
이상과 같은 본 출원은 각 화소(P)의 제 1 전극에 광 투과부를 마련하고, 광 투과부를 통해 화소 회로(PC)에 마련된 구동 박막 트랜지스터의 반도체층만을 외부 광에 노출시키나 화소 회로에 마련된 모든 박막 트랜지스터들의 반도체층을 광에 노출시킴으로써 광을 이용해 구동 박막 트랜지스터 또는 모든 박막 트랜지스터들의 응답 속도를 증가시킬 수 있고, 이를 통해 복원 잔상 특성을 개선하여 표시 얼룩과 같은 화질 저하 및 플리커 특성 저하를 최소화할 수 있으며, 저 계조 구간에서의 복원 잔상을 개선할 수 있다.
한편, 전술한 본 출원에 따른 발광 표시 장치에서는, 각 화소의 화소 회로(PC)는 서로 다른 특성을 갖는 박막 트랜지스터들로 구성되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 서로 동일한 특성을 갖는 박막 트랜지스터들, 예를 들어, 폴리 실리콘 반도체층 또는 산화물 반도체층을 포함하는 박막 트랜지스터들로 구성될 수 있다. 또한, 각 화소의 화소 회로(PC)는 서로 다른 전도 타입의 박막 트랜지스터들로 구성되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 서로 동일한 전도 타입을 갖는 박막 트랜지스터들로 구성될 수 있다. 그리고, 각 화소의 화소 회로(PC)는 5개의 박막 트랜지스터와 2개의 커패시터로 구성되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 구동 박막 트랜지스터의 특성 변화를 커패시터에 샘플링하여 보상하는 적어도 3개의 박막 트랜지스터와 적어도 1개의 커패시터로 구성될 수 있다. 결과적으로, 본 출원에 따른 발광 표시 장치의 제 1 전극은 상부 발광 방식의 화소 구조를 갖는 모든 발광 표시 장치에 적용 가능하다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광 표시 패널 110: 기판
120: 화소 회로층 130: 평탄화층
140: 뱅크층 150: 봉지층
E1: 제 1 전극 E2: 제 2 전극
ELD: 발광 소자 LTP: 광 투과부

Claims (20)

  1. 기판 상에 마련된 복수의 화소를 포함하며,
    상기 복수의 화소 각각은,
    기판 상에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로;
    상기 구동 박막 트랜지스터에 전기적으로 연결된 제 1 전극;
    상기 제 1 전극에 전기적으로 연결된 발광 소자; 및
    상기 발광 소자에 전기적으로 연결되고 투명 도전성 물질로 이루어진 제 2 전극을 포함하며,
    상기 제 1 전극은 상기 구동 박막 트랜지스터와 중첩되는 광 투과부를 포함하고,
    상기 광 투과부와 상기 제1 전극은 일체로 형성되고,
    상기 광 투과부에 인접한 상기 제 1 전극들은 전기적으로 서로 연결된 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 구동 박막 트랜지스터는 상기 광 투과부를 통해 외부 광에 노출되는 발광 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 1 전극은 반사 금속 물질을 포함하며,
    상기 광 투과부는 상기 제 1 전극을 관통하는 적어도 하나의 홀 패턴을 갖는 발광 표시 장치.
  4. 제 2 항에 있어서,
    상기 제 1 전극은,
    상기 구동 박막 트랜지스터에 전기적으로 연결된 투명 금속층; 및
    상기 투명 금속층에 적층된 반사 금속층을 포함하며,
    상기 광 투과부는 상기 반사 금속층을 관통하는 적어도 하나의 홀 패턴을 갖는 발광 표시 장치.
  5. 제 1 항에 있어서,
    상기 화소 회로는 상기 구동 박막 트랜지스터에 연결된 복수의 박막 트랜지스터를 포함하며,
    상기 광 투과부는 상기 화소 회로와 중첩된 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 구동 박막 트랜지스터는 상기 광 투과부를 통해 외부 광에 노출되고,
    상기 복수의 박막 트랜지스터는 상기 광 투과부를 통해 상기 발광 소자에서 방출되는 광에 노출되는 발광 표시 장치.
  7. 제 5 항에 있어서,
    상기 복수의 박막 트랜지스터 중 일부는 상기 구동 박막 트랜지스터의 전도 타입과 동일한 제 1 전도 타입의 박막 트랜지스터이고, 상기 복수의 박막 트랜지스터 중 나머지는 상기 구동 박막 트랜지스터의 전도 타입과 다른 제 2 전도 타입의 박막 트랜지스터인 발광 표시 장치.
  8. 제 5 항에 있어서,
    상기 복수의 박막 트랜지스터는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 및 제4 박막 트랜지스터를 포함하고,
    상기 구동 박막 트랜지스터와 상기 제2 박막 트랜지스터와 상기 제4 박막 트랜지스터 각각은 폴리 실리콘 반도체층을 포함하며,
    상기 제1 박막 트랜지스터와 상기 제3 박막 트랜지스터 각각은 산화물 반도체 물질을 포함하는 발광 표시 장치.
  9. 삭제
  10. 제 5 항에 있어서,
    상기 광 투과부는 상기 제 1 전극 전체에 배치되고,
    상기 제 1 전극은 금속 물질과 투명 도전성 물질이 혼합된 반투명 도전성 물질로 이루어진 발광 표시 장치.
  11. 제 5 항에 있어서,
    상기 광 투과부는 상기 제 1 전극 전체에 배치되고,
    상기 제 1 전극은,
    상기 구동 박막 트랜지스터에 전기적으로 연결된 투명 금속층; 및
    상기 투명 금속층에 적층된 반투명 금속층을 포함하는 발광 표시 장치.
  12. 제 11 항에 있어서,
    상기 반투명 금속층은 금속 물질과 투명 도전성 물질이 혼합된 반투명 도전성 물질로 이루어진 발광 표시 장치.
  13. 제 5 항에 있어서,
    상기 광 투과부는 상기 제 1 전극에 마련된 복수의 홀 패턴을 갖는 발광 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 전극은;
    일정한 간격으로 이격된 복수의 제 1 도전성 전극 라인; 및
    상기 복수의 제 1 도전성 라인과 교차하면서 일정한 간격으로 이격된 복수의 제 2 도전성 라인을 포함하며,
    상기 복수의 홀 패턴 각각은 상기 복수의 제 1 도전성 라인과 상기 복수의 제 2 도전성 라인의 교차에 의해 정의되는 영역에 마련된 발광 표시 장치.
  15. 제 13 항에 있어서,
    상기 제 1 전극은,
    상기 구동 박막 트랜지스터에 전기적으로 연결된 투명 금속층; 및
    상기 투명 금속층에 적층된 반사 금속층을 포함하며,
    상기 광 투과부는 상기 반사 금속층을 관통하는 복수의 홀 패턴을 갖는 발광 표시 장치.
  16. 제 1 항 내지 제 8 항, 및 제 10 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 구동 박막 트랜지스터와 중첩되고 상기 제 1 전극의 가장자리를 덮는 뱅크층을 더 포함하며,
    상기 뱅크층은 투명 물질로 이루어진 발광 표시 장치.
  17. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 화소 회로는,
    제 1 스캔 신호에 응답하여 레퍼런스 전압 라인으로부터의 레퍼런스 전압을 상기 구동 박막 트랜지스터의 게이트 전극에 공급하는 제 1 박막 트랜지스터;
    제 2 스캔 신호에 따라 초기화 전압 라인으로부터의 초기화 전압을 상기 구동 박막 트랜지스터의 제 2 소스/드레인 전극에 공급하는 제 2 박막 트랜지스터;
    제 3 스캔 신호에 따라 데이터 라인으로부터의 데이터 신호를 상기 구동 박막 트랜지스터의 게이트 전극에 공급하는 제 3 박막 트랜지스터;
    발광 제어 신호에 응답하여 제 1 구동 전압 라인으로부터의 제 1 구동 전압을 상기 구동 박막 트랜지스터의 제 1 소스/드레인 전극에 공급하는 제 4 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 제 1 소스/드레인 전극과 제 2 소스/드레인 전극 사이에 연결된 제 1 커패시터; 및
    상기 제 1 구동 전압 라인과 상기 구동 박막 트랜지스터의 제 1 소스/드레인 전극 사이에 연결된 제 2 커패시터를 포함하며,
    상기 제 2 전극은 제 2 구동 전압 라인으로부터의 제 2 구동 전압을 입력 받는 발광 표시 장치.
  18. 제 17 항에 있어서,
    상기 구동 박막 트랜지스터와 상기 제 2 박막 트랜지스터 및 상기 제 4 박막 트랜지스터 각각은 폴리 실리콘 반도체층을 포함하며,
    상기 제 1 박막 트랜지스터 및 상기 제 3 박막 트랜지스터 각각은 산화물 반도체층을 포함하는 발광 표시 장치.
  19. 제 17 항에 있어서,
    상기 구동 박막 트랜지스터와 상기 제 2 박막 트랜지스터 및 상기 제 4 박막 트랜지스터 각각은 제 1 전도 타입의 박막 트랜지스터이고,
    상기 제 1 박막 트랜지스터 및 상기 제 3 박막 트랜지스터 각각은 상기 제 1 전도 타입과 다른 제 2 전도 타입의 박막 트랜지스터인 발광 표시 장치.
  20. 제 17 항에 있어서,
    상기 구동 박막 트랜지스터와 중첩되고 상기 제 1 전극의 가장자리를 덮는 뱅크층을 더 포함하며,
    상기 뱅크층은 투명 물질로 이루어진 발광 표시 장치.
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