KR102547410B1

KR102547410B1 - Light emitting display apparatus

Info

Publication number: KR102547410B1
Application number: KR1020170143042A
Authority: KR
Inventors: 신성수; 최소희; 홍예원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-10-31
Filing date: 2017-10-31
Publication date: 2023-06-22
Also published as: KR20190048252A

Abstract

본 출원은 복원 잔상이 최소화될 수 있는 발광 표시 장치를 제공하는 것으로, 본 출원에 따른 발광 표시 장치는 복수의 화소를 포함하며, 복수의 화소 각각은 기판 상에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로, 구동 박막 트랜지스터에 전기적으로 연결되고 구동 박막 트랜지스터와 중첩되는 광 투과부를 갖는 제 1 전극, 제 1 전극에 전기적으로 연결된 발광 소자, 및 발광 소자에 전기적으로 연결되고 투명 도전성 물질로 이루어진 제 2 전극을 포함할 수 있다.The present application provides a light emitting display device capable of minimizing restoration afterimages. The light emitting display device according to the present application includes a plurality of pixels, and each of the plurality of pixels includes a pixel circuit including a driving thin film transistor provided on a substrate. A first electrode electrically connected to the driving thin film transistor and having a light transmission portion overlapping the driving thin film transistor, a light emitting element electrically connected to the first electrode, and a second electrode electrically connected to the light emitting element and made of a transparent conductive material. can include

Description

발광 표시 장치{LIGHT EMITTING DISPLAY APPARATUS}Light emitting display device {LIGHT EMITTING DISPLAY APPARATUS}

본 출원은 발광 표시 장치에 관한 것이다.The present application relates to a light emitting display device.

표시 장치 분야에서, 현재까지 가볍고 전력 소모가 적은 액정 표시 장치가 널리 사용되고 있으나, 액정 표시 장치는 백 라이트와 같은 별도의 광원이 필요하다는 단점이 있다. 이러한 액정 표시 장치와 달리 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하므로, 액정 표시 장치와 비교하여 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.In the field of display devices, liquid crystal displays that are lightweight and consume less power have been widely used until now, but liquid crystal displays have a disadvantage in that they require a separate light source such as a backlight. Unlike liquid crystal display devices, light emitting display devices use self-luminous elements to display images. Compared to liquid crystal displays, light emitting displays have a faster response speed, lower power consumption, and no problems with viewing angles, so they are attracting attention as next-generation display devices. there is.

일반적인 발광 표시 장치는 각 화소 영역의 구동 박막 트랜지스터에 연결된 발광 소자로부터 방출되는 광을 이용하여 영상을 표시한다.A typical light emitting display device displays an image using light emitted from a light emitting element connected to a driving thin film transistor in each pixel area.

이러한 발광 표시 장치는 복원 잔상으로 인하여 화질이 저하되는 문제점이 있다. 복원 잔상은 장시간 동안 정지 화면을 표시한 이후 화면 전환시, 특히 고휘도에서 저휘도로 전환시, 이전 화면의 윤곽이 그대로 남아 있어 육안으로 인식되는 현상이다.Such a light emitting display device has a problem in that image quality deteriorates due to restoring afterimages. Restoration afterimage is a phenomenon that is recognized by the naked eye when a screen is switched after displaying a still image for a long time, particularly when switching from high luminance to low luminance, as the outline of the previous screen remains.

종래에는 복원 잔상을 개선하기 위하여 각 화소의 화소 회로 내에 별도의 커패시터 등을 더 포함시키는 방법 등을 이용하였지만, 이러한 하드웨어적인 보상 방법은 표시 얼룩 및 플리커 특성을 저하시킬 뿐만 아니라 저 계조 구간에서는 여전히 복원 잔상을 해결하지 못하고 있다.In the prior art, a method of further including a separate capacitor in the pixel circuit of each pixel was used to improve the restored afterimage, but this hardware compensation method not only deteriorates display stain and flicker characteristics, but also restores I am unable to resolve the afterimage.

본 출원은 복원 잔상이 최소화될 수 있는 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.A technical problem of the present application is to provide a light emitting display device capable of minimizing afterimage restoration.

전술한 기술적 과제를 달성하기 위한 본 출원에 따른 발광 표시 장치의 화소는 기판 상에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로, 구동 박막 트랜지스터에 전기적으로 연결되고 구동 박막 트랜지스터와 중첩되는 광 투과부를 갖는 제 1 전극, 제 1 전극에 전기적으로 연결된 발광 소자, 및 발광 소자에 전기적으로 연결되고 투명 도전성 물질로 이루어진 제 2 전극을 포함할 수 있다.A pixel of the light emitting display device according to the present application for achieving the above technical problem has a pixel circuit including a driving thin film transistor provided on a substrate, and a light transmitting portion electrically connected to the driving thin film transistor and overlapping the driving thin film transistor. It may include a first electrode, a light emitting element electrically connected to the first electrode, and a second electrode electrically connected to the light emitting element and made of a transparent conductive material.

본 출원에 따른 발광 표시 장치는 복원 잔상 특성이 개선되어 표시 얼룩과 같은 화질 저하 및 플리커 특성 저하가 최소화될 수 있으며, 저 계조 구간에서의 복원 잔상 현상이 최소화 내지 방지될 수 있다.In the light emitting display device according to the present application, image quality deterioration such as display stains and flicker characteristics may be minimized by improving a restored afterimage characteristic, and a restored afterimage phenomenon in a low grayscale section may be minimized or prevented.

위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects of the present application mentioned above, other features and advantages of the present application will be described below, or will be clearly understood by those skilled in the art from such description and description.

도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 하나의 화소를 나타내는 도면이다.
도 3은 도 2에 도시된 본 출원의 일 예에 따른 화소의 구동 방법을 설명하기 위한 구동 타이밍도이다.
도 4는 본 출원의 일 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이다.
도 5는 도 4에 도시된 제 1 전극을 나타내는 사시도이다.
도 6은 도 4에 도시된 제 1 전극의 다른 예를 설명하기 위한 사시도이다.
도 7은 도 6에 도시된 선 I-I'의 단면도이다.
도 8은 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이다.
도 9 내지 도 11은 도 8에 도시된 제 1 전극의 다양한 예들을 설명하기 위한 단면도이다.
도 12는 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이다.
도 13은 도 12에 도시된 제 1 전극을 설명하기 위한 단면도이다.
도 14는 도 13에 도시된 선 II-II'의 단면도이다.
도 15는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이다.
도 16은 도 15에 도시된 선 III-III'의 단면도이다.
도 17는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이다.
도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.
도 19a 및 도 19b는 비교 예와 본 출원 예에 따른 발광 표시 장치에 있어서, 구동 박막 트랜지스터의 복원 잔상 특성을 측정한 그래프이다.
도 20a 및 도 20b는 비교 예와 본 출원 예에 따른 발광 표시 장치의 복원 잔상 특성을 측정한 그래프이다.
도 21은 본 출원의 일 예에 따른 발광 표시 장치의 각 화소에 마련된 구동 박막 트랜지스터에 입사되는 광량에 따른 복원 잔상 개선율을 나타내는 그래프이다.1 is a diagram schematically illustrating a light emitting display device according to an exemplary embodiment of the present application.
FIG. 2 is a diagram illustrating one pixel shown in FIG. 1 .
FIG. 3 is a driving timing diagram illustrating a method of driving a pixel according to an example of the present application shown in FIG. 2 .
4 is a diagram illustrating a cross-sectional structure of one pixel in a light emitting display device according to an example of the present application.
FIG. 5 is a perspective view illustrating the first electrode shown in FIG. 4 .
6 is a perspective view for explaining another example of the first electrode shown in FIG. 4;
FIG. 7 is a cross-sectional view along the line II′ shown in FIG. 6 .
8 is a diagram illustrating a cross-sectional structure of one pixel in a light emitting display device according to another example of the present application.
9 to 11 are cross-sectional views for explaining various examples of the first electrode shown in FIG. 8 .
12 is a diagram illustrating a cross-sectional structure of one pixel in a light emitting display device according to another example of the present application.
FIG. 13 is a cross-sectional view for explaining the first electrode shown in FIG. 12 .
FIG. 14 is a cross-sectional view along the line II-II' shown in FIG. 13;
15 is a perspective view for explaining a first electrode according to another example shown in FIG. 12;
FIG. 16 is a cross-sectional view along the line III-III' shown in FIG. 15;
FIG. 17 is a perspective view for explaining a first electrode according to another example shown in FIG. 12;
FIG. 18 is a cross-sectional view along the line IV-IV' shown in FIG. 17;
19A and 19B are graphs measuring afterimage recovery characteristics of driving thin film transistors in light emitting display devices according to a comparative example and an example of the present application.
20A and 20B are graphs measuring restoration afterimage characteristics of light emitting display devices according to a comparative example and an example of the present application.
21 is a graph illustrating a restoration afterimage improvement rate according to an amount of light incident on a driving thin film transistor provided in each pixel of a light emitting display device according to an exemplary embodiment of the present application.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present application, and methods of achieving them, will become clear with reference to examples described below in detail in conjunction with the accompanying drawings. However, the present application is not limited to the examples disclosed below and will be implemented in a variety of different forms, and only the examples of the present application make the disclosure of the present application complete, and common in the technical field to which the invention of the present application belongs. It is provided to completely inform those who have knowledge of the scope of the invention, and the invention of this application is only defined by the scope of the claims.

본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다.Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining an example of the present application are exemplary, the present application is not limited to the matters shown.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. When 'includes', 'has', 'consists', etc. mentioned in this specification is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, 'on top of', 'on top of', 'at the bottom of', 'next to', etc. Or, unless 'directly' is used, one or more other parts may be located between the two parts.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal precedence relationship is described in terms of 'after', 'following', 'next to', 'before', etc. It can also include non-continuous cases unless is used.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present application.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” should be understood to include all possible combinations from one or more related items. For example, "at least one of the first item, the second item, and the third item" means not only the first item, the second item, or the third item, respectively, but also two of the first item, the second item, and the third item. It may mean a combination of all items that can be presented from one or more.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. Each feature of the various examples of the present application can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each example can be implemented independently of each other or can be implemented together in a related relationship. .

이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 출원의 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, preferred examples of the light emitting display device according to the present application will be described in detail with reference to the accompanying drawings. In adding reference numerals to components of each drawing, the same components may have the same numerals as much as possible even if they are displayed on different drawings. In addition, in describing examples of the present application, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present application, the detailed description may be omitted.

도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.1 is a diagram schematically illustrating a light emitting display device according to an exemplary embodiment of the present application.

도 1을 참조하면, 본 출원의 일 예에 따른 발광 표시 장치는 발광 표시 패널(100), 타이밍 제어부(300), 데이터 구동 회로(500), 및 게이트 구동 회로(700)를 포함한다.Referring to FIG. 1 , a light emitting display device according to an example of the present application includes a light emitting display panel 100 , a timing controller 300 , a data driving circuit 500 , and a gate driving circuit 700 .

상기 발광 표시 패널(100)은 기판 상에 정의된 표시 영역(AA), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA)을 포함한다.The light emitting display panel 100 includes a display area AA defined on a substrate and a non-display area IA surrounding the display area AA.

상기 표시 영역(AA)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 포함할 수 있다.The display area AA may include a plurality of pixels P formed in a pixel area defined by intersections of a plurality of gate lines GL and a plurality of data lines DL.

상기 복수의 화소(P) 각각은 발광 소자, 및 인접한 게이트 라인(GL)으로부터 공급되는 복수의 스캔 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압을 기반으로 발광 소자를 발광시키는 화소 회로를 포함한다.Each of the plurality of pixels P includes a light emitting element and a pixel circuit that emits light from the light emitting element based on a plurality of scan signals supplied from an adjacent gate line GL and a data voltage supplied from an adjacent data line DL. do.

일 예에 따른 화소(P)들은 표시 영역 상에 스트라이프(stripe) 구조로 형성될 수 있다. 이때, 하나의 화소(P)는 적색 서브 화소, 녹색 서브 화소, 및 청색 서브 화소를 포함할 수 있으며, 나아가 백색 서브 화소를 더 포함할 수 있다.The pixels P according to an example may be formed in a stripe structure on the display area. In this case, one pixel P may include a red sub-pixel, a green sub-pixel, and a blue sub-pixel, and may further include a white sub-pixel.

다른 예에 따른 화소(P)들은 표시 영역 상에 펜타일(pentile) 구조로 형성될 수 있다. 이때, 하나의 화소(P)는 평면적으로 다각 형태로 배치된 하나의 적색 서브 화소, 2개의 녹색 서브 화소, 및 하나의 청색 서브 화소들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 화소(P)들은 하나의 적색 서브 화소, 2개의 녹색 서브 화소, 및 하나의 청색 서브 화소들이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색의 서브 화소가 가장 큰 크기를 가지며 녹색 서브 화소가 가장 작은 크기를 가질 수 있다.Pixels P according to another example may be formed in a pentile structure on the display area. In this case, one pixel P may include one red sub-pixel, two green sub-pixels, and one blue sub-pixel disposed in a polygonal shape in plan view. For example, the pixels P having a pentile structure may be arranged such that one red sub-pixel, two green sub-pixels, and one blue sub-pixel have an octagonal shape in plan view. In this case, the blue sub-pixels A pixel may have the largest size and a green sub-pixel may have the smallest size.

상기 비표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 비표시 영역(IA) 중 일측 비표시 영역은 기판 상에 마련되고 복수의 데이터 라인(DL)에 연결된 패드부를 포함한다.The non-display area IA may be provided along an edge of the substrate to surround the display area AA. One non-display area of the non-display area IA includes a pad part provided on the substrate and connected to the plurality of data lines DL.

상기 타이밍 제어부(300)는 입력되는 영상 데이터(Idata)를 발광 표시 패널(100)의 구동에 알맞도록 정렬하여 화소별 데이터(Pdata)를 생성하고, 입력되는 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로(500)에 제공한다.The timing controller 300 aligns the input image data Idata to suit driving of the light emitting display panel 100 to generate pixel-by-pixel data Pdata, and generates the data Pdata based on the input timing synchronization signal TSS. The control signal DCS is generated and provided to the data driving circuit 500 .

상기 타이밍 제어부(300)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호, 또는 복수의 게이트 클럭 신호 등을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로(700)에 제공한다.The timing control unit 300 generates a gate control signal GCS including a gate start signal or a plurality of gate clock signals based on the timing synchronization signal TSS and provides the generated gate control signal GCS to the gate driving circuit 700 .

상기 데이터 구동 회로(500)는 발광 표시 패널(100)에 마련된 복수의 데이터 라인(DL)과 연결된다. 이러한 데이터 구동 회로(300)는 타이밍 제어부(300)로부터 제공되는 화소별 디지털 데이터(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 화소별 디지털 데이터를 아날로그 형태의 화소별 데이터 전압으로 변환하고, 변환된 화소별 데이터 전압을 해당 데이터 라인(DL)에 공급한다.The data driving circuit 500 is connected to a plurality of data lines DL provided in the light emitting display panel 100 . The data driving circuit 300 converts digital data for each pixel into analog data by using the digital data Pdata for each pixel provided from the timing controller 300, the data control signal DCS, and a plurality of reference gamma voltages. voltage, and the converted data voltage for each pixel is supplied to the corresponding data line DL.

상기 게이트 구동 회로(700)는 화소의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역에 형성된다. 일 예로서, 게이트 구동 회로(700)는 기판의 좌측 비표시 영역에 형성되고 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다. 다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다. 다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식의 인터레이싱(interlacing) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다.The gate driving circuit 700 is formed in the left and/or right non-display areas of the substrate along with the manufacturing process of the thin film transistor of the pixel. As an example, the gate driving circuit 700 may be formed in the left non-display area of the substrate and operate according to a single feeding method to supply a scan signal to each of the plurality of gate lines GL. As another example, the gate driving circuit 700 may be formed in the left and right non-display areas of the substrate, and operate according to a double feeding method to supply scan signals to each of the plurality of gate lines GL. . As another example, the gate driving circuit 700 is formed in the left and right non-display areas of the substrate, respectively, and operates according to a double feeding interlacing method to form a plurality of gate lines GL, respectively. A scan signal can be supplied to

도 2는 도 1에 도시된 하나의 화소를 나타내는 도면이다.FIG. 2 is a diagram illustrating one pixel shown in FIG. 1 .

도 2를 참조하면, 본 예에 따른 발광 표시 장치에서, 하나의 화소(P)는 제 1 구동 전압 라인(PL1), 제 2 구동 전압 라인(PL2), 게이트 라인(GL), 데이터 라인(DL), 레퍼런스 전압 라인(RL), 및 초기화 전압 라인(RL)에 전기적으로 연결된다. 여기서, 게이트 라인(GL)은 제 1 내지 제 3 게이트 서브 라인(SLa, SLb, SLc)과 발광 제어 라인(ECL)을 포함할 수 있다. 이러한 하나의 화소(P)는 발광 소자(ELD) 및 화소 회로(PC)를 포함할 수 있다.Referring to FIG. 2 , in the light emitting display device according to the present example, one pixel P includes a first driving voltage line PL1 , a second driving voltage line PL2 , a gate line GL, and a data line DL. ), the reference voltage line RL, and the initialization voltage line RL. Here, the gate line GL may include first to third gate sub-lines SLa, SLb, and SLc and an emission control line ECL. One such pixel P may include a light emitting element ELD and a pixel circuit PC.

상기 발광 소자(ELD)는 발광 소자(ELD)는 화소 회로(PC)에 연결된 제 1 전극(또는 애노드 전극)(E1)과 제 2 구동 전압 라인(PL2)에 연결된 제 2 전극(또는 캐소드 전극)(E2) 사이에 개재될 수 있다. 일 예에 따른 발광 소자(ELD)는 유기 발광부, 양자점 발광부, 또는 무기 발광부를 포함하거나, 마이크로 발광 다이오드 소자를 포함할 수 있다. 이러한 발광 소자(ELD)는 화소 회로(PC)로부터 공급되는 데이터 전압에 의해 발광한다.The light emitting element ELD includes a first electrode (or anode electrode) E1 connected to the pixel circuit PC and a second electrode (or cathode electrode) connected to the second driving voltage line PL2. (E2) may be interposed between. The light emitting device ELD according to an example may include an organic light emitting part, a quantum dot light emitting part, an inorganic light emitting part, or may include a micro light emitting diode device. The light emitting element ELD emits light according to the data voltage supplied from the pixel circuit PC.

상기 화소 회로(PC)는 구동 박막 트랜지스터(Tdr), 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4), 제 1 커패시터(C1), 및 제 2 커패시터(C2)를 포함할 수 있다.The pixel circuit PC may include a driving thin film transistor Tdr, first to fourth thin film transistors T1, T2, T3 and T4, a first capacitor C1, and a second capacitor C2. .

상기 구동 박막 트랜지스터(Tdr)는 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)과 레퍼런스 전압(Vref)의 차 전압을 기반으로 하는 데이터 전압으로 발광 소자(ELD)를 발광시킨다. 일 예에 따른 구동 박막 트랜지스터(Tdr)는 제 1 노드(N1)에 전기적으로 연결된 게이트 전극, 제 2 노드(N2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 3 노드(N3)를 통해 제 1 전극(E1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 구동 박막 트랜지스터(Tdr)에서, 제 1 소스/드레인 전극은 소스 전극으로 정의될 수 있고, 제 2 소/드레인 전극은 드레인 전극으로 정의될 수 있다.The driving thin film transistor Tdr causes the light emitting element ELD to emit light with a data voltage based on a difference voltage between the data voltage Vdata supplied from the data line DL and the reference voltage Vref. The driving thin film transistor Tdr according to an example includes a gate electrode electrically connected to the first node N1, a first source/drain electrode electrically connected to the second node N2, and a third node N3. A second source/drain electrode electrically connected to the first electrode E1 may be included. Here, in the driving thin film transistor Tdr, the first source/drain electrode may be defined as a source electrode, and the second source/drain electrode may be defined as a drain electrode.

상기 제 1 박막 트랜지스터(T1)는 제 1 게이트 서브 라인(SLa)으로부터 공급되는 제 1 스캔 신호(SPa)에 응답하여 레퍼런스 전압 라인(RL)으로부터의 레퍼런스 전압(Vref)을 구동 박막 트랜지스터(Tdr)의 게이트 전극에 연결된 제 1 노드(N1)에 공급한다. 일 예에 따른 제 1 박막 트랜지스터(T1)는 제 1 스캔 신호 라인(SLa)에 전기적으로 연결된 게이트 전극, 레퍼런스 전압 라인(RL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 노드(N1)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1 박막 트랜지스터(T1)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.The first thin film transistor T1 applies a reference voltage Vref from a reference voltage line RL in response to a first scan signal SPa supplied from a first gate sub line SLa to a driving thin film transistor Tdr. is supplied to the first node N1 connected to the gate electrode of The first thin film transistor T1 according to an example includes a gate electrode electrically connected to the first scan signal line SLa, a first source/drain electrode electrically connected to the reference voltage line RL, and a first node N1. ) may electrically include a second source/drain electrode. Here, in the first thin film transistor T1, the first source/drain electrode and the second source/drain electrode may be defined as a source electrode or a drain electrode according to a current direction.

상기 제 2 박막 트랜지스터(T2)는 제 2 게이트 서브 라인(SLb)으로부터 공급되는 제 2 스캔 신호(SPb)에 응답하여 초기화 전압 라인(IL)으로부터의 초기화 전압(Vini)을 제 3 노드(N3)에 공급한다. 일 예에 따른 제 2 박막 트랜지스터(T2)는 제 2 스캔 신호 라인(SLb)에 전기적으로 연결된 게이트 전극, 초기화 전압 라인(IL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 3 노드(N3)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2 박막 트랜지스터(T2)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.The second thin film transistor T2 applies the initialization voltage Vini from the initialization voltage line IL to the third node N3 in response to the second scan signal SPb supplied from the second gate sub line SLb. supply to The second thin film transistor T2 according to an example includes a gate electrode electrically connected to the second scan signal line SLb, a first source/drain electrode electrically connected to the initialization voltage line IL, and a third node N3. ) may electrically include a second source/drain electrode. Here, in the second thin film transistor T2, the first source/drain electrode and the second source/drain electrode may be defined as a source electrode or a drain electrode according to a current direction.

상기 제 3 박막 트랜지스터(T3)는 제 3 게이트 서브 라인(SLc)으로부터 공급되는 제 3 스캔 신호(SPc)에 응답하여 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 제 1 노드(N1)에 공급한다. 일 예에 따른 제 3 박막 트랜지스터(T3)는 제 3 게이트 서브 라인(SLc)에 전기적으로 연결된 게이트 전극, 데이터 라인(DL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 노드(N1)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 3 박막 트랜지스터(T3)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.The third thin film transistor T3 applies the data voltage Vdata from the data line DL to the first node N1 in response to the third scan signal SPc supplied from the third gate sub line SLc. supply The third thin film transistor T3 according to an example includes a gate electrode electrically connected to the third gate sub-line SLc, a first source/drain electrode electrically connected to the data line DL, and a first node N1. It may electrically include a second source/drain electrode. Here, in the third thin film transistor T3, the first source/drain electrode and the second source/drain electrode may be defined as a source electrode or a drain electrode according to a current direction.

상기 제 4 박막 트랜지스터(T4)는 발광 제어 신호 라인(ECL)으로부터 공급되는 발광 제어 신호(ECS)에 응답하여 제 1 구동 전압 라인(PL1)으로부터의 제 1 구동 전압(Vdd)을 제 2 노드(N2)에 공급한다. 일 예에 따른 제 4 박막 트랜지스터(T4)는 발광 제어 신호 라인(ECL)에 전기적으로 연결된 게이트 전극, 제 1 구동 전압 라인(PL1)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 노드(N2)에 전기적으로 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 4 박막 트랜지스터(T4)에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.The fourth thin film transistor T4 applies a first driving voltage Vdd from a first driving voltage line PL1 to a second node ( N2) is supplied. The fourth thin film transistor T4 according to an embodiment includes a gate electrode electrically connected to the emission control signal line ECL, a first source/drain electrode electrically connected to the first driving voltage line PL1, and a second node ( N2) may electrically include a second source/drain electrode. Here, in the fourth thin film transistor T4, the first source/drain electrode and the second source/drain electrode may be defined as a source electrode or a drain electrode according to a current direction.

상기 제 1 커패시터(C1)는 제 1 노드(N1)와 제 2 노드(N2) 사이, 즉 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 제 2 소스/드레인 전극 사이에 형성된다.The first capacitor C1 is formed between the first node N1 and the second node N2, that is, between the first source/drain electrode and the second source/drain electrode of the driving thin film transistor Tdr.

상기 제 2 커패시터(C2)는 제 1 구동 전압 라인(PL1)과 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극 사이에 형성된다. 즉, 제 2 커패시터(C2)는 제 4 박막 트랜지스터(T4)에 병렬 연결된다. 이러한 제 1 및 제 2 커패시터(C1, C2)는 전압 분배를 통해 제 2 노드(N2)의 전압을 변화시킨다.The second capacitor C2 is formed between the first driving voltage line PL1 and the first source/drain electrode of the driving thin film transistor Tdr. That is, the second capacitor C2 is connected in parallel to the fourth thin film transistor T4. The first and second capacitors C1 and C2 change the voltage of the second node N2 through voltage distribution.

본 출원의 일 예에 따른 화소(P)의 화소 회로(PC)에서, 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 제 4 박막 트랜지스터(T4) 각각은 폴리 실리콘 반도체층을 포함하며, 제 1 박막 트랜지스터(T1) 및 제 4 박막 트랜지스터(T4) 각각은 산화물 반도체층을 포함할 수 있다. 여기서, 폴리 실리콘 반도체 물질은 전자 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수한 장점을 가지며, 산화물 반도체 물질은 오프-전류가 낮다는 장점을 갖는다. 이에 따라, 본 출원은 발광 소자(ELD)를 구동시키기 위한 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 제 4 박막 트랜지스터(T4) 각각의 반도체층에 높은 전자 이동도를 갖는 폴리 실리콘 반도체 물질을 적용함으로써 발광 소자(ELD)에 공급되는 전류 량을 증가시킬 수 있다. 또한, 본 출원은 제 1 박막 트랜지스터(T1)와 제 3 박막 트랜지스터(T3) 각각의 반도체층에 낮은 오프-전류를 갖는 산화물 반도체 물질을 적용함으로써 제 1 박막 트랜지스터(T1)와 제 3 박막 트랜지스터(T3) 각각의 누설 전류로 인하여 커패시터(C1, C2)의 전압과 구동 박막 트랜지스터(Tdr)의 게이트-소스 전압의 저하를 방지할 수 있다. 따라서, 본 출원은 각 화소(P)의 화소 회로(PC)에 서로 다른 특성을 갖는 박막 트랜지스터들을 배치하여 박막 트랜지스터들 간의 단점을 보완함으로써 각 화소(P)의 발광 특성을 향상시킬 수 있다.In the pixel circuit PC of the pixel P according to an example of the present application, each of the driving thin film transistor Tdr, the second thin film transistor T2 and the fourth thin film transistor T4 includes a polysilicon semiconductor layer, , Each of the first thin film transistor T1 and the fourth thin film transistor T4 may include an oxide semiconductor layer. Here, the polysilicon semiconductor material has high electron mobility (100 cm 2 /Vs or more), low energy consumption and excellent reliability, and the oxide semiconductor material has the advantage of low off-current. Accordingly, the present application provides a driving thin film transistor (Tdr) for driving the light emitting element (ELD) and polysilicon having high electron mobility in each semiconductor layer of the second thin film transistor (T2) and the fourth thin film transistor (T4). By applying the semiconductor material, the amount of current supplied to the light emitting device ELD can be increased. In addition, the present application applies an oxide semiconductor material having a low off-current to the semiconductor layer of each of the first thin film transistor T1 and the third thin film transistor T3, so that the first thin film transistor T1 and the third thin film transistor ( T3) A decrease in the voltage of the capacitors C1 and C2 and the gate-source voltage of the driving thin film transistor Tdr due to each leakage current can be prevented. Accordingly, the present application can improve light emitting characteristics of each pixel P by arranging thin film transistors having different characteristics in the pixel circuit PC of each pixel P to compensate for a shortcoming between the thin film transistors.

일 예에 따른 화소(P)의 화소 회로(PC)에서, 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 상기 제 4 박막 트랜지스터(T4) 각각은 제 1 전도 타입의 박막 트랜지스터이고, 제 1 박막 트랜지스터(T1) 및 제 3 박막 트랜지스터(T3) 각각은 제 1 전도 타입과 다른 제 2 전도 타입의 박막 트랜지스터일 수 있다. 여기서, 제 1 전도 타입은 P 타입으로서, 구동 박막 트랜지스터(Tdr)와 제 2 박막 트랜지스터(T2) 및 제 4 박막 트랜지스터(T4) 각각은 폴리 실리콘 반도체층을 포함하는 PMOS 타입의 박막 트랜지스터이고, 제 2 전도 타입은 N 타입으로서, 제 1 박막 트랜지스터(T1) 및 제 3 박막 트랜지스터(T3) 각각은 산화물 반도체층을 포함하는 N 타입의 산화물 박막 트랜지스터일 수 있다.In the pixel circuit PC of the pixel P according to an example, each of the driving thin film transistor Tdr, the second thin film transistor T2 and the fourth thin film transistor T4 is a first conductivity type thin film transistor, Each of the first thin film transistor T1 and the third thin film transistor T3 may be a thin film transistor of a second conductivity type different from the first conductivity type. Here, the first conductivity type is a P type, and each of the driving thin film transistor Tdr, the second thin film transistor T2 and the fourth thin film transistor T4 is a PMOS type thin film transistor including a polysilicon semiconductor layer, The second conductivity type is an N type, and each of the first thin film transistor T1 and the third thin film transistor T3 may be an N type oxide thin film transistor including an oxide semiconductor layer.

본 출원의 일 예에 따른 각 화소(P)의 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)는 외부 광에 노출될 수 있다. 이를 위해, 각 화소(P)에 마련된 제 1 전극(E1)은 구동 박막 트랜지스터(Tdr)와 중첩되는 광 투과부를 포함할 수 있다. 일 예에 따른 광 투과부는 구동 박막 트랜지스터(Tdr)과 중첩되는 제 1 전극(E1)에 마련된 적어도 하나의 홀 패턴을 가질 수 있으며, 예를 들어, 홀 패턴은 원형, 다각 형태, 라인 형태, 또는 메쉬 형태를 가질 수 있다. The driving thin film transistor Tdr provided in the pixel circuit PC of each pixel P according to an example of the present application may be exposed to external light. To this end, the first electrode E1 provided in each pixel P may include a light transmitting portion overlapping the driving thin film transistor Tdr. The light transmission unit according to an example may have at least one hole pattern provided on the first electrode E1 overlapping the driving thin film transistor Tdr. For example, the hole pattern may be circular, polygonal, line, or It may have a mesh shape.

본 출원의 다른 예에 따른 각 화소(P)의 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)는 외부 광에 노출되고, 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4)는 외부 광에 노출되거나 발광 소자(ELD)에서 방출되는 광에 노출될 수 있다. 이를 위해, 각 화소(P)에 마련된 제 1 전극(E1)은 화소 회로(PC)와 중첩되는 광 투과부를 포함할 수 있다. 일 예에 따른 광 투과부는 반투명 도전성 물질로 이루어지고 화소 회로(PC)와 중첩되는 제 1 전극(E1) 전체에 배치될 수 있다. 다른 예에 따른 광 투과부는 화소 회로(PC)와 중첩되는 제 1 전극(E1)에 마련된 복수의 홀 패턴을 가질 수 있다. 예를 들어, 홀 패턴은 라인 형태 또는 메쉬 형태를 가질 수 있다.The driving thin film transistor Tdr provided in the pixel circuit PC of each pixel P according to another example of the present application is exposed to external light, and the first to fourth thin film transistors T1, T2, T3, and T4 are It may be exposed to external light or to light emitted from the light emitting device ELD. To this end, the first electrode E1 provided in each pixel P may include a light transmitting portion overlapping the pixel circuit PC. The light transmitting portion according to an example may be made of a translucent conductive material and may be disposed over the entire first electrode E1 overlapping the pixel circuit PC. The light transmitting part according to another example may have a plurality of hole patterns provided in the first electrode E1 overlapping the pixel circuit PC. For example, the hole pattern may have a line shape or a mesh shape.

이와 같이, 각 화소(P)의 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)가 외부 광에 노출되거나 화소 회로(PC)에 마련된 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4)가 광에 노출될 경우, 광에 의해 박막 트랜지스터들의 광 반응성이 활성화됨으로써 캐리어 농도가 증가하고 문턱 전압이 낮아져 응답 속도가 증가될 수 있다. 따라서, 본 출원은 복원 잔상 특성을 개선하여 표시 얼룩과 같은 화질 저하 및 플리커 특성 저하를 최소화할 수 있으며, 저 계조 구간에서의 복원 잔상을 개선할 수 있다.In this way, the driving thin film transistor Tdr provided in the pixel circuit PC of each pixel P is exposed to external light or the first to fourth thin film transistors T1, T2, T3, T4 provided in the pixel circuit PC ) is exposed to light, the photoreactivity of the thin film transistors is activated by the light, thereby increasing the carrier concentration and lowering the threshold voltage, thereby increasing the response speed. Therefore, the present application can minimize deterioration in image quality such as display stains and deterioration in flicker characteristics by improving the restored afterimage characteristics, and can improve the restored afterimage in a low grayscale section.

도 3은 도 2에 도시된 본 출원의 일 예에 따른 화소의 구동 방법을 설명하기 위한 구동 타이밍도이다.FIG. 3 is a driving timing diagram illustrating a method of driving a pixel according to an example of the present application shown in FIG. 2 .

도 2 및 도 3을 참조하여, 본 출원의 일 예에 따른 화소의 구동 방법을 설명하면 다음과 같다.Referring to FIGS. 2 and 3 , a method of driving a pixel according to an example of the present application will be described.

본 출원의 일 예에 따른 화소(P)는 초기화/샘플링 구간(ISP), 데이터 라이팅 구간(DWP), 및 발광 구간(DP)으로 구동될 수 있다.The pixel P according to an example of the present application may be driven in an initialization/sampling period (ISP), a data writing period (DWP), and an emission period (DP).

먼저, 초기화/샘플링 구간에서는, 제 1 내지 제 3 스캔 신호(SPa, SPb, SPc) 및 발광 제어 신호(ECS)에 응답하여 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2) 각각이 턴-온되고 제 3 박막 트랜지스터(T3)와 제 4 박막 트랜지스터(T4) 각각이 턴-오프된다. 이에 따라, 화소(P)는 레퍼런스 전압(Vref)이 구동 박막 트랜지스터(Tdr)의 게이트 전극에 공급되고 초기화 전압(Vini)이 구동 박막 트랜지스터(Tdr)의 제 2 소스/드레인 전극에 공급됨에 따라 초기화된다. 그리고, 구동 박막 트랜지스터(Tdr)의 제 2 소스/드레인 전극이 초기화 전압(Vini)으로 유지됨에 따라 구동 박막 트랜지스터(Tdr)는 흐르는 전류에 의해 제 1 소스/드레인 전극의 전압이 "Vref-|Vth|"일 때 턴-오프됨으로써 구동 박막 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)에 따라 구동 박막 트랜지스터(Tdr)의 문턱 전압(Vth)이 제 1 커패시터(C1)에 샘플링된다.First, in the initialization/sampling period, each of the first thin film transistor T1 and the second thin film transistor T2 turns in response to the first to third scan signals SPa, SPb, and SPc and the emission control signal ECS. -On, and each of the third thin film transistor T3 and the fourth thin film transistor T4 is turned off. Accordingly, the pixel P is initialized as the reference voltage Vref is supplied to the gate electrode of the driving thin film transistor Tdr and the initialization voltage Vini is supplied to the second source/drain electrode of the driving thin film transistor Tdr. do. And, as the second source/drain electrode of the driving thin film transistor Tdr is maintained at the initialization voltage Vini, the voltage of the first source/drain electrode of the driving thin film transistor Tdr is "Vref-|Vth" by the flowing current. |", the threshold voltage Vth of the driving thin film transistor Tdr is sampled by the first capacitor C1 according to the gate-source voltage Vgs of the driving thin film transistor Tdr.

이어서, 데이터 라이팅 구간(DWP)에서는, 제 1 내지 제 3 스캔 신호(SPa, SPb, SPc) 및 발광 제어 신호(ECS)에 응답하여 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2) 각각이 턴-오프되고 제 3 박막 트랜지스터(T3)가 턴-온되며, 제 4 박막 트랜지스터(T4)가 턴-오프 상태로 유지됨으로써 데이터 전압(Vdata)이 구동 박막 트랜지스터(Tdr)의 게이트 전극에 공급된다. 이에 따라, 구동 박막 트랜지스터(Tdr)의 게이트 전압은 데이터 전압(Vdata)으로 변화되고, 구동 박막 트랜지스터(Tdr)의 소스 전압은 제 1 커패시터(C1)와 제 2 커패시터(C2)의 전압 분배에 의해 "Vref-|Vth|+C(Vdata-Vref)"로 변화된다. 여기서, "C"는 "C1/(C1+C2+Coled)"를 의미하며, "Celd"는 발광 소자(ELD)의 커패시턴스를 의미한다.Subsequently, in the data writing period DWP, the first thin film transistor T1 and the second thin film transistor T2 are respectively formed in response to the first to third scan signals SPa, SPb, and SPc and the emission control signal ECS. is turned off, the third thin film transistor T3 is turned on, and the fourth thin film transistor T4 is maintained in a turned off state, so that the data voltage Vdata is supplied to the gate electrode of the driving thin film transistor Tdr. do. Accordingly, the gate voltage of the driving thin film transistor Tdr is changed to the data voltage Vdata, and the source voltage of the driving thin film transistor Tdr is obtained by voltage division between the first capacitor C1 and the second capacitor C2. It changes to "Vref-|Vth|+C(Vdata-Vref)". Here, "C" means "C1/(C1 + C2 + Coled)", and "Celd" means the capacitance of the light emitting element ELD.

이어서, 발광 구간(EP)에서는, 제 1 내지 제 3 스캔 신호(SPa, SPb, SPc) 및 발광 제어 신호(ECS)에 응답하여 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2) 각각이 턴-오프 상태로 유지되고 제 3 박막 트랜지스터(T3)가 턴-오프되며, 제 4 박막 트랜지스터(T4)가 턴-온됨으로써 제 1 구동 전압(Vdd)이 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극에 공급된다. 이에 따라, 구동 박막 트랜지스터(Tdr)의 소스 전압은 제 1 구동 전압(Vdd)으로 변화되고, 구동 박막 트랜지스터(Tdr)의 게이트 전압은 "Vdata+[Vdd-(Vref+|Vth|+C(Vdata-Vref))]"으로 변화됨으로써 구동 박막 트랜지스터(Tdr)는 "k(C1×Vdata-C2×Vref)²"에 의해 결정되는 데이터 전류를 발광 소자(ELD)에 공급한다. 여기서, "k"는 구동 박막 트랜지스터(Tdr)의 이동도와 기생 커패시턴스에 따라 결정되는 상수를 의미한다. 따라서, 발광 소자(ELD)에 공급되는 데이터 전류는 구동 박막 트랜지스터(Tdr)의 문턱 전압과 제 1 구동 전압(Vdd)의 전압 강하에 영향을 받지 않고 데이터 전압(Vdata)과 레퍼런스 전압(Vref) 그리고 제 1 및 제 2 커패시터(C1, C2)의 정전 용량에 영향을 받음으로써 본 출원은 복수의 화소(P) 각각에 마련된 구동 박막 트랜지스터(Tdr)의 문턱 전압을 보상할 수 있으며, 복수의 화소(P) 각각에 마련된 구동 박막 트랜지스터(Tdr) 간의 문턱 전압 편차뿐만 아니라 제 1 구동 전압(Vdd)의 전압 강하를 보상할 수 있다.Subsequently, in the light emitting period EP, the first thin film transistor T1 and the second thin film transistor T2 respectively operate in response to the first to third scan signals SPa, SPb, and SPc and the light emitting control signal ECS. When the third thin film transistor T3 is turned off, and the fourth thin film transistor T4 is turned on, the first driving voltage Vdd becomes the first source of the driving thin film transistor Tdr. / is supplied to the drain electrode. Accordingly, the source voltage of the driving thin film transistor Tdr is changed to the first driving voltage Vdd, and the gate voltage of the driving thin film transistor Tdr is "Vdata+[Vdd-(Vref+|Vth|+C(Vdata-Vref ))]”, the driving thin film transistor Tdr supplies the data current determined by “k(C1×Vdata−C2×Vref) ² ” to the light emitting element ELD. Here, "k" means a constant determined according to the mobility and parasitic capacitance of the driving thin film transistor Tdr. Therefore, the data current supplied to the light emitting element ELD is not affected by the voltage drop of the threshold voltage of the driving thin film transistor Tdr and the first driving voltage Vdd, and the data voltage Vdata and the reference voltage Vref By being affected by the capacitance of the first and second capacitors C1 and C2, the present application can compensate for the threshold voltage of the driving thin film transistor Tdr provided in each of the plurality of pixels P, and the plurality of pixels ( P) It is possible to compensate for a voltage drop of the first driving voltage Vdd as well as a threshold voltage deviation between the driving thin film transistors Tdr provided at each of the driving thin film transistors Tdr.

도 4는 본 출원의 일 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이며, 도 5는 도 4에 도시된 제 1 전극을 나타내는 사시도이다.FIG. 4 is a view illustrating a cross-sectional structure of one pixel in a light emitting display device according to an example of the present application, and FIG. 5 is a perspective view illustrating a first electrode shown in FIG. 4 .

도 4 및 도 5를 도 2와 결부하면, 본 출원의 일 예에 따른 발광 표시 장치는 기판(110), 화소 회로층(120), 평탄화층(130), 제 1 전극(E1), 뱅크층(140), 발광 소자(ELD), 제 2 전극(E2), 봉지층(150), 및 윈도우 커버(160)를 포함할 수 있다.When FIGS. 4 and 5 are combined with FIG. 2 , a light emitting display device according to an exemplary embodiment of the present application includes a substrate 110, a pixel circuit layer 120, a planarization layer 130, a first electrode E1, and a bank layer. 140 , a light emitting element ELD, a second electrode E2 , an encapsulation layer 150 , and a window cover 160 .

상기 기판(110)은 베이스 기판으로서, 플라스틱 재질 또는 유리 재질을 포함한다. 여기서, 기판(110)이 플라스틱 재질을 포함하는 경우, 기판(110)은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 예를 들어, 폴리이미드 재질의 기판(110)은 상대적으로 두꺼운 캐리어 기판에 마련되어 있는 릴리즈층의 전면(前面)에 일정 두께로 코팅된 폴리이미드 수지가 경화된 것일 수 있다. 이때, 캐리어 유리 기판은 레이저 릴리즈 공정을 이용한 릴리즈층의 릴리즈에 의해 기판(110)으로부터 분리된다.The substrate 110 is a base substrate and includes a plastic material or a glass material. Here, when the substrate 110 includes a plastic material, the substrate 110 may include an opaque or colored polyimide material. For example, the substrate 110 made of polyimide material may be a cured polyimide resin coated to a certain thickness on the front surface of a release layer provided on a relatively thick carrier substrate. At this time, the carrier glass substrate is separated from the substrate 110 by releasing the release layer using a laser release process.

추가적으로, 기판(110)이 플라스틱 재질을 포함하는 경우, 본 예에 따른 표시 장치는 기판(110)의 두께 방향(Z축 방향)을 기준으로, 기판(110)의 후면에 결합된 백 플레이트를 더 포함한다. 상기 백 플레이트는 기판(110)을 평면 상태로 유지시킨다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 이러한 백 플레이트는 캐리어 유리 기판으로부터 분리된 기판(110)의 후면에 라미네이팅될 수 있다.Additionally, when the substrate 110 includes a plastic material, the display device according to the present example further includes a back plate coupled to the rear surface of the substrate 110 based on the thickness direction (Z-axis direction) of the substrate 110 . include The back plate maintains the substrate 110 in a flat state. The back plate according to an example may include a plastic material, for example, a polyethylene terephthalate material. This back plate may be laminated to the back side of the substrate 110 separated from the carrier glass substrate.

상기 화소 회로층(120)은 버퍼층(121), 구동 박막 트랜지스터(Tdr), 제 1 박막 트랜지스터(T1), 제 1 커패시터(C1), 제 1 보호층(122), 제 1 게이트 절연층(123), 제 2 게이트 절연층(124), 층간 절연층(125), 및 제 2 보호층(126)을 포함할 수 있다.The pixel circuit layer 120 includes a buffer layer 121, a driving thin film transistor Tdr, a first thin film transistor T1, a first capacitor C1, a first protective layer 122, and a first gate insulating layer 123. ), a second gate insulating layer 124, an interlayer insulating layer 125, and a second protective layer 126.

상기 버퍼층(121)은 투습에 취약한 기판(110)을 통해 화소 회로층(120)으로 침투하는 것을 차단하기 위하여, 기판(110)의 일면 상에 형성된다. 일 예에 따른 버퍼층(121)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(121)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘산질화막(SiON) 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼층(121)은 기판(110)의 재질에 따라서 생략될 수 있다.The buffer layer 121 is formed on one surface of the substrate 110 to block penetration into the pixel circuit layer 120 through the substrate 110 vulnerable to moisture permeation. The buffer layer 121 according to an example may be formed of a plurality of inorganic films that are alternately stacked. For example, the buffer layer 121 may be formed of a multilayer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), and a silicon oxynitride layer (SiON) are alternately stacked. The buffer layer 121 may be omitted depending on the material of the substrate 110 .

상기 구동 박막 트랜지스터(Tdr)는 기판(110) 또는 버퍼층(121) 상에 정의된 구동 박막 트랜지스터 영역에 형성되는 것으로, 제 1 반도체층(SCL1), 게이트 전극(GE1), 제 1 소스/드레인 전극(SD11), 제 2 소스/드레인 전극(SD12)을 포함할 수 있다.The driving thin film transistor Tdr is formed in a driving thin film transistor region defined on the substrate 110 or the buffer layer 121, and includes a first semiconductor layer SCL1, a gate electrode GE1, and first source/drain electrodes. (SD11) and a second source/drain electrode (SD12).

상기 제 1 반도체층(SCL1)은 기판(110) 또는 버퍼층(121) 상에 정의된 구동 박막 트랜지스터 영역에 형성되는 것으로, 실리콘계 반도체 물질을 포함한다. 일 예에 따른 제 1 반도체층(SCL1)은 폴리 실리콘을 포함하는 폴리 실리콘 반도체층일 수 있으나, 이에 한정되지 않고 비정질 실리콘 반도체층일 수 있다. 이러한 제 1 반도체층(SCL1)은 제 1 보호층(122)에 의해 덮인다.The first semiconductor layer SCL1 is formed in a driving thin film transistor region defined on the substrate 110 or the buffer layer 121 and includes a silicon-based semiconductor material. The first semiconductor layer SCL1 according to an example may be a polysilicon semiconductor layer including polysilicon, but is not limited thereto and may be an amorphous silicon semiconductor layer. The first semiconductor layer SCL1 is covered by the first protective layer 122 .

상기 구동 박막 트랜지스터(Tdr)의 게이트 전극(GE1)은 제 1 반도체층(SCL1)의 채널 영역과 중첩되도록 제 1 보호층(122) 상에 형성되고, 제 1 게이트 절연층(123)과 제 2 게이트 절연층(124) 및 층간 절연층(125)에 의해 덮인다.The gate electrode GE1 of the driving thin film transistor Tdr is formed on the first protective layer 122 to overlap the channel region of the first semiconductor layer SCL1, and the first gate insulating layer 123 and the second It is covered by a gate insulating layer 124 and an interlayer insulating layer 125 .

상기 제 1 소스/드레인 전극(SD11)은 층간 절연층(125) 상에 형성되어 층간 절연층(125)과 제 2 게이트 절연층(124)과 제 1 게이트 절연층(123) 및 제 1 보호층(122)을 관통하는 컨택홀을 통해 제 1 반도체층(SCL1)의 일측에 마련된 제 1 소스/드레인 영역에 전기적으로 연결된다. 여기서, 제 1 보호층(122), 제 1 및 제 2 게이트 절연층(123, 124), 그리고 층간 절연층(125) 각각은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.The first source/drain electrode SD11 is formed on the interlayer insulating layer 125 and includes the interlayer insulating layer 125, the second gate insulating layer 124, the first gate insulating layer 123, and the first passivation layer. It is electrically connected to the first source/drain region provided on one side of the first semiconductor layer SCL1 through the contact hole passing through (122). Here, each of the first protective layer 122, the first and second gate insulating layers 123 and 124, and the interlayer insulating layer 125 is an inorganic film, for example, a silicon oxide film (SiOx) or a silicon nitride film (SiNx). , or may be formed of a multilayer thereof.

상기 제 2 소스/드레인 전극(SD12)은 층간 절연층(125) 상에 형성되어 층간 절연층(125)과 제 2 게이트 절연층(124)과 제 1 게이트 절연층(123) 및 제 1 보호층(122)을 관통하는 컨택홀을 통해 제 1 반도체층(SCL1)의 타측에 마련된 제 2 소스/드레인 영역에 전기적으로 연결된다.The second source/drain electrode SD12 is formed on the interlayer insulating layer 125 and includes the interlayer insulating layer 125, the second gate insulating layer 124, the first gate insulating layer 123, and the first passivation layer. It is electrically connected to the second source/drain region provided on the other side of the first semiconductor layer SCL1 through the contact hole passing through (122).

상기 구동 박막 트랜지스터(Tdr)의 제 1 및 제 2 소스/드레인 전극(SD11, SD12)은 제 2 보호층(126)에 의해 덮인다. 제 2 보호층(126)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.The first and second source/drain electrodes SD11 and SD12 of the driving thin film transistor Tdr are covered by a second protective layer 126 . The second passivation layer 126 may be formed of an inorganic layer, for example, a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or a multilayer thereof.

이와 같은, 구동 박막 트랜지스터(Tdr)는 폴리 실리콘 반도체층을 포함하는 PMOS 타입의 박막 트랜지스터일 수 있다.As such, the driving thin film transistor Tdr may be a PMOS type thin film transistor including a polysilicon semiconductor layer.

추가적으로, 기판(110) 상의 제 2 박막 트랜지스터 영역 및 제 4 박막 트랜지스터 영역 각각에는 구동 박막 트랜지스터(Tdr)와 동일한 구조를 갖는 제 2 박막 트랜지스터(T2)와 제 4 박막 트랜지스터(T4) 각각이 구동 박막 트랜지스터(Tdr)와 함께 형성된다.Additionally, in each of the second thin film transistor region and the fourth thin film transistor region on the substrate 110, a second thin film transistor T2 and a fourth thin film transistor T4 each having the same structure as the driving thin film transistor Tdr are provided. It is formed together with the transistor Tdr.

상기 제 1 박막 트랜지스터(T1)는 기판(110) 또는 버퍼층(121) 상에 정의된 제 1 박막 트랜지스터 영역에 형성되는 것으로, 게이트 전극(GE2), 제 2 반도체층(SCL2), 제 1 소스/드레인 전극(SD21), 제 2 소스/드레인 전극(SD22)을 포함할 수 있다.The first thin film transistor T1 is formed in a first thin film transistor region defined on the substrate 110 or the buffer layer 121, and includes a gate electrode GE2, a second semiconductor layer SCL2, and a first source / A drain electrode SD21 and a second source/drain electrode SD22 may be included.

상기 제 1 박막 트랜지스터(T1)의 게이트 전극(GE2)은 제 1 게이트 절연층(123) 상에 형성되고, 제 2 게이트 절연층(124) 및 층간 절연층(125)에 의해 덮인다.The gate electrode GE2 of the first thin film transistor T1 is formed on the first gate insulating layer 123 and covered by the second gate insulating layer 124 and the interlayer insulating layer 125 .

상기 제 1 박막 트랜지스터(T1)의 제 2 반도체층(SCL2)은 게이트 전극(GE2)과 중첩되도록 층간 절연층(125) 상에 형성되는 것으로, 산화물계 반도체 물질을 포함할 수 있다.The second semiconductor layer SCL2 of the first thin film transistor T1 is formed on the interlayer insulating layer 125 to overlap the gate electrode GE2 and may include an oxide-based semiconductor material.

제 1 박막 트랜지스터(T1)의 제 1 소스/드레인 전극(SD21)은 제 2 반도체층(SCL2)의 일측에 마련된 제 1 소스/드레인 영역과 층간 절연층(125) 상에 형성된다. 제 1 박막 트랜지스터(T1)의 제 2 소스/드레인 전극(SD22)은 제 2 반도체층(SCL2)의 타측에 마련된 제 2 소스/드레인 영역과 층간 절연층(125) 상에 형성된다. 이러한 제 1 박막 트랜지스터(T1)의 제 1 및 제 2 소스/드레인 전극(SD21, SD22)은 구동 박막 트랜지스터(Tdr)의 제 1 및 제 2 소스/드레인 전극(SD11, SD12)과 함께 형성된다.The first source/drain electrode SD21 of the first thin film transistor T1 is formed on the first source/drain region and the interlayer insulating layer 125 provided on one side of the second semiconductor layer SCL2. The second source/drain electrode SD22 of the first thin film transistor T1 is formed on the second source/drain region and the interlayer insulating layer 125 provided on the other side of the second semiconductor layer SCL2. The first and second source/drain electrodes SD21 and SD22 of the first thin film transistor T1 are formed together with the first and second source/drain electrodes SD11 and SD12 of the driving thin film transistor Tdr.

상기 제 1 박막 트랜지스터(T1)의 제 1 및 제 2 소스/드레인 전극(SD21, SD22)은 제 2 보호층(126)에 의해 덮인다.The first and second source/drain electrodes SD21 and SD22 of the first thin film transistor T1 are covered by a second protective layer 126 .

이와 같은, 제 1 박막 트랜지스터(T1)는 산화물 반도체층을 포함하는 N 타입의 산화물 박막 트랜지스터일 수 있다.As such, the first thin film transistor T1 may be an N-type oxide thin film transistor including an oxide semiconductor layer.

추가적으로, 기판(110) 상의 제 3 박막 트랜지스터 영역에는 제 1 박막 트랜지스터(T1)와 동일한 구조를 갖는 제 3 박막 트랜지스터(T3)가 제 1 박막 트랜지스터(T1)와 함께 형성된다.Additionally, a third thin film transistor T3 having the same structure as the first thin film transistor T1 is formed in the third thin film transistor region on the substrate 110 together with the first thin film transistor T1.

상기 제 1 커패시터(C1)는 기판(110) 또는 버퍼층(121) 상에 정의된 제 1 커패시터 영역에 형성되는 것으로, 제 1-1 내지 제 1-3 커패시터 전극(CE11, CE12, CE13)을 포함한다.The first capacitor C1 is formed in a first capacitor region defined on the substrate 110 or the buffer layer 121, and includes 1-1 to 1-3 capacitor electrodes CE11, CE12, and CE13. do.

상기 제 1-1 커패시터 전극(CE11)은 구동 박막 트랜지스터(Tdr)의 제 1 반도체층(SCL1)과 함께 버퍼층(121) 상에 형성되고, 제 1 보호층(122)에 의해 덮인다. 이러한 제 1-1 커패시터 전극(CE11)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)에 전기적으로 연결된다.The 1-1 capacitor electrode CE11 is formed on the buffer layer 121 together with the first semiconductor layer SCL1 of the driving thin film transistor Tdr and covered by the first protective layer 122 . The 1-1 capacitor electrode CE11 is electrically connected to the first source/drain electrode SD11 of the driving thin film transistor Tdr.

상기 제 1-2 커패시터 전극(CE12)은 박막 트랜지스터들의 게이트 전극(GE)과 함께 제 1-1 커패시터 전극(CE11)과 중첩되도록 제 1 보호층(122) 상에 형성되고, 제 1 게이트 절연층(123)에 의해 덮인다. 이러한 제 1-2 커패시터 전극(CE12)은 구동 박막 트랜지스터(Tdr)의 게이트 전극(GE1)에 전기적으로 연결된다.The 1-2nd capacitor electrode CE12 is formed on the first protective layer 122 to overlap the 1-1st capacitor electrode CE11 together with the gate electrode GE of the thin film transistors, and the first gate insulating layer covered by (123). The first and second capacitor electrodes CE12 are electrically connected to the gate electrode GE1 of the driving thin film transistor Tdr.

상기 제 1-3 커패시터 전극(CE13)은 제 1 박막 트랜지스터(T1)의 게이트 전극(GE)과 함께 제 1 게이트 절연층(123) 상에 형성되고, 제 2 게이트 절연층(124)과 층간 절연층(125) 및 제 2 보호층(126)에 의해 덮인다. 이러한 제 1-3 커패시터 전극(CE13)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)에 전기적으로 연결된다.The first to third capacitor electrodes CE13 are formed on the first gate insulating layer 123 together with the gate electrode GE of the first thin film transistor T1, and are interlayer insulating from the second gate insulating layer 124. layer 125 and a second protective layer 126. The first through third capacitor electrodes CE13 are electrically connected to the first source/drain electrode SD11 of the driving thin film transistor Tdr.

이와 같은, 제 1 커패시터(C1)는 제 1-1 커패시터 전극(CE11)과 제 1-2 커패시터 전극(CE12) 사이의 제 1 정전 용량 및 제 1-2 커패시터 전극(CE12)과 제 1-3 커패시터 전극(CE13) 사이의 제 2 정전 용량이 전기적으로 병렬 연결된 이중 커패시터 구조를 가질 수 있다.As described above, the first capacitor C1 has the first capacitance between the 1-1st capacitor electrode CE11 and the 1-2nd capacitor electrode CE12 and the 1-2nd capacitor electrode CE12 and the 1-3rd capacitor electrode CE12. The second capacitance between the capacitor electrodes CE13 may have a double capacitor structure electrically connected in parallel.

추가적으로, 기판(110) 상의 제 2 커패시터 영역에는 제 1 커패시터(C1)와 함께 제 2 커패시터(C2)가 형성된다. 일 예에 따른 제 2 커패시터(C2)는 제 1-3 커패시터 전극(CE13)과 함께 형성되는 제 2-1 커패시터 전극, 및 제 4 박막 트랜지스터(T4)의 제 1 소스/드레인 전극으로부터 연장된 제 2-2 커패시터 전극을 포함할 수 있다. 이러한 제 2 커패시터(C2)는 제 2-1 커패시터 전극과 제 2-2 커패시터 전극 사이에 형성되는 정전 용량을 갖는다.Additionally, a second capacitor C2 is formed along with the first capacitor C1 in the second capacitor region on the substrate 110 . The second capacitor C2 according to an example includes a 2-1 capacitor electrode formed together with the 1-3 capacitor electrode CE13 and a first source/drain electrode extending from the first source/drain electrode of the fourth thin film transistor T4. 2-2 may include capacitor electrodes. The second capacitor C2 has capacitance formed between the 2-1 capacitor electrode and the 2-2 capacitor electrode.

상기 평탄화층(130)은 화소 회로층(120)의 제 2 보호층(122) 상에 형성되어 화소 회로층(120) 상에 평탄면을 제공한다. 평탄화층(130)은 유기막, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.The planarization layer 130 is formed on the second passivation layer 122 of the pixel circuit layer 120 to provide a flat surface on the pixel circuit layer 120 . The planarization layer 130 is an organic film, for example, acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. can be formed as

상기 제 1 전극(E1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 이때, 제 1 전극(E1)은 전극 연결 패턴(132)을 통하여 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 전극 연결 패턴(132)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 중첩되는 제 2 보호층(122) 상에 형성되고, 제 2 보호층(122)에 마련된 보조 컨택홀을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결될 수 있다. 전극 연결 패턴(132)은 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 제 1 전극(E1) 사이에 배치됨으로써 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 제 1 전극(E1) 간의 전기적으로 연결을 용이하게 한다.The first electrode E1 is formed on the planarization layer 130 so as to overlap the pixel circuit PC and provides a first source of the driving thin film transistor Tdr through an electrode contact hole 134 provided in the planarization layer 130. / It is electrically connected to the drain electrode (SD11). At this time, the first electrode E1 is electrically connected to the first source/drain electrode SD11 of the driving thin film transistor Tdr through the electrode connection pattern 132 . The electrode connection pattern 132 is formed on the second protective layer 122 overlapping the first source/drain electrode SD11 of the driving thin film transistor Tdr, and the auxiliary contact hole is provided in the second protective layer 122. It may be electrically connected to the first source/drain electrode SD11 of the driving thin film transistor Tdr. The electrode connection pattern 132 is disposed between the first source/drain electrode SD11 and the first electrode E1 of the driving thin film transistor Tdr, thereby forming the first source/drain electrode SD11 of the driving thin film transistor Tdr. It facilitates electrical connection between the first electrode E1 and the first electrode E1.

일 예에 따른 제 1 전극(E1)은 반사율이 높은 반사 금속 물질을 포함할 수 있다. 예를 들어, 제 1 전극(E1)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.The first electrode E1 according to an example may include a reflective metal material having a high reflectance. For example, the first electrode E1 may have a stacked structure of aluminum (Al) and titanium (Ti) (Ti/Al/Ti) or a stacked structure of aluminum (Al) and indium tin oxide (ITO/Al/Ti). ITO), APC (Ag/Pd/Cu) alloy, or a multilayer structure such as a laminated structure of APC alloy and ITO (ITO/APC/ITO), or silver (Ag), aluminum (Al), molybdenum (Mo) , Gold (Au), magnesium (Mg), calcium (Ca), or barium (Ba) may include a single layer structure made of any one material or two or more alloy materials selected.

본 출원의 일 예에 따른 제 1 전극(E1)은 광 투과부(LTP)를 포함한다.The first electrode E1 according to an example of the present application includes a light transmission part LTP.

상기 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)와 중첩되는 제 1 전극(E1)을 관통하는 적어도 하나의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 적어도 하나의 홀 패턴(HP)은 제 1 전극(E1)의 전체 영역 중 구동 박막 트랜지스터(Tdr)와 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 홀 패턴(HP)은 원형, 다각 형태, 적어도 하나의 라인 형태, 또는 메쉬 형태를 가질 수 있다. 이러한 광 투과부(LTP)는 적어도 하나의 홀 패턴(HP)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 반도체층(SCL1), 즉 채널 영역을 외부 광에 노출시킨다.The light transmitting part LTP may include at least one hole pattern HP penetrating the first electrode E1 overlapping the driving thin film transistor Tdr. At least one hole pattern HP according to an example is formed to vertically penetrate an area overlapping the driving thin film transistor Tdr among the entire area of the first electrode E1. For example, the hole pattern HP may have a circular shape, a polygonal shape, at least one line shape, or a mesh shape. The light transmission part LTP exposes the first semiconductor layer SCL1, that is, the channel region of the driving thin film transistor Tdr, to external light through at least one hole pattern HP.

상기 뱅크층(140)은 화소(P)의 개구 영역(OA)을 제외한 나머지 화소 회로 영역(CA)을 덮도록 평탄화층(130) 상에 형성된다. 이에 따라, 제 1 전극(E1)의 영역 중 구동 박막 트랜지스터(Tdr)와 중첩되는 영역과 가장자리 영역은 뱅크층(140)에 의해 덮인다. 이에 따라, 구동 박막 트랜지스터(Tdr)와 중첩되도록 제 1 전극(E1)에 마련된 광 투과부(LTP) 역시 뱅크층(140)에 의해 덮인다. 이러한 뱅크층(140)는 인접한 화소(P)의 제 1 전극(E1) 사이에 배치되어 화소들(P)의 개구 영역(OA)을 정의하는 화소 정의막의 역할을 한다.The bank layer 140 is formed on the planarization layer 130 to cover the remaining pixel circuit area CA except for the opening area OA of the pixel P. Accordingly, the region overlapping the driving thin film transistor Tdr and the edge region of the region of the first electrode E1 are covered by the bank layer 140 . Accordingly, the light transmitting portion LTP provided on the first electrode E1 to overlap the driving thin film transistor Tdr is also covered by the bank layer 140 . The bank layer 140 is disposed between the first electrodes E1 of adjacent pixels P and serves as a pixel defining layer defining the opening area OA of the pixels P.

본 예에 따른 뱅크층(140)은 구동 박막 트랜지스터(Tdr)가 제 1 전극(E1)에 마련된 광 투과부(LTP)를 통하여 외부 광에 노출될 수 있도록 투명 물질로 이루어질 수 있다. 예를 들어, 뱅크층(140)은 투명 유기 물질, 예를 들어 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.The bank layer 140 according to the present example may be made of a transparent material so that the driving thin film transistor Tdr may be exposed to external light through the light transmission part LTP provided on the first electrode E1. For example, the bank layer 140 may be made of a transparent organic material such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. (polyimide resin) or the like.

상기 발광 소자(ELD)는 뱅크층(140)에 의해 노출된 제 1 전극(E1) 상에 형성되어 제 1 전극(E1)과 전기적으로 연결된다. 일 예에 따른 발광 소자(ELD)는 적색 광, 녹색 광, 및 청색 광 중 어느 하나의 광을 방출하기 위한 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.The light emitting element ELD is formed on the first electrode E1 exposed by the bank layer 140 and is electrically connected to the first electrode E1. The light emitting device ELD according to an embodiment includes any one of an organic light emitting layer, an inorganic light emitting layer, and a quantum dot light emitting layer for emitting any one of red light, green light, and blue light, or an organic light emitting layer (or an inorganic light emitting layer). ) and a stacked or mixed structure of a quantum dot light emitting layer.

상기 제 2 전극(E2)은 발광 소자(ELD)와 뱅크층(140) 상에 형성된다. 이러한 제 2 전극(E2)은 화소(P)들에 공통적으로 형성되는 공통층일 수 있다. 일 예에 따른 제 2 전극(E2)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.The second electrode E2 is formed on the light emitting element ELD and the bank layer 140 . The second electrode E2 may be a common layer commonly formed in the pixels P. The second electrode E2 according to an embodiment is a transparent conductive material capable of transmitting light, for example, a metal oxide such as ITO or indium zinc oxide (IZO), a metal and an oxide such as ZnO:Al, or SnO2:Sb. It may consist of a mixture of

상기 봉지층(150)은 화소 어레이층을 둘러싸도록 형성된다. 여기서, 화소 어레이층은 화소 회로층(120), 평탄화층(130), 제 1 전극(E1), 뱅크층(140), 발광 소자(ELD), 및 제 2 전극(E2)을 포함할 수 있다. 봉지층(150)은 외부 충격으로부터 발광 소자(ELD) 등을 보호하고, 산소 또는/및 수분 나아가 이물들(particles)이 발광 소자(ELD)와 제 2 전극(E2)으로 침투하는 것을 방지하는 역할을 한다. 봉지층(120)은 적어도 하나의 무기막을 포함할 수 있다. 그리고, 봉지층(120)은 적어도 하나의 유기막을 더 포함할 수 있다. 일 예에 따른 봉지층(120)은 제 1 무기 봉지층, 유기 봉지층, 및 제 2 무기 봉지층을 포함할 수 있다. 여기서, 제 1 및 제 2 무기 봉지층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기 물질을 포함할 수 있다. 그리고, 유기 봉지층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 아미드 수지(polyamide resin), 폴리 이미드 수지(polyimide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 어느 하나의 유기 물질로 이루어질 수 있다. 예를 들어, 유기 봉지층은 에폭시 수지로 형성될 수 있다.The encapsulation layer 150 is formed to surround the pixel array layer. Here, the pixel array layer may include a pixel circuit layer 120, a planarization layer 130, a first electrode E1, a bank layer 140, a light emitting element ELD, and a second electrode E2. . The encapsulation layer 150 serves to protect the light emitting element ELD from external impact and to prevent oxygen or/and moisture as well as particles from penetrating into the light emitting element ELD and the second electrode E2. do The encapsulation layer 120 may include at least one inorganic layer. And, the encapsulation layer 120 may further include at least one organic layer. The encapsulation layer 120 according to an example may include a first inorganic encapsulation layer, an organic encapsulation layer, and a second inorganic encapsulation layer. Here, the first and second inorganic encapsulation layers include an inorganic material of any one of a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), a titanium oxide film (TiOx), and an aluminum oxide film (AlOx). can do. In addition, the organic encapsulation layer is an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, a polyimide resin, and a benzocyclobutene resin ( benzocyclobutene resin) may be made of any one organic material. For example, the organic encapsulation layer may be formed of an epoxy resin.

상기 윈도우 커버(160)는 커버 접착 부재를 매개로 하여 봉지층(150)의 전면(前面)에 접착될 수 있다. 일 예에 따른 윈도우 커버(160)는 플라스틱 재질, 금속 재질, 또는 유리 재질로 이루어질 수 있다. 이때, 유리 재질의 윈도우 커버(160)는 사파이어 글라스(Sapphire Glass) 및 고릴라 글라스(Gorilla Glass) 중 어느 하나 또는 이들의 접합 구조를 가질 수 있다.The window cover 160 may be adhered to the front surface of the encapsulation layer 150 via a cover adhesive member. The window cover 160 according to an example may be made of a plastic material, a metal material, or a glass material. In this case, the window cover 160 made of glass may have any one of sapphire glass and gorilla glass or a bonding structure thereof.

상기 커버 접착 부재는 윈도우 커버(160)를 봉지층(150)의 전면(前面)에 라미네이팅시키기 위한 것으로, 감압 접착제(pressure sensitive adhesive), 광학 투명 접착제(optically clear adhesive), 또는 광학 투명 접착 수지(optically clear resin)를 포함할 수 있다.The cover adhesive member is for laminating the window cover 160 to the front surface of the encapsulation layer 150, and is a pressure sensitive adhesive, an optically clear adhesive, or an optically transparent adhesive resin ( optically clear resin).

한편, 발광 소자(ELD)는 제 1 전극(E1)과 뱅크층(140)을 모두 덮도록 형성될 수 있는데, 이 경우, 발광 소자(ELD)는 각 화소(P)들에 공통적으로 형성되는 공통층일 수 있다. 발광 소자(ELD)는 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.Meanwhile, the light emitting element ELD may be formed to cover both the first electrode E1 and the bank layer 140. In this case, the light emitting element ELD is formed in common to each pixel P. may be layered. The light emitting device ELD may include any one of an organic light emitting layer, an inorganic light emitting layer, and a quantum dot light emitting layer, or may include a stacked or mixed structure of an organic light emitting layer (or an inorganic light emitting layer) and a quantum dot light emitting layer.

일 예에 따른 발광 소자(ELD)는 백색 광을 방출하기 위한 2 이상의 발광부를 포함한다. 예를 들어, 발광 소자(ELD)는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광부와 제 2 발광부를 포함할 수 있다. 여기서, 제 1 발광부는 제 1 광을 방출하는 것으로 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 발광부 중 어느 하나를 포함할 수 있다. 제 2 발광부는 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 중 제 1 광의 보색 관계를 갖는 광을 방출하는 발광부를 포함할 수 있다.The light emitting device ELD according to an example includes two or more light emitting units for emitting white light. For example, the light emitting device ELD may include a first light emitting unit and a second light emitting unit for emitting white light by mixing the first light and the second light. Here, the first light emitting unit emits the first light and may include any one of a blue light emitting unit, a green light emitting unit, a red light emitting unit, a yellow light emitting unit, and a yellow-green light emitting unit. The second light emitting unit may include a blue light emitting unit, a green light emitting unit, a red light emitting unit, a yellow light emitting unit, and a light emitting unit emitting light having a complementary color relationship with the first light among yellow-green light emitting units.

이와 같이, 발광 소자(ELD)가 각 화소(P)들에 공통적으로 형성되는 공통층일 경우, 본 출원의 일 예에 따른 발광 표시 장치는 봉지층(150)과 커버 윈도우(160) 사이에 배치된 블랙 매트릭스 및 파장 변환층을 더 포함할 수 있다.As such, when the light emitting element ELD is a common layer commonly formed in each pixel P, the light emitting display device according to an example of the present application is disposed between the encapsulation layer 150 and the cover window 160. A black matrix and a wavelength conversion layer may be further included.

상기 블랙 매트릭스는 각 화소(P)의 개구 영역(OA)을 정의하는 것으로, 뱅크층(140)과 중첩되도록 봉지층(150) 상에 형성될 수 있다.The black matrix defines the opening area OA of each pixel P and may be formed on the encapsulation layer 150 to overlap the bank layer 140 .

상기 파장 변환층은 블랙 매트릭스에 의해 정의되는 봉지층(150) 상의 개구 영역(OA)에 형성된다.The wavelength conversion layer is formed in the opening area OA on the encapsulation layer 150 defined by the black matrix.

일 예에 따른 파장 변환층는 각 화소(P)의 발광 소자(ELD)로부터 입사되는 백색 광 중 화소에 설정된 색상의 파장만을 투과시키는 컬러필터를 포함한다. 예를 들어, 파장 변환층은 적색, 녹색, 또는 청색의 파장만을 투과시킬 수 있다.The wavelength conversion layer according to an example includes a color filter that transmits only a wavelength of a color set to the pixel among white light incident from the light emitting device ELD of each pixel P. For example, the wavelength conversion layer may transmit only red, green, or blue wavelengths.

다른 예에 따른 파장 변환층는 각 화소(P)의 발광 소자(ELD)로부터 입사되는 백색 광에 따라 재발광하여 화소에 설정된 색상의 광을 방출하는 크기를 갖는 양자점을 포함할 수 있다. 여기서, 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, 또는 AlSb 등에서 선택될 수 있다. 예를 들어, 상기 CdSe 또는 InP의 양자점은 적색 광을 방출할 수 있고, CdZnSeS의 양자점은 녹색 광을 방출할 수 있으며, ZnSe의 양자점은 청색 광을 방출할 수 있다. 이와 같이, 파장 변환층이 양자점을 포함하는 경우, 색재현율이 높아질 수 있다.The wavelength conversion layer according to another example may include quantum dots having a size that emits light of a color set in the pixel by re-emitting light according to white light incident from the light emitting device ELD of each pixel P. Here, the quantum dots may be selected from CdS, CdSe, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, or AlSb. For example, the CdSe or InP quantum dots may emit red light, the CdZnSeS quantum dots may emit green light, and the ZnSe quantum dots may emit blue light. As such, when the wavelength conversion layer includes quantum dots, the color reproduction rate may be increased.

또 다른 예에 따른 파장 변환층은 양자점을 함유하는 컬러필터로 이루어질 수도 있다.A wavelength conversion layer according to another example may be formed of a color filter containing quantum dots.

이와 같은 파장 변환층을 포함하는 경우, 본 출원은 발광 소자(ELD)을 각 화소(P)들에 공통적으로 형성함으로써 제조 공정을 단순화시킬 수 있다.In the case of including such a wavelength conversion layer, the present application can simplify the manufacturing process by forming the light emitting element ELD in common with each pixel P.

한편, 커버 윈도우(160)는 블랙 매트릭스 및 파장 변환층을 포함하는 컬러필터 어레이 기판일 수 있다. 이 경우, 컬러필터 어레이 기판은 기판 접착 부재를 매개로 하여 봉지층(150)과 결합될 수 있다. 여기서, 기판 접착 부재는 감압 접착제(pressure sensitive adhesive), 광학 투명 접착제(optically clear adhesive), 또는 광학 투명 접착 수지(optically clear resin)를 포함할 수 있다.Meanwhile, the cover window 160 may be a color filter array substrate including a black matrix and a wavelength conversion layer. In this case, the color filter array substrate may be coupled to the encapsulation layer 150 via a substrate adhesive member. Here, the substrate adhesive member may include a pressure sensitive adhesive, an optically clear adhesive, or an optically clear resin.

한편, 본 출원의 일 예에 따른 발광 표시 장치는 봉지층(150)과 커버 윈도우(160) 사이에 배치된 터치 전극층을 더 포함할 수 있다. 상기 터치 전극층은 봉지층(150) 상에 형성된 브리지 전극들, 브리지 전극들을 덮도록 봉지층(150) 상에 형성된 터치 절연층, 센싱 영역을 사이에 두고 제 1 방향과 제 2 방향을 따라 서로 이격되도록 터치 절연층 상에 형성된 제 1 터치 전극들과 제 2 터치 전극들을 포함한다. 이때, 제 1 방향을 따라 서로 이격된 인접한 제 1 터치 전극들은 터치 절연층에 형성된 브리지 컨택홀을 통해 브리지 전극에 전기적으로 접속될 수 있다.Meanwhile, the light emitting display device according to an example of the present application may further include a touch electrode layer disposed between the encapsulation layer 150 and the cover window 160 . The touch electrode layer includes bridge electrodes formed on the encapsulation layer 150, a touch insulating layer formed on the encapsulation layer 150 to cover the bridge electrodes, and a sensing area spaced apart from each other along a first direction and a second direction. It includes first touch electrodes and second touch electrodes formed on the touch insulating layer as much as possible. In this case, adjacent first touch electrodes spaced apart from each other in the first direction may be electrically connected to the bridge electrode through a bridge contact hole formed in the touch insulating layer.

이와 같은, 본 출원의 일 예에 따른 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 서로 다른 특성을 갖는 박막 트랜지스터들이 배치됨에 따라 박막 트랜지스터들 간의 단점이 보완됨으로써 각 화소(P)의 발광 특성이 향상될 수 있으며, 각 화소(P)에 마련된 화소 회로(PC)의 구동 박막 트랜지스터(Tdr)가 제 1 전극(E1)에 마련된 광 투과부를 통해 외부 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.As described above, in the light emitting display device according to an example of the present application, as thin film transistors having different characteristics are disposed in the pixel circuit PC of each pixel P, disadvantages between the thin film transistors are compensated so that each pixel P The light emitting characteristics of may be improved, and the driving thin film transistor (Tdr) of the pixel circuit (PC) provided in each pixel (P) is exposed to external light through the light transmission portion provided in the first electrode (E1) to increase the response speed. By having it, the restoration afterimage can be improved.

도 6은 도 4에 도시된 제 1 전극의 다른 예를 설명하기 위한 사시도이며, 도 7은 도 6에 도시된 선 I-I'의 단면도이다.FIG. 6 is a perspective view for explaining another example of the first electrode shown in FIG. 4, and FIG. 7 is a cross-sectional view along the line II' shown in FIG.

도 6 및 도 7을 도 4와 결부하면, 본 예에 따른 제 1 전극(E1)은 투명 금속층(ML1), 반사 금속층(ML2), 및 광 투과부(LTP)를 포함할 수 있다.When FIGS. 6 and 7 are combined with FIG. 4 , the first electrode E1 according to the present example may include a transparent metal layer ML1 , a reflective metal layer ML2 , and a light transmission portion LTP.

상기 투명 금속층(ML1)은 구동 박막 트랜지스터(Tdr)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.The transparent metal layer ML1 is formed on the planarization layer 130 to overlap with the driving thin film transistor Tdr, and provides a first source of the driving thin film transistor Tdr through an electrode contact hole 134 provided in the planarization layer 130. / It is electrically connected to the drain electrode. The transparent metal layer ML1 according to an example is a transparent conductive material capable of transmitting light, for example, a metal oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO), ZnO:Al, or SnO2:Sb. It may be made of a mixture of metals and oxides such as

상기 반사 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반사 금속층(ML2)은 반사율이 높은 물질, 예컨대 은(Ag), 알루미늄(Al), 또는 APC(Ag/Pd/Cu) 합금으로 이루어질 수 있다.The reflective metal layer ML2 is stacked on the transparent metal layer ML1. The reflective metal layer ML2 according to an example may be formed of a material having high reflectivity, such as silver (Ag), aluminum (Al), or an Ag/Pd/Cu (APC) alloy.

상기 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)와 중첩되는 반사 금속층(ML2)을 관통하는 적어도 하나의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 적어도 하나의 홀 패턴(HP)은 반사 금속층(ML2)의 전체 영역 중 구동 박막 트랜지스터(Tdr)와 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 홀 패턴(HP)은 원형, 다각 형태, 적어도 하나의 라인 형태, 또는 메쉬 형태를 가질 수 있다. 이러한 광 투과부(LTP)는 적어도 하나의 홀 패턴(HP)과 투명 금속층(ML1)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 반도체층(SCL1), 즉 채널 영역을 외부 광에 노출시킴으로써 외부 광에 의하여 구동 박막 트랜지스터(Tdr)의 광 반응성이 활성화되도록 한다.The light transmitting part LTP may include at least one hole pattern HP penetrating the reflective metal layer ML2 overlapping the driving thin film transistor Tdr. At least one hole pattern HP according to an example is formed to vertically penetrate an area overlapping the driving thin film transistor Tdr among the entire area of the reflective metal layer ML2 . For example, the hole pattern HP may have a circular shape, a polygonal shape, at least one line shape, or a mesh shape. The light transmission part LTP exposes the first semiconductor layer SCL1 of the driving thin film transistor Tdr, that is, the channel region, to external light through at least one hole pattern HP and the transparent metal layer ML1, thereby providing protection against external light. As a result, photoreactivity of the driving thin film transistor Tdr is activated.

본 예에 따른 제 1 전극(E1)은 반사 금속층(ML2)에 적층된 상부 투명 금속층(ML3)을 더 포함할 수 있다.The first electrode E1 according to the present example may further include an upper transparent metal layer ML3 stacked on the reflective metal layer ML2.

상기 상부 투명 금속층(ML3)은 일함수가 높고 발광 소자와의 계면 및 접착력 특성이 우수한 투명한 도전성 물질로 이루어질 수 있다. 예를 들어, 상부 투명 금속층(ML3)은 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어지거나 투명 금속층(ML1)과 동일한 물질로 이루어질 수 있다.The upper transparent metal layer ML3 may be formed of a transparent conductive material having a high work function and excellent interface and adhesion characteristics with the light emitting device. For example, the upper transparent metal layer ML3 is formed of a metal oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO), a mixture of a metal and an oxide such as ZnO:Al, or SnO2:Sb, or a transparent metal layer. It may be made of the same material as (ML1).

일 예로서, 상부 투명 금속층(ML3)은 반사 금속층(ML2)과 동일한 형태를 가지도록 형성될 수 있다. 이 경우, 상부 투명 금속층(ML3)은 반사 금속층(ML2)에 마련된 적어도 하나의 홀 패턴(HP)과 중첩되는 적어도 하나의 홀을 가질 수 있다. 즉, 본 예에 따른 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)와 중첩되는 반사 금속층(ML2)과 상부 투명 금속층(ML3)을 모두 관통하는 적어도 하나의 홀 패턴(HP)을 포함할 수 있다.As an example, the upper transparent metal layer ML3 may be formed to have the same shape as the reflective metal layer ML2. In this case, the upper transparent metal layer ML3 may have at least one hole overlapping with at least one hole pattern HP provided in the reflective metal layer ML2 . That is, the light transmission part LTP according to the present example may include at least one hole pattern HP penetrating both the reflective metal layer ML2 overlapping the driving thin film transistor Tdr and the upper transparent metal layer ML3. .

다른 예로서, 상부 투명 금속층(ML3)은 적어도 하나의 홀 패턴(HP)을 갖는 반사 금속층(ML2)을 덮도록 형성될 수 있다. 즉, 상부 투명 금속층(ML3)은 적어도 하나의 홀 패턴(HP)을 갖는 반사 금속층(ML2)에 일정한 두께로 증착될 수 있다. 이에 따라, 광 투과부(LTP) 상에 형성되는 상부 투명 금속층(ML3)은 적어도 하나의 홀 패턴(HP)에 채워지거나 적어도 하나의 홀 패턴(HP)을 통해 투명 금속층(ML1)과 접촉될 수 있다. 이 경우, 상부 투명 금속층(ML3)은 면적 증가로 인하여 면저항이 감소될 수 있다.As another example, the upper transparent metal layer ML3 may be formed to cover the reflective metal layer ML2 having at least one hole pattern HP. That is, the upper transparent metal layer ML3 may be deposited to a certain thickness on the reflective metal layer ML2 having at least one hole pattern HP. Accordingly, the upper transparent metal layer ML3 formed on the light transmission part LTP may be filled in at least one hole pattern HP or may contact the transparent metal layer ML1 through at least one hole pattern HP. . In this case, sheet resistance of the upper transparent metal layer ML3 may decrease due to an increase in area.

결과적으로, 본 예에 따른 제 1 전극(E1)은 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층(ML3)을 포함하는 3층 구조, 예를 들어 ITO와 은(Ag)의 적층 구조(ITO/Ag/ITO), ITO와 알루미늄(Al)의 적층 구조(ITO/Al/ITO), 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)를 가질 수 있다.As a result, the first electrode E1 according to the present example has a three-layer structure including a transparent metal layer ML1, a reflective metal layer ML2, and an upper transparent metal layer ML3, for example, a stack of ITO and silver (Ag). It may have a structure (ITO/Ag/ITO), a stacked structure of ITO and aluminum (Al) (ITO/Al/ITO), or a stacked structure of APC alloy and ITO (ITO/APC/ITO).

선택적으로, 본 예에 따른 광 투과부(LTP)의 홀 패턴(HP)은 구동 박막 트랜지스터(Tdr)와 중첩되는 반사 금속층(ML2)을 관통하거나 반사 금속층(ML2)과 상부 투명 금속층(ML3)을 관통하는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 광 투과부(LTP)의 홀 패턴(HP)은 구동 박막 트랜지스터(Tdr)와 중첩되는 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층(ML3)을 모두 관통하도록 형성될 수 있으며, 이 경우 광 투과부(LTP)를 통해 구동 박막 트랜지스터(Tdr)에 조사되는 광량이 증가될 수 있다.Optionally, the hole pattern HP of the light transmission part LTP according to the present example penetrates the reflective metal layer ML2 overlapping the driving thin film transistor Tdr or penetrates the reflective metal layer ML2 and the upper transparent metal layer ML3. Although it has been described as doing, it is not necessarily limited thereto, and the hole pattern HP of the light transmission part LTP includes the transparent metal layer ML1, the reflective metal layer ML2, and the upper transparent metal layer ML3 overlapping the driving thin film transistor Tdr. In this case, the amount of light irradiated to the driving thin film transistor Tdr through the light transmission part LTP can be increased.

도 8은 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이며, 도 9 내지 도 11은 도 8에 도시된 제 1 전극의 다양한 예들을 설명하기 위한 단면도들로서, 이는 도 4에 도시된 발광 표시 장치에서 제 1 전극의 구조를 변경하여 구성한다. 이에 따라, 이하의 설명에서는 제 1 전극 및 이와 관련된 구성들에 대해서만 설명하기로 하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.8 is a view showing a cross-sectional structure of one pixel in a light emitting display device according to another example of the present application, and FIGS. 9 to 11 are cross-sectional views for explaining various examples of the first electrode shown in FIG. 8 , which are In the light emitting display device shown in FIG. 4 , the structure of the first electrode is changed. Accordingly, in the following description, only the first electrode and components related thereto will be described, and redundant description of the same components will be omitted.

먼저, 도 8 및 도 9를 참조하면, 일 예에 따른 제 1 전극(E1)은 반투명 도전성 물질을 포함하는 반투명 금속층을 이루어진다. 이러한 제 1 전극(E1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다.First, referring to FIGS. 8 and 9 , the first electrode E1 according to an example includes a translucent metal layer including a translucent conductive material. The first electrode E1 is formed on the planarization layer 130 to overlap the pixel circuit PC, and the first source of the driving thin film transistor Tdr is provided through the electrode contact hole 134 provided in the planarization layer 130. / It is electrically connected to the drain electrode (SD11).

일 예에 따른 제 1 전극(E1)은 금속 물질과 투명 도전성 물질의 혼합 물질로 이루어진 단층 구조를 갖는다. 일 예에 따른 제 1 전극(E1)에서, 금속 물질은 은(Ag) 또는 알루미늄(Al)을 포함할 수 있으며, 투명 도전성 물질은 ITO 또는 IZO을 포함할 수 있다. 제 1 전극(E1)은 발광 소자(ELD)에서 방출되는 광을 제 2 전극(E1) 쪽으로 반사시키는 반사판의 역할을 하여야 한다. 이에 따라, 금속 물질과 투명 도전성 물질의 혼합 물질에서 금속 물질이 차지하는 비율은 제 1 전극(E1)의 투명도(transparency)를 증가시키기 위해 상대적으로 낮게 설정된다. 예를 들어, 제 1 전극(E1)이 반투명한 특성을 가질 수 있도록 금속 물질과 투명 도전성 물질의 혼합 물질에서 금속 물질이 차지하는 비율은 20~80%로 설정될 수 있다.The first electrode E1 according to an example has a single-layer structure made of a mixed material of a metal material and a transparent conductive material. In the first electrode E1 according to an example, the metal material may include silver (Ag) or aluminum (Al), and the transparent conductive material may include ITO or IZO. The first electrode E1 should serve as a reflector for reflecting light emitted from the light emitting element ELD toward the second electrode E1. Accordingly, the ratio of the metal material in the mixed material of the metal material and the transparent conductive material is set relatively low to increase the transparency of the first electrode E1. For example, the proportion of the metal material in the mixed material of the metal material and the transparent conductive material may be set to 20% to 80% so that the first electrode E1 may have a translucent characteristic.

본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 반투명성을 갖는 제 1 전극(E1) 전체에 배치된다. 즉, 제 1 전극(E1) 전체는 구동 박막 트랜지스터(Tdr)뿐만 아니라 화소 회로(PC)와 중첩되면서 반투명성을 가짐에 따라 광 투과부(TLP)로 정의될 수 있다. 이러한 광 투과부(LTP)는 구동 박막 트랜지스터(Tdr)의 반도체층뿐만 아니라 화소 회로(PC)를 외부 광에 노출시키거나 개구 영역(OA)과 중첩되는 박막 트랜지스터(T1, T2, T3, T4)들의 반도체층을 발광 소자(ELD)에서 방출되는 광에 노출시킴으로써 광에 의하여 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 광 반응성이 활성화되도록 한다.The first electrode E1 according to the present example includes a light transmitting portion TLP. The light transmission part LTP is disposed over the entire first electrode E1 having translucency. That is, the entire first electrode E1 overlaps not only the driving thin film transistor Tdr but also the pixel circuit PC and has translucency, so it may be defined as the light transmission part TLP. The light transmitting portion LTP exposes not only the semiconductor layer of the driving thin film transistor Tdr but also the pixel circuit PC to external light or the thin film transistors T1, T2, T3 and T4 overlapping the opening area OA. By exposing the semiconductor layer to light emitted from the light emitting element ELD, the photoreactivity of each of the thin film transistors Tdr, T1, T2, T3, and T4 provided in the pixel circuit PC is activated by the light.

다음으로, 도 8 및 도 10을 참조하면, 다른 예에 따른 제 1 전극(E1)은 반투명 도전성 물질로 이루어진 2층 구조를 갖는다.Next, referring to FIGS. 8 and 10 , the first electrode E1 according to another example has a two-layer structure made of a translucent conductive material.

일 예에 따른 제 1 전극(E1)은 투명 금속층(ML1) 및 반투명 금속층(ML2)을 포함할 수 있다.The first electrode E1 according to an example may include a transparent metal layer ML1 and a translucent metal layer ML2.

상기 투명 금속층(ML1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.The transparent metal layer ML1 is formed on the planarization layer 130 so as to overlap the pixel circuit PC, and the first source/transistor of the driving thin film transistor Tdr is provided through the electrode contact hole 134 provided in the planarization layer 130. It is electrically connected to the drain electrode SD11. The transparent metal layer ML1 according to an example is a transparent conductive material capable of transmitting light, for example, a metal oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO), ZnO:Al, or SnO2:Sb. It may be made of a mixture of metals and oxides such as

상기 반투명 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반투과 금속층(ML2)은 반사율이 높은 물질, 예컨대 은(Ag) 또는 알루미늄(Al)으로 이루어질 수 있다. 이때, 반투명 금속층(ML2)은 반투명한 특성을 가질 수 있도록 투명 금속층(ML1)의 두께(t1)보다 상대적으로 얇은 두께(t2)를 가질 수 있다. 예를 들어, 은(Ag) 물질로 이루어진 금속층의 투명도는 두께(t2)가 증가할 수록 감소하는 반면에 두께(t2)가 감소할수록 증가하게 된다. 이에 따라, 본 예에 따른 반투명 금속층(ML2)은 20~80%의 투명도를 가질 수 있도록 1~11nm의 두께(t2)를 가질 수 있다.The translucent metal layer ML2 is stacked on the transparent metal layer ML1. The transflective metal layer ML2 according to an example may be made of a material having high reflectivity, such as silver (Ag) or aluminum (Al). In this case, the translucent metal layer ML2 may have a thickness t2 that is relatively smaller than the thickness t1 of the transparent metal layer ML1 so as to have translucent characteristics. For example, the transparency of a metal layer made of a silver (Ag) material decreases as the thickness t2 increases, but increases as the thickness t2 decreases. Accordingly, the translucent metal layer ML2 according to the present example may have a thickness t2 of 1 to 11 nm so as to have a transparency of 20 to 80%.

본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 반투명성을 갖는 제 1 전극(E1) 전체에 배치되는 것으로, 이는 도 9와 동일하므로, 이에 대한 중복 설명은 생략한다.The first electrode E1 according to the present example includes a light transmitting portion TLP. Since the light transmission part LTP is disposed on the entire first electrode E1 having translucency and is the same as that of FIG. 9 , a redundant description thereof will be omitted.

다음으로, 도 8 및 도 11을 참조하면, 또 다른 예에 따른 제 1 전극(E1)은 반투명 도전성 물질로 이루어진 2층 구조를 갖는다.Next, referring to FIGS. 8 and 11 , the first electrode E1 according to another example has a two-layer structure made of a translucent conductive material.

상기 반투명 금속층(ML2)은 투명 금속층(ML1)에 적층된다. 일 예에 따른 반투과 금속층(ML2)은 금속 물질과 투명 도전성 물질의 혼합 물질로 이루어진 단층 구조를 갖는다. 일 예에 따른 반투명 금속층(ML2)에서, 금속 물질은 은(Ag) 또는 알루미늄(Al)을 포함할 수 있으며, 투명 도전성 물질은 ITO 또는 IZO을 포함할 수 있다. 이러한 반투명 금속층(ML2)의 투과도는 금속 물질과 투명 도전성 물질의 혼합 물질에서 금속 물질의 식각 정도에 따라 설정될 수 있다. 예를 들어, 반투명 금속층(ML2)은 ITO와 은(Ag)의 혼합 물질을 투명 금속층(ML1)에 일정한 두께로 코팅하는 코팅 공정, 코팅된 혼합 물질을 경화시키는 어닐링 공정, 및 은(Ag)을 식각할 수 있는 식각액을 이용하여 혼합 물질에서 은(Ag) 물질(또는 은 나노피티클)을 제거하는 식각 공정에 의해 형성될 수 있다. 이때, 반투명 금속층(ML2)은 식각 공정에 의해 혼합 물질에서 은(Ag) 물질이 제거됨에 따라 나노 크기의 표면 거칠기를 가짐으로써 반투과 특성을 가질 수 있다. 이를 위해, 혼합 물질에서 은(Ag) 물질을 제거하는 식각 공정 시간은 반투명 금속층(ML2)이 20~80%의 투명도를 가질 수 있도록 설정될 수 있다.The translucent metal layer ML2 is stacked on the transparent metal layer ML1. The transflective metal layer ML2 according to an example has a single-layer structure made of a mixed material of a metal material and a transparent conductive material. In the translucent metal layer ML2 according to an example, the metal material may include silver (Ag) or aluminum (Al), and the transparent conductive material may include ITO or IZO. The transmittance of the translucent metal layer ML2 may be set according to the degree of etching of the metal material in the mixed material of the metal material and the transparent conductive material. For example, the semitransparent metal layer ML2 may be formed by a coating process of coating a mixed material of ITO and silver (Ag) on the transparent metal layer ML1 to a certain thickness, an annealing process of curing the coated mixed material, and silver (Ag). It may be formed by an etching process of removing silver (Ag) materials (or silver nanoparticles) from a mixed material using an etching solution capable of being etched. In this case, the translucent metal layer ML2 may have a nano-sized surface roughness as silver (Ag) material is removed from the mixed material by an etching process, and thus may have a translucent property. To this end, the etching process time for removing the silver (Ag) material from the mixed material may be set so that the translucent metal layer ML2 has a transparency of 20% to 80%.

이와 같은, 도 9 내지 도 11 중 어느 하나에 도시된 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 가지면서 반투명한 제 1 전극(E1) 전체에 배치된 광 투과부(LTP)를 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.As such, the light emitting display including the first electrode E1 illustrated in any one of FIGS. 9 to 11 includes thin film transistors Tdr, T1, T2, and T3 provided in the pixel circuit PC of each pixel P. , T4) having high reflectivity and being exposed to light through the light transmission part LTP disposed on the entire translucent first electrode E1, and thus having a fast response speed, restoration afterimage can be improved.

도 12는 본 출원의 다른 예에 따른 발광 표시 장치에서, 한 화소의 단면 구조를 나타내는 도면이고, 도 13은 도 12에 도시된 제 1 전극을 설명하기 위한 단면도이며, 도 14는 도 13에 도시된 선 II-II'의 단면도로서, 이는 도 8에 도시된 발광 표시 장치에서 제 1 전극의 구조를 변경하여 구성한다. 이에 따라, 이하의 설명에서는 제 1 전극 및 이와 관련된 구성들에 대해서만 설명하기로 하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.FIG. 12 is a view showing a cross-sectional structure of one pixel in a light emitting display device according to another example of the present application, FIG. 13 is a cross-sectional view for explaining a first electrode shown in FIG. 12, and FIG. 14 is a view shown in FIG. This is a cross-sectional view of line II-II', which is constructed by changing the structure of the first electrode in the light emitting display device shown in FIG. 8 . Accordingly, in the following description, only the first electrode and components related thereto will be described, and redundant description of the same components will be omitted.

도 12 내지 도 14를 참조하면, 본 예에 따른 제 1 전극(E1)은 반사 금속층(RML), 및 광 투과부(LTP)를 포함할 수 있다.Referring to FIGS. 12 to 14 , the first electrode E1 according to the present example may include a reflective metal layer RML and a light transmission part LTP.

상기 반사 금속층(RML)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극(SD11)과 전기적으로 연결된다.The reflective metal layer RML is formed on the planarization layer 130 so as to overlap the pixel circuit PC, and the first source/transistor of the driving thin film transistor Tdr is provided through the electrode contact hole 134 provided in the planarization layer 130. It is electrically connected to the drain electrode SD11.

일 예에 따른 반사 금속층(RML)은 반사율이 높은 반사 금속 물질을 포함할 수 있다. 예를 들어, 반사 금속층(RML)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.The reflective metal layer RML according to an example may include a reflective metal material having high reflectivity. For example, the reflective metal layer (RML) may include a laminated structure of aluminum (Al) and titanium (Ti/Al/Ti) or a laminated structure of aluminum (Al) and indium tin oxide (ITO/Al/ITO). ), APC (Ag / Pd / Cu) alloy, or formed in a multi-layer structure such as a laminated structure of APC alloy and ITO (ITO / APC / ITO), silver (Ag), aluminum (Al), molybdenum (Mo), It may include a single layer structure made of any one material selected from gold (Au), magnesium (Mg), calcium (Ca), or barium (Ba) or two or more alloy materials.

상기 광 투과부(LTP)는 반사 금속층(RML)을 관통하는 복수의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 복수의 홀 패턴(HP)은 반사 금속층(RML)의 영역 중 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층과 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 복수의 홀 패턴(HP) 각각은 원형, 다각 형태, 또는 라인 형태를 가질 수 있다. 여기서, 원형 또는 다각 형태를 갖는 복수의 홀 패턴(HP) 각각은 매트릭스 형태로 배치될 수 있으며, 이 경우, 반사 금속층(RML)은 메쉬 구조를 가질 수 있다. 그리고, 라인 형태를 갖는 복수의 홀 패턴(HP) 각각은 제 1 방향(X)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장될 수 있다. 이러한 광 투과부(LTP)는 홀 패턴(HP)을 통해 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층을 외부 광에 노출시킴으로써 광에 의하여 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 광 반응성이 활성화되도록 한다. 이때, 화소 회로(PC)에 마련된 구동 박막 트랜지스터(Tdr)의 반도체층은 해당하는 홀 패턴(HP)을 통하여 외부 광에 노출될 수 있고, 화소 회로(PC)에 마련된 제 1 내지 제 4 박막 트랜지스터(T1, T2, T3, T4) 각각의 반도체층은 해당하는 홀 패턴(HP)을 통하여 외부 광에 노출되거나 발광 소자(ELD)에서 방출되는 광에 노출될 수 있다.The light transmitting part LTP may include a plurality of hole patterns HP penetrating the reflective metal layer RML. The plurality of hole patterns HP according to an example are vertically overlapped with semiconductor layers of each of the thin film transistors Tdr, T1, T2, T3, and T4 provided in the pixel circuit PC among the regions of the reflective metal layer RML. formed through For example, each of the plurality of hole patterns HP may have a circular shape, a polygonal shape, or a line shape. Here, each of the plurality of hole patterns HP having a circular or polygonal shape may be arranged in a matrix form, and in this case, the reflective metal layer RML may have a mesh structure. In addition, each of the plurality of hole patterns HP having a line shape may be disposed to be spaced apart from each other along the first direction X, and may extend long along the second direction Y intersecting the first direction X. there is. The light transmission part LTP exposes the semiconductor layer of each of the thin film transistors Tdr, T1, T2, T3, and T4 to external light through the hole pattern HP, so that the thin film transistor ( Tdr, T1, T2, T3, T4) to activate each photoreactivity. At this time, the semiconductor layer of the driving thin film transistor Tdr provided in the pixel circuit PC can be exposed to external light through the corresponding hole pattern HP, and the first to fourth thin film transistors provided in the pixel circuit PC (T1, T2, T3, T4) Each semiconductor layer may be exposed to external light or light emitted from the light emitting device ELD through the corresponding hole pattern HP.

이와 같은, 본 예에 따른 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 갖는 제 1 전극(E1)에 마련된 광 투과부(LTP)의 홀 패턴(HP)을 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.In the light emitting display device including the first electrode E1 according to the present example, the thin film transistors Tdr, T1, T2, T3, and T4 provided in the pixel circuit PC of each pixel P have high reflectivity. By being exposed to light through the hole pattern HP of the light transmission part LTP provided in the first electrode E1 and having a fast response speed, restoring afterimages can be improved.

도 15는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이며, 도 16은 도 15에 도시된 선 III-III'의 단면도이다.FIG. 15 is a perspective view for explaining a first electrode according to another example shown in FIG. 12, and FIG. 16 is a cross-sectional view taken along the line III-III′ shown in FIG.

도 15 및 도 16을 도 12와 결부하면, 다른 예에 따른 제 1 전극(E1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 메탈 메쉬 구조로 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 이를 위해, 다른 예에 따른 제 1 전극(E1)은 일정한 간격으로 이격된 복수의 제 1 도전성 라인(CL1), 및 복수의 제 1 도전성 라인(CL1)과 교차하면서 일정한 간격으로 이격된 복수의 제 2 도전성 라인(CL2)을 포함할 수 있다.When FIGS. 15 and 16 are combined with FIG. 12 , the first electrode E1 according to another example is formed in a metal mesh structure on the planarization layer 130 so as to overlap the pixel circuit PC, and is formed on the planarization layer 130. It is electrically connected to the first source/drain electrodes of the driving thin film transistor Tdr through the provided electrode contact hole 134 . To this end, the first electrode E1 according to another example includes a plurality of first conductive lines CL1 spaced apart at regular intervals, and a plurality of first conductive lines CL1 spaced apart at regular intervals while intersecting the plurality of first conductive lines CL1. 2 conductive lines CL2 may be included.

상기 복수의 제 1 도전성 라인(CL1) 각각은 제 1 방향(X)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장될 수 있다. 상기 복수의 제 2 도전성 라인(CL2) 각각은 제 2 방향(Y)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)을 따라 길게 연장될 수 있다. 이때, 복수의 제 2 도전성 라인(CL2) 중 복수의 제 1 도전성 라인(CL1) 각각과의 교차 부분을 제외한 나머지 부분은 복수의 제 1 도전성 라인(CL1) 각각과 함께 평탄화층(130) 상에 형성된다. 이러한 복수의 제 1 및 제 2 도전성 라인(CL1, CL2) 각각은 도전성 페이스트를 이용한 프린팅 공정을 통해 평탄화층(130) 상에 형성될 수 있다. 예를 들어, 다른 예에 따른 제 1 전극(E1)은 은(Ag) 페이스트를 이용한 잉크 젯 프린팅에 따라 평탄화층(130) 상에 복수의 제 1 도전성 라인(CL1)을 프린팅한 후, 은(Ag) 페이스트를 이용한 잉크 젯 프린팅에 따라 복수의 제 1 도전성 라인(CL1)이 프린팅된 평탄화층(130) 상에 복수의 제 2 도전성 라인(CL2)을 프린팅한 다음, 프린팅된 복수의 제 1 및 제 2 도전성 라인(CL1, CL2)을 경화시키는 공정을 통하여 형성될 수 있다.Each of the plurality of first conductive lines CL1 may be disposed to be spaced apart from each other along the first direction X, and may elongate along a second direction Y crossing the first direction X. Each of the plurality of second conductive lines CL2 is disposed to be spaced apart from each other along the second direction Y, and may extend long along the first direction X. At this time, the rest of the plurality of second conductive lines CL2 except for the intersection with each of the plurality of first conductive lines CL1 is on the planarization layer 130 along with each of the plurality of first conductive lines CL1. is formed Each of the plurality of first and second conductive lines CL1 and CL2 may be formed on the planarization layer 130 through a printing process using a conductive paste. For example, in the first electrode E1 according to another example, after printing a plurality of first conductive lines CL1 on the planarization layer 130 according to ink jet printing using a silver (Ag) paste, silver ( A plurality of second conductive lines CL2 are printed on the planarization layer 130 on which a plurality of first conductive lines CL1 are printed by ink jet printing using Ag) paste, and then a plurality of printed first and second conductive lines CL1 are printed. It may be formed through a process of curing the second conductive lines CL1 and CL2.

본 예에 따른 제 1 전극(E1)은 광 투과부(TLP)를 포함한다. 광 투과부(LTP)는 복수의 제 1 도전성 라인(CL1)과 복수의 제 2 도전성 라인(CL2)의 교차에 의해 정의되는 영역에 마련된 복수의 홀 패턴(HP)을 포함한다. 복수의 홀 패턴(HP) 각각은 매트릭스 형태로 배치될 수 있다. 이러한 광 투과부(LTP)는 제 1 전극(E1)의 메탈 메쉬 구조에 의해 복수의 홀 패턴(HP) 각각이 마련되는 것을 제외하고는 도 13의 광 투과부와 동일하므로, 이에 대한 중복 설명은 생략한다.The first electrode E1 according to the present example includes a light transmitting portion TLP. The light transmission part LTP includes a plurality of hole patterns HP provided in an area defined by the intersection of the plurality of first conductive lines CL1 and the plurality of second conductive lines CL2 . Each of the plurality of hole patterns HP may be arranged in a matrix form. Since this light transmission part LTP is the same as the light transmission part of FIG. 13 except that each of the plurality of hole patterns HP is provided by the metal mesh structure of the first electrode E1, a redundant description thereof will be omitted. .

이와 같은, 본 예에 따른 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 갖는 메탈 메쉬 구조의 제 1 전극(E1)에 마련된 광 투과부(LTP)의 홀 패턴(HP)을 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.In the light emitting display device including the first electrode E1 according to the present example, the thin film transistors Tdr, T1, T2, T3, and T4 provided in the pixel circuit PC of each pixel P have high reflectivity. It is exposed to light through the hole pattern HP of the light transmission part LTP provided in the first electrode E1 of the metal mesh structure and has a fast response speed, so that afterimage restoration can be improved.

도 17는 도 12에 도시된 다른 예에 따른 제 1 전극을 설명하기 위한 사시도이며, 도 18은 도 17에 도시된 선 IV-IV'의 단면도이다.FIG. 17 is a perspective view for explaining a first electrode according to another example shown in FIG. 12, and FIG. 18 is a cross-sectional view along the line IV-IV' shown in FIG.

도 17 및 도 18을 도 12와 결부하면, 다른 예에 따른 제 1 전극(E1)은 투명 금속층(ML1), 반사 금속층(ML2), 및 광 투과부(LTP)를 포함할 수 있다.When FIGS. 17 and 18 are combined with FIG. 12 , the first electrode E1 according to another example may include a transparent metal layer ML1 , a reflective metal layer ML2 , and a light transmission portion LTP.

상기 투명 금속층(ML1)은 화소 회로(PC)와 중첩되도록 평탄화층(130) 상에 형성되고 평탄화층(130)에 마련된 전극 컨택홀(134)을 통해 구동 박막 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 전기적으로 연결된다. 일 예에 따른 투명 금속층(ML1)은 광을 투과시킬 수 있는 투명한 도전성 물질, 예를 들어 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어질 수 있다.The transparent metal layer ML1 is formed on the planarization layer 130 so as to overlap the pixel circuit PC, and the first source/transistor of the driving thin film transistor Tdr is provided through the electrode contact hole 134 provided in the planarization layer 130. It is electrically connected to the drain electrode. The transparent metal layer ML1 according to an example is a transparent conductive material capable of transmitting light, for example, a metal oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO), ZnO:Al, or SnO2:Sb. It may be made of a mixture of metals and oxides such as

상기 광 투과부(LTP)는 화소 회로(PC)와 중첩되는 반사 금속층(ML2)을 관통하는 복수의 홀 패턴(HP)을 포함할 수 있다. 일 예에 따른 복수의 홀 패턴(HP)은 반사 금속층(ML2)의 영역 중 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층과 중첩되는 영역을 수직 관통하여 형성된다. 예를 들어, 복수의 홀 패턴(HP) 각각은 원형, 다각 형태, 또는 라인 형태를 가질 수 있다. 여기서, 원형 또는 다각 형태를 갖는 복수의 홀 패턴(HP) 각각은 매트릭스 형태로 배치될 수 있으며, 이 경우, 반사 금속층(ML2)은 메쉬 구조를 가질 수 있다. 그리고, 라인 형태를 갖는 복수의 홀 패턴(HP) 각각은 제 1 방향(X)을 따라 서로 이격되도록 배치되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장될 수 있다. 이러한 광 투과부(LTP)는 홀 패턴(HP)과 투명 금속층(ML1)을 통해 박막 트랜지스터(Tdr, T1, T2, T3, T4) 각각의 반도체층을 외부 광에 노출시킨다.The light transmission part LTP may include a plurality of hole patterns HP penetrating the reflective metal layer ML2 overlapping the pixel circuit PC. The plurality of hole patterns HP according to an example are vertically overlapped with semiconductor layers of each of the thin film transistors Tdr, T1, T2, T3, and T4 provided in the pixel circuit PC among the regions of the reflective metal layer ML2. formed through For example, each of the plurality of hole patterns HP may have a circular shape, a polygonal shape, or a line shape. Here, each of the plurality of hole patterns HP having a circular or polygonal shape may be arranged in a matrix form, and in this case, the reflective metal layer ML2 may have a mesh structure. In addition, each of the plurality of hole patterns HP having a line shape may be disposed to be spaced apart from each other along the first direction X, and may extend long along the second direction Y intersecting the first direction X. there is. The light transmitting portion LTP exposes each of the semiconductor layers of the thin film transistors Tdr, T1, T2, T3, and T4 to external light through the hole pattern HP and the transparent metal layer ML1.

한편, 본 예에 따른 제 1 전극(E1)은 반사 금속층(ML2)에 적층된 상부 투명 금속층을 더 포함할 수 있다. 상기 상부 투명 금속층은 일함수가 높고 발광 소자와의 계면 및 접착력 특성이 우수한 투명한 도전성 물질로 이루어질 수 있다. 예를 들어, 상부 투명 금속층은 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 금속 산화물, ZnO:Al, 또는 SnO2:Sb와 같은 금속과 산화물의 혼합물로 이루어지거나 투명 금속층(ML1)과 동일한 물질로 이루어질 수 있다.Meanwhile, the first electrode E1 according to the present example may further include an upper transparent metal layer stacked on the reflective metal layer ML2. The upper transparent metal layer may be made of a transparent conductive material having a high work function and excellent interface and adhesion characteristics with the light emitting device. For example, the upper transparent metal layer is made of a metal oxide such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide), a mixture of a metal and an oxide such as ZnO:Al, or SnO2:Sb, or a transparent metal layer ML1. It may be made of the same material as

일 예로서, 상부 투명 금속층은 반사 금속층(ML2)과 동일한 형태를 가지도록 형성될 수 있다. 이 경우, 상부 투명 금속층은 반사 금속층(ML2)에 마련된 복수의 홀 패턴(HP)과 중첩되는 복수의 홀을 가질 수 있다. 즉, 본 예에 따른 광 투과부(LTP)는 화소 회로(PC)와 중첩되는 반사 금속층(ML2)과 상부 투명 금속층을 모두 관통하는 복수의 홀 패턴(HP)을 포함할 수 있다.As an example, the upper transparent metal layer may be formed to have the same shape as the reflective metal layer ML2 . In this case, the upper transparent metal layer may have a plurality of holes overlapping the plurality of hole patterns HP provided in the reflective metal layer ML2 . That is, the light transmission part LTP according to the present example may include a plurality of hole patterns HP penetrating both the reflective metal layer ML2 overlapping the pixel circuit PC and the upper transparent metal layer.

다른 예로서, 상부 투명 금속층은 복수의 홀 패턴(HP)을 갖는 반사 금속층(ML2)을 덮도록 형성될 수 있다. 즉, 상부 투명 금속층은 복수의 홀 패턴(HP)을 갖는 반사 금속층(ML2)에 일정한 두께로 증착될 수 있다. 이에 따라, 광 투과부(LTP) 상에 형성되는 상부 투명 금속층은 복수의 홀 패턴(HP)에 채워지거나 복수의 홀 패턴(HP)을 통해 투명 금속층(ML1)과 접촉될 수 있다. 이 경우, 상부 투명 금속층은 면적 증가로 인하여 면저항이 감소될 수 있다. As another example, the upper transparent metal layer may be formed to cover the reflective metal layer ML2 having the plurality of hole patterns HP. That is, the upper transparent metal layer may be deposited to a certain thickness on the reflective metal layer ML2 having the plurality of hole patterns HP. Accordingly, the upper transparent metal layer formed on the light transmission part LTP may be filled in the plurality of hole patterns HP or may contact the transparent metal layer ML1 through the plurality of hole patterns HP. In this case, sheet resistance of the upper transparent metal layer may decrease due to an increase in area.

결과적으로, 본 예에 따른 제 1 전극(E1)은 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층을 포함하는 3층 구조, 예를 들어 ITO와 은(Ag)의 적층 구조(ITO/Ag/ITO), ITO와 알루미늄(Al)의 적층 구조(ITO/Al/ITO), 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)를 가질 수 있다.As a result, the first electrode E1 according to the present example has a three-layer structure including a transparent metal layer ML1, a reflective metal layer ML2, and an upper transparent metal layer, for example, a stacked structure of ITO and silver (Ag) (ITO /Ag/ITO), a laminated structure of ITO and aluminum (Al) (ITO/Al/ITO), or a laminated structure of APC alloy and ITO (ITO/APC/ITO).

선택적으로, 본 예에 따른 광 투과부(LTP)의 홀 패턴들(HP)은 화소 회로(PC)와 중첩되는 반사 금속층(ML2)을 관통하거나 반사 금속층(ML2)과 상부 투명 금속층을 관통하는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 광 투과부(LTP)의 홀 패턴들(HP)은 화소 회로(PC)와 중첩되는 투명 금속층(ML1)과 반사 금속층(ML2) 및 상부 투명 금속층을 모두 관통하도록 형성될 수 있으며, 이 경우 광 투과부(LTP)를 통해 화소 회로(PC)의 박막 트랜지스터에 조사되는 광량이 증가될 수 있다.Optionally, the hole patterns HP of the light transmission part LTP according to the present example are described as penetrating the reflective metal layer ML2 overlapping the pixel circuit PC or penetrating the reflective metal layer ML2 and the upper transparent metal layer. However, it is not necessarily limited thereto, and the hole patterns HP of the light transmission part LTP may be formed to pass through both the transparent metal layer ML1 and the reflective metal layer ML2 and the upper transparent metal layer overlapping the pixel circuit PC. In this case, the amount of light irradiated to the thin film transistor of the pixel circuit PC through the light transmission part LTP can be increased.

이와 같은, 본 예에 따른 제 1 전극(E1)을 포함하는 발광 표시 장치는 각 화소(P)의 화소 회로(PC)에 마련된 박막 트랜지스터(Tdr, T1, T2, T3, T4)들이 높은 반사율을 갖는 제 1 전극(E1)에 마련된 광 투과부(LTP)의 홀 패턴(HP)과 투명 금속층(ML1)을 통해 광에 노출되어 빠른 응답 속도를 가짐으로써 복원 잔상이 개선될 수 있다.In the light emitting display device including the first electrode E1 according to the present example, the thin film transistors Tdr, T1, T2, T3, and T4 provided in the pixel circuit PC of each pixel P have high reflectivity. By being exposed to light through the hole pattern HP of the light transmission part LTP provided in the first electrode E1 and the transparent metal layer ML1, the image restoration can be improved by having a fast response speed.

도 19a 및 도 19b는 비교 예와 본 출원 예에 따른 발광 표시 장치에 있어서, 구동 박막 트랜지스터의 복원 잔상 특성을 측정한 그래프로서, 가로 축은 시간(second)을 나타내고, 세로 축은 구동 박막 트랜지스터의 드레인 전류(Ids)을 나타낸다.19A and 19B are graphs measuring restoration afterimage characteristics of driving thin film transistors in light emitting display devices according to a comparative example and an example of the present application, wherein the horizontal axis represents time (second) and the vertical axis represents drain current of the driving thin film transistor. (Ids).

도 19a에 도시된 비교 예는 도 4에 도시된 화소에서 제 1 전극에 광 투과부가 마련되지 않는 통 전극으로 이루어져 구동 박막 트랜지스터가 외부 광에 노출되지 않는 경우의 복원 잔상 특성을 나타내며, 도 19b에 도시된 본 출원 예는 도 4에 도시된 화소에서 제 1 전극에 마련된 광 투과부를 통해 구동 박막 트랜지스터가 외부 광에 노출되는 경우의 복원 잔상 특성을 나타낸다. 이러한 복원 잔상 특성은 각 화소에 화이트 계조(또는 블랙 계조)에 해당하는 데이터 전압을 3분 동안 인가한 후, 127 계조의 데이터 전압으로 전환시 127 계조에 해당하는 전류까지 전류 변화를 측정한 것이다.The comparative example shown in FIG. 19A shows afterimage restoration characteristics when the driving thin film transistor is not exposed to external light because the first electrode is made of a through electrode in the pixel shown in FIG. 4 and the first electrode is not provided with a light transmission part. The illustrated example of the present application shows restoration afterimage characteristics when the driving thin film transistor is exposed to external light through the light transmitting portion provided on the first electrode in the pixel shown in FIG. 4 . The restoring afterimage characteristic is obtained by applying a data voltage corresponding to a white gray level (or a black gray level) to each pixel for 3 minutes and then measuring a change in current up to a current corresponding to the 127 gray level when the data voltage is converted to the 127 gray level data voltage.

도 19a에서 알 수 있듯이, 비교 예는 장시간의 화이트 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(A)와 장시간의 블랙 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(B) 각각이 127 계조에 해당하는 전류까지 도달하는데 상당히 오랜 시간이 걸리는 것을 확인할 수 있다. 이는 구동 박막 트랜지스터가 광에 노출되지 않기 때문에 구동 박막 트랜지스터의 광 반응성이 활성화되지 못함에 따른 구동 박막 트랜지스터의 느린 응답 속도에 의한 것으로 이해할 수 있다.As can be seen from FIG. 19A, the comparison example shows the change in drain current (A) of the driving thin film transistor when switching from white gradation to 127 gradation for a long time and the drain current of the driving thin film transistor when switching from black gradation to 127 gradation for a long time. It can be seen that it takes a very long time for each change of (B) to reach the current corresponding to 127 gray levels. It can be understood that this is due to the slow response speed of the driving thin film transistor due to the fact that the driving thin film transistor's photoreactivity is not activated because the driving thin film transistor is not exposed to light.

반면에, 도 19b에서 알 수 있듯이, 본 출원 예는 화이트 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(C)와 장시간의 블랙 계조에서 127 계조로 전환될 때 구동 박막 트랜지스터의 드레인 전류의 변화(D) 각각이 127 계조에 해당하는 전류까지 도달하는데 상대적으로 짧은 시간이 걸리는 것을 확인할 수 있다. 이는 구동 박막 트랜지스터가 광에 노출되기 때문에 구동 박막 트랜지스터의 광 반응성이 활성화됨에 따른 구동 박막 트랜지스터의 빠른 응답 속도에 의한 것으로 이해할 수 있다.On the other hand, as can be seen in FIG. 19B, the example of the present application shows the change (C) of the drain current of the driving thin film transistor when switching from white gradation to 127 gradation and the change of the driving thin film transistor when switching from black gradation to 127 gradation for a long time. It can be seen that it takes a relatively short time for each change in drain current (D) to reach a current corresponding to 127 gradations. It can be understood that this is due to the fast response speed of the driving thin film transistor due to activation of photoreactivity of the driving thin film transistor because the driving thin film transistor is exposed to light.

따라서, 본 출원은 제 1 전극에 마련된 광 투과부를 통해 구동 박막 트랜지스터를 외부 광에 노출시킴으로써 복원 잔상 특성을 개선할 수 있다.Accordingly, the present application can improve the afterimage restoration characteristics by exposing the driving thin film transistor to external light through the light transmitting portion provided on the first electrode.

도 20a 및 도 20b는 비교 예와 본 출원 예에 따른 발광 표시 장치의 복원 잔상 특성을 측정한 그래프로서, 가로 축은 시간(second)을 나타내고, 세로 축은 휘도(cd/m2)을 나타낸다. 이러한 복원 잔상 특성은 각 화소에 화이트(또는 블랙) 데이터 전압을 3분 동안 인가한 후, 127 계조로 전환시 휘도가 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3%일 때까지의 시간을 측정한 것이다. 여기서, 복원 잔상 특성은 127 계조로 전환시 휘도가 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3% 이내일 경우, 복원 잔상 현상은 나타나지 않게 된다.20A and 20B are graphs measuring restoration afterimage characteristics of light emitting display devices according to a comparative example and an example of the present application, wherein a horizontal axis represents time (second) and a vertical axis represents luminance (cd/m2). This restoration afterimage characteristic is obtained when the difference (ΔL) between the luminances (Lg127) corresponding to 127 gray levels is 1.3% after applying the white (or black) data voltage to each pixel for 3 minutes and then converting to 127 gray levels. It measures the time until Here, the restored afterimage characteristic does not appear when the difference (ΔL) between the luminances (Lg127) corresponding to 127 gradations is less than 1.3% when the luminance is converted to 127 gradations.

도 20a에서 알 수 있듯이, 비교 예는 장시간의 화이트 계조에서 127 계조로 전환될 때 휘도 변화(E)와 장시간의 블랙 계조에서 127 계조로 전환될 때 휘도 변화(F) 각각과 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3% 일 때까지의 시간이 대략 6초 정도인 것을 확인할 수 있다.As can be seen from FIG. 20A, the comparison example shows the luminance change (E) when switching from white gradation to 127 gradation for a long time and the luminance change (F) when switching from black gradation to 127 gradation for a long time. It can be confirmed that the time until the difference (ΔL) between the luminances (Lg127) reaches 1.3% is about 6 seconds.

도 20b에서 알 수 있듯이, 본 출원 예는 장시간의 화이트 계조에서 127 계조로 전환될 때 휘도 변화(G)와 장시간의 블랙 계조에서 127 계조로 전환될 때 휘도 변화(H) 각각과 127 계조에 해당하는 휘도(Lg127) 간의 차이(△L)가 1.3% 일 때까지의 시간이 0초 정도인 것을 확인할 수 있다.As can be seen from FIG. 20B, the example of the present application corresponds to luminance change (G) when switching from white gradation to 127 gradation for a long time and luminance change (H) when switching from black gradation to 127 gradation for a long time and 127 gradations, respectively. It can be seen that the time until the difference (ΔL) between the luminances (Lg127) is 1.3% is about 0 seconds.

도 21은 본 출원의 일 예에 따른 발광 표시 장치의 각 화소에 마련된 구동 박막 트랜지스터에 입사되는 광량에 따른 복원 잔상 개선율을 나타내는 그래프이다.21 is a graph illustrating a restoration afterimage improvement rate according to an amount of light incident on a driving thin film transistor provided in each pixel of a light emitting display device according to an exemplary embodiment of the present application.

도 21에서 알 수 있듯이, 본 출원의 일 예에 따른 발광 표시 장치의 복원 잔상 개선율은 구동 박막 트랜지스터에 입사되는 광량이 증가할수록 증가하는 것을 확인할 수 있다. 특히, 구동 박막 트랜지스터에 입사되는 광량이 1000nit 이상일 경우 복원 잔상 개선율이 50% 이상인 것을 확인할 수 있다.As can be seen from FIG. 21 , it can be seen that the improvement rate of the afterimage restoration of the light emitting display device according to an exemplary embodiment of the present application increases as the amount of light incident on the driving thin film transistor increases. In particular, when the amount of light incident on the driving thin film transistor is 1000 nit or more, it can be confirmed that the restoration afterimage improvement rate is 50% or more.

따라서, 각 화소의 제 1 전극에 마련된 광 투과부의 면적은 1000nit 이상의 광량이 각 화소의 구동 박막 트랜지스터에 조사될 수 있도록 형성되는 것이 바람직하다.Therefore, it is preferable that the area of the light transmitting portion provided on the first electrode of each pixel is formed such that an amount of light of 1000 nit or more can be irradiated to the driving thin film transistor of each pixel.

이상과 같은 본 출원은 각 화소(P)의 제 1 전극에 광 투과부를 마련하고, 광 투과부를 통해 화소 회로(PC)에 마련된 구동 박막 트랜지스터의 반도체층만을 외부 광에 노출시키나 화소 회로에 마련된 모든 박막 트랜지스터들의 반도체층을 광에 노출시킴으로써 광을 이용해 구동 박막 트랜지스터 또는 모든 박막 트랜지스터들의 응답 속도를 증가시킬 수 있고, 이를 통해 복원 잔상 특성을 개선하여 표시 얼룩과 같은 화질 저하 및 플리커 특성 저하를 최소화할 수 있으며, 저 계조 구간에서의 복원 잔상을 개선할 수 있다.As described above, the present application provides a light transmission part in the first electrode of each pixel P, and exposes only the semiconductor layer of the driving thin film transistor provided in the pixel circuit PC to external light through the light transmission part, but all the light transmission parts provided in the pixel circuit By exposing the semiconductor layer of the thin film transistors to light, the response speed of the driving thin film transistor or all thin film transistors can be increased using light, and through this, image quality deterioration such as display stains and flicker characteristic deterioration can be minimized by improving afterimage restoration characteristics. It is possible to improve afterimage restoration in a low grayscale section.

한편, 전술한 본 출원에 따른 발광 표시 장치에서는, 각 화소의 화소 회로(PC)는 서로 다른 특성을 갖는 박막 트랜지스터들로 구성되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 서로 동일한 특성을 갖는 박막 트랜지스터들, 예를 들어, 폴리 실리콘 반도체층 또는 산화물 반도체층을 포함하는 박막 트랜지스터들로 구성될 수 있다. 또한, 각 화소의 화소 회로(PC)는 서로 다른 전도 타입의 박막 트랜지스터들로 구성되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 서로 동일한 전도 타입을 갖는 박막 트랜지스터들로 구성될 수 있다. 그리고, 각 화소의 화소 회로(PC)는 5개의 박막 트랜지스터와 2개의 커패시터로 구성되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 구동 박막 트랜지스터의 특성 변화를 커패시터에 샘플링하여 보상하는 적어도 3개의 박막 트랜지스터와 적어도 1개의 커패시터로 구성될 수 있다. 결과적으로, 본 출원에 따른 발광 표시 장치의 제 1 전극은 상부 발광 방식의 화소 구조를 갖는 모든 발광 표시 장치에 적용 가능하다.Meanwhile, in the above-described light emitting display device according to the present application, although it has been described that the pixel circuit PC of each pixel is composed of thin film transistors having different characteristics, the thin film transistors having the same characteristics are not necessarily limited thereto. For example, it may be composed of thin film transistors including a polysilicon semiconductor layer or an oxide semiconductor layer. Also, although the pixel circuit PC of each pixel has been described as being composed of thin film transistors of different conductivity types, it is not necessarily limited thereto and may be composed of thin film transistors having the same conductivity type. And, although the pixel circuit PC of each pixel has been described as being composed of 5 thin film transistors and 2 capacitors, it is not necessarily limited thereto, and at least 3 thin film transistors for sampling and compensating for a characteristic change of a driving thin film transistor with a capacitor. and at least one capacitor. As a result, the first electrode of the light emitting display device according to the present application can be applied to all light emitting display devices having a top emission type pixel structure.

상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects, etc. described in the above examples of the present application are included in at least one example of the present application, and are not necessarily limited to only one example. Furthermore, the features, structures, effects, etc. exemplified in at least one example of this application can be combined or modified with respect to other examples by those skilled in the art to which this application belongs. Therefore, contents related to these combinations and variations should be construed as being included in the scope of the present application.

이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.The present application described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the technical field to which this application belongs that various substitutions, modifications, and changes are possible without departing from the technical details of the present application. It will be clear to those who have knowledge of Therefore, the scope of the present application is indicated by the following claims, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts should be interpreted as being included in the scope of the present application.

100: 발광 표시 패널 110: 기판
120: 화소 회로층 130: 평탄화층
140: 뱅크층 150: 봉지층
E1: 제 1 전극 E2: 제 2 전극
ELD: 발광 소자 LTP: 광 투과부100: light emitting display panel 110: substrate
120: pixel circuit layer 130: planarization layer
140: bank layer 150: encapsulation layer
E1: first electrode E2: second electrode
ELD: light emitting element LTP: light transmitting part

Claims

기판 상에 마련된 복수의 화소를 포함하며,
상기 복수의 화소 각각은,
기판 상에 마련된 구동 박막 트랜지스터를 포함하는 화소 회로;
상기 구동 박막 트랜지스터에 전기적으로 연결된 제 1 전극;
상기 제 1 전극에 전기적으로 연결된 발광 소자; 및
상기 발광 소자에 전기적으로 연결되고 투명 도전성 물질로 이루어진 제 2 전극을 포함하며,
상기 제 1 전극은 상기 구동 박막 트랜지스터와 중첩되는 광 투과부를 포함하고,
상기 광 투과부와 상기 제1 전극은 일체로 형성되고,
상기 광 투과부에 인접한 상기 제 1 전극들은 전기적으로 서로 연결된 발광 표시 장치.It includes a plurality of pixels provided on a substrate,
Each of the plurality of pixels,
a pixel circuit including a driving thin film transistor provided on a substrate;
a first electrode electrically connected to the driving thin film transistor;
a light emitting element electrically connected to the first electrode; and
A second electrode electrically connected to the light emitting element and made of a transparent conductive material,
The first electrode includes a light transmission portion overlapping the driving thin film transistor,
The light transmission part and the first electrode are integrally formed,
The first electrodes adjacent to the light transmitting portion are electrically connected to each other.

제 1 항에 있어서,
상기 구동 박막 트랜지스터는 상기 광 투과부를 통해 외부 광에 노출되는 발광 표시 장치.According to claim 1,
The driving thin film transistor is exposed to external light through the light transmitting portion.

제 2 항에 있어서,
상기 제 1 전극은 반사 금속 물질을 포함하며,
상기 광 투과부는 상기 제 1 전극을 관통하는 적어도 하나의 홀 패턴을 갖는 발광 표시 장치.According to claim 2,
The first electrode includes a reflective metal material,
The light emitting display device having at least one hole pattern penetrating the first electrode.

제 2 항에 있어서,
상기 제 1 전극은,
상기 구동 박막 트랜지스터에 전기적으로 연결된 투명 금속층; 및
상기 투명 금속층에 적층된 반사 금속층을 포함하며,
상기 광 투과부는 상기 반사 금속층을 관통하는 적어도 하나의 홀 패턴을 갖는 발광 표시 장치.According to claim 2,
The first electrode is
a transparent metal layer electrically connected to the driving thin film transistor; and
A reflective metal layer laminated on the transparent metal layer;
The light emitting display device having at least one hole pattern penetrating the reflective metal layer.

제 1 항에 있어서,
상기 화소 회로는 상기 구동 박막 트랜지스터에 연결된 복수의 박막 트랜지스터를 포함하며,
상기 광 투과부는 상기 화소 회로와 중첩된 발광 표시 장치.According to claim 1,
The pixel circuit includes a plurality of thin film transistors connected to the driving thin film transistor,
The light emitting display device overlapping the light transmitting part with the pixel circuit.

제 5 항에 있어서,
상기 구동 박막 트랜지스터는 상기 광 투과부를 통해 외부 광에 노출되고,
상기 복수의 박막 트랜지스터는 상기 광 투과부를 통해 상기 발광 소자에서 방출되는 광에 노출되는 발광 표시 장치.According to claim 5,
The driving thin film transistor is exposed to external light through the light transmitting portion;
The plurality of thin film transistors are exposed to light emitted from the light emitting element through the light transmitting portion.

제 5 항에 있어서,
상기 복수의 박막 트랜지스터 중 일부는 상기 구동 박막 트랜지스터의 전도 타입과 동일한 제 1 전도 타입의 박막 트랜지스터이고, 상기 복수의 박막 트랜지스터 중 나머지는 상기 구동 박막 트랜지스터의 전도 타입과 다른 제 2 전도 타입의 박막 트랜지스터인 발광 표시 장치.According to claim 5,
Some of the plurality of thin film transistors are thin film transistors of a first conductivity type identical to that of the driving thin film transistor, and others of the plurality of thin film transistors are thin film transistors of a second conductivity type different from that of the driving thin film transistor. A phosphorescent display device.

제 5 항에 있어서,
상기 복수의 박막 트랜지스터는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 및 제4 박막 트랜지스터를 포함하고,
상기 구동 박막 트랜지스터와 상기 제2 박막 트랜지스터와 상기 제4 박막 트랜지스터 각각은 폴리 실리콘 반도체층을 포함하며,
상기 제1 박막 트랜지스터와 상기 제3 박막 트랜지스터 각각은 산화물 반도체 물질을 포함하는 발광 표시 장치.According to claim 5,
The plurality of thin film transistors include a first thin film transistor, a second thin film transistor, a third thin film transistor, and a fourth thin film transistor,
Each of the driving thin film transistor, the second thin film transistor, and the fourth thin film transistor includes a polysilicon semiconductor layer,
Each of the first thin film transistor and the third thin film transistor includes an oxide semiconductor material.

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제 5 항에 있어서,
상기 광 투과부는 상기 제 1 전극 전체에 배치되고,
상기 제 1 전극은 금속 물질과 투명 도전성 물질이 혼합된 반투명 도전성 물질로 이루어진 발광 표시 장치.According to claim 5,
The light transmission part is disposed on the entire first electrode,
The first electrode is made of a translucent conductive material in which a metal material and a transparent conductive material are mixed.

제 5 항에 있어서,
상기 광 투과부는 상기 제 1 전극 전체에 배치되고,
상기 제 1 전극은,
상기 구동 박막 트랜지스터에 전기적으로 연결된 투명 금속층; 및
상기 투명 금속층에 적층된 반투명 금속층을 포함하는 발광 표시 장치.According to claim 5,
The light transmission part is disposed on the entire first electrode,
The first electrode is
a transparent metal layer electrically connected to the driving thin film transistor; and
A light emitting display device comprising a translucent metal layer stacked on the transparent metal layer.

제 11 항에 있어서,
상기 반투명 금속층은 금속 물질과 투명 도전성 물질이 혼합된 반투명 도전성 물질로 이루어진 발광 표시 장치.According to claim 11,
The translucent metal layer is made of a translucent conductive material in which a metal material and a transparent conductive material are mixed.

제 5 항에 있어서,
상기 광 투과부는 상기 제 1 전극에 마련된 복수의 홀 패턴을 갖는 발광 표시 장치.According to claim 5,
The light emitting display device having a plurality of hole patterns provided in the first electrode.

제 13 항에 있어서,
상기 제 1 전극은;
일정한 간격으로 이격된 복수의 제 1 도전성 전극 라인; 및
상기 복수의 제 1 도전성 라인과 교차하면서 일정한 간격으로 이격된 복수의 제 2 도전성 라인을 포함하며,
상기 복수의 홀 패턴 각각은 상기 복수의 제 1 도전성 라인과 상기 복수의 제 2 도전성 라인의 교차에 의해 정의되는 영역에 마련된 발광 표시 장치.According to claim 13,
the first electrode;
a plurality of first conductive electrode lines spaced apart at regular intervals; and
It includes a plurality of second conductive lines spaced apart at regular intervals while intersecting the plurality of first conductive lines,
Each of the plurality of hole patterns is provided in an area defined by intersections of the plurality of first conductive lines and the plurality of second conductive lines.

제 13 항에 있어서,
상기 제 1 전극은,
상기 구동 박막 트랜지스터에 전기적으로 연결된 투명 금속층; 및
상기 투명 금속층에 적층된 반사 금속층을 포함하며,
상기 광 투과부는 상기 반사 금속층을 관통하는 복수의 홀 패턴을 갖는 발광 표시 장치.According to claim 13,
The first electrode is
a transparent metal layer electrically connected to the driving thin film transistor; and
A reflective metal layer laminated on the transparent metal layer;
The light emitting display device having a plurality of hole patterns penetrating the reflective metal layer.

제 1 항 내지 제 8 항, 및 제 10 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 구동 박막 트랜지스터와 중첩되고 상기 제 1 전극의 가장자리를 덮는 뱅크층을 더 포함하며,
상기 뱅크층은 투명 물질로 이루어진 발광 표시 장치.The method according to any one of claims 1 to 8 and 10 to 15,
A bank layer overlapping the driving thin film transistor and covering an edge of the first electrode;
The light emitting display device of claim 1 , wherein the bank layer is made of a transparent material.

제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 화소 회로는,
제 1 스캔 신호에 응답하여 레퍼런스 전압 라인으로부터의 레퍼런스 전압을 상기 구동 박막 트랜지스터의 게이트 전극에 공급하는 제 1 박막 트랜지스터;
제 2 스캔 신호에 따라 초기화 전압 라인으로부터의 초기화 전압을 상기 구동 박막 트랜지스터의 제 2 소스/드레인 전극에 공급하는 제 2 박막 트랜지스터;
제 3 스캔 신호에 따라 데이터 라인으로부터의 데이터 신호를 상기 구동 박막 트랜지스터의 게이트 전극에 공급하는 제 3 박막 트랜지스터;
발광 제어 신호에 응답하여 제 1 구동 전압 라인으로부터의 제 1 구동 전압을 상기 구동 박막 트랜지스터의 제 1 소스/드레인 전극에 공급하는 제 4 박막 트랜지스터;
상기 구동 박막 트랜지스터의 제 1 소스/드레인 전극과 제 2 소스/드레인 전극 사이에 연결된 제 1 커패시터; 및
상기 제 1 구동 전압 라인과 상기 구동 박막 트랜지스터의 제 1 소스/드레인 전극 사이에 연결된 제 2 커패시터를 포함하며,
상기 제 2 전극은 제 2 구동 전압 라인으로부터의 제 2 구동 전압을 입력 받는 발광 표시 장치.According to any one of claims 1 to 4,
The pixel circuit,
a first thin film transistor supplying a reference voltage from a reference voltage line to a gate electrode of the driving thin film transistor in response to a first scan signal;
a second thin film transistor supplying an initialization voltage from an initialization voltage line to second source/drain electrodes of the driving thin film transistor according to a second scan signal;
a third thin film transistor supplying a data signal from a data line to the gate electrode of the driving thin film transistor according to a third scan signal;
a fourth thin film transistor supplying a first driving voltage from a first driving voltage line to first source/drain electrodes of the driving thin film transistor in response to a light emission control signal;
a first capacitor connected between a first source/drain electrode and a second source/drain electrode of the driving thin film transistor; and
A second capacitor connected between the first driving voltage line and the first source/drain electrode of the driving thin film transistor;
The second electrode receives a second driving voltage from a second driving voltage line.

제 17 항에 있어서,
상기 구동 박막 트랜지스터와 상기 제 2 박막 트랜지스터 및 상기 제 4 박막 트랜지스터 각각은 폴리 실리콘 반도체층을 포함하며,
상기 제 1 박막 트랜지스터 및 상기 제 3 박막 트랜지스터 각각은 산화물 반도체층을 포함하는 발광 표시 장치.18. The method of claim 17,
Each of the driving thin film transistor, the second thin film transistor, and the fourth thin film transistor includes a polysilicon semiconductor layer,
The light emitting display device of claim 1 , wherein each of the first thin film transistor and the third thin film transistor includes an oxide semiconductor layer.

제 17 항에 있어서,
상기 구동 박막 트랜지스터와 상기 제 2 박막 트랜지스터 및 상기 제 4 박막 트랜지스터 각각은 제 1 전도 타입의 박막 트랜지스터이고,
상기 제 1 박막 트랜지스터 및 상기 제 3 박막 트랜지스터 각각은 상기 제 1 전도 타입과 다른 제 2 전도 타입의 박막 트랜지스터인 발광 표시 장치.18. The method of claim 17,
Each of the driving thin film transistor, the second thin film transistor, and the fourth thin film transistor is a first conductivity type thin film transistor,
Each of the first thin film transistor and the third thin film transistor is a thin film transistor of a second conductivity type different from the first conductivity type.

제 17 항에 있어서,
상기 구동 박막 트랜지스터와 중첩되고 상기 제 1 전극의 가장자리를 덮는 뱅크층을 더 포함하며,
상기 뱅크층은 투명 물질로 이루어진 발광 표시 장치.18. The method of claim 17,
A bank layer overlapping the driving thin film transistor and covering an edge of the first electrode;
The light emitting display device of claim 1 , wherein the bank layer is made of a transparent material.