KR102670355B1 - 터치 스크린 일체형 표시장치 - Google Patents

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Abstract

본 발명은 기생 용량을 감소시킬 수 있는 터치 스크린 일체형 표시장치를 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치는 발광 영역과 비발광 영역을 포함하는 기판 상에 구비된 발광 소자층, 발광 소자층 상에 구비된 봉지층, 및 발광 소자층 상에 구비된 터치 센싱층을 포함한다. 발광 소자층은 기판 상에서 발광 영역에 구비된 제1 전극, 제1 전극 상에 구비된 발광층, 및 발광층 상에 구비되고 비발광 영역의 일부에 개구 영역이 형성된 제2 전극을 포함한다

Description

터치 스크린 일체형 표시장치{DISPLAY DEVICE WITH INTEGRATED TOUCH SCREEN}
본 발명은 터치 스크린 일체형 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED: Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
표시장치들 중에서 유기발광 표시장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 또한, 유기발광 표시장치는 직류저전압 구동이 가능하고, 응답속도가 빠르며, 특히 제조비용이 저렴한 장점이 있다.
최근에 유기발광 표시장치는 사용자의 터치를 인식할 수 있는 터치 스크린 패널을 포함하는 터치 스크린 일체형 표시장치로 형성된다. 터치 스크린 일체형 표시장치는 표시패널 내에 터치 전극들이 형성한다. 이러한 경우, 발광소자에 포함된 전극들과 터치 전극들 간에 거리가 줄어들면서, 기생 용량(parasitic capacitance)이 증가하는 문제가 있다.
본 발명은 기생 용량을 감소시킬 수 있는 터치 스크린 일체형 표시장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치는 발광 영역과 비발광 영역을 포함하는 기판 상에 구비된 발광 소자층, 발광 소자층 상에 구비된 봉지층, 및 발광 소자층 상에 구비된 터치 센싱층을 포함한다. 발광 소자층은 기판 상에서 발광 영역에 구비된 제1 전극, 제1 전극 상에 구비된 발광층, 및 발광층 상에 구비되고 비발광 영역의 일부에 개구 영역이 형성된 제2 전극을 포함한다.
본 발명의 따르면, 제2 전극에 개구 영역이 형성되고, 제2 전극의 개구 영역이 제1 터치 전극, 제2 터치 전극 및 연결 전극 중 적어도 하나와 중첩되도록 형성될 수 있다. 이에 따라, 본 발명은 터치 센싱층의 전극들과 제2 전극 사이에 기생 용량이 발생하는 것을 줄일 수 있다.
또한, 본 발명은 제2 전극을 비표시 영역에 형성된 보조 전극과 전기적으로 연결시킴으로써, 제2 전극에 개구 영역을 형성하더라도, 저항이 감소되는 것을 방지할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치를 보여주는 블록도이다.
도 3은 도 1의 표시패널의 일 측 단면도이다.
도 4는 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치의 제1 및 제2 터치 전극들, 연결 전극들, 및 제1 및 제2 터치 라인들을 보여주는 평면도이다.
도 5는 도 4의 A 영역의 일 예를 상세히 보여주는 확대도이다.
도 6은 도 4의 ⅠⅠ의 제1 실시예를 보여주는 단면도이다.
도 7은 도 4의 ⅡⅡ의 제1 실시예를 보여주는 단면도이다.
도 8은 도 5의 ⅢⅢ의 제1 실시예를 보여주는 단면도이다.
도 9는 도 8에 도시된 제2 전극의 개구 영역의 일 예를 개략적을 보여주는 평면도이다.
도 10은 도 8에 도시된 제2 전극의 개구 영역의 다른 예를 보여주는 평면도이다.
도 11은 도 4의 ⅢⅢ의 제2 실시예를 보여주는 단면도이다.
도 12는 도 11에 도시된 제2 전극의 개구 영역의 일 예를 개략적으로 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치를 보여주는 사시도이다. 도 2는 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치를 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치는 표시패널(110), 스캔 구동부(120), 데이터 구동부(130), 타이밍 콘트롤러(160), 호스트 시스템(170), 터치 구동부(180), 및 터치 좌표 산출부(190)를 포함한다.
본 발명의 실시 예에 따른 터치 스크린 일체형 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display: FED), 플라즈마 표시장치(Plasma Display Panel, PDP), 유기발광 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시 예에서, 본 발명의 실시 예에 따른 터치 스크린 일체형 표시장치가 유기발광 표시장치로 구현된 것을 중심으로 설명하지만, 이에 한정되지 않음에 주의하여야 한다.
표시패널(110)은 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film) 또는 유리 기판(glass substrate)일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름(보호 필름)일 수 있다.
표시패널(110)은 서브 화소(SP)들이 마련되어 화상을 표시하는 영역인 표시영역을 포함한다. 표시패널(110)에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수)과 스캔 라인들(S1~Sn, n은 2 이상의 양의 정수)이 형성된다. 데이터 라인들(D1~Dm)은 스캔 라인들(S1~Sn)과 교차되도록 형성될 수 있다. 서브 화소(SP)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 형성될 수 있다.
표시패널(110)의 서브 화소(SP)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나와 스캔 라인들(S1~Sn) 중 어느 하나에 접속될 수 있다. 표시패널(110)의 서브 화소(SP)들 각각은 게이트 전극에 인가된 데이터 전압에 따라 드레인-소스간 전류를 조정하는 구동 트랜지스터(transistor), 스캔 라인의 스캔신호에 의해 턴-온되어 데이터 라인의 데이터 전압을 구동 트랜지스터의 게이트 전극에 공급하는 스캔 트랜지스터, 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드(organic light emitting diode), 및 상기 구동 트랜지스터의 게이트 전극의 전압을 저장하기 위한 커패시터(capacitor)를 포함할 수 있다. 이로 인해, 서브 화소(SP)들 각각은 유기발광다이오드에 공급되는 전류에 따라 발광할 수 있다.
스캔 구동부(120)는 타이밍 콘트롤러(160)로부터 스캔 제어신호(GCS)를 입력받는다. 스캔 구동부(120)는 스캔 제어신호(GCS)에 따라 스캔 신호들을 스캔 라인들(S1~Sn)에 공급한다.
스캔 구동부(120)는 표시패널(110)의 표시영역의 일측 또는 양측 바깥쪽의 비표시영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부(120)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역의 일측 또는 양측 바깥쪽의 비표시영역에 부착될 수도 있다.
데이터 구동부(130)는 타이밍 콘트롤러(160)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받는다. 데이터 구동부(130)는 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압으로 변환하여 데이터 라인들에 공급한다. 즉, 스캔 구동부(120)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소들이 선택되며, 선택된 화소들에 데이터 전압들이 공급된다.
데이터 구동부(130)는 도 1과 같이 복수의 소스 드라이브 IC(131)들을 포함할 수 있다. 복수의 소스 드라이브 IC(131)들 각각은 COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(140)에 실장될 수 있다. 연성필름(140)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 표시패널(110)의 비표시영역에 마련된 패드들 상에 부착되며, 이로 인해 복수의 소스 드라이브 IC(131)들은 패드들에 연결될 수 있다.
회로보드(150)는 연성필름(140)들에 부착될 수 있다. 회로보드(150)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(150)에는 타이밍 콘트롤러(160)가 실장될 수 있다. 회로보드(150)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 콘트롤러(160)는 호스트 시스템(170)으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical synchronization signal), 수평동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 수직동기신호는 1 프레임 기간을 정의하는 신호이다. 수평동기신호는 표시패널(DIS)의 1 수평 라인의 화소들에 데이터 전압들을 공급하는데 필요한 1 수평기간을 정의하는 신호이다. 데이터 인에이블 신호는 유효한 데이터가 입력되는 기간을 정의하는 신호이다. 도트 클럭은 소정의 짧은 주기로 반복되는 신호이다.
타이밍 콘트롤러(160)는 스캔 구동부(120)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위해, 타이밍 신호들에 기초하여 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)와 스캔 구동부(120)의 동작 타이밍을 제어하기 위한 스캔 제어신호(GCS)를 발생한다. 타이밍 콘트롤러(160)는 스캔 구동부(120)에 스캔 제어신호(GCS)를 출력하고, 데이터 구동부(130)에 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 출력한다.
호스트 시스템(170)은 네비게이션 시스템, 셋톱박스, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 방송 수신기, 폰 시스템(Phone system) 등으로 구현될 수 있다. 호스트 시스템(170)은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(DATA)를 표시패널(110)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템(170)는 디지털 비디오 데이터(DATA)와 타이밍 신호들을 타이밍 콘트롤러(160)로 전송한다.
표시패널(110)에는 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn) 이외에 제1 및 제2 터치 전극들이 형성될 수 있다. 제1 터치 전극들은 제2 터치 전극들과 교차되도록 형성될 수 있다. 제1 터치 전극들은 제1 터치 라인들(T1~Tj, j는 2 이상의 양의 정수)을 통해 제1 터치 구동부(181)에 연결될 수 있다. 제2 터치 전극들은 제2 터치 라인들(R1~Ri, i는 2 이상의 양의 정수)을 통해 제2 터치 구동부(182)에 연결될 수 있다. 제1 터치 전극들과 제2 터치 전극들의 교차부들 각각에는 터치 센서가 형성될 수 있다. 본 발명의 실시예에서 터치 센서가 상호 용량(mutual capacitance)으로 구현된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 제1 및 제2 터치 전극들의 배치에 대한 자세한 설명은 도 4 및 도 5를 결부하여 후술한다.
터치 구동부(180)는 제1 터치 라인들(T1~Tj)을 통해 제1 터치 전극들에 구동펄스를 공급하고 제2 터치 라인들(R1~Ri)을 통해 터치 센서들 각각의 차지 변화량을 센싱한다. 즉, 도 2에서는 제1 터치 라인들(T1~Tj)이 구동 펄스를 공급하는 Tx 라인들이고, 제2 터치 라인들(R1~Ri)이 터치 센서들 각각의 차지 변화량을 센싱하는 Rx 라인들인 것을 중심으로 설명하였다.
터치 구동부(180)는 제1 터치 구동부(181), 제2 터치 구동부(182), 및 터치 콘트롤러(183)를 포함한다. 제1 터치 구동부(181), 제2 터치 구동부(182), 및 터치 콘트롤러(183)는 하나의 ROIC(Read-out IC) 내에 집적될 수 있다.
제1 터치 구동부(181)는 터치 콘트롤러(183)의 제어 하에 구동펄스를 출력할 제1 터치 라인을 선택하고, 선택된 제1 터치 라인에 구동펄스를 공급한다. 예를 들어, 제1 터치 구동부(181)는 제1 터치 라인들(T1~Tj)에 순차적으로 구동펄스들을 공급할 수 있다.
제2 터치 구동부(182)는 터치 콘트롤러(183)의 제어 하에 터치 센서들의 차지 변화량들을 수신할 제2 터치 라인들을 선택하고, 선택된 제2 터치 라인들을 통해 터치 센서들의 차지 변화량들을 수신한다. 제2 터치 구동부(182)는 제2 터치 라인들(R1~Ri)을 통해 수신된 터치 센서들의 차지 변화량들을 샘플링하여 디지털 데이터인 터치 로우 데이터(touch raw data, TRD)로 변환한다.
터치 콘트롤러(183)는 제1 터치 구동부(181)에서 구동펄스가 출력될 제1 터치 라인을 설정하기 위한 Tx 셋업 신호와, 제2 터치 구동부(182)에서 터치 센서 전압을 수신할 제2 터치 라인을 설정하기 위한 Rx 셋업 신호를 발생할 수 있다. 또한, 터치 콘트롤러(183)는 제1 터치 구동부(181)와 제2 터치 구동부(182)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
터치 좌표 산출부(190)는 터치 구동부(180)로부터 터치 로우 데이터(TRD)를 입력받는다. 터치 좌표 산출부(190)는 터치 좌표 산출방법에 따라 터치 좌표(들)를 산출하고, 터치 좌표(들)의 정보를 포함하는 터치 좌표 데이터(HIDxy)를 호스트 시스템(170)으로 출력한다.
터치 좌표 산출부(190)는 MCU(Micro Controller Unit, MCU)로 구현될 수 있다. 호스트 시스템(170)은 터치 좌표 산출부(190)로부터 입력되는 터치 좌표 데이터(HIDxy)를 분석하여 사용자에 의해 터치가 발생한 좌표와 연계된 응용 프로그램(application program)을 실행한다. 호스트 시스템(170)은 실행된 응용 프로그램에 따라 디지털 비디오 데이터(DATA)와 타이밍 신호들을 타이밍 콘트롤러(160)로 전송한다.
터치 구동부(180)는 소스 드라이브 IC(131)들에 포함되거나 또는 별도의 구동 칩으로 제작되어 회로 보드(150) 상에 실장될 수 있다. 또한, 터치 좌표 산출부(190)는 구동 칩으로 제작되어 회로 보드(150) 상에 실장될 수 있다.
도 3은 도 1의 표시패널의 일 측 단면도이다.
도 3을 참조하면, 표시패널(110)은 제1 기판(111), 제2 기판(112), 제1 및 제2 기판들(111, 112) 사이에 배치된 박막 트랜지스터층(10), 발광 소자층(20), 봉지층(30), 터치 센싱층(40), 및 접착층(50)을 포함할 수 있다.
제1 기판(111)은 플라스틱 필름 또는 유리 기판일 수 있다.
제1 기판(111) 상에는 박막 트랜지스터층(10)이 형성된다. 박막 트랜지스터층(10)은 스캔 라인들, 데이터 라인들, 및 박막 트랜지스터들을 포함할 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 및 드레인 전극들을 포함한다. 스캔 구동부가 GIP(gate driver in panel) 방식으로 형성되는 경우, 스캔 구동부는 박막 트랜지스터층(10)와 함께 형성될 수 있다. 박막 트랜지스터층(10)에 대한 자세한 설명은 도 6 내지 도 8을 결부하여 후술한다.
박막 트랜지스터층(10) 상에는 발광 소자층(20)이 형성된다. 발광 소자층(20)은 제1 전극들, 발광층, 제2 전극, 및 뱅크들을 포함한다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 제1 전극과 제2 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(20)은 화소들이 형성되는 화소 어레이층일 수 있으며, 이로 인해 발광 소자층(20)이 형성된 영역은 표시영역으로 정의될 수 있다. 표시영역의 주변 영역은 비표시영역으로 정의될 수 있다. 발광 소자층(20)에 대한 자세한 설명은 도 6 내지 도 7을 결부하여 후술한다.
발광 소자층(20) 상에는 봉지층(30)이 형성된다. 봉지층(30)은 발광 소자층(20)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 봉지층(30)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 봉지층(30)의 단면 구조에 대한 자세한 설명은 도 6 내지 도 8을 결부하여 후술한다.
봉지층(30) 상에는 터치 센싱층(40)이 형성된다. 터치 센싱층(40)은 사용자의 터치를 센싱하기 위한 제1 및 제2 터치 전극층들을 포함할 수 있다. 제1 터치 전극층은 제1 터치 라인들(T1~Tj)에 연결된 제1 터치 전극들과 제2 터치 라인들(R1~Ri)에 연결된 제2 터치 전극들을 포함할 수 있다. 제2 터치 전극층은 제1 터치 전극들 또는 제2 터치 전극들을 서로 연결하는 연결 전극들을 포함할 수 있다. 본 발명의 실시예는 사용자의 터치를 센싱하기 위한 터치 센싱층(40)을 봉지층(30) 상에 형성함으로써, 터치 스크린 장치를 표시장치 위에 따로 부착할 필요가 없다. 터치 센싱층(40)의 평면 구조는 도 4 및 도 5를 결부하여 후술한다. 또한, 터치 센싱층(40)의 단면 구조는 도 6 내지 도 8을 결부하여 후술한다.
터치 센싱층(40) 상에는 접착층(50)이 형성된다. 접착층(50)은 박막 트랜지스터층(10), 발광 소자층(20), 봉지층(30) 및 터치 센싱층(40)이 마련된 제1 기판(111)과 제2 기판(112)을 접착한다. 접착층(50)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
제2 기판(112)은 제1 기판(110)을 덮는 커버(cover) 기판 또는 커버 윈도우(window)와 같은 역할을 한다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름(보호 필름)일 수 있다.
도 4는 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치의 제1 및 제2 터치 전극들, 연결 전극들, 및 제1 및 제2 터치 라인들을 보여주는 평면도이다.
도 4를 참조하면, 제1 터치 전극(TE)들은 제1 방향(x축 방향)으로 배열되며, 제2 터치 전극(RE)들은 제1 방향(x축 방향)과 교차되는 제2 방향(y축 방향)으로 배열될 수 있다. 제1 방향(x축 방향)은 스캔 라인들(S1~Sn)과 나란한 방향이고, 제2 방향(y축 방향)은 데이터 라인들(D1~Dm)과 나란한 방향일 수 있다. 또는, 제1 방향(x축 방향)은 데이터 라인들(D1~Dm)과 나란한 방향이고, 제2 방향(y축 방향)은 스캔 라인들(S1~Sn)과 나란한 방향일 수 있다. 도 4에서는 제1 터치 전극(TE)들과 제2 터치 전극(RE)들이 다이아몬드 형태의 평면 구조를 갖는 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다.
제1 터치 전극(TE)들과 제2 터치 전극(RE)들이 그들의 교차 영역들에서 서로 단락되는 것을 방지하기 위해, 제1 방향(x축 방향)으로 서로 인접한 제1 터치 전극(TE)들은 연결 전극(BE)을 통해 전기적으로 연결될 수 있다. 제1 터치 전극(TE)과 제2 터치 전극(RE)의 교차 영역에는 터치 센서에 해당하는 상호 용량(mutual capacitance)이 형성될 수 있다.
또한, 제1 방향(x축 방향)으로 연결된 제1 터치 전극(TE)들 각각은 제2 방향(y축 방향)으로 이웃하는 제1 터치 전극(TE)들과 이격되어 있으므로, 전기적으로 절연된다. 제2 방향(y축 방향)으로 연결된 제2 터치 전극(RE)들 각각은 제1 방향(x축 방향)으로 이웃하는 제2 터치 전극(RE)들과 이격되어 있으므로, 전기적으로 절연된다.
제1 방향(x축 방향)으로 서로 연결된 제1 터치 전극들(TE) 중 일 측 끝에 배치된 제1 터치 전극(TE)은 제1 터치 라인(TL)과 연결될 수 있다. 제1 터치 라인(TL)은 제1 터치 패드(TP)를 통해 제1 터치 구동부(181)에 연결될 수 있다. 따라서, 제1 방향(x축 방향)으로 서로 연결된 제1 터치 전극(TE)들은 제1 터치 라인(TL)을 통해 제1 터치 구동부(181)로부터 터치 구동 신호를 입력받을 수 있다.
제2 방향(y축 방향)으로 서로 연결된 제2 터치 전극(RE)들 중 일 측 끝에 배치된 제2 터치 전극(RE)은 제2 터치 라인(RL)과 연결될 수 있다. 제2 터치 라인(RL)은 제2 터치 패드(RP)를 통해 제2 터치 구동부(182)에 연결될 수 있다. 따라서, 제2 터치 구동부(182)는 제2 방향(y축 방향)으로 서로 연결된 제2 터치 전극(TE2)들의 터치 센서들의 차지 변화량들을 입력 받을 수 있다.
도 5는 도 4의 A 영역의 일 예를 상세히 보여주는 확대도이다.
도 5를 참조하면, 화소(P)들은 펜타일(pentile) 구조로 형성될 수 있다. 화소(P)들 각각은 복수의 서브 화소(SP)들을 포함하며, 예를 들어 도 5와 같이 하나의 적색 화소(R), 두 개의 녹색 화소(G)들, 및 하나의 청색 화소(B)를 포함할 수 있다. 적색 화소(R), 녹색 화소(G), 및 청색 화소(B)는 팔각형의 평면 형태로 형성될 수 있다. 또한, 적색 화소(R), 녹색 화소(G), 및 청색 화소(B) 중에서 청색 화소(B)의 크기가 가장 크며, 녹색 화소(G)의 크기가 가장 작을 수 있다. 도 5에서는 화소(P)들이 펜타일 구조로 형성된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다.
제1 터치 전극(TE)들과 제2 터치 전극(RE)들은 화소(P)들 각각의 적색 화소(R), 녹색 화소(G)들, 및 청색 화소(B)와 중첩되는 것을 방지하기 위해 메쉬 구조로 형성될 수 있다. 즉, 제1 터치 전극(TE)들과 제2 터치 전극(RE)들은 적색 화소(R), 녹색 화소(G)들, 및 청색 화소(B) 사이에 마련된 뱅크 상에 형성될 수 있다.
제1 방향(x축 방향)으로 서로 인접한 제1 터치 전극(TE)들은 복수의 연결 전극(BE)들을 통해 전기적으로 연결될 수 있다. 연결 전극(BE)들 각각은 제1 터치 전극(TE1)들을 노출시키는 제1 콘택홀(CNT1)들을 통해 서로 인접한 제1 터치 전극(TE)들에 접속될 수 있다. 연결 전극(BE)은 제1 터치 전극(TE) 및 제2 터치 전극(RE)과 중첩될 수 있다. 연결 전극(BE)은 적색 화소(R), 녹색 화소(G)들, 및 청색 화소(B) 사이에 마련된 뱅크 상에 형성될 수 있다.
제1 터치 전극(TE)들은 제2 터치 전극(RE)들과 동일한 층에 형성될 수 있으며, 연결 전극(BE)은 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들과 서로 다른 층에 형성될 수 있다.
도 6은 도 4의 ⅠⅠ의 제1 실시예를 보여주는 단면도이다. 도 7은 도 4의 ⅡⅡ의 제1 실시예를 보여주는 단면도이다. 도 8은 도 5의 ⅢⅢ의 제1 실시예를 보여주는 단면도이다. 도 9는 도 8에 도시된 제2 전극의 개구 영역의 일 예를 개략적을 보여주는 평면도이고, 도 10은 도 8에 도시된 제2 전극의 개구 영역의 다른 예를 보여주는 평면도이다.
도 6에는 제2 터치 라인(RL)과 제2 터치 패드(RP)의 접속 구조가 상세히 나타나 있으며, 도 8에는 연결 전극(BE) 및 제1 터치 전극(TE)들 간의 접속 구조가 상세히 나타나 있다.
도 6 내지 도 8을 참조하면, 제1 기판(111) 상에는 박막 트랜지스터층(10)이 형성된다. 박막 트랜지스터층(10)은 박막 트랜지스터(210)들, 제1 및 제2 터치 패드들(TP, RP), 게이트 절연막(220), 층간 절연막(230) 및 평탄화막(250)을 포함한다.
제1 기판(111)의 일면 상에는 제1 버퍼막이 형성될 수 있다. 제1 버퍼막은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(220)들과 유기발광소자(260)들을 보호하기 위해 제1 기판(111)의 일면 상에 형성된다. 제1 기판(111)의 일면은 제2 기판(112)과 마주보는 면일 수 있다. 제1 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제1 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제1 버퍼막은 생략될 수 있다.
제1 버퍼막 상에는 박막 트랜지스터(210)가 형성된다. 박막 트랜지스터(210)는 액티브층(211), 게이트전극(212), 소스전극(214) 및 드레인전극(215)을 포함한다. 도 8에서는 박막 트랜지스터(210)가 게이트전극(212)이 액티브층(211)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(210)들은 게이트전극(212)이 액티브층(211)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트전극(212)이 액티브층(211)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제1 버퍼막 상에는 액티브층(211)이 형성된다. 액티브층(211)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 제1 버퍼막과 액티브층(211) 사이에는 액티브층(211)으로 입사되는 외부광을 차단하기 위한 차광층이 형성될 수 있다.
액티브층(211) 상에는 게이트 절연막(220)이 형성될 수 있다. 게이트 절연막(220)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(220) 상에는 게이트전극(212)과 게이트 라인이 형성될 수 있다. 게이트전극(212)과 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트전극(212)과 게이트 라인 상에는 층간 절연막(230)이 형성될 수 있다. 층간 절연막(230)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(230) 상에는 소스전극(214), 드레인전극(215), 데이터 라인, 전원 라인, 제1 및 제2 터치 패드들(TP, RP)이 형성될 수 있다. 소스전극(214)과 드레인 전극(215) 각각은 게이트 절연막(220)과 층간 절연막(230)을 관통하는 콘택홀을 통해 액티브층(211)에 접속될 수 있다. 소스전극(214), 드레인전극(215), 데이터 라인, 전원 라인, 제1 및 제2 터치 패드들(TP, RP)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스전극(214), 드레인전극(215), 데이터 라인, 전원 라인 상에는 박막 트랜지스터(210)를 절연하기 위한 보호막이 형성될 수 있다. 보호막은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 보호막은 생략될 수 있다.
보호막 상에는 박막 트랜지스터(210)로 인한 단차를 평탄하게 하기 위한 평탄화막(250)이 형성될 수 있다. 평탄화막(250)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
박막 트랜지스터층(10) 상에는 발광 소자층(20)이 형성된다. 발광 소자층(20)은 발광 소자(260)들, 보조 전극(264), 뱅크(270) 및 스페이서(275)를 포함한다.
발광 소자(260)들, 보조 전극(264), 뱅크(270) 및 스페이서(275)는 평탄화막(250) 상에 형성된다. 발광 소자(260)들 각각은 제1 전극(261), 유기유기발광층(262), 및 제2 전극(263)을 포함한다. 제1 전극(261)은 애노드 전극이고, 제2 전극(263)은 캐소드 전극일 수 있다.
서브 화소(SP)들 각각은 애노드 전극에 해당하는 제1 전극(261), 유기발광층(262), 및 캐소드 전극에 해당하는 제2 전극(263)이 순차적으로 적층되어 제1 전극(261)으로부터의 정공과 제2 전극(263)으로부터의 전자가 유기발광층(262)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 전극(261)은 평탄화막(250) 상에서 서브 화소(SP) 별로 패턴 형성될 수 있다. 제1 전극(261)은 박막 트랜지스터(210)와 연결된다. 구체적으로, 제1 전극(261)은 평탄화막(250)을 관통하는 콘택홀을 통해 박막 트랜지스터(210)의 소스전극(214) 또는 드레인 전극(215)에 접속되어, 광을 발광시키기 위한 전압이 인가된다.
제1 전극(261)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(270)는 평탄화막(250) 상에 형성된다. 뱅크(270)는 제1 전극(261)의 끝단을 덮으면서 제1 전극(261)의 일부가 노출되도록 형성된다. 그에 따라, 뱅크(270)는 제1 전극(261)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(270)는 서브 화소(SP)들의 발광 영역(EA)을 정의한다. 즉, 각각의 서브 화소(SP)에서 뱅크(270)가 형성되지 않고 제1 전극(261)이 노출된 영역이 발광 영역(EA)이 된다. 반면, 발광 영역(EA)을 제외한 영역은 비발광 영역(NEA)이 된다
뱅크(270)는 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 뱅크(270)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수도 있다.
스페이서(275)는 뱅크(270) 상에 형성될 수 있다. 스페이서(275)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 스페이서(285)는 생략될 수 있다.
유기발광층(262)은 제1 전극(261), 뱅크(270) 및 스페이서(275) 상에 형성된다. 유기발광층(262)은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(261)과 제2 전극(263)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
유기발광층(262)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 및 청색 광을 발광하는 청색 발광층으로 이루어질 수 있다. 적색 발광층, 녹색 발광층 및 청색 발광층은 제1 전극(261) 상에서 서브 화소(SP) 별로 패턴 형성될 수 있다. 적색 화소(R)에 적색 발광층이 패턴 형성되고, 녹색 화소(G)에 녹색 발광층이 패턴 형성되고, 청색 화소(B)에 청색 발광층이 패턴 형성될 수 있으나, 반드시 그에 한정되는 것은 아니다.
또는 유기발광층(262)은 백색 광을 발광하는 백색 발광층일 수 있다. 이 경우, 유기발광층(262)은 서브 화소(SP)들에 공통적으로 형성되는 공통층일 수 있다. 유기발광층(262)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있다. 스택들 각각은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
또한, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 Li, Na, K, 또는 Cs와 같은 알칼리 금속, 또는 Mg, Sr, Ba, 또는 Ra와 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공수송능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
제2 전극(263)은 유기발광층(262) 상에 형성된다. 제2 전극(263)은 화소(P)들에 공통적으로 형성되는 공통층일 수 있다.
제2 전극(263)은 비발광 영역(NEA)에서 스페이서(275) 및 뱅크(270) 중 일부를 노출시키는 개구 영역(OA)이 형성된다. 개구 영역(OA)은 후술하는 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE) 중 적어도 하나와 중첩되도록 형성된다.
일 실시예에 있어서, 제2 전극(263)의 개구 영역(OA)은 도 9에 도시된 바와 같이 연결 전극(BE)의 일부와 중첩되도록 형성될 수 있다. 이에 따라, 연결 전극(BE)과 제2 전극(263)이 중첩되는 영역의 면적이 감소하므로, 연결 전극(BE)과 제2 전극(263) 사이에 발생하는 기생 용량을 줄일 수 있다. 한편, 연결 전극(BE)의 자기장은 연결 전극(BE)이 형성된 영역 이외에 연결 전극(BE)의 주변 영역에까지 미칠 수 있다. 이를 고려하여, 본 발명의 제1 실시예에 따른 제2 전극(263)은 개구 영역(OA)의 폭(W1)이 연결 전극(BE)의 폭(W2) 보다 크게 형성될 수 있다. 이에 따라, 연결 전극(BE)과 제2 전극(263) 사이에 기생 용량이 발생하는 것을 최소화시킬 수 있다.
도 9에서는 개구 영역(OA)이 연결 전극(BE)과 중첩되도록 도시하고 있으나, 반드시 이에 한정되지는 않는다. 연결 전극(BE)이 제1 터치 전극(TE) 및 제2 터치 전극(RE) 아래에 형성되는 경우, 제2 전극(263)의 개구 영역(OA)은 도 9에 도시된 바와 같이 연결 전극(BE)과 중첩되도록 형성될 수 있다. 이 경우, 연결 전극(BE)이 제1 터치 전극(TE) 및 제2 터치 전극(RE) 보다 제2 전극(263)과의 거리가 가깝기 때문이다.
다른 일 실시예에 있어서, 연결 전극(BE)이 제1 터치 전극(TE) 및 제2 터치 전극(RE) 상에 형성되는 경우, 제2 전극(263)의 개구 영역(OA)은 제1 터치 전극(TE) 및 제2 터치 전극(RE)과 중첩되도록 형성될 수도 있다. 이 경우, 제1 터치 전극(TE) 및 제2 터치 전극(RE)이 연결 전극(BE) 보다 제2 전극(263)과의 거리가 가깝기 때문이다.
즉, 제2 전극(263)의 개구 영역(OA)은 제2 전극(263)과 상대적으로 가까운 거리에 형성된 전극과 중첩되도록 형성될 수 있다.
또 다른 일 실시예에 있어서, 제2 전극(263)의 개구 영역(OA)은 도 10에 도시된 바와 같이 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE)와 중첩되도록 형성될 수도 있다. 제2 전극(263)과 상대적으로 먼 거리에 형성된 전극, 및 제2 전극(263) 사이에서도 기생 용량은 발생할 수 있다. 제2 전극(263)의 개구 영역(OA)을 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE)과 중첩되도록 형성함으로써, 터치 센싱층(40)의 전극들과 제2 전극(263) 사이에 기생 용량이 발생하는 것을 최소화시킬 수 있다.
상술한 바와 같은 개구 영역(OA)은 도 9 및 도 10에 도시된 바와 같이 원형의 패턴을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 개구 영역(OA)은 비발광 영역(NEA) 내에서 원형 이외의 사각형, 삼각형, 다각형 등 다양한 형상으로 패턴 형성될 수도 있다.
이러한 경우에도, 서브 화소(SP)들 각각에 구비된 제2 전극(263)은 전기적으로 연결될 수 있어야 한다. 구체적으로, 하나의 서브 화소(SP)에 구비된 제2 전극(263)는 인접한 서브 화소(SP)들 각각에 구비된 제2 전극(263)과 연결될 수 있다.
예를 들면, 도 9에 도시된 제1 서브 화소(SP1)는 제2 서브 화소(SP2), 제3 서브 화소(SP3), 제4 서브 화소(SP4) 및 제5 서브 화소(SP5)가 인접하게 배치될 수 있다. 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제2 서브 화소(SP2)에 구비된 제2 전극(263) 사이에 연결 영역(CA)이 형성되어 연결될 수 있다. 이때, 연결 영역(CA)은 2개의 원형 개구 영역(OA)들 사이에 배치될 수 있다. 또한, 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제3 서브 화소(SP3)에 구비된 제2 전극(263) 사이에 연결 영역(CA)이 형성되어 연결될 수 있다. 이때, 연결 영역(CA)은 1개의 원형 개구 영역(OA) 옆에 배치될 수 있다. 또한, 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제4 서브 화소(SP4)에 구비된 제2 전극(263) 사이에 연결 영역(CA)이 형성되어 연결될 수 있다. 이때, 연결 영역(CA)은 1개의 원형 개구 영역(OA) 옆에 배치될 수 있다. 또한, 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제5 서브 화소(SP5)에 구비된 제2 전극(263) 사이에 연결 영역(CA)이 형성되어 연결될 수 있다. 이때, 연결 영역(CA)은 2개의 원형 개구 영역(OA)들 사이에 배치될 수 있다.
제2 전극(263)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(263)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다. 제2 전극(263) 상에는 캡핑층(capping layer)이 형성될 수 있다.
보조 전극(264)은 비표시 영역(NDA)에 구비된다. 구체적으로, 보조 전극(264)은 표시 영역(DA)과 댐(120) 사이에 구비된다. 보조 전극(264)은 제1 전극(261)과 동일한 층에 형성될 수 있다. 이때, 보조 전극(264)은 제1 전극(261)과 이격되어 전기적으로 절연될 수 있다. 제2 전극(263)은 표시 영역(DA)은 물론 비표시 영역(NDA)에까지 형성되고, 뱅크(270)를 관통하는 제4 콘택홀(CT4)을 통해 보조 전극(264)에 접속된다.
보조 전극(264)은 제1 전극(261)과 동일한 물질로 형성될 수 있다. 보조 전극(264)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
본 발명의 일 실시예에 따른 제2 전극(263)은 앞서 설명한 바와 같이 복수의 개구 영역(OA)들이 형성된다. 제2 전극(263)은 복수의 개구 영역(OA)들에 의하여 형성 면적이 감소하게 되고, 이로 인하여, 저항이 커지게 된다. 본 발명의 일 실시예에 따른 제2 전극(263)은 비표시 영역(NDA)에 구비된 보조 전극(264)과 전기적으로 연결되어, 저항을 감소시킬 수 있다.
발광 소자층(20) 상에는 봉지층(30)이 형성된다. 봉지층(30)은 봉지막(280) 및 댐(120)을 포함한다.
댐(120)은 화소(P)들이 배치된 표시 영역(DA)의 외곽을 둘러싸는 비표시 영역(NDA)에 형성된다. 댐(120)은 표시 영역(DA)을 둘러싸도록 형성되어 제1 봉지막(280)을 구성하는 유기막(282)의 흐름을 차단한다. 댐(120)은 제1 댐(121) 및 제2 댐(122)을 포함할 수 있다.
제1 댐(121)은 표시 영역(DA)의 외곽을 둘러싸도록 형성되어 봉지막(280)을 구성하는 유기막(282)의 흐름을 1차적으로 차단할 수 있다. 또한, 제1 댐(121)은 표시 영역(DA)과 제1 및 제2 터치 패드들(TP, RP) 사이에 배치되어 봉지막(280)을 구성하는 유기막(282)이 제1 및 제2 터치 패드들(TP, RP)을 침범하지 못하도록 유기막(282)의 흐름을 1차적으로 차단할 수 있다. 표시 영역(DA)과 제1 및 제2 터치 패드들(TP, RP) 사이에는 도 6과 같이 구부러지는 벤딩 영역(BA)이 형성될 수도 있다. 이러한 경우, 제1 댐(121)은 표시 영역(DA)과 벤딩 영역(BA) 사이에 배치되어 봉지막(280)을 구성하는 유기막(282)이 벤딩 영역(BA)을 침범하지 못하도록 유기막(282)의 흐름을 1차적으로 차단할 수도 있다.
이러한 제1 댐(121)은 층간 절연막(230) 또는 보조 전극(264) 상에 형성될 수 있다. 제1 댐(121)은 제1 하부층(121a) 및 제1 상부층(121b)을 포함할 수 있다. 제1 하부층(121a)은 층간 절연막(230) 또는 보조 전극(264)) 상에 형성될 수 있다. 제1 상부층(121b)은 제1 하부층(121a) 상에 형성될 수 있다.
제1 댐(121)의 제1 하부층(121a) 및 제1 상부층(121b)은 화소(P)의 뱅크(270) 및 스페이서(275)과 동시에 형성될 수 있으며, 뱅크(270) 및 스페이서(275)과 같은 물질로 이루어질 수 있다. 예컨대, 제1 댐(121)의 제1 하부층(121a)은 뱅크(270)와 동일 물질로 동시에 형성될 수 있다. 제1 댐(121)의 제1 상부층(121b)은 스페이서(275)와 동일 물질로 동시에 형성될 수 있다. 이와 같은 경우, 제1 댐(121)의 제1 하부층(121a) 및 제1 상부층(121b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
도 6 및 도 7에서는 제1 댐(121)이 제1 하부층(121a) 및 제1 상부층(121b)을 포함하는 것으로 설명하고 있으나, 이에 한정되지는 않는다. 다른 실시예에 있어서, 제1 댐(121)은 하부층으로 단층 구조로 형성될 수도 있다.
제2 댐(122)은 제1 댐(121)의 외곽에 형성되어 제1 댐(121)의 외곽으로 흘러 넘치는 유기막(282)을 2차적으로 차단할 수 있다. 이를 통해, 제1 댐(121) 및 제2 댐(122)은 유기막(282)이 표시장치의 외부로 노출되거나 제1 및 제2 터치 패드(TP, RP)들을 침범하는 것을 보다 효과적으로 차단할 수 있다.
이러한 제2 댐(122)은 층간 절연막(230) 상에 형성될 수 있다. 제2 댐(122)은 제2 하부층(122a), 중간층(122b) 및 제2 상부층(122c)을 포함할 수 있다. 제2 하부층(122a)은 층간 절연막(230) 상에 형성될 수 있다. 중간층(122b)은 제2 하부층(122a) 상에 형성되고, 제2 상부층(122c)은 중간층(122b) 상에 형성될 수 있다.
제2 댐(122)의 제2 하부층(122a), 중간층(122b) 및 제2 상부층(122c)은 화소(P)의 평탄화막(250), 뱅크(270) 및 스페이서(275) 중 적어도 하나와 동시에 형성될 수 있으며, 평탄화막(250), 뱅크(270) 및 스페이서(275) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 예컨대, 제2 댐(122)의 제2 하부층(122a)은 평탄화막(250)과 동일 물질로 동시에 형성될 수 있다. 제2 댐(122)의 중간층(122b)은 뱅크(270)와 동일 물질로 동시에 형성될 수 있다. 제2 댐(122)의 제2 상부층(122c)은 스페이서(275)와 동일 물질로 동시에 형성될 수 있다. 이와 같은 경우, 제2 댐(122)의 제2 하부층(122a), 중간층(122b) 및 제2 상부층(122c)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
도 6 및 도 7에서는 제2 댐(122)이 제2 하부층(122a), 중간층(122b) 및 제2 상부층(122c)을 포함하는 것으로 설명하고 있으나, 이에 한정되지는 않는다. 다른 실시예에 있어서, 제2 댐(122)은 하부층으로 단층 구조로 형성될 수도 있다. 또 다른 실시예에 있어서, 제2 댐(122)은 하부층 및 상부층으로 2층 구조로 형성될 수도 있다.
제2 전극(263), 보조 전극(264) 및 댐(120) 상에는 봉지막(280)이 배치된다. 봉지막(280)은 유기발광층(262), 제2 전극(263) 및 보조 전극(264)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지막(280)은 제1 및 제2 무기막들(281, 283)과 제1 및 제2 무기막들(281, 283) 사이에 개재된 유기막(282)를 포함할 수 있다. 제1 및 제2 무기막들(281, 283) 각각은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 유기막(282)은 이물들(particles)이 봉지막(280)을 뚫고 유기발광층(262), 제2 전극(263) 및 보조 전극(264)에 투입되는 것을 방지하기 위해 충분한 두께, 예를 들어 대략 7~8㎛로 형성될 수 있다.
유기막(282)은 제1 댐(121) 및 제2 댐(122)에 의해 흐름이 차단되므로, 제1 댐(121) 및 제2 댐(122) 중 적어도 하나보다 안쪽으로 형성될 수 있다. 이에 비해, 제1 및 제2 무기막들(281, 283)은 제1 댐(121) 및 제2 댐(122)보다 바깥쪽으로 형성될 수 있다. 또한, 제1 및 제2 무기막들(281, 283)은 제1 및 제2 터치 패드(RP)들을 덮지 않도록 형성될 수 있다. 벤딩 영역(BA)이 형성된 경우, 제1 및 제2 무기막들(281, 283)은 벤딩시 크랙이 발생하는 것을 방지하기 위하여 벤딩 영역(BA)에 형성되지 않을 수 있다.
한편, 가장자리 영역에는 제1 기판(111)을 노출시키도록 형성된 크랙 방지홈(350)이 추가 형성될 수 있다. 크랙 방지홈(350)은 외부 충격에 의해 게이트 절연막(220) 및 층간 절연막(230)에 크랙(Crack)이 발생하는 경우 게이트 절연막(220) 및 층간 절연막(230)을 따라 크랙이 전파되는 것을 방지할 수 있다.
봉지층(30) 상에는 터치 센싱층(40)이 형성된다. 터치 센싱층(40)은 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 연결 전극(BE)들 및 터치 절연막(290)을 포함한다.
제1 및 제2 터치 전극(TE, RE)들은 동일한 층에 배치될 수 있다. 제1 및 제2 터치 전극(TE, RE)들은 서로 이격되어 있으며, 서로 전기적으로 절연된다. 터치 절연막(290)은 터치 무기막과 터치 유기막을 포함할 수 있다.
구체적으로, 봉지층(30) 상에는 연결 전극(BE)들이 형성될 수 있다. 연결 전극(BE)들은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 6 내지 도 8에서는 봉지막(280)을 구성하는 제2 무기막(283) 상에 연결 전극(BE)들이 직접 형성되는 것으로 도시하고 있으나, 이에 한정되지 않는다. 다른 일 실시예에 있어서, 봉지막(280)의 제2 무기막(283) 및 연결 전극(BE)들 사이에 별도의 제2 버퍼막이 형성될 수도 있다. 제2 버퍼막은 제1 봉지막(280)과 제1 및 제2 터치 패드들(TP, RP)을 덮도록 형성될 수 있다. 제2 버퍼막은 무기막 또는 유기막으로 형성될 수 있다. 제2 버퍼막이 무기막으로 형성되는 경우, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 제2 버퍼막이 유기막으로 형성되는 경우, 제2 버퍼막 상에 플라즈마 처리하여 제2 버퍼막의 표면 거칠기(roughness)를 거칠게할 수 있다. 이 경우, 연결 전극(BE)들과 접촉하는 제2 버퍼막의 면적을 늘릴 수 있으므로, 제2 버퍼막과 연결 전극(BE)들의 계면 접착력을 높일 수 있다.
연결 전극(BE)들 상에는 터치 무기막이 형성될 수 있다. 터치 무기막은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
터치 무기막 상에는 터치 유기막이 형성될 수 있다. 터치 유기막에는 콘택홀들이 형성되므로 감광 물질을 포함할 수 있다. 예를 들어, 터치 유기막은 감광 물질을 포함하는 포토 아크릴(photo acrylate)로 형성될 수 있다.
터치 무기막은 연결 전극(BE)들과 터치 유기막 사이에서 터치 유기막이 들뜨는 유기막 들뜸을 방지할 수 있다. 연결 전극(BE)들과 터치 무기막 사이의 계면 접착력은 연결 전극(BE)들과 터치 유기막 사이의 계면 접착력에 비해 높기 때문에, 연결 전극(BE)들과 터치 유기막 사이에 터치 무기막을 형성하는 경우, 연결 전극(BE)들과 터치 유기막 사이에서 터치 유기막이 들뜨는 유기막 들뜸을 방지할 수 있다. 또한, 터치 무기막은 봉지층(30)의 제1 및 제2 무기막(281, 283)과 함께 유기발광층(262)과 제2 전극(263)에 산소 또는 수분이 침투되는 것을 방지하는 역할도 한다.
도 6 내지 도 8에서는 터치 절연막(290)이 터치 무기막 및 터치 유기막을 모두 포함하는 것으로 설명하고 있으나, 이에 한정되지 않는다. 다른 일 실시예에 있어서, 터치 절연막(290)은 터치 무기막 및 터치 유기막 중 어느 하나를 포함할 수도 있다.
터치 유기막 상에는 제1 터치 전극(TE)들과 제2 터치 전극(RE)들이 형성될 수 있다. 제1 터치 전극(TE)들은 터치 무기막과 터치 유기막을 관통하여 연결 전극(BE)을 노출시키는 제1 콘택홀(CT1)들을 통해 연결 전극(BE)과 접속될 수 있다. 이로 인해, 제1 터치 전극(TE)들과 제2 터치 전극(RE)들의 교차 영역들에서 연결 전극(BE)들을 이용하여 제1 터치 전극(TE)들을 연결하므로, 제1 터치 전극(TE)들과 제2 터치 전극(RE)들은 서로 단락되지 않는다. 또한, 제1 및 제2 터치 전극들(TE, RE)은 서브 화소(SP)의 개구 영역이 줄어드는 것을 방지하기 위해 뱅크(270)와 중첩되게 배치될 수 있다.
제1 터치 라인(TL)은 제1 터치 전극(TE)으로부터 연장되고, 제2 터치 라인(RL)은 제2 터치 전극(RE)으로부터 연장될 수 있다. 제1 터치 라인(TL)은 봉지막(280)을 구성하는 제1 및 제2 무기막들(281, 283) 및 터치 절연막(290)을 관통하는 제2 콘택홀(CT2)를 통해 제1 터치 패드(TP)에 접속될 수 있다. 벤딩 영역(BA)이 형성된 경우, 제1 터치 라인(TL)은 적어도 2개의 제1 터치 연결 라인들을 이용하여 표시 영역(DA)에서부터 패드 영역(PA)까지 연장될 수 있다. 예를 들어, 제1 터치 라인(TL)은 2개의 제1 터치 연결 라인들 및 2개의 제1 터치 연결 패턴들을 포함할 수 있다. 하나의 제1 터치 연결 라인은 제1 터치 전극(TE)으로부터 연장되어, 봉지막(280)을 구성하는 제1 및 제2 무기막들(281, 283) 및 터치 절연막(290)을 관통하는 콘택홀을 통해 하나의 제1 터치 연결 패턴과 접속될 수 있다. 하나의 제1 터치 연결 패턴은 소스전극(214) 및 드레인전극(215)과 동일층에 형성되며, 게이트 절연막(220) 및 층간 절연막(230)을 관통하는 콘택홀을 통해 다른 하나의 제1 터치 연결 패턴과 접속될 수 있다. 다른 하나의 제1 터치 연결 패턴은 게이트 전극(211)과 동일층에 형성되며, 게이트 절연막(220) 및 층간 절연막(230)을 관통하는 콘택홀을 통해 다른 하나의 제1 터치 연결 라인과 접속될 수 있다. 다른 하나의 제1 터치 연결 라인은 패드 영역(PA)까지 연장되어, 제2 콘택홀(CT2)를 통해 제1 터치 패드(TP)에 접속될 수 있다.
제2 터치 라인(RL)은 봉지막(280)을 구성하는 제1 및 제2 무기막들(281, 283) 및 터치 절연막(290)을 관통하는 제3 콘택홀(CT3)를 통해 제2 터치 패드(RP)에 접속될 수 있다. 벤딩 영역(BA)이 형성된 경우, 제2 터치 라인(RL)은 적어도 2개의 제2 터치 연결 라인들을 이용하여 표시 영역(DA)에서부터 패드 영역(PA)까지 연장될 수 있다. 예를 들어, 제2 터치 라인(RL)은 도 6과 같이 2개의 제2 터치 연결 라인들(RLL1, RLL2) 및 2개의 제1 터치 연결 패턴들(RLP1, RLP2)을 포함할 수 있다. 하나의 제2 터치 연결 라인(RLL1)은 제2 터치 전극(RE)으로부터 연장되어, 봉지막(280)을 구성하는 제1 및 제2 무기막들(281, 283) 및 터치 절연막(290)을 관통하는 제4 콘택홀(CT4)을 통해 하나의 제2 터치 연결 패턴(RLP1)과 접속될 수 있다. 하나의 제2 터치 연결 패턴(RLP1)은 소스전극(214) 및 드레인전극(215)과 동일층에 형성되며, 게이트 절연막(220) 및 층간 절연막(230)을 관통하는 제5 콘택홀(CT5)을 통해 다른 하나의 제2 터치 연결 패턴(RLP2)과 접속될 수 있다. 다른 하나의 제2 터치 연결 패턴(RLP2)은 게이트 전극(211)과 동일층에 형성되며, 게이트 절연막(220) 및 층간 절연막(230)을 관통하는 제5 콘택홀(CT5)을 통해 다른 하나의 제2 터치 연결 라인(RLL2)과 접속될 수 있다. 다른 하나의 제2 터치 연결 라인(RLL2)은 소스전극(214) 및 드레인전극(215)과 동일층에 형성되며, 벤딩 영역(BA)을 지나 패드 영역(PA)까지 연장되어 제3 콘택홀(CT3)를 통해 제2 터치 패드(RP)에 접속될 수 있다. 다른 하나의 제2 터치 연결 라인(RLL2)은 벤딩 영역(BA)에서 보호막(360)에 의하여 덮일 수 있다.
제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 제1 터치 라인(TL)들, 및 제2 터치 라인(RL)들은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 도 6 내지 도 8에서는 봉지막(280) 상에 연결 전극(BE)들이 형성되고, 연결 전극(BE)들 상에 터치 절연막(290)이 형성되며, 터치 절연막(290) 상에 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들이 형성되는 것을 예시하였으나, 이에 한정되지 않는다. 다른 일 실시예에서는 봉지막(280) 상에 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들이 형성되고, 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 상에 터치 절연막(290)이 형성되며, 터치 절연막(290) 상에 연결 전극(BE)들이 형성될 수 있다.
터치 센싱층(40) 상에는 컬러필터층이 형성될 수 있다. 컬러필터층은 서브 화소(SP)들과 중첩되게 배치되는 컬러필터들과 뱅크(270)와 중첩되게 배치되는 블랙 매트릭스를 포함할 수 있다. 컬러필터는 적색 광을 투과시키는 적색 컬러필터, 녹색 광을 투과시키는 녹색 컬러필터 및 청색 광을 투과시키는 청색 컬러필터를 포함할 수 있다. 한편, 유기발광층(262)이 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 및 청색 광을 발광하는 청색 발광층으로 이루어지는 경우, 컬러필터층은 생략될 수 있다.
터치 센싱층(40) 상에는 접착층(50)이 형성된다. 접착층(50)은 박막 트랜지스터층(10), 유기발광소자층(20), 봉지층(30) 및 터치 센싱층(40)이 마련된 제1 기판(111)과 제2 기판(112)을 접착한다. 접착층(50)은 투명한 접착 레진층(optically clear resin layer, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
제2 기판(112)은 제1 기판(110)을 덮는 커버(cover) 기판 또는 커버 윈도우(window)와 같은 역할을 한다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름(보호 필름)일 수 있다.
본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치는 제2 전극(263)에 개구 영역(OA)이 형성된다. 특히, 본 발명의 실시예에 따른 터치 스크린 일체형 표시장치는 제2 전극(263)의 개구 영역(OA)이 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE) 중 적어도 하나와 중첩되도록 형성될 수 있다. 이에 따라, 터치 센싱층(40)의 전극들과 제2 전극(263) 사이에 기생 용량이 발생하는 것을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치는 제2 전극(263)이 비표시 영역(NDA)에 형성된 보조 전극(264)과 전기적으로 연결된다. 이에 따라, 본 발명의 일 실시예에 따른 터치 스크린 일체형 표시장치는 제2 전극(263)에 개구 영역(OA)을 형성하더라도, 저항이 감소되는 것을 방지할 수 있다.
도 11은 도 4의 ⅢⅢ의 제2 실시예를 보여주는 단면도이고, 도 12는 도 11에 도시된 제2 전극의 개구 영역의 일 예를 개략적으로 보여주는 평면도이다.
본 발명의 제2 실시예에 따른 터치 스크린 일체형 표시장치는 제1 기판(111), 제2 기판(112), 제1 및 제2 기판들(111, 112) 사이에 배치된 박막 트랜지스터층(10), 발광 소자층(20), 봉지층(30), 터치 센싱층(40) 및 접착층(50)을 포함할 수 있다.
도 11 및 도 12에 도시된 터치 스크린 일체형 표시장치는 발광 소자층(20)에서만 차이가 있고, 나머지 구성들은 도 6 내지 도 8에 도시된 터치 스크린 일체형 표시장치와 실질적으로 동일하다. 이에 따라, 이하에서는 제1 기판(111), 제2 기판(112), 박막 트랜지스터층(10), 봉지층(30), 터치 센싱층(40) 및 접착층(50)에 대한 구체적인 설명을 생략하도록 한다.
박막 트랜지스터층(10) 상에는 발광 소자층(20)이 형성된다. 발광 소자층(20)은 발광 소자(260)들, 보조 전극(264), 뱅크(270) 및 스페이서(275)를 포함한다. 도 11 및 도 12에 도시된 보조 전극(264), 뱅크(270) 및 스페이서(275)는 도 6 내지 도 8에 도시된 터치 스크린 일체형 표시장치와 실질적으로 동일하다. 이하에서는 보조 전극(264), 뱅크(270) 및 스페이서(275)에 대한 구체적인 설명을 생략하도록 한다.
발광 소자(260)들, 보조 전극(264), 뱅크(270) 및 스페이서(275)는 평탄화막(250) 상에 형성된다. 발광 소자(260)들 각각은 제1 전극(261), 유기유기발광층(262), 및 제2 전극(263)을 포함한다. 제1 전극(261)은 애노드 전극이고, 제2 전극(263)은 캐소드 전극일 수 있다.
서브 화소(SP)들 각각은 애노드 전극에 해당하는 제1 전극(261), 유기발광층(262), 및 캐소드 전극에 해당하는 제2 전극(263)이 순차적으로 적층되어 제1 전극(261)으로부터의 정공과 제2 전극(263)으로부터의 전자가 유기발광층(262)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 전극(261)은 평탄화막(250) 상에서 서브 화소(SP) 별로 패턴 형성될 수 있다. 제1 전극(261)은 박막 트랜지스터(210)와 연결된다. 구체적으로, 제1 전극(261)은 평탄화막(250)을 관통하는 콘택홀을 통해 박막 트랜지스터(210)의 소스전극(214) 또는 드레인 전극(215)에 접속되어, 광을 발광시키기 위한 전압이 인가된다.
제1 전극(261)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
유기발광층(262)은 제1 전극(261), 뱅크(270) 및 스페이서(275) 상에 형성된다. 유기발광층(262)은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(261)과 제2 전극(263)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
백색 광을 발광하는 백색 발광층일 수 있다. 이 경우, 유기발광층(262)은 서브 화소(SP)들에 공통적으로 형성되는 공통층일 수 있다. 유기발광층(262)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있다. 스택들 각각은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
유기발광층(262)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 및 청색 광을 발광하는 청색 발광층으로 이루어질 수 있다. 적색 발광층, 녹색 발광층 및 청색 발광층은 제1 전극(261) 상에서 서브 화소(SP) 별로 패턴 형성될 수 있다. 적색 화소(R)에 적색 발광층이 패턴 형성되고, 녹색 화소(G)에 녹색 발광층이 패턴 형성되고, 청색 화소(B)에 청색 발광층이 패턴 형성될 수 있으나, 반드시 그에 한정되는 것은 아니다.
또는 유기발광층(262)은 백색 광을 발광하는 백색 발광층일 수 있다. 이 경우, 유기발광층(262)은 서브 화소(SP)들에 공통적으로 형성되는 공통층일 수 있다. 유기발광층(262)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있다. 스택들 각각은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
또한, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 Li, Na, K, 또는 Cs와 같은 알칼리 금속, 또는 Mg, Sr, Ba, 또는 Ra와 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공수송능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
제2 전극(263)은 유기발광층(262) 상에 형성된다. 제2 전극(263)은 화소(P)들에 공통적으로 형성되는 공통층일 수 있다.
제2 전극(263)은 비발광 영역(NEA)에서 스페이서(275) 및 뱅크(270) 중 일부를 노출시키는 개구 영역(OA)이 형성된다. 개구 영역(OA)은 후술하는 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE) 중 적어도 하나와 중첩되도록 형성된다.
일 실시예에 있어서, 개구 영역(OA)은 도 12에 도시된 바와 같이 연결 전극(BE)과 중첩되도록 형성될 수 있다. 이에 따라, 연결 전극(BE) 아래에는 제2 전극(263)이 형성되지 않으므로, 연결 전극(BE)과 제2 전극(263) 사이에 기생 용량이 발생하는 것을 줄일 수 있다. 한편, 연결 전극(BE)의 자기장은 연결 전극(BE)이 형성된 영역 이외에 연결 전극(BE)의 주변 영역에까지 미칠 수 있다. 이를 고려하여, 본 발명의 제2 실시예에 따른 제2 전극(263)은 개구 영역(OA)의 폭(W2)이 연결 전극(BE)의 폭(W2) 보다 크게 형성될 수 있다. 즉, 제2 전극(263)의 개구 영역(OA)은 연결 전극(BE)이 형성된 영역 보다 큰 면적을 가지도록 형성될 수 있다. 이에 따라, 연결 전극(BE)과 제2 전극(263) 사이에 기생 용량이 발생하는 것을 최소화시킬 수 있다.
도 12에서는 개구 영역(OA)이 연결 전극(BE)과 중첩되도록 도시하고 있으나, 반드시 이에 한정되지는 않는다. 연결 전극(BE)이 제1 터치 전극(TE) 및 제2 터치 전극(RE) 아래에 형성되는 경우, 제2 전극(263)의 개구 영역(OA)은 도 12에 도시된 바와 같이 연결 전극(BE)과 중첩되도록 형성될 수 있다. 이 경우, 연결 전극(BE)이 제1 터치 전극(TE) 및 제2 터치 전극(RE) 보다 제2 전극(263)과의 거리가 가깝기 때문이다.
다른 일 실시예에 있어서, 연결 전극(BE)이 제1 터치 전극(TE) 및 제2 터치 전극(RE) 상에 형성되는 경우, 제2 전극(263)의 개구 영역(OA)은 제1 터치 전극(TE) 및 제2 터치 전극(RE)과 중첩되도록 형성될 수도 있다. 이 경우, 제1 터치 전극(TE) 및 제2 터치 전극(RE)이 연결 전극(BE) 보다 제2 전극(263)과의 거리가 가깝기 때문이다.
즉, 제2 전극(263)의 개구 영역(OA)은 제2 전극(263)과 상대적으로 가까운 거리에 형성된 전극과 중첩되도록 형성될 수 있다.
또 다른 일 실시예에 있어서, 제2 전극(263)의 개구 영역(OA)은 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE)와 중첩되도록 형성될 수도 있다. 제2 전극(263)과 상대적으로 먼 거리에 형성된 전극, 및 제2 전극(263) 사이에서도 기생 용량은 발생할 수 있다. 제2 전극(263)의 개구 영역(OA)을 제1 터치 전극(TE), 제2 터치 전극(RE) 및 연결 전극(BE)과 중첩되도록 형성함으로써, 터치 센싱층(40)의 전극들과 제2 전극(263) 사이에 기생 용량이 발생하는 것을 최소화시킬 수 있다.
상술한 바와 같은 개구 영역(OA)은 도 12에 도시된 바와 같이 라인 형상의 패턴을 가질 수 있다. 이러한 경우에도, 서브 화소(SP)들 각각에 구비된 제2 전극(263)은 전기적으로 연결될 수 있어야 한다.
구체적으로, 하나의 서브 화소(SP)에 구비된 제2 전극(263)는 인접한 서브 화소(SP)들 각각에 구비된 제2 전극(263)과 연결될 수 있다.
예를 들면, 도 12에 도시된 제1 서브 화소(SP1)는 제2 서브 화소(SP2), 제3 서브 화소(SP3), 제4 서브 화소(SP4) 및 제5 서브 화소(SP5)가 인접하게 배치될 수 있다. 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제2 서브 화소(SP2)에 구비된 제2 전극(263) 사이에 개구 영역(OA)이 형성되어 연결되지 않을 수 있다. 또한, 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제5 서브 화소(SP5)에 구비된 제2 전극(263) 사이에 개구 영역(OA)이 형성되어 연결되지 않을 수 있다. 반면, 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제3 서브 화소(SP3)에 구비된 제2 전극(263) 사이에 개구 영역(OA)이 형성되어 있지 않고 서로 연결될 수 있다. 또한, 제1 서브 화소(SP1)에 구비된 제2 전극(263)은 제4 서브 화소(SP4)에 구비된 제2 전극(263) 사이에 개구 영역(OA)이 형성되어 있지 않고 서로 연결될 수 있다. 이와 같이 서브 화소(SP)들 각각에 구비된 제2 전극(263)은 인접한 서브 화소(SP)들 중 적어도 하나의 서브 화소(SP)에 구비된 제2 전극(263)과 연결될 수 있다. 이에 따라, 서브 화소(SP)들 각각에 구비된 제2 전극(263)이 서로 전기적으로 연결될 수 있으므로, 서브 화소(SP) 별로 제2 전극(263)에 신호를 인가할 필요가 없다.
제2 전극(263)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(263)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다. 제2 전극(263) 상에는 캡핑층(capping layer)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치 스크린 일체형 표시장치 110: 표시패널
111: 하부 기판 112: 상부 기판
120: 게이트 구동부 130: 데이터 구동부
131: 소스 드라이브 IC 140: 연성필름
150: 회로보드 160: 타이밍 콘트롤러
170: 호스트 시스템 180: 터치 구동부
181: 제1 터치 구동부 182: 제2 터치 구동부
183: 터치 콘트롤러 190: 터치 좌표 산출부
10: 박막 트랜지스터층 20: 발광 소자층
30: 봉지층 40: 터치 센싱층
50: 접착층 210: 박막 트랜지스터
220: 게이트 절연막 230: 층간 절연막
240: 보호막 250: 평탄화막
260: 유기발광소자 261: 제1 전극
262: 유기발광층 263: 제2 전극
270: 뱅크 275: 스페이서
280: 봉지막 281: 제1 무기막
282: 유기막 283: 제2 무기막
290: 터치 절연막 320: 접착층
TE: 제1 터치 전극 RE: 제2 터치 전극
BE: 연결 전극 TL: 제1 터치 라인
RL: 제2 터치 라인

Claims (16)

  1. 발광 영역과 비발광 영역을 포함하는 기판 상에 구비된 발광 소자층;
    상기 발광 소자층 상에 구비된 봉지층; 및
    상기 발광 소자층 상에 구비된 터치 센싱층을 포함하고,
    상기 발광 소자층은,
    상기 기판 상에서 상기 발광 영역에 구비된 제1 전극;
    상기 제1 전극 상에 구비된 발광층;
    상기 발광층 상에 구비되고, 상기 비발광 영역의 일부에 개구 영역이 형성된 제2 전극; 및
    상기 제1 전극 상에 배치되고, 상기 제1 전극의 끝단을 덮으면서 상기 제1 전극의 일부가 노출되도록 형성된 뱅크를 포함하고,
    상기 제2 전극의 개구 영역은 상기 터치 센싱층과 상기 뱅크의 상면 사이에 배치되고, 상기 뱅크의 적어도 일부와 중첩되는 터치 스크린 일체형 표시장치.
  2. 제1항에 있어서, 상기 터치 센싱층은,
    제1 방향으로 배열된 제1 터치 전극들;
    상기 제1 방향과 교차되는 제2 방향으로 배열된 제2 터치 전극들; 및
    상기 제1 터치 전극들을 전기적으로 연결하는 연결 전극을 포함하는 터치 스크린 일체형 표시장치.
  3. 제2항에 있어서,
    상기 제2 전극의 개구 영역은 상기 제1 터치 전극들, 상기 제2 터치 전극들 및 상기 연결 전극 중 적어도 하나와 중첩되는 터치 스크린 일체형 표시장치.
  4. 제3항에 있어서,
    상기 제2 전극의 개구 영역은 상기 중첩되는 적어도 하나의 전극의 폭 보다 큰 폭을 가지는 터치 스크린 일체형 표시장치.
  5. 제2항에 있어서,
    상기 제1 터치 전극들 및 상기 제2 터치 전극들이 동일한 층에 형성되고, 상기 연결 전극은 상기 제1 터치 전극들 및 상기 제2 터치 전극들 아래 층에 형성되는 터치 스크린 일체형 표시장치.
  6. 제5항에 있어서,
    상기 제1 터치 전극들 및 상기 제2 터치 전극들과 상기 연결 전극 사이에 배치된 터치 절연막을 더 포함하고,
    상기 제1 터치 전극은 상기 터치 절연막을 관통하여 상기 연결 전극을 노출하는 콘택홀을 통해 상기 연결 전극과 접속되는 터치 스크린 일체형 표시장치.
  7. 제6항에 있어서,
    상기 제2 전극의 개구 영역은 상기 연결 전극이 형성된 영역의 일부와 중첩되는 터치 스크린 일체형 표시장치.
  8. 제6항에 있어서,
    상기 제2 전극의 개구 영역은 상기 연결 전극이 형성된 영역의 전부와 중첩되는 터치 스크린 일체형 표시장치.
  9. 제8항에 있어서,
    상기 제2 전극의 개구 영역은 상기 연결 전극이 형성된 영역 보다 큰 면적을 가지는 터치 스크린 일체형 표시장치.
  10. 제1항에 있어서,
    상기 제2 전극의 개구 영역은 복수의 원형 패턴들 또는 복수의 다각형 패턴들로 형성되는 터치 스크린 일체형 표시장치.
  11. 제1항에 있어서,
    상기 기판은 상기 발광 영역과 상기 비발광 영역을 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 비표시 영역에 구비되어, 상기 제2 전극과 전기적으로 연결된 보조 전극을 더 포함하는 터치 스크린 일체형 표시장치.
  12. 제11항에 있어서,
    상기 보조 전극은 상기 제1 전극과 동일한 층에 형성되고, 상기 제1 전극과 전기적으로 절연된 터치 스크린 일체형 표시장치.
  13. 제11항에 있어서,
    상기 비표시 영역에서 상기 표시 영역을 둘러싸도록 구비된 댐을 더 포함하는 터치 스크린 일체형 표시장치.
  14. 제13항에 있어서,
    상기 봉지층은 상기 제2 전극 상에 구비된 제1 무기막, 상기 제1 무기막 상에 구비된 유기막, 및 상기 유기막 상에 구비된 제2 무기막을 포함하고,
    상기 유기막은 상기 댐에 의하여 흐름이 차단되는 터치 스크린 일체형 표시장치.
  15. 제13항에 있어서,
    상기 보조 전극은 상기 표시 영역과 상기 댐 사이에 구비되는 터치 스크린 일체형 표시장치.
  16. 제15항에 있어서,
    상기 보조 전극은 상기 댐 아래에서 상기 댐과 일부 중첩되는 터치 스크린 일체형 표시장치.
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