KR20210050144A - 발광 표시 패널 - Google Patents

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KR20210050144A
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transistor
electrode
pixel circuit
pixel
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최정현
이슬
조은일
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Abstract

본 발명의 목적은, 고해상도를 갖는 발광 표시 패널을 제공하는 것이고, 이를 위해, 본 발명에 따른 발광 표시 패널은, 복수의 픽셀들을 포함하며, 상기 복수의 픽셀들 각각은, 제 1 층 전극을 포함하는 제 1 픽셀회로가 구비되는 제 1 픽셀회로층, 상기 제 1 층 전극과 함께 제 1 커패시터를 형성하는 제 2 층 전극을 포함하는 제 2 픽셀회로가 구비되는 제 2 픽셀회로층 및 상기 제 2 픽셀회로층에 구비된 구동 트랜지스터와 전기적으로 연결된 발광 소자가 구비되는 발광 소자층을 포함한다.

Description

발광 표시 패널{LIGHT EMITTING DISPLAY PANEL}
본 발명은 발광 표시 패널에 관한 것이다.
발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
발광 표시 장치를 구성하는 발광 표시 패널의 픽셀들 각각에는 픽셀구동회로가 구비된다. 픽셀구동회로는 데이터 전압에 따른 구동 박막 트랜지스터의 스위칭을 이용해 구동 전원으로부터 발광 소자로 흐르는 전류의 크기를 제어하여 발광 소자를 발광시킨다. 이에 다라, 발광 표시 장치는 소정의 영상을 표시한다.
발광 표시 패널에서, 각 픽셀의 발광 소자에 흐르는 전류는, 공정 편차 등에 의해 발생되는 구동 트랜지스터의 문턱 전압의 편차 등에 의해 변화될 수 있다. 이에 따라, 발광 표시 패널의 픽셀구동회로들로 동일한 데이터 전압들이 공급되더라도, 픽셀마다 구동 트랜지스터로부터 출력되는 전류가 달라질 수 있으며, 이에 따라, 균일한 화질이 구현될 수 없다. 따라서, 구동 트랜지스터의 문턱 전압을 보상하기 위한 내부 보상 회로가 픽셀구동회로에 구비된다.
최근, 모바일 전자 기기, 가상 영상 표시 장치, 또는 헤드 마운티드 표시 장치에 적용되는 발광 표시 패널은 그 해상도가 점점 높아지는 추세에 있다. 발광 표시 패널의 해상도가 점점 높아짐에 따라 픽셀의 크기가 점점 감소되고 있다. 이에 따라, 내부 보상 회로를 포함하는 픽셀구동회로를 픽셀 내에 형성(또는 배치)하는데 많은 어려움이 있고, 이로 인하여 발광 표시 패널을 고해상도로 구현하는데 어려움이 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 고해상도를 갖는 발광 표시 패널을 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광 표시 패널은, 복수의 픽셀들을 포함하며, 상기 복수의 픽셀들 각각은, 제 1 층 전극을 포함하는 제 1 픽셀회로가 구비되는 제 1 픽셀회로층, 상기 제 1 층 전극과 함께 제 1 커패시터를 형성하는 제 2 층 전극을 포함하는 제 2 픽셀회로가 구비되는 제 2 픽셀회로층 및 상기 제 2 픽셀회로층에 구비된 구동 트랜지스터와 전기적으로 연결된 발광 소자가 구비되는 발광 소자층을 포함한다.
본 발명에 따른 발광 표시 패널에서는, 픽셀에 구비되는 픽셀구동회로가 2층 구조로 적층된다. 따라서, 고해상도 구현에 따라 픽셀의 크기가 감소되더라도 픽셀 내에 픽셀구동회로가 충분히 배치될 수 있으며, 이를 통해 고해상도의 발광 표시 패널이 구현될 수 있다.
도 1은 본 발명에 따른 발광 표시 패널이 적용되는 발광 표시 장치를 개략적으로 나타내는 도면.
도 2는 본 발명에 따른 발광 표시 패널에 적용되는 픽셀의 일실시예 등가 회로도.
도 3은 도 2에 도시된 픽셀의 층 구조를 나타내는 단면도.
도 4는 도 3에 도시된 층별 회로 구성을 나타내는 도면.
도 5는 도 2에 도시된 제1 픽셀회로를 나타낸 예시도.
도 6은 도 5에 도시된 제 1 픽셀회로를 포함하는 제1 픽셀회로층의 레이아웃을 나타낸 예시도.
도 7은 도 6에 도시된 A-A'라인을 따라 절단된 단면도.
도 8은 도 2에 도시된 제2 픽셀회로를 나타낸 예시도.
도 9는 도 8에 도시된 제 2 픽셀회로를 포함하는 제1 픽셀회로층의 레이아웃을 나타낸 예시도.
도 10은 도 9에 도시된 B-B'라인을 따라 절단된 단면도.
도 11은 본 발명의 일 예에 따른 발광 표시 패널을 구성하는 제 1 픽셀회로층 및 제 2 픽셀회로층의 분해 단면도.
도 12는 도 11에 도시된 제 1 픽셀회로층 및 제 2 픽셀로층이 결합된 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 일 예들은 본 발명의 개시가 완전하도록 하며, 본 발명의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 발명의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 발광 표시 패널의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 발명에 따른 발광 표시 패널이 적용되는 발광 표시 장치를 개략적으로 나타내는 도면이다.
본 발명에 따른 발광 표시 패널이 적용되는 발광 표시 장치는, 도 1에 도시된 바와 같이, 발광 표시 패널(100), 타이밍 제어부(400), 데이터 드라이버(300) 및 게이트 드라이버(200)를 포함한다.
상기 발광 표시 패널(100)은 기판, 기판 상에 정의된 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA)을 포함한다.
상기 기판은 베이스 기판(또는 베이스층)이며, 플라스틱 재질 또는 유리 재질로 형성될 수 있다. 일 예에 따른 기판은 평평한 사각 형태, 각 모서리 부분이 일정한 곡률반경으로 라운딩된 사각 형태, 또는 적어도 6개의 변을 갖는 비사각 형태를 가질 수 있다. 여기서, 비사각 형태를 갖는 기판은 적어도 하나의 돌출부 또는 적어도 하나의 노치부(notch portion)를 포함할 수 있다.
일 예에 따른 기판은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 예를 들어, 폴리이미드 재질의 기판은 상대적으로 두꺼운 캐리어 기판에 마련되어 있는 릴리즈층의 전면(前面)에 일정 두께로 코팅된 폴리이미드 수지가 경화된 것일 수 있다. 이 경우, 캐리어 기판은 레이저 릴리즈 공정을 이용한 릴리즈층의 릴리즈에 의해 기판으로부터 분리된다. 이러한 일 예에 따른 기판은 두께 방향(Z)을 기준으로, 기판의 후면에 결합된 백 플레이트를 더 포함한다. 상기 백 플레이트는 기판을 평면 상태로 유지시킨다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 이러한 백 플레이트는 캐리어 기판으로부터 분리된 기판의 후면에 라미네이팅될 수 있다.
다른 예에 따른 기판은 플렉서블 유리 기판일 수 있다. 예를 들어, 유리 재질의 기판은 100마이크로미터 이하의 두께를 갖는 박형 유리 기판이거나, 발광 표시 패널(100)의 제조 공정 완료 이후에 수행되는 기판 식각 공정에 의해 100마이크로미터 이하의 두께를 가지도록 식각된 캐리어 유리 기판일 수 있다.
상기 표시 영역(AA)에는, 복수의 초기화 전압 라인(IVL)들, 복수의 스캔 제어 라인(SCL)들, 복수의 발광 제어 라인(ECL)들, 복수의 데이터 라인(DL)들, 복수의 픽셀 구동 전압 라인(PL)들, 공통 전극층, 및 복수의 픽셀(P)들이 포함될 수 있다.
상기 복수의 초기화 전압 라인(IVL)들 각각은 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격될 수 있다. 여기서, 제 1 방향(X)은 기판의 가로 방향과 나란한 방향일 수 있으며, 제 2 방향(Y)은 기판의 세로 방향과 나란한 방향일 수 있으나, 반드시 이에 한정되지 않고, 제 1 방향(X)은 기판의 세로 방향과 나란할 수 있고, 제 2 방향(Y)은 기판의 가로 방향과 나란할 수도 있다. 복수의 초기화 전압 라인(IVL)들 각각은 데이터 드라이버(300) 또는 전원 공급 회로로부터 공급되는 초기화 전압을 픽셀들에 공급한다.
상기 복수의 스캔 제어 라인(SCL)들은 제 1 방향(X)을 따라 길게 연장되고, 복수의 발광 제어 라인(ECL)들 각각과 인접하도록 배치될 수 있다. 복수의 스캔 제어 라인(SCL)들 각각은 게이트 드라이버(200)로부터 공급되는 스캔 제어 신호를 픽셀들에 공급한다.
상기 복수의 발광 제어 라인(ECL)들 각각은 제 1 방향(X)을 따라 길게 연장되고 복수의 스캔 제어 라인(SCL)들 각각과 나란하게 배치될 수 있다. 복수의 발광 제어 라인(ECL)들 각각은 게이트 드라이버(200)로부터 공급되는 발광 제어 신호를 픽셀들에 공급한다.
상기 복수의 데이터 라인(DL)들 각각은 제2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격될 수 있다. 복수의 데이터 라인(DL)들 각각은 데이터 드라이버(300)로부터 공급되는 데이터 전압을 픽셀에 공급한다.
상기 복수의 픽셀 구동 전압 라인(PL)들 각각은 복수의 데이터 라인(DL)들 각각과 나란하게 배치될 수 있다. 복수의 픽셀 구동 전압 라인(PL)들 각각은 데이터 드라이버(300) 또는 전원 공급 회로로부터 공급되는 픽셀 구동 전압을 픽셀에 공급한다.
일 예에 따른 복수의 픽셀 구동 전압 라인(PL)들 각각은 제 1 방향(X)을 따라 인접하게 배치된 2개의 픽셀마다 하나씩 배치될 수 있다. 즉, 하나의 픽셀 구동 전압 라인(PL)은 제 1 방향(X)을 따라 인접하게 배치된 2개의 픽셀에 공유되도록 배치될 수 있다.
상기 공통 전극층은 표시 영역(AA) 전체에 배치된다. 공통 전극층은 데이터 드라이버(300) 또는 전원 공급 회로로부터 공급되는 공통 전원(Vss)을 픽셀들에 공급한다. 표시 영역(AA)에는 상기 공통 전극층에 전기적으로 연결되는 적어도 하나의 공통 전원 공급 라인이 구비될 수 있다.
상기 복수의 픽셀(P)들 각각은 기판의 표시 영역(AA) 상에 정의된 픽셀 영역에 배치되고, 픽셀 영역을 통과하거나 픽셀 영역 주변에 배치된 초기화 전압 라인(IVL), 스캔 제어 라인(SCL), 발광 제어 라인(ECL), 데이터 라인(DL), 픽셀 구동 전압 라인(PL) 및 공통 전극층에 전기적으로 연결된다.
이 경우, 고해상도의 발광 표시 패널(100)을 구현하기 위해, 스캔 제어 라인(SCL) 및 발광 제어 라인(ECL) 각각은 픽셀 영역을 통과하거나 지나가도록 배치될 수 있으며, 초기화 전압 라인(IVL), 데이터 라인(DL) 및 픽셀 구동 전압 라인(PL) 각각은 픽셀 영역의 외곽부에 배치될 수 있다. 그리고, 제 1 방향(X)을 따라 인접하게 배치된 2개의 픽셀들은 픽셀 구동 전압 라인(PL)을 기준으로 서로 대칭 구조를 가질 수 있다.
일 예에 따른 픽셀(P)은 표시 영역(AA) 상에 스트라이프(stripe) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 픽셀은 적색 픽셀, 녹색 픽셀, 및 청색 픽셀을 포함할 수 있으며, 또한, 하나의 단위 픽셀은 백색 픽셀을 더 포함할 수 있다.
다른 예에 따른 픽셀(P)은 표시 영역(AA) 상에 펜타일(pentile) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 픽셀은 평면적으로 다각 형태로 배치된 적어도 하나의 적색 픽셀, 적어도 2개의 녹색 픽셀, 및 적어도 하나의 청색 픽셀들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 하나의 단위 픽셀은 하나의 적색 픽셀, 2개의 녹색 픽셀, 및 하나의 청색 픽셀이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색 픽셀은 상대적으로 가장 큰 크기의 개구 영역(또는 발광 영역)을 가질 수 있으며, 녹색 픽셀은 상대적으로 가장 작은 크기의 개수 영역을 가질 수 있다.
상기 복수의 픽셀(P)들 각각은 초기화 구간, 샘플링 구간 및 발광 구간의 순서로 동작하여 데이터 라인(DL)에 공급되는 데이터 전압에 대응되는 휘도의 광을 방출할 수 있다.
상기 비표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 상기 비표시 영역(IA) 중 일측 비표시 영역은 패드부를 포함한다.
상기 패드부는 기판의 일측 비표시 영역에 배치되어 제 2 방향(Y)을 따라 표시 영역(AA)에 배치된 라인들과 전기적으로 연결된다. 그리고, 패드부는 상기 데이터 드라이버(300)에 전기적으로 연결된다.
상기 타이밍 제어부(400)는 입력 영상 데이터(Idata)를 상기 발광 표시 패널(100)의 구동에 알맞도록 정렬하여 픽셀 데이터(Pdata)를 생성하고, 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 드라이버(300)에 제공한다.
상기 타이밍 제어부(400)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호와 복수의 게이트 쉬프트 클럭 등을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 드라이버(200)에 제공한다. 게이트 제어 신호(GCS)는 패드부를 경유하여 게이트 드라이버(200)에 공급될 수 있다.
상기 데이터 드라이버(300)는 패드부를 경유하여 발광 표시 패널(100)에 마련된 복수의 데이터 라인(DL)들과 연결된다. 데이터 드라이버(400)는 타이밍 제어부(400)로부터 제공되는 픽셀 데이터(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압들을 이용하여 픽셀 데이터(Pdata)를 아날로그 형태의 데이터 전압으로 변환하고, 변환된 데이터 전압을 해당하는 데이터 라인(DL)에 공급한다.
상기 게이트 드라이버(200)는 타이밍 제어부(400)로부터 제공되는 게이트 제어 신호(GCS)에 기초하여, 복수의 픽셀(P)들 각각의 초기화 구간, 샘플링 구간 및 발광 구간과 대응되는 초기화 제어 신호, 스캔 제어 신호 및 발광 제어 신호를 생성하여 복수의 픽셀(P)들에 공급한다.
일 예에 따른 게이트 드라이버(200)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 발광 제어 신호들을 생성하여 복수의 발광 제어 라인(ECL)들에 공급한다.
일 예에 따른 게이트 드라이버(200)는 픽셀(P)의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역에 형성된다.
일 예로서, 게이트 드라이버(200)는 기판의 좌측 비표시 영역에 형성되고, 싱글 피딩(single feeding) 방식에 따라, 발광 제어 라인(ECL)들 각각의 일단에 발광 제어 신호를 각각 공급할 수 있다.
다른 예로서, 게이트 드라이버(200)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 발광 제어 라인(ECL)들 각각의 양단에 발광 제어 신호를 각각 공급할 수 있다.
도 2는 본 발명에 따른 발광 표시 패널에 적용되는 픽셀의 일실시예 등가 회로도이고, 도 3은 도 2에 도시된 픽셀의 층 구조를 나타내는 단면도이며, 도 4는 도 3에 도시된 층별 회로 구성을 나타내는 도면이다.
본 발명에 따른 발광 표시 패널에 적용되는 픽셀(P)은, 도 2 내지 도 4에 도시된 바와 같이, 픽셀구동회로(PDC)가 구비되는 픽셀구동회로층(130), 상기 픽셀구동회로(PDC)와 전기적으로 연결된 발광 소자(ED)가 구비되는 발광 소자층(170) 및 상기 픽셀구동회로층(130)과 상기 발광 소자층(170) 사이에 구비되는 평탄화층(160)을 포함한다.
상기 픽셀구동회로층(130)은, 제 1 픽셀회로(PC1)가 구비되는 제 1 픽셀회로층(110) 및 제 2 픽셀회로(PC2)가 구비되는 제 2 픽셀회로층(120)을 포함한다.
첫째, 일 예에 따른 상기 제 1 픽셀회로층(110)은 기판(10), 제 1 픽셀회로(PC1), 상기 제 1 픽셀회로(PC1)에 발광 제어 신호를 공급하는 발광 제어 라인(ECL), 상기 제 1 픽셀회로(PC1)에 픽셀 구동 전압을 공급하는 픽셀 구동 전압 라인(PL), 상기 제 1 픽셀회로(PC1)에 데이터 전압을 공급하는 데이터 라인(DL) 및 상기 제 1 픽셀회로(PC1)에 제n 스캔 제어 신호를 공급하는 제n 스캔 제어 라인(SCL(n))을 포함할 수 있다.
상기 발광 제어 라인(ECL)은 제 1 방향(X)과 나란하도록 픽셀(P)에 배치될 수 있다.
상기 픽셀 구동 전압 라인(PL)은 제 2 방향(Y)과 나란하도록 픽셀(P)에 배치될 수 있다.
상기 데이터 라인(DL)은 제 2 방향(Y)과 나란하도록 픽셀(P)의 일측 가장자에 배치될 수 있다. 일 예에 따른 데이터 라인(DL)은 평면적으로 제 1 픽셀회로층(110)에 배치된 픽셀 구동 전압 라인(PL)과 중첩되거나 중첩되지 않도록 픽셀(P)의 일측 가장자리에 배치될 수 있다. 예를 들어, 데이터 라인(DL)은 제 1 픽셀회로층(110)에 배치된 픽셀 구동 전압 라인(PL)과 중첩되지 않도록 픽셀(P)의 일측 가장자리에 배치될 수 있다.
상기 제n 스캔 제어 라인(SCL(n))은 발광 제어 라인(ECL)과 나란하면서 이격되도록 픽셀(P)에 배치될 수 있다. 일 예에 따른 상기 제n 스캔 제어 라인(SCL(n))은 평면적으로 제 1 픽셀회로층(110)에 배치된 발광 제어 라인(ECL)과 중첩되거나 중첩되지 않도록 픽셀(P)에 배치될 수 있다.
상기 제 1 픽셀회로(PC1)는 데이터 라인(DL)을 통해 공급되는 데이터 전압 및 상기 제 2 픽셀회로(PC2)에 구비된 구동 트랜지스터(Tdr)의 문턱 전압을 저장하며, 상기 발광 소자(ED)의 발광 타이밍을 제어한다.
일 예에 따른 제 1 픽셀회로(PC1)는, 제 1 커패시터(C1)의 제 1 단자(C1a), 게이트가 발광 제어 라인(ECL)과 연결되어 있고 제 1 단자가 픽셀 구동 전압 라인(PL)과 연결되어 있는 제 1 트랜지스터(T1), 게이트가 제 n-2 스캔 제어 라인(SCL(n-2))에 연결되어 있고 제 1 단자가 상기 제 1 커패시터(C1)의 제 1 단자(C1a)과 연결되어 있는 제 2 트랜지스터(T2), 게이트가 제 n 스캔 제어 라인(SCL(n))과 연결되어 있고 제 1 단자가 데이터 라인(DL)에 연결되어 있으며 제 2 단자가 상기 제 1 단자와 연결되어 있는 제 3 트랜지스터(T3) 및 제 1 단자(C2a)가 상기 제 1 트랜지스터(T1)의 제 1 단자에 연결되어 있으며 제 2 단자(C2b)가 상기 제 1 커패시터(C1)의 제 1 단자(C1a)와 연결되어 있는 제 2 커패시터(C2)를 포함할 수 있다. 이하의 설명에서, 상기 제 2 커패시터(C2)의 제 1 단자(C2a)는 제 1 전극(C2a)이라 하고, 상기 제 2 커패시터(C2)의 제 2 단자(C2b)는 제 2 전극(C2b)이라 하고, 상기 제 1 커패시터(C1)의 제 1 단자(C1a)는 제 3 전극(C1a)이라 하며, 상기 제 1 커패시터(C1)의 제 2 단자(C1b)는 제 4 전극(C1b)이라 한다.
우선, 상기 제 1 트랜지스터(T1)는 발광 제어 라인(ECL)을 통해 공급되는 발광 제어 신호에 따라 턴-온되며, 상기 제 1 트랜지스터(T1)가 턴온되면, 상기 구동 트랜지스터(Tdr) 및 상기 발광 소자(ED)를 통해 전류가 흐르며, 이에 따라, 상기 발광 소자(ED)가 광을 출력한다.
일 예에 따른 제 1 트랜지스터(T1)는 발광 제어 라인(ECL)에 연결된 제 1 게이트 전극, 상기 구동 트랜지스터(Tdr)의 제 1 단자에 연결된 제 2 단자 및 상기 제 2 커패시터(C2)와 연결된 제 1 단자를 포함할 수 있다. 이하의 설명에서, 제 1 트랜지스터(T1) 내지 제 5 트랜지스터(T5)의 게이트들이 구분되어야 하는 경우에는, 상기 게이트들은 제 1 게이트 전극 내지 제 5 게이트 전극이라 한다. 또한, 상기 구동 트랜지스터(Tdr)의 게이트는 드라이빙 게이트 전극이라 한다.
상기 제 1 트랜지스터(T1)의 제 1 단자는 소스 전극일 수 있고, 제 2 단자는 드레인 전극일 수 있다. 상기 제 1 트랜지스터(T1)는 발광 제어 라인(ECL)으로부터 공급되는 발광 제어 신호에 따라 턴-온되며, 이에 따라, 상기 제 1 트랜지스터(T1), 상기 구동 트랜지스터(Tdr) 및 상기 발광 소자(ED)에 전류가 흐른다.
다음, 상기 제 2 트랜지스터(T2)는 상기 스캔 제어 라인(SCL)들 중 상기 제n-2 스캔 제어 라인(SCL(n-2))을 통해 공급되는 제 2 스캔 제어 신호에 따라 턴온 또는 턴오프된다. 상기 제 2 트랜지스터(T2)가 턴온되면, 상기 데이터 라인(DL)을 통해 공급된 데이터 전압 또는 센싱 전압은 상기 제 1 커패시터(C1) 및 상기 제 2 커패시터(C2) 중 적어도 하나에 충전될 수 있다.
일 예에 따른 상기 제 2 트랜지스터(T2)는 상기 제n-2 스캔 제어 라인(SCL(n-2))에 연결된 제 2 게이트 전극, 상기 제 3 트랜지스터(T3)의 제 2 단자에 연결된 제 1 단자 및 상기 제 1 트랜지스터(T1)의 제 2 단자에 연결된 제 2 단자를 포함할 수 있다.
다음, 상기 제 3 트랜지스터(T3)는 상기 스캔 제어 라인(SCL)들 중 상기 제n 스캔 제어 라인(SCL(n))을 통해 공급되는 제 n 스캔 제어 신호에 따라 턴온 또는 턴오프된다. 상기 제 3 트랜지스터(T3)가 턴온되면, 상기 데이터 라인(DL)을 통해 공급된 데이터 전압 또는 센싱 전압은 상기 제 1 커패시터(C1) 및 상기 제 2 커패시터(C2) 중 적어도 하나에 충전될 수 있다.
일 예에 따른 상기 제 3 트랜지스터(T3)는 상기 제 n 스캔 제어 라인(SCL(n))에 연결된 제 3 게이트 전극, 상기 데이터 라인(DL)과 연결된 제 1 단자 및 상기 제 2 트랜지스터(T2)의 제 1 단자에 연결된 제 2 단자를 포함할 수 있다.
상기 제 1 트랜지스터(T1), 상기 제 2 트랜지스터(T2) 및 상기 제 3 트랜지스터(T3) 각각은 아몰퍼스 실리콘 물질, 폴리 실리콘 물질, 또는 산화물 반도체 물질을 포함하는 반도체층을 포함할 수 있으며, P형 불순물이 도핑된 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있으나, 반드시 이에 한정되지 않고, N형 불순물이 도핑된 반도체층을 포함하는 N 타입의 박막 트랜지스터로 변경될 수 있다. 즉, 도 2에는 P 타입의 박막 트랜지스터들로 구성된 픽셀구동회로(PDC)가 도시되어 있으나, 상기 픽셀구동회로(PDC)는 N 타입의 박막 트랜지스터들로 구성될 수 있다. 즉, 도 2에는 P 타입의 박막 트랜지스터들로 구성된 픽셀구동회로(PDC)가 도시되어 있으나, 상기 픽셀구동회로(PDC)는 N 타입의 박막 트랜지스터들로 구성될 수 있다.
상기 폴리 실리콘 물질은 강한 바이어스 스트레스(Bias Stress)에 대해 신뢰성이 우수하고 높은 전자 이동도를 갖는다. 이에 따라, 일 예에 따른 상기 제 1 트랜지스터(T1), 상기 제 2 트랜지스터(T2) 및 상기 제 3 트랜지스터(T3)는 P형 불순물이 도핑된 폴리 실리콘 물질의 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있다.
다음, 상기 제 1 커패시터(C1)는 초기화 전압 라인(IVL)을 통해 공급되는 초기화 전압을 저장할 수 있다. 또한, 상기 제 1 커패시터(C1)는 상기 제 2 커패시터(C2)와 함께, 상기 구동 트랜지스터(Tdr)의 특성 변화를 보상하기 위한 전압을 저장할 수 있다.
일 예에 따른 상기 제 1 커패시터(C1)의 제 3 전극(C1a)은 상기 제 3 트랜지스터(T3)의 제 2 단자, 상기 제 2 커패시터(C2)의 제 2 전극(C2b) 및 상기 제 2 트랜지스터(T2)의 제 1 단자에 연결된다.
상기 제 1 커패시터(C1)의 제 4 전극(C1b)은 상기 제 4 트랜지스터(T4)의 제 2 단자 및 상기 구동 트랜지스터(Tdr)의 게이트에 연결된다.
이 경우, 상기 제 1 커패시터(C1)의 제 3 전극(C1a)은 상기 제 1 픽셀회로층(110)에 구비되며, 상기 제 1 커패시터(C1)의 제 4 전극(C1b)은 상기 제 2 픽셀회로층(120)에 구비된다.
즉, 본 발명에서, 상기 제 1 커패시터(C1)는 상기 제 1 픽셀회로층(110)에 구비된 제 3 전극(C1a) 및 상기 제 2 픽셀회로층(120)에 구비된 제 4 전극(Clb)을 이용하여 캐패시턴스를 형성하고 있다. 따라서, 상기 제 1 커패시터(C1)를 위해, 상기 제 1 픽셀회로층(110) 또는 상기 제 2 픽셀회로층(120)에 추가적인 영역이 요구되지 않는다.
부연하여 설명하면, 상기 픽셀구동회로(PDC)에서는 상기 제 1 커패시터(C1)의 면적의 비중이 크다. 따라서, 상기 제 1 픽셀회로층(110) 또는 상기 제 2 픽셀회로층(110)에 상기 제 1 커패시터(C1)가 구비되어야 한다면, 상기 제 1 커패시터(C1)를 위한 넓은 영역이 확보되어야만 하며, 이에 따라, 상기 픽셀구동회로를 위한 상기 제 1 픽셀회로층(110) 또는 상기 제 2 픽셀회로층(110)의 면적이 커져야 한다.
그러나, 본 발명에서는, 상기에서 설명된 바와 같이, 상기 제 1 픽셀회로층(110)에 구비된 제 3 전극(C1a)과 상기 제 2 픽셀회로층(120)에 구비된 제 4 전극(Clb)에 의해 상기 제 1 커패시터(C1)가 형성된다. 따라서, 상기 제 1 커패시터(C1)를 위해, 상기 제 1 픽셀회로층(110) 또는 상기 제 2 픽셀회로층(120)에 추가적인 영역이 구비될 필요가 없으며, 이에 따라, 상기 제 1 픽셀회로(PC1) 및 상기 제 2 픽셀회로(PC2)의 면적이 감소될 수 있다.
또한, 상기 제 2 픽셀회로층(120)에 구비된 제 4 전극(Clb)이 전계 또는 빛 등을 차단하는 차단층으로 이용될 수 있기 때문에, 기생 캐패시턴스가 감소될 수 있으며, 2D 크로스토크(Crosstalk) 등의 불량이 방지될 수 있다.
마지막으로, 상기 제 2 커패시터(C2)는 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극과 소스 전극 사이의 차 전압을 저장할 수 있다. 또한, 상기 제 2 커패시터(C2)는 상기 제 1 커패시터(C1)와 함께, 상기 구동 트랜지스터(Tdr)의 특성 변화를 보상하기 위한 전압을 저장할 수 있다. 즉, 상기 제 1 커패시터(C1) 및 상기 제 2 커패시터(C2)에 의해, 상기 데이터 라인(DL)을 통해 공급되는 데이터 전압, 상기 초기화 전압 라인(IVL)을 통해 공급되는 초기화 전압, 상기 구동 트랜지스터(Tdr)의 문턱전압이 상기 제 1 픽셀회로(PC1) 및 상기 제 2 픽셀회로(PC2)에 저장될 수 있다.
이에 따라, 상기 발광 소자(ED)는 상기 구동 트랜지스터(Tdr)의 문턱전압의 변화에 상관없이, 상기 데이터 전압에 대응되는 밝기를 갖는 광을 출력할 수 있다.
일 예에 따른 상기 제 2 커패시터(C2)의 제 1 전극(C2a)은 상기 제 1 트랜지스터(T1)의 제 1 단자에 연결되며, 상기 제 2 커패시터(C2)의 제 2 전극(C2b)은 상기 제3 트랜지스터(T3)의 제 2 단자, 상기 제 1 커패시터(C1)의 제 3 전극(C1a) 및 상기 제 2 트랜지스터(T2)의 제 1 단자에 연결된다.
상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 트랜지스터(T1)의 제 2 단자와 상기 제 2 픽셀회로층(120)에 구비된 상기 구동 트랜지스터(Tdr)의 제 1 단자는, 연결라인(CL1)을 통해 전기적으로 연결된다.
상기 제 1 픽셀회로층(110)에 구비된 상기 제n-2 스캔 제어 라인(SCL(n-2))과 상기 제 2 픽셀회로층(120)에 구비된 상기 제n-2 스캔 제어 라인(SCL(n-2))은, 스캔 연결라인(CL2)을 통해 전기적으로 연결된다. 이 경우, 상기 스캔 연결라인(CL2)은 상기 표시 영역(AA)에 구비될 수도 있으며, 상기 비표시 영역(IA)에 구비될 수도 있다. 또한, 적어도 하나의 상기 스캔 연결라인(CL2)이 상기 비표시 영역(IA)에만 구비될 수도 있고, 적어도 하나의 상기 스캔 연결라인(CL2)이 상기 표시 영역(AA)에만 구비될 수도 있으며, 적어도 두 개의 상기 스캔 연결라인(CL2)들이 상기 표시 영역(AA) 및 상기 비표시 영역(IA)에 구비될 수도 있다.
둘째, 상기 제 2 픽셀회로층(120)은 상기 제 1 픽셀회로층(110)의 상면(또는 표면)에 배치될 수 있다.
일 예에 따른 상기 제 2 픽셀회로층(120)은 제 2 픽셀회로(PC2), 상기 제 2 픽셀회로(PC1)에 초기화 전압을 공급하는 초기화 전압 라인(IVL) 및 상기 제 2 픽셀회로(PC2)에 제n-2 스캔 제어 신호를 공급하는 제n-2 스캔 제어 라인(SCL(n-2))을 포함할 수 있다.
상기 초기화 전압 라인(IVL)은 데이터 라인(DL)과 나란하도록 픽셀(P)에 배치될 수 있다. 상기 초기화 전압 라인(IVL)을 통해 공급되는 초기화 전압은 상기 제 1 커패시터(C1), 상기 제 2 커패시터(C2) 및 상기 발광 소자(ED)를 초기화시킬 수 있다.
상기 제n-2 스캔 제어 라인(SCL(n-2))은 상기 발광 제어 라인(ECL)과 나란하면서 이격되도록 픽셀(P)에 배치될 수 있다. 일 예에 따른 상기 제n-2 스캔 제어 라인(SCL(n-2))은 평면적으로 상기 제 1 픽셀회로층(110)에 배치된 상기 발광 제어 라인(ECL)과 중첩되거나 중첩되지 않도록 픽셀(P)에 배치될 수 있다.
또한, 상기 제n-2 스캔 제어 라인(SCL(n-2))은 평면적으로 상기 제 1 픽셀회로층(110)에 배치된 상기 제 n-2 스캔 제어 라인(SCL(n-2))과 중첩되거나 중첩되지 않도록 픽셀(P)에 배치될 수 있다.
상기 제 2 픽셀회로(PC2)는 상기 데이터 라인(DL)을 통해 공급되는 데이터 전압에 대응되는 전류를 상기 발광 소자(ED)로 공급한다.
일 예에 따른 상기 제 2 픽셀회로(PC2)는, 상기 제 4 전극(C1b), 드라이빙 게이트 전극이 상기 제 4 전극(C1b)과 연결되어 있고 제 1 단자가 상기 제 1 트랜지스터(T1)의 제 2 단자와 연결되어 있으며 제 2 단자가 상기 발광 소자(ED)와 연결되어 있는 구동 트랜지스터(Tdr), 제 4 게이트가 상기 제 n-2 스캔 제어 라인(SCL(n-2))과 연결되어 있고 제 1 단자가 상기 초기화 전압 라인(IVL)과 연결되어 있으며 제 2 단자가 상기 제 4 전극(C1b)과 연결되어 있는 제 4 트랜지스터(T4) 및 제 5 게이트가 상기 제 n-2 스캔 제어 라인(SCL(n-2))과 연결되어 있고 제 1 단자가 상기 초기화 전압 라인(IVL)과 연결되어 있으며 제 2 단자가 상기 구동 트랜지스터(Tdr)의 제 2 단자와 연결되어 있는 제 5 트랜지스터(T5)를 포함할 수 있다.
우선, 상기 구동 트랜지스터(Tdr)는 제 1 픽셀회로(PC1)로부터 공급되는 데이터 전압에 기초한 게이트-소스 전압에 대응되는 전류를 상기 발광 소자(ED)로 공급한다.
일 예에 따른 상기 구동 트랜지스터(Tdr)는 상기 제 1 트랜지스터(T1)의 제 2 단자와 연결된 제 1 단자, 상기 발광 소자(ED)와 연결된 제 2 단자 및 상기 제 1 커패시터(C1)의 제 4 전극(Clb)과 연결된 드라이빙 게이트 전극을 포함할 수 있다.
상기 구동 트랜지스터(Tdr)의 제 1 단자는 소스 전극일 수 있고, 제 2 단자는 드레인 전극일 수 있다. 상기 구동 트랜지스터(Tdr)는 게이트-소스 전압에 따라 턴-온되며, 이에 따라, 상기 데이터 전압에 기초한 게이트-소스 전압에 대응되는 전류가 상기 제 1 트랜지스터(T1), 상기 구동 트랜지스터(Tdr) 및 상기 발광 소자(ED)에 흐른다.
다음, 상기 제 4 트랜지스터(T4)는 상기 제n-2 스캔 제어 라인(SCL(n-2))을 통해 공급되는 제n-2 스캔 제어 신호에 따라 턴온 또는 턴오프된다. 상기 제 4 트랜지스터(T4)가 턴온되면, 상기 초기화 전압 라인(IVL)을 통해 공급된 초기화 전압은 상기 제 1 커패시터(C1) 및 상기 제 2 커패시터(C2) 중 적어도 하나에 충전될 수 있다.
일 예에 따른 상기 제 4 트랜지스터(T4)는 상기 제n-2 스캔 제어 라인(SCL(n-2))에 연결된 제 4 게이트 전극, 상기 초기화 전압 라인(IVL)에 연결된 제 1 단자 및 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극에 연결된 제 2 단자를 포함할 수 있다. 상기 제 4 트랜지스터(T4)의 제 2 단자는 상기 제 1 커패시터(C1)의 제 4 전극(Clb)과도 연결된다. 즉, 상기 제 1 커패시터(C1)의 제 4 전극(Clb)은 상기 제 4 트랜지스터(T4)의 제 2 단자 및 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극에 연결된다.
다음, 상기 제 5 트랜지스터(T5)는 상기 제n-2 스캔 제어 라인(SCL(n-2))을 통해 공급되는 제n-2 스캔 제어 신호에 따라 턴온 또는 턴오프된다. 상기 제 5 트랜지스터(T4)가 턴온되면, 상기 초기화 전압 라인(IVL)을 통해 공급된 초기화 전압은 상기 제 5 트랜지스터(T5)를 통해 상기 발광 소자(ED)로 공급된다. 이에 따라, 상기 발광 소자(ED)는 상기 초기화 전압으로 초기화된다.
일 예에 따른 상기 제 5 트랜지스터(T5)는 상기 제n-2 스캔 제어 라인(SCL(n-2))에 연결된 제 5 게이트 전극, 상기 초기화 전압 라인(IVL)에 연결된 제 1 단자 및 상기 구동 트랜지스터(Tdr)의 제 2 단자에 연결된 제 2 단자를 포함할 수 있다. 상기 제 5 트랜지스터(T5)의 제 2 단자는 상기 구동 트랜지스터(Tdr)의 제 2 단자 및 상기 발광 소자(ED)에 연결된다.
상기 구동 트랜지스터(Tdr), 상기 제 4 트랜지스터(T4) 및 상기 제 5 트랜지스터(T5) 각각은 아몰퍼스 실리콘 물질, 폴리 실리콘 물질, 또는 산화물 반도체 물질을 포함하는 반도체층을 포함할 수 있으며, P형 불순물이 도핑된 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있으나, 반드시 이에 한정되지 않고, N형 불순물이 도핑된 반도체층을 포함하는 N 타입의 박막 트랜지스터로 변경될 수 있다. 즉, 도 2에는 P 타입의 박막 트랜지스터들로 구성된 픽셀구동회로(PDC)가 도시되어 있으나, 상기 픽셀구동회로(PDC)는 N 타입의 박막 트랜지스터들로 구성될 수 있다. 즉, 도 2에는 P 타입의 박막 트랜지스터들로 구성된 픽셀구동회로(PDC)가 도시되어 있으나, 상기 픽셀구동회로(PDC)는 N 타입의 박막 트랜지스터들로 구성될 수 있다.
상기 폴리 실리콘 물질은 강한 바이어스 스트레스(Bias Stress)에 대해 신뢰성이 우수하고 높은 전자 이동도를 갖는다. 이에 따라, 일 예에 따른 상기 제 1 트랜지스터(T1), 상기 제 2 트랜지스터(T2) 및 상기 제 3 트랜지스터(T3)는 P형 불순물이 도핑된 폴리 실리콘 물질의 반도체층을 포함하는 P 타입의 박막 트랜지스터일 수 있다.
마지막으로, 상기 제 1 커패시터(C1)는 상기에서 설명된 바와 같이, 상기 초기화 전압 라인(IVL)을 통해 공급되는 초기화 전압을 저장할 수 있다. 또한, 상기 제 1 커패시터(C1)는 상기 제 2 커패시터(C2)와 함께, 상기 구동 트랜지스터(Tdr)의 특성 변화를 보상하기 위한 전압을 저장할 수 있다.
일 예에 따른 상기 제 1 커패시터(C1)의 제 3 전극(C1a)은 상기 제 3 트랜지스터(T3)의 제 2 단자, 상기 제 2 커패시터(C2)의 제 2 전극(C2b), 상기 제 2 트랜지스터(T2)의 제 1 단자에 연결된다.
상기 제 1 커패시터(C1)의 제 4 전극(C1b)은 상기 제 4 트랜지스터(T4)의 제 2 단자 및 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극에 연결된다.
이 경우, 상기 제 1 커패시터(C1)의 제 3 전극(C1a)은 상기 제 1 픽셀회로층(110)에 구비되며, 상기 제 1 커패시터(C1)의 제 4 전극(C1b)은 상기 제 2 픽셀회로층(120)에 구비된다.
즉, 본 발명에서, 상기 제 1 커패시터(C1)는 상기 제 1 픽셀회로층(110)에 구비된 제 3 전극(C1a) 및 상기 제 2 픽셀회로층(120)에 구비된 제 4 전극(Clb)을 이용하여 캐패시턴스를 형성하고 있다. 따라서, 상기 제 1 커패시터(C1)를 위해, 상기 제 1 픽셀회로층(110) 또는 상기 제 2 픽셀회로층(120)에 추가적인 영역이 요구되지 않는다.
상기 발광 소자층(170)은 상기 제 2 픽셀회로(PC2)와 전기적으로 연결되어 상기 제 2 픽셀회로(PC2)로부터 공급되는 전류에 의해 발광하는 발광 소자(ED) 및 뱅크 패턴(BNK)을 포함한다.
일 예에 따른 상기 발광 소자(ED)는 상기 픽셀구동회로(PC)에 연결된 픽셀 구동 전극(AE)(또는 애노드 전극), 상기 픽셀 구동 전극(AE) 상에 형성된 발광층(EL) 및 상기 발광층(EL)에 전기적으로 연결된 공통 전극층(CE)(또는 캐소드 전극)을 포함할 수 있다.
상기 픽셀 구동 전극(AE)은 픽셀(P)의 개구 영역 상에 배치되고, 상기 제 2 픽셀회로(PC2)에 구비된 상기 구동 트랜지스터(Tdr)의 제 2 단자에 전기적으로 연결된다.
일 예에 따른 상기 픽셀 구동 전극(AE)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 상기 픽셀 구동 전극(AE)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.
상기 픽셀 구동 전극(AE)의 가장자리는 상기 뱅크 패턴(BNK)에 의해 덮일 수 있다. 상기 뱅크 패턴(BNK)은 픽셀(P)의 개구 영역을 제외한 나머지 픽셀 영역 상에 배치되어 상기 픽셀 구동 전극(AE)의 가장자리를 덮는다. 이에 따라, 상기 픽셀(P)의 개구 영역이 정의될 수 있다.
일 예에 따른 뱅크 패턴(BNK)은 상기 픽셀(P)의 개구 영역을 펜타일(pentile) 구조로 정의하거나 스트라이프 구조로 정의할 수 있다.
일 예에 따른 상기 발광층(EL)은 상기 픽셀 구동 전극(AE)과 상기 뱅크 패턴(BNK)을 덮도록 기판(10)의 표시 영역(AA) 전체에 형성될 수 있다.
일 예에 따른 상기 발광층(EL)은 백색 광을 방출하기 위한 2 이상의 발광부를 포함한다. 예를 들어, 일 예에 따른 상기 발광층(EL)은 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광부와 제 2 발광부를 포함할 수 있다. 여기서, 제 1 발광부는 제 1 광을 방출하는 것으로 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 발광부 중 어느 하나를 포함할 수 있다. 제 2 발광부는 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 중 제 1 광의 보색 관계를 갖는 제 2 광을 방출하는 발광부를 포함할 수 있다.
다른 예에 따른 상기 발광층(EL)은 상기 픽셀(P)에 설정된 색상과 대응되는 컬러 광을 방출하기 위한, 청색 발광부, 녹색 발광부, 및 적색 발광부 중 어느 하나를 포함할 수 있다. 예를 들어, 다른 예에 따른 상기 발광층(EL)은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
추가적으로, 일 예에 따른 상기 발광 소자(ED)는 상기 발광층(EL)의 발광 효율 및/또는 수명 등을 향상시키기 위한 기능층을 더 포함하여 이루어질 수 있다.
상기 공통 전극층(CE)은 상기 발광층(EL)과 전기적으로 연결되도록 형성된다. 상기 공통 전극층(CE)은 각 픽셀 영역(PA)에 마련된 상기 발광층(EL)과 공통적으로 연결되도록 기판(10)의 표시 영역(AA) 전체에 형성된다.
일 예에 따른 상기 공통 전극층(CE)은 광을 투과시킬 수 있는 투명 전도성 물질 또는 반투과 전도성 물질을 포함할 수 있다. 상기 공통 전극층(CE)이 반투과 전도성 물질로 형성되는 경우, 마이크로 캐비티(micro cavity)를 통해 발광 소자(ED)에서 발광된 광의 출광 효율이 높아질 수 있다. 일 예에 따른 반투과 전도성 물질은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금 등을 포함할 수 있다. 추가적으로, 공통 전극층(CE) 상에는 발광 소자(ED)에서 발광된 광의 굴절율을 조절하여 광의 출광 효율을 향상시키기 위한 캡핑층(capping layer)이 더 형성될 수 있다.
또 다른 예에 따른 상기 발광층(EL)은 집적 회로 형태로 구현된 마이크로 발광 다이오드 소자를 포함할 수 있다. 마이크로 발광 다이오드 소자는 픽셀 구동 전극(AE)에 전기적으로 연결되는 제 1 단자 및 상기 공통 전극층(CE)과 전기적으로 연결되는 제 2 단자를 포함할 수 있다.
본 발명의 일 예에 따른 상기 픽셀(P)은 상기 제 2 픽셀회로층(120)을 덮는 평탄화층(160) 및 상기 발광 소자층(170)을 덮는 봉지층(190)을 더 포함할 수 있다.
상기 평탄화층(160)은 상기 제 2 픽셀회로층(120)을 덮도록 기판(10) 상에 배치됨으로써 상기 제 2 픽셀회로층(120) 상에 평탄면을 제공한다.
상기 발광 소자층(170)은 상기 평탄화층(160) 상에 배치된다. 이 경우, 상기 발광 소자층(170)의 상기 픽셀 구동 전극(AE)은 상기 평탄화층(160)에 마련된 전극 컨택홀을 통해 상기 제 2 픽셀회로(PC2)의 상기 구동 트랜지스터(Tdr)의 제 2 단자와 전기적으로 연결될 수 있다.
상기 봉지층(190)은 상기 발광 소자층(170)을 둘러싸도록 기판(10) 상에 형성된다. 상기 봉지층(190)은 산소 또는 수분이 발광 소자(ED)로 침투하는 것을 방지하는 역할을 한다.
일 예에 따른 상기 봉지층(190)은 산소 또는 수분의 침투를 방지 내지 최소화하기 위한 적어도 하나의 무기막, 및 제조 공정 중 발생할 수 있는 이물들(particles)을 덮는 유기막을 포함할 수 있다. 예를 들어, 상기 봉지층(190)은 제 1 무기막, 제 1 무기막 상의 유기막, 및 유기막 상의 제 2 무기막을 포함할 수 있다.
추가적으로, 본 발명의 일 예에 따른 상기 픽셀(P)은 상기 뱅크 패턴(BNK)과 중첩되는 블랙 매트릭스 및 개구 영역 상에 배치된 파장 변환층을 더 포함할 수 있다.
상기 블랙 매트릭스는 상기 뱅크 패턴(BNK)과 중첩되도록 상기 봉지층(190) 상에 배치된다.
일 예에 따른 상기 파장 변환층은 상기 픽셀(P)의 개구 영역과 중첩되는 봉지층(190) 상에 배치되어 상기 발광 소자(ED)로부터 입사되는 백색 광 중 픽셀에 설정된 색상의 파장만을 투과시키는 컬러필터를 포함한다. 예를 들어, 상기 파장 변환층은 적색, 녹색, 또는 청색의 파장만을 투과시킬 수 있다. 상기 파장 변환층은 상기 발광 소자(ED)의 상기 발광층(EL)이 적색, 녹색, 및 청색 광을 발광하는 발광층을 포함하는 경우, 생략될 수 있다.
본 발명의 일 예에 따른 상기 픽셀(P)은 배리어 필름 및 광 경로 제어층을 더 포함할 수 있다.
상기 배리어 필름은 접착층을 매개로 상기 봉지층(190) 상에 부착될 수 있다. 상기 배리어 필름은 수분 또는 산소 침투를 1차적으로 방지하기 위한 것으로, 수분 투습도가 낮은 재질로 이루어질 수 있다
상기 광 경로 제어층은 입사되는 광의 경로를 제어한다.
일 예에 따른 상기 광 경로 제어층은 복수의 굴절층을 포함할 수 있다. 복수의 굴절층은 각기 다른 굴절율을 가질 수 있다. 상기 광 경로 제어층은 고굴절층과 저굴절층이 교변적으로 적층된 구조를 가질 수 있다. 이러한 일 예에 따른 상기 광 경로 제어층(180)은 입사되는 광의 경로를 변경하여 시야각에 따른 컬러시프트 현상을 최소화한다.
다른 예에 따른 상기 광 경로 제어층(180)은 편광층일 수 있다. 상기 편광층은 픽셀(P)에 마련된 박막 트랜지스터 및/또는 라인들 등에 의해 반사된 외부 광을 원편광 상태로 변경하여 시인성과 명암비를 향상시킨다.
이와 같은, 본 발명의 일 예에 따른 픽셀의 동작을 설명하면 다음과 같다.
본 발명의 일 예에 따른 픽셀(P)은 초기화/샘플링 구간, 라이팅 구간 및 발광 구간으로 동작할 수 있다. 예를 들어, 본 발명에 따른 발광 표시 패널이 적용되는 발광 표시 장치의 한 프레임은 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극을 초기화하고 구동 트랜지스터(Tdr)의 특성 값(예를 들어, 문턱전압)과 대응되는 샘플링 전압을 저장하는 초기화/샘플링 구간, 데이터 전압을 저장하는 라이팅 구간및 상기 데이터 전압에 대응되는 전류에 따라 발광 소자(ED)를 발광시키는 발광 구간을 포함할 수 있다.
상기 초기화/샘플링 구간에, 상기 제 n-2 스캔 제어 라인(SCL(n-2))으로 로우 전압이 공급되며, 이에 따라, 상기 제 2 트랜지스터(T2), 상기 제 4 트랜지스터(T4) 및 상기 제 5 트랜지스터(T5)가 턴온된다. 이 경우, 상기 구동 트랜지스터(Tdr)는 다이오드로 동작하며, 따라서, 상기 제 3 트랜지스터(T3)의 제 2 단자와 상기 제 2 트랜지스터(T2)의 제 1 단자 사이의 노드, 즉, 제 1 노드(n1)의 전압은 초기화 전압(Vinit)과 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth)의 합 전압이 된다. 따라서, 상기 제 1 커패시터(C1)에는 상기 문턱전압(Vth)이 저장된다.
상기 라이팅 구간에, 상기 제 n 스캔 제어 라인(SCL(n))으로 로우 전압이 공급되며, 이에 따라, 상기 제 3 트랜지스터(T3)가 턴온된다. 이 경우, 상기 제 1 노드(n1)의 전압은 상기 데이터 라인을 통해 공급되는 데이터 전압이 된다. 또한, 구동 트랜지스터(Tdr)의 상기 드라이빙 게이트 전극과 연결된 노드, 즉, 제 3 노드(n3)의 전압은 상기 데이터 전압(Vdata)과 상기 문턱전압(Vth)의 차 전압이 된다.
상기 발광 구간에, 상기 발광 제어 라인(ECL)으로 로우 전압이 공급되며, 이에 따라, 상기 제 1 트랜지스터(T1)가 턴온된다. 이 경우, 상기 발광 소자(ED)로 공급되는 전류는, 상기 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)과 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth)의 차 전압의 제곱에 비례한다. 상기 발광 구간에서, 상기 구동 트랜지스터(Tdr)의 게이트 전압, 즉, 상기 제 3 노드(n1)의 전압은 상기 데이터 전압과 상기 문턱전압의 차 전압(= Vdata - Vth)이고, 상기 구동 트랜지스터(Tdr)의 소스 전압은 상기 픽셀 구동 전압 라인(PL)을 통해 공급되는 픽셀 구동 전압(Vdd)이다. 따라서, 상기 발광 소자(ED)로 공급되는 전류는 상기 데이터 전압(Vdata)과 상기 픽셀 구동 전압(Vdd)의 차 전압(= Vdd - Vdata)의 제곱에 비례한다.
즉, 본 발명에 의하면, 상기 발광 소자(ED)로 공급되는 전류는 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth)과는 상관없으며, 상기 픽셀 구동 전압(Vdd) 및 상기 데이터 전압(Vdata)에 의해서만 결정된다.
따라서, 본 발명에 의하면, 상기 구동 트랜지스터(Tdr)가 열화되어 상기 구동 트랜지스터(Tdr)의 문턱전압(Vth)이 변하더라도, 상기 발광 소자(ED)로 공급되는 전류는 상기 문턱전압(Vth)의 변화에 영향을 받지 않는다. 이에 따라, 본 발명에 의하면, 상기 전류는, 상기 구동 트랜지스터(Tdr)의 문턱전압의 변화량과 상관 없이, 상기 데이터 전압(Vdata)에 의해서만 제어될 수 있다.
도 5는 도 2에 도시된 제1 픽셀회로를 나타낸 예시도이고, 도 6은 도 5에 도시된 제 1 픽셀회로를 포함하는 제1 픽셀회로층의 레이아웃을 나타낸 예시도이며, 도 7은 도 6에 도시된 A-A'라인을 따라 절단된 단면도이다. 즉, 도 5는 하나의 픽셀에 구비되는 제 1 픽셀회로를 나타내고, 도 6은 하나의 픽셀에서 상기 제 1 픽셀회로층의 평면 구조를 나타내며, 도 7은 하나의 픽셀에서 상기 제 1 픽셀회로층의 수직 구조를 나타낸다.
본 발명의 일 예에 따른 발광 표시 패널(100)의 픽셀(P)에서, 상기 제 1 픽셀회로층(110)은, 도 5 내지 도 7에 도시된 바와 같이, 기판(10), 제 1 버퍼층(111), 상기 기판 (10) 중 상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)와 상기 제 3 트랜지스터(T3)에 대응되는 영역에 구비되는 제 1 반도체층(112), 상기 제 1 반도체층(112)을 덮는 제 1 게이트 절연층(113), 상기 제 1 게이트 절연층(113) 중 상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)와 상기 제 3 트랜지스터(T3)에 대응되는 영역에 섬 형태로 형성되는 제 1 게이트 전극층(114), 상기 제 1 게이트 전극층(114)을 덮는 제 1 보호층(115), 상기 제 1 보호층(115) 상에 섬 형태로 형성되는 제 1 전극(C2a), 상기 제 1 전극(C2a)을 덮는 제 2 보호층(116), 상기 제 2 보호층(116) 상에 섬 형태로 형성되는 제 1 층 전극(DCE), 상기 제 1 층 전극(DCE)을 덮는 제 3 보호층(이하의 설명에서, 하단 보호층이라고도 함)(117) 및 상기 하단 보호층(117) 상에 섬 형태로 형성되며 상기 제 2 픽셀회로층(120)과 연결되는 제 1 연결부(CL1a)를 포함한다. 상기 제 1 연결부(CL1a)는 제 1 연결층(118)에 포함된다. 상기 제 1 층 전극(DCE)은 상기 제 1 커패시터(C1)를 형성하는 상기 제 3 전극(C1a)의 기능 및 상기 제 2 커패시터(C2)를 형성하는 상기 제2 전극(C2b)의 기능을 수행한다. 즉, 본 발명에서, 상기 제 1 층 전극(DCE)은 상기 제 2 전극(C2b)이 될 수도 있으며, 상기 제 3 전극(C1a)이 될 수도 있다.
우선, 상기 기판(10)은 표시 영역(AA) 및 비표시 영역(IA)을 포함하고, 상기 표시 영역(AA)에는 픽셀(P)들이 구비되며, 도 5 내지 도 7은 하나의 픽셀을 나타낸다.
다음, 상기 버퍼(111)는 수분 침투 등을 방지하기 위한 목적, 또는, 상기 반도체층(112)과의 합착력 등을 증대시키기 위한 목적으로, 상기 기판(10) 상에 구비된다.
상기 버퍼(111)는 유기물 또는 무기물로 형성될 수 있으며, 적어도 두 개의 층으로 형성될 수 있다.
다음, 상기 제 1 반도체층(112)은 상기 제 1 트랜지스터(T1), 상기 제 2 트랜지스터(T2) 및 상기 제 3 트랜지스터(T3)가 배치되는 영역에 구비된다. 상기 제 1 반도체층(112)은 폴리 실리콘 물질을 포함할 수 있다.
일 예에 따른 제 1 반도체층(112)은 서로 이격되어 있는 제 1 채널 영역(CA1), 제 2 채널 영역(CA2) 및 제 3 채널 영역(CA3), 및 상기 제 1 채널 영역(CA1) 내지 상기 제 3 채널 영역(CA3)의 양쪽 끝단들 각각에 구비되는 고농도 도핑 영역들을 포함한다.
상기 제 1 채널 영역(CA1) 내지 상기 제 3 채널 영역(CA3)들 각각은 상기 제 1 트랜지스터(T1) 내지 상기 제 3 트랜지스터(T3)들 각각의 반도체층으로 이용된다.
상기 고농도 도핑 영역들은 금속의 성질을 가지며, 상기 제 1 트랜지스터(T1) 내지 상기 제 3 트랜지스터(T3)들 각각의 제 1 단자 또는 제 2 단자로 이용된다.
예를 들어, 도 7에서, 상기 제 1 채널 영역(CA1)의 좌측에 구비된 고농도 도핑 영역은 상기 제 1 트랜지스터(T1)의 제 1 단자이며, 상기 제 1 채널 영역(CA1)의 우측에 구비된 고농도 도핑 영역은 상기 제 1 트랜지스터(T1)의 제 2 단자이다.
또한, 도 7에서, 상기 제 2 채널 영역(CA2)의 좌측에 구비된 고농도 도핑 영역은 상기 제 2 트랜지스터(T2)의 제 2 단자이며, 상기 제 2 채널 영역(CA2)의 우측에 구비된 고농도 도핑 영역은 상기 제 2 트랜지스터(T2)의 제 1 단자이다.
또한, 도 7에서, 상기 제 3 채널 영역(CA3)의 좌측에 구비된 고농도 도핑 영역은 상기 제 3 트랜지스터(T3)의 제 2 단자이며, 상기 제 3 채널 영역(CA3)의 우측에 구비된 고농도 도핑 영역은 상기 제 3 트랜지스터(T3)의 제 1 단자이다.
즉, 도 2를 참조하여 설명된 바와 같이, 상기 제 1 트랜지스터(T1)의 제 1 단자는 상기 픽셀 구동 전압 라인(PL)과 연결되고, 상기 제 1 트랜지스터(T1)의 제 2 단자는 상기 제 2 트랜지스터(T2)의 제 2 단자에 연결되며, 상기 제 2 트랜지스터(T2)의 제 1 단자는 상기 제 3 트랜지스터(T3)의 제 2 단자와 연결된다.
특히, 도 2, 도 5 및 도 7에 도시된 바와 같이, 상기 제 1 트랜지스터(T1)의 제 2 단자 및 상기 제 2 트랜지스터(T2)의 제 2 단자는 서로 연결되어 있으며, 상기 제 1 트랜지스터(T1)의 제 2 단자 및 상기 제 2 트랜지스터(T2)의 제 2 단자가 연결되는 부분은 제 2 노드(n2)라 한다.
상기 제 2 노드(n2)에는, 상기 제 2 노드(n2)를 상기 제 2 픽셀회로층(120)에 구비된 상기 구동 트랜지스터(Tdr)의 제 1 단자와 연결시키기 위한 제 1 연결부(CL1a)가 연결된다.
다음, 상기 제 1 게이트 절연층(113)은 상기 제 1 반도체층(112)을 덮도록 상기 기판(10) 전체에 형성된다. 일 예에 따른 상기 제 1 게이트 절연층(113)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다음, 상기 제 1 게이트 전극층(114)은 상기 제 1 게이트 절연층(113) 상에 독립된 패턴 형태, 예를 들어, 섬 형태로 구비된다. 상기 제 1 게이트 전극층(114)은, 상기 제 1 채널 영역(CA1)과 중첩되는 영역에 구비되는 제 1 게이트 전극(Gate1), 상기 제 2 채널 영역(CA2)과 중첩되는 영역에 구비되는 제 2 게이트 전극(Gate2) 및 상기 제 3 채널 영역(CA3)과 중첩되는 영역에 구비되는 제 3 게이트 전극(Gat3)을 포함한다.
상기 제 1 게이트 전극(Gat1), 상기 제 1 채널 영역(CA1) 및 상기 제 1 채널 영역(CA1)의 좌우에 배치되는 고농도 도핑 영역들은 상기 제 1 트랜지스터(T1)를 형성하고, 상기 제 2 게이트 전극(Gate2), 상기 제 2 채널 영역(CA2) 및 상기 제 2 채널 영역(CA2)의 좌우에 배치되는 고농도 도핑 영역들은 상기 제 2 트랜지스터(T2)를 형성하며, 상기 제 3 게이트 전극(Gate3), 상기 제 3 채널 영역(CA3) 및 상기 제 3 채널 영역(CA3)의 좌우에 배치되는 고농도 도핑 영역들은 상기 제 3 트랜지스터(T3)를 형성한다.
상기 제 1 게이트 전극층(114)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
다음, 상기 제 1 보호층(115)은 상기 제 1 게이트 전극층(114)을 덮도록 상기 기판(10) 전체에 형성된다. 상기 제 1 보호층(15)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다음, 상기 제 2 커패시터(C2)의 제 1 전극(C2a)은 상기 제 1 보호층(115) 상에 패턴 형태, 즉, 섬 형태로 구비된다. 상기 제 1 전극(C2a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
다음, 상기 제 2 보호층(116)은 상기 제 1 전극(C2a)을 덮도록 상기 기판(10) 전체에 형성된다. 상기 제 2 보호층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다음, 상기 제 1 층 전극(DCE)은 상기 제 2 보호층(116) 상에 패턴 형태, 즉, 섬 형태로 구비된다. 상기 제 1 층 전극(DCE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
상기 제 1 층 전극(DCE)은, 상기 제 1 게이트 절연층(113), 상기 제 1 보호층(115) 및 상기 제 2 보호층(116)에 형성되는 제 3 컨택홀(CH3)을 통해, 상기 제 1 반도체층(112) 중 상기 제 2 채널 영역(CA2) 및 상기 제 3 채널 영역(CA3) 사이의 고농도 도핑 영역에 연결된다. 상기 제 2 채널 영역(CA2) 및 상기 제 3 채널 영역(CA3) 사이의 고농도 도핑 영역은 상기 제 1 노드(n1)이다. 즉, 상기 제 1 노드(n1)는 상기 제 2 트랜지스터(T2)의 제 1 단자와 상기 제 3 트랜지스터(T3)의 제 2 단자를 연결시킨다.
상기 제 1 층 전극(DCE)은, 상기 제 1 전극(C2a) 및 상기 제 2 보호층(116)과 함께 상기 제 2 커패시터(C2)를 형성한다. 즉, 상기 제 1 층 전극(DCE)은 상기 제 2 커패시터(C2)를 구성하는 상기 제 2 전극(C2b)의 기능을 수행할 수 있다.
다음, 상기 제 3 보호층(117)은 상기 제 1 층 전극(DCE)을 덮도록 상기 기판(10) 전체에 형성된다. 상기 제 3 보호층(117)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
마지막으로, 상기 제 1 연결층(118)은 상기 제 3 보호층(117) 상에 패턴 형태, 즉, 섬 형태로 구비된다. 상기 제 1 연결층(118)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
상기 제 1 연결층(118)은 상기 제 2 픽셀회로층(120)에 구비된 상기 구동 트랜지스터(Tdr)의 제 1 단자를 상기 제 2 노드(n2)와 전기적으로 연결시키는 상기 제 1 연결부(CL1a) 및 상기 제 3 트랜지스터(T3)의 제 1 단자와 연결되는 소스/드레인 전극(SD)을 포함한다.
상기 제 1 연결부(CL1a)는 상기 제 1 게이트 절연층(113), 상기 제 1 보호층(115), 상기 제 2 보호층(116) 및 상기 제 3 보호층(117)에 형성되는 제 1 컨택홀(CH1)을 통해, 상기 제 1 반도체층(112) 중 상기 제 1 채널 영역(CA1) 및 상기 제 2 채널 영역(CA2) 사이의 고농도 도핑 영역에 연결된다. 상기 제 1 채널 영역(CA1) 및 상기 제 2 채널 영역(CA2) 사이의 고농도 도핑 영역은 상기 제 2 노드(n2)이다.
상기 제 3 트랜지스터(T3)의 제 1 단자는 상기 제 1 게이트 절연층(113), 상기 제 1 보호층(115), 상기 제 2 보호층(116) 및 상기 제 3 보호층(117)에 형성되는 제 4 컨택홀(CH4)을 통해 상기 소스/드레인 전극(SD)과 연결된다.
도 8은 도 2에 도시된 제2 픽셀회로를 나타낸 예시도이고, 도 9는 도 8에 도시된 제 2 픽셀회로를 포함하는 제1 픽셀회로층의 레이아웃을 나타낸 예시도이며, 도 10은 도 9에 도시된 B-B'라인을 따라 절단된 단면도이다. 즉, 도 8은 하나의 픽셀에 구비되는 제 2 픽셀회로(PC2)를 나타내고, 도 9는 하나의 픽셀에서 상기 제 2 픽셀회로층(120)의 평면 구조를 나타내며, 도 10은 하나의 픽셀에서 상기 제 2 픽셀회로층(120)의 수직 구조를 나타낸다.
본 발명의 일 예에 따른 발광 표시 장치에서, 상기 제 2 픽셀회로층(120)은, 도 8 내지 도 10에 도시된 바와 같이, 상기 제 1 연결층(118)을 덮는 제 4 보호층(이하의 설명에서 상단 보호층이라고도 함)(121), 상기 상단 보호층(121) 상에 섬 형태로 형성되는 제 2 층 전극(UCE), 상기 제 2 층 전극(UCE)을 덮는 제 5 보호층(122), 상기 제 5 보호층(122) 중 제 4 트랜지스터(T4)와 제 5 트랜지스터(T5)와 상기 구동 트랜지스터(Tdr)에 대응되는 영역에 구비되는 제 2 반도체층(123), 상기 제 2 반도체층(123)을 덮는 제 2 게이트 절연층(124), 상기 제 2 게이트 절연층(124) 중 상기 제 4 트랜지스터(T4)와 상기 제 5 트랜지스터(T5)와 상기 구동 트랜지스터(Tdr)에 대응되는 영역에 섬 형태로 형성되는 제 2 게이트 전극층(125), 상기 제 2 게이트 전극층(125)을 덮는 제 6 보호층(126) 및 상기 제 6 보호층(126) 상에 섬 형태로 형성되며 상기 제 1 픽셀회로층(110)과 연결되는 제 2 연결부(CL1b)를 포함한다. 상기 제 2 연결부(CL1b)는 제 2 연결층(127)에 포함된다.
우선, 상기 제 4 보호층(121)은, 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 연결층(118)을 덮도록 상기 기판(10) 전체에 형성된다. 상기 제 2 픽셀회로층(120)에서 상기 제 4 보호층(121)은 베이스 기판의 기능을 수행할 수 있다. 상기 제 4 보호층(121)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다음, 상기 제 2 층 전극(UCE)은 상기 제 4 보호층(121) 상에 패턴 형태, 즉, 섬 형태로 구비된다. 상기 제 2 층 전극(UCE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
상기 제 2 층 전극(UCE)은, 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 층 전극(DCE), 상기 제 3 보호층(하단 보호층)(117) 및 상기 제 4 보호층(상단 보호층)(121)과 함께 상기 제 1 커패시터(C1)를 형성한다.
즉, 상기 제 2 층 전극(UCE)은 상기 제 1 커패시터(C1)의 제 4 전극(C1b)이다.
이 경우, 상기 제 1 층 전극(DCE)은 상기 제 1 전극(C2a)과 함께 상기 제 2 커패시터(C2)를 형성할 수 있으며, 상기 제 2 층 전극(UCE)과 함께 상기 제 1 커패시터(C1)를 형성할 수도 있다.
부연하여 설명하면, 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 층 전극(DCE)은 상기 제 2 전극(C2a)의 기능을 수행할 수도 있으며, 상기 제 3 전극(C1a)의 기능을 수행할 수도 있다.
상기 제 2 층 전극(UCE)은 상기 구동 트랜지스터(Tdr)의 하단에 배치되어, 차단막의 기능을 수행할 수도 있다. 즉, 상기 제 2 층 전극(UCE)에 의해, 상기 제 2 층 전극(UCE)의 하단에 구비된 금속 라인들과, 상기 제 2 층 전극(UCE)의 상단에 구비된 상기 구동 트랜지스터(Tdr) 및 금속 라인들 사이의 기생 캐패시턴스가 감소될 수 있다.
다음, 상기 제 5 보호층(122)은, 상기 제 2 층 전극(UCE)을 덮도록 상기 기판(10) 전체에 형성된다. 상기 제 5 보호층(122)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다음, 상기 제 2 반도체층(123)은 상기 제 4 트랜지스터(T4), 상기 제 5 트랜지스터(T5) 및 상기 구동 트랜지스터(Tdr)가 배치되는 영역에 구비된다. 상기 제 2 반도체층(123)은 폴리 실리콘 물질을 포함할 수 있다.
일 예에 따른 상기 제 2 반도체층(123)은 서로 이격되어 있는 제 4 채널 영역(CA4), 제 5 채널 영역, 드라이빙 채널 영역(CAdr), 상기 제 4 채널 영역(CA4)의 양쪽 끝단들 각각에 구비되는 고농도 도핑 영역들, 상기 제 5 채널 영역의 양쪽 끝단들 각각에 구비되는 고농도 도핑 영역들 및 상기 드라이빙 채널 영역(CAdr)의 양쪽 끝단들 각각에 구비되는 고농도 도핑 영역들을 포함한다.
상기 제 4 채널 영역(CA4)은 상기 제 4 트랜지스터(T4)의 반도체층으로 이용되고, 상기 제 5 채널 영역은 상기 제 5 트랜지스터(T5)의 반도체층으로 이용되며, 상기 드라이빙 채널 영역(CAdr)은 상기 구동 트랜지스터(Tdr)의 반도체층으로 이용된다.
상기 고농도 도핑 영역들은 금속의 성질을 가진다. 따라서, 상기 제 4 트랜지스터(T4)의 양쪽 끝단들에 구비되는 고농도 도핑 영역들 각각은 상기 제 4 트랜지스터(T4)의 제 1 단자 및 제 2 단자로 이용되고, 상기 제 5 트랜지스터(T5)의 양쪽 끝단들에 구비되는 고농도 도핑 영역들 각각은 상기 제 5 트랜지스터(T5)의 제 1 단자 및 제 2 단자로 이용되며, 상기 구동 트랜지스터(Tdr)의 양쪽 끝단들에 구비되는 고농도 도핑 영역들 각각은 상기 구동 트랜지스터(Tdr)의 제 1 단자 및 제 2 단자로 이용된다.
예를 들어, 도 10에서, 상기 드라이빙 채널 영역(CAdr)의 좌측에 구비된 고농도 도핑 영역은 상기 구동 트랜지스터(Tdr)의 제 1 단자이며, 상기 드라이빙 채널 영역(CAdr)의 우측에 구비된 고농도 도핑 영역은 상기 구동 트랜지스터(Tdr)의 제 2 단자이다.
또한, 도 10에서, 상기 제 4 채널 영역(CA4)의 좌측에 구비된 고농도 도핑 영역은 상기 제 4 트랜지스터(T4)의 제 2 단자이며, 상기 제 4 채널 영역(CA4)의 우측에 구비된 고농도 도핑 영역은 상기 제 4 트랜지스터(T4)의 제 1 단자이다.
즉, 도 2를 참조하여 설명된 바와 같이, 상기 구동 트랜지스터(Tdr)의 제 1 단자는 상기 제 1 트랜지스터(T1)의 제 2 단자 및 상기 제 2 트랜지스터(T2)의 제 2 단자에 연결되고, 상기 구동 트랜지스터(Tdr)의 제 2 단자는 상기 제 5 트랜지스터(T5)의 제 2 단자 및 상기 발광 소자(ED)에 연결된다.
또한, 상기 제 4 트랜지스터(T4)의 제 1 단자는 상기 초기화 전압 라인(IVL)과 연결되며, 상기 제 4 트랜지스터(T4)의 제 2 단자는 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극(Gatedr)에 연결된다.
이 경우, 상기 제 4 트랜지스터(T4)의 제 2 단자가 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극(Gatedr)에 연결되어 있기 때문에, 상기 제 4 채널 영역(CA4)과 상기 드라이빙 채널 영역(CAdr)은 직접적으로 연결되어 있지 않다.
상기 제 5 트랜지스터(T5)의 제 1 단자와 상기 제 4 트랜지스터(T4)의 제 1 단자는 전기적으로 서로 연결되어 있다. 따라서, 상기 제 5 트랜지스터(T5)를 형성하는 상기 제 5 채널 영역의 제 1 단자를 형성하는 고농도 도핑 영역은 상기 제 4 트랜지스터(T4)를 형성하는 상기 제 4 채널 영역(CA4)의 제 1 단자를 형성하는 고농도 도핑 영역과 연결되어 있다.
다음, 상기 제 2 게이트 절연층(124)은 상기 제 2 반도체층(123)을 덮도록 상기 기판(10) 전체에 형성된다. 일 예에 따른 상기 제 2 게이트 절연층(124)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
다음, 상기 제 2 게이트 전극층(125)은 상기 제 2 게이트 절연층(124) 상에 독립된 패턴 형태, 예를 들어, 섬 형태로 구비된다. 상기 제 2 게이트 전극층(125)은, 상기 드라이빙 채널 영역(CAdr)과 중첩되는 영역에 구비되는 드라이빙 게이트 전극(Gatedr), 상기 제 4 채널 영역(CA4)과 중첩되는 영역에 구비되는 제 4 게이트 전극(Gate4) 및 상기 제 5 채널 영역과 중첩되는 영역에 구비되는 제 5 게이트 전극을 포함한다.
상기 드라이빙 게이트 전극(Gatedr), 상기 드라이빙 채널 영역(CAdr) 및 상기 드라이빙 채널 영역(CAdr)의 좌우에 배치되는 고농도 도핑 영역들은 상기 구동 트랜지스터(Tdr)를 형성하고, 상기 제 4 게이트 전극(Gate4), 상기 제 4 채널 영역(CA4) 및 상기 제 4 채널 영역(CA4)의 좌우에 배치되는 고농도 도핑 영역들은 상기 제 4 트랜지스터(T4)를 형성하며, 상기 제 5 게이트 전극, 상기 제 5 채널 영역 및 상기 제 5 채널 영역의 좌우에 배치되는 고농도 도핑 영역들은 상기 제 5 트랜지스터(T5)를 형성한다.
상기 제 2 게이트 전극층(125)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
다음, 상기 제 6 보호층(126)은 상기 제 2 게이트 전극층(125)을 덮도록 상기 기판(10) 전체에 형성된다. 상기 제 6 보호층(126)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 다중층으로 형성될 수 있다.
마지막으로, 상기 제 2 연결층(127)은 상기 제 6 보호층(126) 상에 패턴 형태, 즉, 섬 형태로 구비된다. 상기 제 2 연결층(127)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
상기 제 2 연결층(127)은 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 연결부(CL1a)와 상기 구동 트랜지스터(Tdr)의 제 1 단자를 연결시키는 제 2 연결부(CL1b) 및 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극(Gatedr)과 상기 제 4 트랜지스터(T4)의 제 2 단자를 연결시키는 제 3 연결부(GSD)를 포함한다.
상기 제 2 연결부(CL1b)는 상기 제 4 보호층(121), 상기 제 5 보호층(122), 상기 제 2 게이트 절연층(124) 및 상기 제 6 보호층(126)에 형성되는 제 2 컨택홀(CH2)을 통해, 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 연결부(CL1a)와 연결된다. 상기 제 1 연결부(CL1a)는 상기 제 1 트랜지스터(T1)의 제 2 단자와 연결되어 있다.
또한, 상기 제 2 연결부(CL1b)는 상기 제 2 게이트 절연층(124) 및 상기 제 6 보호층(126)에 형성되는 제 5 컨택홀(CH5)을 통해 상기 구동 트랜지스터(Tdr)의 제 1 단자와 연결되어 있으며, 상기 제 1 연결부(CL1a)는 상기 제 1 트랜지스터(T1)의 제 2 단자와 연결되어 있다. 따라서, 상기 제 1 연결부(CL1a) 및 상기 제 2 연결부(CL1b)에 의해, 상기 구동 트랜지스터(Tdr)의 제 1 단자와 상기 제 1 트랜지스터(T1)의 제 2 단자는 전기적으로 연결될 수 있다.
상기 제 3 연결부(GSD)는 상기 제 2 게이트 절연층(124)에 형성되는 제 6 컨택홀(CH6)을 통해 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극(Gatedr)에 연결되어 있으며, 또한, 상기 제 5 보호층(122), 상기 제 2 반도체층(123), 상기 제 2 게이트 절연층(124) 및 상기 제 6 보호층(126)에 형성되는 제 7 컨택홀(CH7)을 통해 상기 제 2 층 전극(UCE) 및 상기 제 4 트랜지스터(T4)의 제 2 단자에 연결되어 있다.
따라서, 상기 제 3 연결부(GSD)에 의해 상기 제 4 트랜지스터(T4)의 제 2 단자, 상기 제 2 층 전극(UCE) 및 상기 구동 트랜지스터(Tdr)의 드라이빙 게이트 전극(Gatedr)은 전기적으로 연결된다.
상기 제 2 연결층(127)은, 도 2에 도시된 바와 같이, 상기 평탄화층(160)에 의해 덮혀질 수 있다.
상기 평탄화층(160)에는 상기 발광 소자층(170)이 구비된다. 상기 발광 소자층(170)은 상기 봉지층(190)에 의해 덮혀질 수 있다.
즉, 본 발명에 따른 발광 표시 패널(100)은, 상기 제 1 픽셀회로층(110), 상기 제 2 픽셀회로층(120) 및 상기 발광 소자층(170)을 포함한다. 이 경우, 상기 제 2 픽셀회로층(120)과 상기 발광 소자층(170) 사이에는 상기 평탄화층(160)이 구비될 수 있으며, 상기 발광 소자층(170)은 상기 봉지층(190)에 의해 덮혀질 수 있다.
도 11은 본 발명의 일 예에 따른 발광 표시 패널을 구성하는 제 1 픽셀회로층 및 제 2 픽셀회로층의 분해 단면도이며, 도 12는 도 11에 도시된 제 1 픽셀회로층 및 제 2 픽셀로층이 결합된 단면도이다. 즉, 도 11에서 (a)는 제 1 픽셀회로층(110)의 단면을 나타내며, (b)는 제 2 픽셀회로층(120)의 단면을 나타낸다.
상기에서 설명된 바와 같이, 본 발명에 따른 발광 표시 패널은, 상기 제 1 층 전극(DCE)을 포함하는 상기 제 1 픽셀회로(PC1)가 구비되는 상기 제 1 픽셀회로층(110), 상기 제 1 층 전극(DCE)과 함께 상기 제 1 커패시터(C1)를 형성하는 상기 제 2 층 전극(UCE)을 포함하는 상기 제 2 픽셀회로(PC2)가 구비되는 상기 제 2 픽셀회로층(120) 및 상기 제 2 픽셀회로층(120)에 구비된 상기 구동 트랜지스터(Tdr)와 전기적으로 연결된 상기 발광 소자(ED)가 구비되는 상기 발광 소자층(170)을 포함한다.
상기 제 1 층 전극(DCE)과 상기 제 2 층 전극(UCE) 사이에는, 상기 제 1 픽셀회로층(110)에 구비된 상기 하단 보호층(제 3 보호층)(117) 및 상기 제 2 픽셀회로층(120)에 구비된 상기 상단 보호층(제 4 보호층)(121)이 구비된다.
상기 제 1 층 전극(DCE)은 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 전극(C2a)과 함께 상기 제 2 커패시터(C2)를 형성하며, 상기 제 2 픽셀회로층(120)에 구비된 상기 제 2 층 전극(UCE)과 함께 상기 제 1 커패시터(C1)를 형성한다.
상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C2)는 내부보상을 위해 상기 구동 트랜지스터(Tdr)의 문턱전압을 저장하는 기능을 수행한다.
상기 픽셀 구동 전압 라인(PL)과 연결되어 있으며 상기 제 1 픽셀회로층(110)에 구비된 상기 제 1 트랜지스터(T1)와, 상기 발광 소자(ED)와 연결되어 있으며 상기 제 2 픽셀회로층(120)에 구비된 상기 구동 트랜지스터는, 상기 연결라인(CL1)을 통해 연결되어 있다.
상기 연결라인(CL1)은, 상기 제 1 픽셀회로층(110)에 구비된 제 1 컨택홀(CH1)을 통해 상기 제 1 트랜지스터(T1)와 연결되어 있는 제 1 연결부(CL1a) 및 상기 제 2 픽셀회층(120)에 구비된 제 2 컨택홀(CH2)을 통해 상기 구동 트랜지스터(Trd)와 연결되어 있는 제 2 연결부(CL1b)를 포함하며, 상기 제 1 연결부(CL1a)와 상기 제 2 연결부(CL1b)는 연결되어 있다.
이 경우, 상기 구동 트랜지스터(Tdr)는 상기 제 1 픽셀회로(PC1)로부터 공급되는 데이터 전압에 대응되는 전류를 상기 발광 소자(ED)에 공급한다.
상기 제 1 픽셀회로(PC1)는, 상기 제 1 층 전극(DCE), 게이트가 상기 발광 제어 라인(ECL)과 연결되어 있고 제 1 단자가 픽셀 구동 전압 라인(PL)과 연결되어 있는 제 1 트랜지스터(T1), 게이트가 상기 제 n-2 스캔 제어 라인(SCL(n-2))과 연결되어 있으며 제 1 단자가 상기 제 1 층 전극(DCE)과 연결되어 있는 제 2 트랜지스터(T2), 게이트가 상기 제 n 스캔 제어 라인(SCL(n))과 연결되어 있고 제 1 단자가 데이터 라인(DL)에 연결되어 있으며 제 2 단자가 상기 제 1 층 전극(DCE)과 연결되어 있는 제 3 트랜지스터(T3) 및 제 1 단자가 상기 제 1 트랜지스터(T1)의 제 1 단자에 연결되어 있으며 제 2 단자가 상기 제 1 층 전극(DCE)과 연결되어 있는 제 2 커패시터(C2)를 포함한다.
상기 제 2 픽셀회로(PC2)는, 상기 제 2 층 전극(UCE), 게이트가 상기 제 2 층 전극(UCE)과 연결되어 있고 제 1 단자가 상기 제 1 트랜지스터(T1)의 제 2 단자와 연결되어 있으며 제 2 단자가 상기 발광 소자(ED)와 연결되어 있는 상기 구동 트랜지스터(Tdr), 게이트가 상기 제 n-2 스캔 제어 라인(SCL(n-2))과 연결되어 있고 제 1 단자가 상기 초기화 전압 라인(IVL)과 연결되어 있으며 제 2 단자가 상기 제 2 층 전극(UCE)과 연결되어 있는 제 4 트랜지스터(T4) 및 게이트가 상기 제 n-2 스캔 제어 라인(SCL(n-2))과 연결되어 있고 제 1 단자가 상기 초기화 전압 라인(IVL)과 연결되어 있으며 제 2 단자가 상기 구동 트랜지스터(Tdr)의 제 2 단자와 연결되어 있는 제 5 트랜지스터(T5)를 포함한다.
상기 제 1 픽셀회로층(110)은, 상기 기판(10), 상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)와 상기 제 3 트랜지스터(T3)에 대응되는 영역에 구비되는 상기 제 1 반도체층(112), 상기 제 1 반도체층(112)을 덮는 제 1 게이트 절연층(113), 상기 제 1 게이트 절연층(113) 중 상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)와 상기 제 3 트랜지스터(T3)에 대응되는 영역에 섬 형태로 형성되는 상기 제 1 게이트 전극층(114), 상기 제 1 게이트 전극층(114)을 덮는 제 1 보호층(115), 상기 제 1 보호층(115) 상에 섬 형태로 형성되는 상기 제 1 전극(C2a), 상기 제 1 전극(C2a)을 덮는 제 2 보호층(116), 상기 제 2 보호층(116) 상에 섬 형태로 형성되는 상기 제 1 층 전극(DCE), 상기 제 1 층 전극(DCE)을 덮는 하단 보호층(제 3 보호층)(117) 및 상기 하단 보호층(117) 상에 섬 형태로 형성되며 상기 제 2 픽셀회로층(120)과 연결되는 상기 제 1 연결부(CL1a)를 포함한다.
상기 제 2 픽셀회로층(120)은, 상기 제 1 연결부(CL1)를 덮는 상단 보호층(제 4 보호층)(121), 상기 상단 보호층(121) 상에 섬 형태로 형성되는 상기 제 2 층 전극(UCE), 상기 제 2 층 전극(UCE)을 덮는 상기 제 5 보호층(122), 상기 제 5 보호층(122) 중 상기 제 4 트랜지스터(T4)와 상기 제 5 트랜지스터(T5)와 상기 구동 트랜지스터(Tdr)에 대응되는 영역에 구비되는 상기 제 2 반도체층(123), 상기 제 2 반도체층(123)을 덮는 상기 제 2 게이트 절연층(124), 상기 제 2 게이트 절연층(124) 중 상기 제 4 트랜지스터(T4)와 상기 제 5 트랜지스터(T5)와 상기 구동 트랜지스터(Tdr)에 대응되는 영역에 섬 형태로 형성되는 상기 제 2 게이트 전극층(125), 상기 제 2 게이트 전극층(125)을 덮는 상기 제 6 보호층(126) 및 상기 제 6 보호층(16) 상에 섬 형태로 형성되며 상기 제 1 픽셀회로층(110)과 연결되는 상기 제 2 연결부(CL1b)를 포함한다.
본 발명의 예에서는 상기 픽셀구동회로(PDC)를 구성하는 트랜지스터들이 모두 P 타입으로 구현되는 것만을 개시하고 있으나, 반드시 이에 한정되지 않고, 2층 이상의 회로층으로 적층하여 초고해상도의 픽셀을 구현하는 본 발명의 기술적 특징을 벗어나지 않는 범위 내에서 모두 N 타입으로 변형되거나, 일부의 트랜지스터가 N 타입으로 변형될 수 있다.
본 발명이 적용되는 발광 표시 장치는 고해상도를 요구하는 스마트 폰(smart phone), 이동 통신 단말기, 모바일 폰, 태블릿 PC(personal computer), 스마트 와치(smart watch), 와치 폰(watch phone), 또는 웨어러블 기기(wearable device) 등과 같은 휴대용 전자 기기, 텔레비전, 노트북, 모니터, 또는 냉장고 등의 가전 기기, 가상 영상 표시 장치, 또는 헤드 마운티드 표시 장치 등의 다양한 제품에 적용될 수 있다.
상술한 본 발명의 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 발명의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 발명이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 기판 110: 제 1 픽셀회로층
120: 제 2 픽셀회로층 160: 평탄화층
170: 발광 소자층 190: 봉지층
190: 봉지층 PC1: 제 1 픽셀회로
PC2: 제 2 픽셀회로

Claims (11)

  1. 복수의 픽셀들을 포함하며,
    상기 복수의 픽셀들 각각은,
    제 1 층 전극을 포함하는 제 1 픽셀회로가 구비되는 제 1 픽셀회로층;
    상기 제 1 층 전극과 함께 제 1 커패시터를 형성하는 제 2 층 전극을 포함하는 제 2 픽셀회로가 구비되는 제 2 픽셀회로층; 및
    상기 제 2 픽셀회로층에 구비된 구동 트랜지스터와 전기적으로 연결된 발광 소자가 구비되는 발광 소자층을 포함하는 발광 표시 패널.
  2. 제 1 항에 있어서,
    상기 제 1 층 전극과 상기 제 2 층 전극 사이에는, 상기 제 1 픽셀회로층에 구비된 하단 보호층 및 상기 제 2 픽셀회로층에 구비된 상단 보호층이 구비되는 발광 표시 패널.
  3. 제 1 항에 있어서,
    상기 제 1 층 전극은 상기 제 1 픽셀회로층에 구비된 제 1 전극과 함께 제 2 커패시터를 형성하는 발광 표시 패널.
  4. 제 3 항에 있어서,
    상기 제 1 커패시터와 상기 제 2 커패시터는 내부보상을 위해 상기 구동 트랜지스터의 문턱전압을 저장하는 발광 표시 패널.
  5. 제 1 항에 있어서,
    픽셀 구동 전압 라인과 연결되어 있으며 상기 제 1 픽셀회로층에 구비된 제 1 트랜지스터와, 상기 발광 소자와 연결되어 있으며 상기 제 2 픽셀회로층에 구비된 상기 구동 트랜지스터는, 연결라인을 통해 연결되어 있는 발광 표시 패널.
  6. 제 5 항에 있어서,
    상기 연결라인은,
    상기 제 1 픽셀회로층에 구비된 제 1 컨택홀을 통해 상기 제 1 트랜지스터와 연결되어 있는 제 1 연결부; 및
    상기 제 2 픽셀회층에 구비된 제 2 컨택홀을 통해 상기 구동 트랜지스터와 연결되어 있는 제 2 연결부를 포함하며,
    상기 제 1 연결부와 상기 제 2 연결부는 연결되어 있는 발광 표시 패널.
  7. 제 1 항에 있어서,
    상기 구동 트랜지스터는 상기 제 1 픽셀회로로부터 공급되는 데이터 전압에 대응되는 전류를 상기 발광 소자에 공급하는 발광 표시 패널.
  8. 제 1 항에 있어서,
    상기 제 1 픽셀회로는,
    상기 제 1 층 전극;
    게이트가 발광 제어 라인과 연결되어 있고 제 1 단자가 픽셀 구동 전압 라인과 연결되어 있는 제 1 트랜지스터;
    게이트가 제 n-2 스캔 제어 라인과 연결되어 있으며 제 1 단자가 상기 제 1 층 전극과 연결되어 있는 제 2 트랜지스터;
    게이트가 제 n 스캔 제어 라인과 연결되어 있고 제 1 단자가 데이터 라인에 연결되어 있으며 제 2 단자가 상기 제 1 층 전극과 연결되어 있는 제 3 트랜지스터; 및
    제 1 단자가 상기 제 1 트랜지스터의 제 1 단자에 연결되어 있으며 제 2 단자가 상기 제 1 층 전극과 연결되어 있는 제 2 커패시터를 포함하는 발광 표시 패널.
  9. 제 8 항에 있어서,
    상기 제 2 픽셀회로는,
    상기 제 2 층 전극;
    게이트가 상기 제 2 층 전극과 연결되어 있고 제 1 단자가 제 1 트랜지스터의 제 2 단자와 연결되어 있으며 제 2 단자가 상기 발광 소자와 연결되어 있는 상기 구동 트랜지스터;
    게이트가 상기 제 n-2 스캔 제어 라인과 연결되어 있고 제 1 단자가 초기화 전압 라인과 연결되어 있으며 제 2 단자가 상기 제 2 층 전극과 연결되어 있는 제 4 트랜지스터; 및
    게이트가 상기 제 n-2 스캔 제어 라인과 연결되어 있고 제 1 단자가 상기 초기화 전압 라인과 연결되어 있으며 제 2 단자가 상기 구동 트랜지스터의 제 2 단자와 연결되어 있는 제 5 트랜지스터를 포함하는 발광 표시 패널.
  10. 제 1 항에 있어서,
    상기 제 1 픽셀회로층은,
    기판;
    제 1 트랜지스터와 제 2 트랜지스터와 제 3 트랜지스터에 대응되는 영역에 구비되는 제 1 반도체층;
    상기 제 1 반도체층을 덮는 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 중 상기 제 1 트랜지스터와 상기 제 2 트랜지스터와 상기 제 3 트랜지스터에 대응되는 영역에 섬 형태로 형성되는 제 1 게이트 전극층;
    상기 제 1 게이트 전극층을 덮는 제 1 보호층;
    상기 제 1 보호층 상에 섬 형태로 형성되는 제 1 전극;
    상기 제 1 전극을 덮는 제 2 보호층;
    상기 제 2 보호층 상에 섬 형태로 형성되는 상기 제 1 층 전극;
    상기 제 1 층 전극을 덮는 하단 보호층; 및
    상기 하단 보호층 상에 섬 형태로 형성되며 상기 제 2 픽셀회로층과 연결되는 제 1 연결부를 포함하는 발광 표시 패널.
  11. 제 10 항에 있어서,
    상기 제 2 픽셀회로층은,
    상기 제 1 연결부를 덮는 상단 보호층;
    상기 상단 보호층 상에 섬 형태로 형성되는 상기 제 2 층 전극;
    상기 제 2 층 전극을 덮는 제 5 보호층;
    상기 제 5 보호층 중 제 4 트랜지스터와 제 5 트랜지스터와 상기 구동 트랜지스터에 대응되는 영역에 구비되는 제 2 반도체층;
    상기 제 2 반도체층을 덮는 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 중 상기 제 4 트랜지스터와 상기 제 5 트랜지스터와 상기 구동 트랜지스터에 대응되는 영역에 섬 형태로 형성되는 제 2 게이트 전극층;
    상기 제 2 게이트 전극층을 덮는 제 6 보호층; 및
    상기 제 6 보호층 상에 섬 형태로 형성되며 상기 제 1 픽셀회로층과 연결되는 제 2 연결부를 포함하는 발광 표시 패널.

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