CN109785877A - 具有数据输入和输出单元彼此不同的全局线组的存储设备 - Google Patents

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CN109785877A CN201811344643.2A CN201811344643A CN109785877A CN 109785877 A CN109785877 A CN 109785877A CN 201811344643 A CN201811344643 A CN 201811344643A CN 109785877 A CN109785877 A CN 109785877A
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Abstract

一种存储设备，包括第一、第二、第三和第四存储单元组以及第一和第二发送器。第一和第二存储单元组共享第一局部线。第三和第四存储单元组共享第二局部线。第一发送器基于读取命令将第一数据发送到第一全局线。第一数据在第一局部线上从第一存储单元组和第二存储单元组中的一个输出。第二发送器基于读取命令将第二数据发送到第二全局线。第二数据在第二局部线上从第三存储单元组和第四存储单元组中的一个输出。第一全局线的数量与第二全局线的数量不同。

Description

具有数据输入和输出单元彼此不同的全局线组的存储设备
对相关申请的交叉引用
本申请要求于2017年11月13日提交的题目为“Memory Device Having GlobalLine Groups in Which Data Input and Output Units are Different From EachOther”的韩国专利申请No.10-2017-0150739，其通过引用被整体合并于此。
技术领域
这里描述的一个或多个实施例涉及具有全局线组的存储设备，在所述全局线组中，数据输入和输出单元彼此不同。
背景技术
移动电话、计算机和其他电子设备使用存储设备来存储数据。正在不断尝试增加存储器容量。随着存储设备中的存储单元的数量增加，在存储的数据中发生错误的概率增加和/或误码率(bit error rate)可能变得更高。因此，一些存储设备存储用于校正数据错误的信息(例如，奇偶校验比特)。
在这些或其他存储设备中，存储单元阵列中的子存储单元阵列或垫(mat)可彼此相同。然而，存储以校正数据错误的信息(例如，奇偶校验比特)的大小可能随着要存储在存储设备中的数据比特的数量、可校正比特的数量、纠错码的种类和/或其他因素而变化。当各种大小的数据存储在被实现为彼此相同的子存储单元阵列或垫中时，用于存储数据的存储设备的可用区域可能减少和/或存储设备的布局可能复杂。
发明内容
根据一个或多个实施例，一种存储设备包括：第一存储单元组和第二存储单元组，共享第一局部线；第三存储单元组和第四存储单元组，共享第二局部线；第一发送器，基于读取命令将第一数据发送到第一全局线，所述第一数据在第一局部线上从第一存储单元组和第二存储单元组中的一个输出；以及第二发送器，基于所述读取命令将第二数据发送到第二全局线，所述第二数据在所述第二局部线上从所述第三存储单元组和所述第四存储单元组中的一个输出，其中，所述第一全局线的数量与所述第二全局线的数量不同。
根据一个或多个其他实施例，一种存储设备包括：第一存储单元，对应于列地址；第二存储单元，对应于所述列地址；第一写入驱动器，基于写入命令通过第一全局线将第一数据发送到第一存储单元的一部分；以及第二写入驱动器，基于写入命令通过第二全局线将第二数据发送到第二存储单元的一部分，其中，第一全局线的数量与第二全局线的数量不同。
根据一个或多个其他实施例，一种存储设备，包括：第一存储单元，取决于通过第一列选择线发送的第一列选择信号而选择；第二存储单元，取决于通过第二列选择线发送的第二列选择信号而选择；第一列选择开关，取决于第一列选择信号将连接到第一存储单元的第一位线与第一局部线连接；第二列选择开关，取决于第二列选择信号将连接到第二存储单元的第二位线与第二局部线连接；第一发送器，基于读取命令将第一数据发送到第一全局线，所述第一数据通过第一位线从第一存储单元输出到第一局部线；以及第二发送器，响应于读取命令将第二数据发送到第二全局线，所述第二数据通过第二位线从第二存储单元输出到第二局部线，其中第一全局线的数量不同于第二全局线的数量。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域普通技术人员将变得显而易见，其中：
图1示出了存储设备的实施例；
图2示出了存储设备的另一实施例；
图3示出了存储设备的另一实施例；
图4示出了存储设备的另一实施例；
图5示出了存储设备的另一实施例；
图6示出了存储设备的另一实施例；
图7示出了存储设备的另一实施例；
图8示出了存储设备的另一实施例；
图9示出了存储设备的另一实施例；
图10示出了存储设备的另一实施例；以及
图11示出了存储设备的另一实施例；
具体实施方式
图1示出了存储设备100的实施例，其可包括第一垫110、第一列选择开关120、第一传输电路(或发送器)130、第二垫160、第二列选择开关170和第二传输电路(或发送器180)。第一垫110可包括连接到第一字线WL1的第一存储单元。可以取决于例如第一至第a列选择信号CSL<1:a>将第一存储单元分类为第一存储单元组110_1至第a存储单元组110_a。
第一存储单元组110_1的第一存储单元可以分别连接到第一位线BL1<1:m>。第一存储单元组110_1的第一存储单元的数量可以是“m”，其中例如可以取决于存储设备100的数据输入和输出单元、预取大小、突发长度等确定“m”。在一个实施例中，“m”可以指示由第一垫110中的第一至第a列选择信号CSL<1:a>中的一个选择的第一存储单元的数量。例如，“m”可以是2的幂，诸如2、4、8、16、32等。
可以取决于第一列选择信号CSL<1>来选择第一存储单元组110_1。可以取决于第二列选择信号CSL<2>来选择第二存储单元组110_2。可以取决于第a列选择信号CSL<a>来选择第a存储单元组110_a。可以取决于读取命令或写入命令来激活第一至第a列选择信号CSL<1:a>中的至少一个，并且因此可以选择第一至第a存储单元组110_1至110_a中的至少一个。在一个实施例中，“a”可以是例如取决于存储设备100接收的列地址CA来确定的自然数。
在第一垫110中，连接到第一字线WL1并且对应于列地址CA的第一存储单元的数量可以是2的幂，诸如512、1024、2048等。此外，第一垫110还可以包括哑存储单元和冗余存储单元，用于提高产量。另外，其他字线可以被布置在第一垫110中，并且第一垫110还可以包括连接到其他字线的存储单元。
在实施例中，第一存储单元中的每个可以包括动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、NAND闪存单元、NOR闪存单元、电阻随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元和磁随机存取存储器(MRAM)单元中的至少一个。
取决于第一至第a列选择信号CSL<1:a>，第一列选择开关120可以电连接第一局部线LIO1<1:m>和连接到第一存储单元组110_1至第a存储单元组110_a中的一个的第一位线BL1<1:m>。存储设备100可以通过第一局部线LIO1<1:m>对第一垫110的第一存储单元执行数据输入/输出。例如，第一垫110的第一存储单元可以共享第一局部线LIO1<1:m>。
第一传输电路130可以是用于第一局部线LIO1<1:m>与第一全局线GIO1<1:m>之间的数据传输的电路。因此，第一垫110的第一存储单元可以共享第一全局线GIO1<1:m>以及第一局部线LIO1<1:m>。
第二垫160可以被实现为类似于第一垫110。第二垫160可以包括连接到第二字线WL2的第二存储单元。取决于第一至第b列选择信号CSL<1:b>，第二存储单元可以被分类为第一存储单元组160_1至第b存储单元组160_b。连接到第二字线WL2的第二存储单元的数量可以与连接到第一字线WL1的第一存储单元的数量相同或不同。在第二垫160中，连接到第二字线WL2并且对应于列地址CA的第二存储单元的数量可以是2的幂，诸如512、1024、2048等，或者是2的倍数。第二字线WL2和第一字线WL1可以对应于相同行地址RA的值，并且可以分别由子字线驱动器驱动。
第一存储单元组160_1的第二存储单元可以分别连接到第二位线BL2<1:n>。第一存储单元组160_1的第二存储单元的数量可以是与“m”不同的“n”。例如，“n”可以是2的幂，诸如2、4、8、16、32等，或者可以是2的倍数而不是2的幂，诸如6、12等。
例如，可以取决于第一列选择信号CSL<1>来选择第一存储单元组160_1。可以取决于第二列选择信号CSL<2>来选择第二存储单元组160_2。可以取决于第b列选择信号CSL<b>来选择第b存储单元组160_b。可以取决于读取命令或写入命令来激活第一至第b列选择信号CSL<1:b>中的至少一个，并且因此可以选择第一存储单元组160_1至第b存储单元组160_b中的至少一个。在一个实施例中，可以取决于存储设备100接收的列地址CA来确定“b”，并且在至少一个实例中，“b”可以与“a”相同或不同。
第二垫160可以存储例如用于校正第一数据的错误的第二数据。在第二垫160中，连接到第二字线WL2并且对应于列地址CA的存储单元的数量可以是2的幂，诸如512、1024、2048等，或者可以不是2的幂，诸如384、640、768、832等。
取决于第一至第b列选择信号CSL<1:b>，第二列选择开关170可以连接第二局部线LIO2<1:n>和连接到第一存储单元组160_1至第二存储单元组160_b中的任何一个的第二位线BL2<1:n>。存储设备100可以通过第二局部线LIO2<1:n>对第二垫160的第二存储单元执行数据输入/输出。例如，第二垫160的第二存储单元可以共享第二局部线LIO2<1:n>。
第二传输电路180可以在第二局部线LIO2<1:n>和第二全局线GIO2<1:n>之间传输数据。因此，第二垫160的第二存储单元可以共享第二全局线GIO2<1:n>以及第二局部线LIO2<1:n>。
在实施例中，第一全局线GIO1<1:m>可以用作第一垫110的第一存储单元的数据输入/输出路径，并且可以被连接到第一局部线LIO1<1:m>。第一全局线GIO1<1:m>的数量可以与第二全局线GIO2<1:n>的数量不同，第二全局线GIO2<1:n>可以用作第二垫160的第二存储单元的数据输入/输出路径，并且可以被连接到第二局部线LIO2<1:n>。
在一个实施例中，第一全局线GIO1<1:m>可以用作由第一至第a列选择信号CSL<1:a>中的一个选择的第一垫110的第一存储单元的数据输入/输出路径。第一全局线GIO1<1:m>的数量可以与第二全局线GIO2<1:n>的数量不同，第二全局线GIO2<1:n>可以用作由第一至第b列选择信号CSL<1:b>中的一个选择的第二垫160的第二存储单元的数据输入/输出路径。因此，根据实施例，存储设备100可以包括用作彼此不同的数据输入和输出单元的全局线组(例如，第一全局线GIO1<1:m>和第二全局线GIO2<1:n>)。
图2详细示出了存储设备的实施例，其例如可以是图1的存储设备100的更详细的版本。在图2中，出于示例目的示出了第一垫110的第一存储单元组110_1和第二垫160的第一存储单元组160_1，应理解可以包括额外组的存储单元。
参见图2，可以根据开放位线结构来布置第一位线BL1<1:m>。在一个实施例中，开放位线结构可以对应于位线BL和互补位线BLB没有相对于位线读出放大器BLSA并排布置以增加网络管芯的结构。例如，第一位线BL1<1>的第一互补位线BLB<1>可以在与第一垫110相邻的另一垫中。第一位线BL1<2>的第一互补位线BLB<2>可以在与第一垫110相邻的另一垫中。其余的第一位线BL1<3:m>可以以类似的方式布置。图2的位线的排列结构仅是示例性的。在其他实施例中，可以根据折叠位线结构或其他结构来布置位线。
第一列选择开关120_1至120_m可以分别电连接第一位线BL1<1:m>和第一局部线LIO1<1:m>。第一列选择开关120_1至120_m可以被包括在用于图1的第一存储单元组110_1的第一列选择开关120中。取决于读取命令或写入命令，第一列选择开关120_1至120_m可以由通过列选择线发送的第一列选择信号CSL<1>(例如，参考图1)同时导通。
取决于读取命令，存储在第一存储单元组110_1中的第一数据的比特可以分别通过第一位线BL1<1:m>和第一列选择开关120_1至120_m被输出到第一局部线LIO1<1:m>。第一数据可以指存储在第一垫110中的数据。在一个实施例中，取决于写入命令，第一数据的比特可以通过第一局部线LIO1<1:m>、第一列选择开关120_1至120_m以及第一位线BL1<1:m>被发送到第一存储单元组110_1。
第一局部线LIO1<1:m>可以与第一字线WL1并行布置，并且可以是与第一垫110的水平长度对应的输入/输出线。根据开放位线结构，第一局部线LIO1<1>，LIO1<3>，......，LIO1<m-1>可以在第一垫110和另一垫之间(例如，布置在第一垫110下方)。第一局部线LIO1<2>,LIO1<4>,...,LIO1<m>可以在第一垫110和另一垫之间(例如，布置在第一垫110上方)。在另一实施例中，第一局部线LIO1<1>，LIO1<3>，...，LIO1<m-1>的布置区域和/或第一局部线LIO1<2>,LIO1<4>,...,LIO1<m>的布置区域可以不同(例如，以相对的方式排列)。
基于读取命令，第一传输电路130_1至130_m可以将从第一垫110输出的第一数据的比特，通过第一位线BL1<1:m>和第一局部线LIO1<1:m>发送至第一全局线GIO1<1:m>。第一传输电路130_1至130_m可以位于图1的第一传输电路130中。取决于输出到第一局部线LIO1<1:m>的第一数据的比特，第一传输电路130_1至130_m可以驱动第一全局线GIO1<1:m>或者可以电连接第一局部线LIO1<1:m>和第一全局线GIO1<1:m>。
第一传输电路130_1至130_m可以基于写入命令电连接第一全局线GIO1<1:m>和第一局部线LIO1<1:m>。当第一全局线GIO1<1:m>和第一局部线LIO1<1:m>通过第一传输电路130_1至130_m连接时，第一数据的比特可以通过第一全局线GIO1<1:m>、第一传输电路130_1至130_m以及第一局部线LIO1<1:m>被发送至第一垫110。因此，第一数据的比特可以被存储在第一存储单元组110_1中。
如上所述，第一全局线GIO1<1:m>可以为第一垫110的存储单元提供数据输入/输出路径。在一个实施例中，第一全局线GIO1<1:m>可以为其他垫以及第一垫110的存储单元提供数据输入/输出路径。其他垫可以例如对应于与第一垫110一起与第一全局线GIO1<1:m>并行布置的垫。例如，第一全局线GIO1<1:m>可以垂直地跨越第一字线WL1和第一局部线LIO1<1:m>。
第一全局线GIO1<1:m>可以由第一垫110的第一存储单元和与第一垫110一起与第一全局线GIO1<1:m>并行布置的垫的存储单元共享。第一全局线GIO1<1:m>的长度可以大于第一局部线LIO1<1:m>的长度。
在实施例中，第一全局线的数量GIO1<1:m>、第一传输电路130_1至130_m的数量、第一局部线LIO1<1:m>的数量、第一列选择开关120_1至120_m的数量、第一位线BL1<1:m>的数量、以及第一存储单元组110_1的第一存储单元的数量可以相等，例如“m”。
第二垫160可以以与第一垫110类似的方式实现。然而，与第一垫110不同，第二全局线GIO2<1:n>的数量、第二传输电路180_1至180_n的数量、第二局部线LIO2<1:n>的数量、第二列选择开关170_1至170_n的数量、第二位线BL2<1:n>的数量、以及第二垫160中的第一存储单元组160_1的第二存储单元的数量可以相等，例如，不同于“m”的“n”。
在实施例中，连接到第二垫160的第二字线WL2的第二存储单元的数量可以与连接到第一垫110的第一字线WL1的第一存储单元的数量不同。例如，第二垫160的水平长度可以小于第一垫110的水平长度，并且连接到第二字线WL2的第二存储单元的数量可以小于连接到第一字线WL1的第一存储单元的数量。垫的水平长度可以对应于例如连接到字线的存储单元的数量。用于向存储单元供电和用于数据输入/输出的线可以在第一垫110和第二垫160的上层中/上。
图2中示出了第一全局线GIO1<1:m>位于第一垫110的左侧的示例。在一个实施例中，第一全局线GIO1<1:m>可以位于第一垫110的上层中/上。例如，当从顶部观察时，第一全局线GIO1<1:m>和第一垫110可以彼此重叠。图2中示出了第二全局线GIO2<1:n>在第二垫160的左侧的示例。在一个实施例中，第二全局线GIO2<1:n>可以在第二垫160的上层中/上。
当第一全局线GIO1<1:m>在第一垫110和第二垫160中的每一个中时，在第二垫160的上层中/上的第一全局线GIO1<1:m>的间隔可以比在第一垫110的上层中/上的第一全局线GIO1<1:m>的间隔窄。这是因为第二垫160的水平长度可以小于第一垫的水平长度。因此，第二垫160的布局可能变得复杂，并且通过线发送的比特可能经历相互影响(例如，耦合)。
参见图2，取决于例如第二垫160的大小，第二全局线GIO2<1:n>的数量可以与第一全局线GIO1<1:m>的数量不同。因此，第二全局线GIO2<1:n>之间的间隔可以保持为与第一全局线GIO1<1:m>之间的每个间隔相同。例如，垫的每个字线的存储单元的数量可以与用于垫的数据输入/输出的全局线的数量成比例。例如，存储单元可以对应于除哑存储单元和冗余存储单元之外的存储单元。
图3示出了存储设备的另一实施例，其例如可以对应于图2的存储设备。将参考图2描述图3。在图3中，第一列选择开关120_2,120_4，...，120_m和第一传输电路130_2,130_4，...，130_m可以在第一垫110中。
取决于第一列选择信号CSL<1>，第一列选择开关120_2,120_4，...，120_m可以分别电连接第一位线BL1<2>，BL1<4>，...，BL1<m>和第一局部线LIO1<2>，LIO1<4>，...，LIO1<m>。第一列选择开关120_2,120_4，...，120_m可以例如通过NMOS晶体管、PMOS晶体管或NMOS和PMOS晶体管的组合来实现。取决于第一列选择信号CSL<1>，第一列选择开关120_1,120_3，...，120_m-1可以分别电连接第一位线BL1<1>，BL1<3>，...，BL1<m-1>和第一局部线LIO1<1>，LIO1<3>，...，LIO1<m-1>。
图2的第一传输电路130_2包括第一局部读出放大器(LSA)131_2和第一线选择开关(PMUXON)132_2。如在第一传输电路130_2中那样，其余的第一传输电路130_1和130_3至130_m也可以分别包括第一局部读出放大器131_1和131_3至131_m以及第一线选择开关132_1和132_3至132_m。
第一局部读出放大器131_2可以在读取操作中操作。例如，当取决于读取命令将第一数据的比特输出到第一位线BL1<2>和第一局部线LIO1<2>时，第一局部读出放大器131_2可以取决于输出比特驱动第一全局线GIO1<2>。输出到第一局部线LIO1<2>的比特可以由第一局部读出放大器131_2输出到第一全局线GIO1<2>。其余的第一局部读出放大器131_1和131_3至131_m可以与第一局部读出放大器131_2类似地操作。
在一个实施例中，图2的第一传输电路130_2可以包括局部开关，其在读取操作中取决于第一列选择信号CSL<1>而电连接第一局部线LIO1<2>和第一全局线GIO1<2>，而不是第一局部读出放大器131_2。输出到第一局部线LIO1<2>的比特可以通过局部开关输出到第一全局线GIO1<2>。在一个实施例中，可以使用局部开关来替代其余的第一局部读出放大器131_1和131_3至131_m。
第一线选择开关132_2可以在写入操作中操作。例如，第一线选择开关132_2可以基于写入命令电连接第一全局线GIO1<2>和第一局部线LIO1<2>。当第一全局线GIO1<2>和第一局部线LIO1<2>通过第一线选择开关132_2连接时，可以通过第一全局线GIO1<2>、第一局部线LIO1<2>和第一位线BL1<2>将比特存储在存储单元中。其余的第一线选择开关132_1和132_3至132_m可以以与第一线选择开关132_2类似的方式操作。
存储设备100可以包括分别驱动第一位线BL1<1:m>的第一位线读出放大器140_1至140_m。在图3中仅示出连接到第一位线BL1<2>，BL1<4>，...，BL1<m>和第一互补位线BLB1<2>，BLB1<4>，...，BLB1<m>的第一位线读出放大器140_2,140_4，...，140_m。在一个实施例中，存储设备100可以包括连接到第一位线BL1<1>，BL1<3>，...，BL1<m-1>和第一互补位线BLB1<1>，BLB1<3>，...，BLB1<m-1>的第一位线读出放大器140_1,140_3，...，140_m-1。
当取决于激活命令将连接到第一位线BL1<2>的存储单元的电荷输出到第一位线BL1<2>时，第一位线读出放大器140_2可放大第一位线BL1<2>的电压和第一互补位线BLB1<2>的电压之间的差。例如，存储在存储单元中的比特可以被输出到第一位线BL1<2>和第一互补位线BLB1<2>。其余的第一位线读出放大器140_1和140_3至140_m可以与第一位线读出放大器140_2类似地操作。
图3中示出了第一垫110中的第一列选择开关120_2,120_4，...，120_m和第一传输电路130_2,130_4，...，130_m的示例。第一垫110中的第一列选择开关120_1,120_3，...，120_m-1和第一传输电路130_1,130_3，...，130_m-1可以以类似于图3的方式实现。第二垫160中的第二列选择开关170_2,170_4，...，170_n和第二传输电路180_2,180_4，...，180_n可以以类似于图3的方式实现。第二垫160中的第二列选择开关170_1,170_3，...，170_n-1和第二传输电路180_1,180_3，...，180_n-1可以以类似于图3的方式实现。
图4示出了存储设备200的另一实施例，其可包括第一垫210、第一列选择开关220、第一传输电路230、第二垫260、第二列选择开关270和第二传输电路280。第一垫210、第一列选择开关220和第一传输电路230可以被实现为与图1的第一垫110、第一列选择开关120和第一传输电路130基本相同。此外，用于第一垫210的数据输入/输出的第一位线BL1<1:m>、第一局部线LIO1<1:m>和第一全局线GIO1<1:m>可以被实现为与用于图1的第一垫110的数据输入/输出的第一位线BL1<1:m>、第一局部线LIO1<1:m>以及第一全局线GIO1<1:m>基本相同。
在实施例中，第一全局线GIO1<1:m>可以用作第一垫110的与列地址CA对应的第一存储单元的数据输入/输出路径。第一全局线GIO1<1:m>的数量可以与第二全局线GIO2<1:n>的数量不同，第二全局线GIO2<1:n>可以用作第二垫160的与列地址CA对应的第二存储单元的数据输入/输出路径。在一个实施例中，对应于列地址CA的第一存储单元和第二存储单元的数量可以彼此相同。
参见图4，用于第二垫260的数据输入/输出的第二位线BL2<1:m>和第二局部线LIO2<1:m>的数量可以是“m”，其可以与用于图1的第二垫160的数据输入/输出的第二位线BL2<1:n>和第二局部线LIO2<1:n>的数量不同。此外，由第一垫210中的第一至第a列选择信号CSL<1:a>中的一个选择的第一存储单元的数量和由第二垫260中的第一至第b列选择信号CSL<1:b>中的一个选择的第二存储单元的数量可以等于“m”。此外，第一局部线LIO1<1:m>的数量和第二局部线LIO2<1:m>的数量可以等于“m”。
图5示出了存储设备的另一实施例，其例如可以是图4的存储设备200的更具体的实现。参见图5，存储设备200可以包括第一垫210、第一列选择开关220_1至220_m、第一传输电路230_1至230_m、第二垫260、第二列选择开关270_1至270_m、以及第二传输电路280_1至280_n。
第一垫210、第一列选择开关220_1至220_m以及第一传输电路230_1至230_m可以与图2的第一垫110、第一列选择开关120_1至120_m和第一传输电路130_1至130_m基本相同。
与图2的存储设备100不同，取决于读取命令或写入命令，由第一列选择信号CSL<1>选择的第一存储单元组260_1的第二存储单元的数量可以是“m”，并且可以与第一存储单元组210_1的第一存储单元的数量相同。第二局部线LIO2<1:m>的数量可以是“m”，并且可以与第一局部线LIO1<1:m>的数量相同。
在实施例中，由于第一存储单元组260_1的第一存储单元的数量与第一存储单元组260_1的第二存储单元的数量相同，所以第二位线BL2<1:m>、第二列选择开关270_1至270_m、以及第二局部线LIO2<1:m>可以与第一位线BL1<1:m>、第一列选择开关220_1至220_m和第一局部线LIO1<1:m>基本相同。
在实施例中，第二全局线GIO2<1:n>的数量可以与第一全局线GIO1<1:m>的数量不同。例如，第二全局线GIO2<1:n>的数量可以与第二局部线LIO2<1:m>的数量不同，并且第二传输电路280_1至280_n的数量可以与第二局部线LIO2<1:m>的数量不同。第二传输电路280_1至280_n可以与图2的第二传输电路180_1至180_n基本相同。
在图5的实施例中，第二全局线GIO2<1:n>的数量可以小于第二局部线LIO2<1:m>的数量。存储设备200还可以包括用于通过第二全局线GIO2<1:n>和第二局部线LIO2<1:m>的数据输入/输出的多路复用器。
图6示出了存储设备的另一实施例，其例如可以对应于图5的存储设备200。在图6中，“m”是“n”的两倍，并且在图6中详细示出第二垫260中的第二列选择开关270_2,270_4，...，270_m和第二传输电路280_2,280_4，...，280_n。
第二互补位线BLB2<2>，BLB2<4>，...，BLB2<m>、第二位线读出放大器290_2,290_4，...，290_m、第二位线BL2<2>，BL2<4>，...，BL2<m>、第二列选择开关270_2,270_4，...，270_m、以及第二局部线LIO2<2>，LIO2<4>，...，LIO2<m>可以与图3的第一互补位线BLB1<2>，BLB1<4>，...，BLB1<m>、第一位线读出放大器140_2,140_4，...，140_m、第一位线BL1<2>，BL1<4>，......，BL1<m>、第一列选择开关120_2,120_4，...，120_m、以及第一局部线LIO1<2>，LIO1<4>，...，LIO1<m>基本相同。
与图3的存储设备100相比，存储设备200还可以包括多路复用器295_2和295_4至295_n。多路复用器295_2可以在读取操作或写入操作期间取决于控制信号MUX选择第二局部线LIO2<2>和LIO2<4>中的一个。例如，多路复用器可以包括至少一个开关。控制信号MUX可以是例如通过译码行地址RA或列地址CA而获得的信号。在一个实施例中，多路复用器295_2和295_4至295_n可以取决于对应于激活的字线的行地址RA或对应于选择的位线的列地址CA来选择第二局部线LIO2<2>，LIO2<4>，...，LIO2<m>的一部分。多路复用器295_2选择的局部线的数量可以在不同实施例之间变化。其余的多路复用器295_4至295_n可以以与多路复用器295_2基本相同的方式操作。存储设备200还可以包括多路复用器295_1和295_3至295_n-1。由多路复用器295_1至295_n选择的第二局部线的数量可以是“n”，并且可以与第二全局线GIO2<1:n>的数量相同。
在实施例中，可以取决于激活命令激活连接到第一字线WL1和第二字线WL2的第一垫210和第二垫260的所有存储单元。之后，当接收到读取命令或写入命令时，可以从激活的存储单元中选择属于第一垫210的“m”个第一存储单元(例如，第一存储单元组210_1的第一存储单元)，并且可以从激活的存储单元中选择属于第二垫260的“m”个第二存储单元(例如，第一存储单元组260_1的第二存储单元)。与图2不同，可以在第二垫260中选择“m”个第二存储单元，但是可以仅通过多路复用器295_2和295_4至295_n对“m”个第二存储单元中的“n”个第二存储单元执行数据输入/输出。
第二传输电路280_2可以包括第二局部读出放大器281_2和第二线选择开关282_2。第二局部读出放大器281_2和第二线选择开关282_2可以与图3的第一局部读出放大器131_2和第一线选择开关132_2基本相同地操作。
第二局部读出放大器281_2可以取决于输出到由多路复用器295_2选择的局部线的比特来驱动第二全局线GIO2<2>。其余的第二局部读出放大器281_4至281_n可以以与第二局部读出放大器281_2类似的方式操作。存储设备200还可以包括第二局部读出放大器281_1和281_3至281_n-1。可以以与第一局部读出放大器281_2类似的方式实现并操作第二局部读出放大器281_1和281_3至281_n-1。第二局部读出放大器281_1至281_n的数量可以与第二全局线GIO2<1:n>的数量相同。
在一个实施例中，图5的第二传输电路280_2可包括局部开关，其在读取操作中取决于第一列选择信号CSL<1>而电连接第二局部线LIO2<2>和第二全局线GIO2<2>，而不是第二局部读出放大器281_2。可以使用局部开关来代替其余的第二局部读出放大器281_1和281_3至281_n。
第二线选择开关282_2可以基于写入命令连接第二全局线GIO2<2>和由多路复用器295_2选择的局部线。其余的第二线选择开关282_4至282_n可以操作为类似于第二线选择开关282_2。存储设备200还可以包括第二线选择开关282_1和282_3至282_n-1。第二线选择开关282_1和282_3至282_n-1可以以与第二线选择开关282_2类似的方式操作。第二线选择开关282_1至282_n的数量可以与第二全局线GIO2<1:n>的数量相同。
图7示出了存储设备300的另一实施例，其可包括第一垫311至314、第二垫316、第一和第二数据输出读出放大器(IOSA)321至324和326、以及第一和第二写入驱动器(WDRV)331至334和336。第一垫311至314中的每一个可以被实现为与图1的第一垫110基本相同。
可以通过第一全局线GIO1<1:m>和第一局部线LIO1<1:m>来执行第一垫311至314中的每一个的数据输入/输出。取决于读取命令或写入命令，可以由通过列选择线CSL中的一个发送的列选择信号来选择沿水平方向布置的第一垫311至314中的每一个的“m”个位线。在其他实施例中，第一垫311至314的数量可以不同，并且例如可以取决于存储设备300能够处理的数据的比特数来确定第一垫311至314的数量。在实施例中，子字线驱动器SWD可以被布置在第一垫311至314之间。
例如，第二垫316可以与图2的第二垫160基本相同。可以通过第二全局线GIO2<1:n>和第二局部线LIO2<1:n>来执行第二垫316的数据输入/输出。取决于读取命令或写入命令，可以由通过列选择线CSL中的一个发送的列选择信号来选择第二垫316的“n”个位线。在其他实施例中，第二垫316的数量可以不同。在实施例中，子字线驱动器SWD可以在第一垫312和第二垫316之间以及第一垫313和第二垫316之间。
在实施例中，第一全局线GIO1<1:m>的数量与第二全局线GIO1<1:n>的数量的比率可以与第一垫311至314中的每一个的第一存储单元的数量与第二垫316的第二存储单元的数量的比率相同。
在实施例中，存储设备300还可以包括沿垂直方向布置的第一垫和第二垫。参考图7，存储设备300还可以包括第一垫311和第一写入驱动器331之间的第一垫。以类似的方式，存储设备300还可以包括第一垫和第二垫。图7的第一垫和第二垫的数量可以根据存储体容量、存储体的数量、存储设备300的全部存储容量和/或其他因素来确定。
在实施例中，第一垫311至314可以存储普通数据，并且第二垫316可以存储奇偶校验数据。普通数据可以是例如存储设备300从外部设备接收的数据或存储设备300将提供给外部设备的数据。奇偶校验数据可以是用于校正可能在普通数据中发生的错误的数据。奇偶校验数据可以包括与普通数据的比特对应的奇偶校验比特。奇偶校验数据可以在存储设备300内生成，或者可以从外部源提供。
用于错误校正的奇偶校验数据的大小可以例如随着纠错码的种类、普通数据的大小和/或要校正的比特数而变化。根据实施例，存储设备300可包括第二垫316，其中通过对应于各种大小的奇偶校验数据的第二全局线GIO2<1:n>执行数据输入/输出。例如，可以根据奇偶校验数据的各种大小来调整第二垫316的存储单元的数量、第二局部线LIO2<1:n>的数量和第二全局线GIO2<1:n>的数量。在实施例中，“m”可以是对应于2的幂的值，“n”可以是对应于2的幂或2的倍数的值，并且“n”可以不同于或小于“m”。
第一数据输出读出放大器321可以读出和放大第一全局线GIO1<1:m>的电压，其取决于通过第一全局线GIO1<1:m>输出的比特来确定。第一数据输出读出放大器321可以读取从第一垫311以及在第一垫311和第一数据输出读出放大器321之间的垫输出的比特。例如，第一数据输出读出放大器321可以与第一写入驱动器相邻。其余的第一数据输出读出放大器322至324可以以与第一数据输出读出放大器321类似的方式操作。
第二数据输出读出放大器326可以以与第一数据输出读出放大器321类似的方式操作。在一个实施例中，第一数据输出读出放大器321可以包括分别连接到第一全局线GIO1<1:m>的“m”个子放大器，并且第二数据输出读出放大器326可以包括分别连接到第二全局线GIO2<1:n>的“n”个子放大器。如上所述，“n”可以与“m”不同。例如，第二数据输出读出放大器326的大小可以与第一数据输出读出放大器321的大小不同，并且可以例如取决于第二垫316的水平长度来确定。
第一写入驱动器331可以基于写入命令通过第一全局线GIO1<1:m>、第一局部线LIO1<1:m>和由通过列选择线CSL中的一个发送的列选择信号选择的“m”个位线，向第一垫311的存储单元提供数据。数据可以包括通过一个数据输入/输出引脚DQ接收的比特，或者可以包括通过在数据选通信号的上升沿或下降沿对齐的多个数据输入/输出引脚(包括一个数据输入/输出引脚)接收的比特。其余的第一写入驱动器332至334可以以与第一写入驱动器331基本类似的方式操作。
第二写入驱动器336可以以与第一写入驱动器331基本类似的方式操作。第二写入驱动器336可以将用于普通数据的奇偶校验数据发送到第二垫316的存储单元。在一个实施例中，第一写入驱动器331可以包括分别连接到第一全局线GIO1<1:m>的“m”个子驱动器，并且第二写入驱动器336可以包括分别连接到第二全局线GIO2<1:n>的“n”个子驱动器。如上所述，“n”可以与“m”不同。例如，第二写入驱动器336的大小可以与第一写入驱动器331的大小不同，并且可以例如取决于第二垫316的水平长度来确定。
图8示出了将参考图4和图7描述的存储设备400的另一实施例。参考图8，存储设备400可以包括第一垫411至414、第二垫416、第一和第二数据输出读出放大器421至424和426、以及第一和第二写入驱动器431至434和436。
第一垫411至414、第一和第二数据输出读出放大器421至424和426、以及第一和第二写入驱动器431至434和436可以与图7的第一垫311至314、第一和第二数据输出读出放大器321至324和326、以及第一和第二写入驱动器331至334和336基本相同。下面描述存储设备400和图7的存储设备300之间的差异。
第二垫416可以与图4的第二垫260基本相同。可以通过第二全局线GIO2<1:n>和第二局部线LIO2<1:m>来执行第二垫416的数据输入/输出。取决于读取命令或写入命令，可以由通过列选择线CSL中的一个发送的列选择信号来选择第二垫416的“m”个位线。第二局部线LIO2<1:m>的数量和由通过列选择线CSL中的一个发送的列选择信号选择的位线的数量可以与图7的第二垫316的数量不同。然而，第二垫416可以通过图6的多路复用器的操作存储用于普通数据的奇偶校验数据。例如，第二垫416可以类似于图5的第二垫260操作。
图9示出了存储设备500的另一实施例，其可包括第一垫511至514、第二垫516、第一和第二数据输出读出放大器521至530、以及第一和第二写入驱动器541至550。
第一垫511至514中的每一个可包括第一子垫。第一子垫可以与图1的第一垫110基本相同。第一垫511到514中的每一个可以具有第一子垫是连续的结构。例如，第一垫511至514中的每一个可包括至少两个子垫。在实施例中，子字线驱动器SWD可以在第一垫511至514之间，并且子字线驱动器SWD可以不在第一垫511的第一子垫之间。
在每个第一子垫中，取决于读取命令或写入命令，“m”个位线可以由通过列选择线CSL中的一个发送的列选择信号选择。例如，在图9的第一垫511至514中的每一个中，例如，可以通过读取命令或写入命令激活两个列选择信号，因此可以选择“2m”个存储单元。如在图1的第一垫110中那样，可以通过第一全局线GIO1<1:m>、第一局部线LIO1<1:m>和由列选择信号选择的“m”个位线来执行第一子垫的数据输入/输出。因此，与图1的第一垫110相比，可以从图9的第一垫511至514中的每一个输出更多数据比特(例如，“2m”个比特)，并且更多数据比特(例如，“2m”个比特)可以被存储在图9的第一垫511至514中的每一个中。
第二垫516可包括第一子垫和第二子垫。第二垫516可包括例如至少两个子垫。第一子垫可以与图1的第一垫110基本相同。第二子垫可以与图1的第二垫160基本相同。第二垫516可以具有第一子垫和第二子垫是连续的结构。在实施例中，子字线驱动器SWD可以在第一垫512和第二垫516之间以及第一垫513和第二垫516之间，并且子字线驱动器SWD可以不在第二垫516的第一和第二子垫之间。
在第二子垫中，取决于读取命令或写入命令，“n”个位线可以由通过列选择线CSL中的一个发送的列选择信号选择。在第二垫516中，可以通过读取命令或写入命令激活两个列选择信号，并且因此可以选择“m+n”个存储单元。如在图1的第二垫160中那样，可以通过第二全局线GIO2<1:n>、第二局部线LIO2<1:n>和由列选择信号选择的“n”个位线来执行第二子垫的数据输入/输出。因此，与图2的第二垫160相比，可以从图9的第二垫516输出更多数据比特(例如，“m+n”个比特)，并且可以在第二垫516中存储更多数据比特(例如，“m+n”个比特)。
在实施例中，第一垫511至514中的每一个的第一全局线GIO1<1:m>的数量的两倍(2m)与第一全局线GIO1<1:m>的数量和第二垫516的第二全局线GIO<1:n>的数量的总和“m+n”的比率，可以等于第一垫511至514中的每一个的第一存储单元的数量与第二垫516的第二存储单元的数量的比率。
如在图7的存储设备300中那样，第一垫511至514可以存储普通数据，并且第二垫516可以存储奇偶校验数据。第一数据输出读出放大器521至529和第一写入驱动器541至549可以分别以与图7的第一数据输出读出放大器321至324和第一写入驱动器331至334基本相同的方式操作。第二数据输出读出放大器530和第二写入驱动器550可以分别以与图7的第二数据输出读出放大器326和第二写入驱动器336基本相同的方式操作。
图10示出了将参考图4和图9描述的存储设备600的实施例。参见图10，存储设备600可以包括第一垫611至614、第二垫616、第一和第二数据输出读出放大器621至630、以及第一和第二写入驱动器641至650。
第一垫611至614、第一和第二数据输出读出放大器621至630、以及第一和第二写入驱动器641至650可以与图9的第一垫511至514、第一和第二数据输出读出放大器521至530、以及第一和第二写入驱动器541至550基本相同。下面将描述存储设备600和图7的存储设备500之间的差异。
第二垫616的第二子垫可以与图4的第二垫260基本相同。可以通过第二全局线GIO2<1:n>和第二局部线LIO2<1:m>来执行第二子垫的数据输入/输出。取决于读取命令或写入命令，可以由通过列选择线CSL中的一个发送的列选择信号来选择第二子垫的“m”个位线。由通过列选择线CSL中的一个发送的列选择信号来选择第二局部线LIO2<1:m>的数量和位线的数量中的每一个，并且可以是“m”。数字“m”可以与图9的第二子垫的数量不同，即“n”。然而，第二垫616可以通过图6的多路复用器的操作存储用于普通数据的奇偶校验数据。
图11示出了存储设备1000的实施例，其可包括存储体1110、行译码器1120、列译码器1130、第一和第二数据输出读出放大器1141和1143、第一和第二写入驱动器1142和1144、ECC电路1145、命令译码器1210、地址缓冲器1220、DQ缓冲器1230、解串器1240和串行器1250。
存储体1110可以包括在字线WL和位线的交叉点处的存储单元。例如，存储体1110可以对应于图7至图10中的垫阵列中的一个。图11中示出了一个存储体1110，但是，存储体的数量可以在不同实施例之间不同。例如，可以根据JEDEC标准确定存储体的数量和容量。
存储体1110可包括第一垫1111和第二垫1116。图11中示出了一个第一垫1111和一个第二垫1116，但是在其他实施例中，存储体1110的第一垫和第二垫的数量可以不同。第一垫1111可以与图1和图4的第一垫110和210基本相同地操作，并且第二垫1116可以与图1和图4的第二垫160和260基本相同地操作。
行译码器1120可以从命令译码器1210接收行控制信号R_CTRL，并且从地址缓冲器1220接收行地址RA，并且可以基于行控制信号R_CTRL和行地址RA选择字线WL中的一个。例如，当存储设备1000是DRAM时，行译码器1120可以选择与行地址对应的字线用于激活命令。
列译码器1130可以从命令译码器1210接收列控制信号C_CTRL，并且从地址缓冲器1220接收列地址CA，并且可以基于列控制信号C_CTRL和列地址CA来选择列选择线CSL。当列译码器1130选择列选择线CSL时，也可以选择连接到列选择线CSL的位线。
第一数据输出读出放大器1141可以与图7至图10的第一数据输出读出放大器321至324、421至424、521至529和621至629基本相同地操作。第二数据输出读出放大器1143可以与图7至图10的第二数据输出读出放大器326、426、530和630基本相同地操作。
第一写入驱动器1142可以与图7至图10的第一写入驱动器331至334、431至434、541至549和641至649基本相同地操作。第二写入驱动器1144可以与图7至图10的第二写入驱动器336、436、550和650基本相同地操作。
ECC电路1145可以生成用于校正数据错误的纠错码(ECC)。ECC电路1145可以从解串器1240接收写入数据，并对写入数据执行纠错编码以生成奇偶校验比特。ECC电路1145可以将奇偶校验比特发送到第二写入驱动器1144。
ECC电路1145可以对从存储体1110输出并且由第一数据输出读出放大器1141和第二数据输出读出放大器1143读出的读取数据执行纠错解码。ECC电路1145可以基于从第二数据输出读出放大器1143输出的奇偶校验比特来校正错误。ECC电路1145执行各种纠错方案，包括但不限于reed-solomon(RS)编码、汉明编码、Bose-Chaudhuri-Hocquenghem(BCH)编码和低密度奇偶校验编码(LDPC)。
在实施例中，存储设备1000可以不包括ECC电路1145。在这种情况下，存储设备1000可以从外部源接收写入数据和用于校正写入数据的错误的奇偶校验数据，并且可以向所述外部源或另一外部源输出读取数据和用于校正读取数据的错误的奇偶校验数据。
命令译码器1210可以从存储设备1000的外部(例如，主机或存储器控制器)接收命令和译码。例如，命令译码器1210可以译码激活命令、写入命令、读取命令、预充电命令和/或其他命令。而且，命令译码器1210还可以从地址缓冲器1220接收地址信息。例如，存储设备1000可以包括输入引脚，以接收用于减少输入引脚数量的命令和地址。因此，命令译码器1210可以使用从地址缓冲器1220接收的信号来译码命令。
命令译码器1210可以取决于激活命、预充电命令或刷新命令来控制行译码器1120。命令译码器1210可以取决于写入命令或读取命令来控制列译码器1130。命令译码器1210可以将行控制信号R_CTRL提供给行译码器1120，并且可以将列控制信号C_CTRL提供给列译码器1130。命令译码器1210还可以控制存储设备1000的其他组件。
地址缓冲器1220可以从存储设备1000外部的设备接收和存储地址ADD。例如，地址缓冲器1220可以接收和存储用于激活命令的存储体地址BA和行地址RA、用于写入命令或读取命令的列地址CA、用于预充电命令的存储体地址、以及用于设置模式寄存器的操作代码(OP码)。
地址缓冲器1220可以向行译码器1120提供用于激活命令的行地址RA，并且向列译码器1130提供用于写入命令或读取命令的列地址CA。地址缓冲器1220可以提供地址信息输入作为命令译码器1210的命令。
DQ缓冲器1230可以从存储设备1000的外部接收写入数据，并且可以输出从存储体1110输出的读取数据。DQ缓冲器1230可以驱动数据输入/输出引脚。解串器1240可以对通过DQ缓冲器1230接收的写入数据进行解串行化，并且可以将解串的写入数据提供给第一写入驱动器1142和第二写入驱动器1144以及ECC电路1145。串行器1250可以串行化来自ECC电路1145的读取数据，并且将解串的读取数据提供至DQ缓冲器1230。当存储设备1000不包括ECC电路1145时，串行器1250可以串行化来自第一数据输出读出放大器1141和第二数据输出读出放大器1143的读取数据，并且可以将串行化的读取数据提供至DQ缓冲器1230。
根据一个或多个实施例，可以根据各种大小的数据来确定全局线的数量。存储设备可以包括通过这样的全局线执行数据输入/输出的垫。因此，可以改善存储设备的面积和布局。
本文已经公开了示例性实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在一些情况下，如本领域技术人员在提交本申请时将显而易见的，结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有说明。因此，在不脱离权利要求中阐述的实施例的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储设备，包括：
第一存储单元组和第二存储单元组，共享第一局部线；
第三存储单元组和第四存储单元组，共享第二局部线；
第一发送器，基于读取命令将第一数据发送到第一全局线，所述第一数据在第一局部线上从第一存储单元组和第二存储单元组中的一个输出；以及
第二发送器，基于所述读取命令将第二数据发送到第二全局线，所述第二数据在所述第二局部线上从所述第三存储单元组和所述第四存储单元组中的一个输出，其中，所述第一全局线的数量与所述第二全局线的数量不同。
2.如权利要求1所述的存储设备，其中：
第一全局线的数量等于第一局部线的数量，并且
第二全局线的数量等于第二局部线的数量。
3.如权利要求1所述的存储设备，其中，第一全局线的数量、第一局部线的数量和第二局部线的数量相等。
4.如权利要求3所述的存储设备，其中：
第二局部线的数量大于第二全局线的数量，
所述存储设备包括多路复用器，取决于与第三存储单元组和第四存储单元组中的所述一个对应的行地址或列地址将第二局部线的一部分连接到第二发送器，以及
所述第二发送器将第二数据的一部分发送到第二全局线。
5.如权利要求1所述的存储设备，其中：
所述第二数据用于纠正所述第一数据的错误，并且
所述第二全局线的数量小于所述第一全局线的数量。
6.如权利要求1所述的存储设备，其中：
所述第一发送器包括第一局部开关，用于基于读取命令连接第一局部线和第一全局线，并且
所述第二发送器包括第二局部开关，用于基于读取命令连接第二局部线和第二全局线。
7.如权利要求1所述的存储设备，其中：
所述第一发送器包括第一局部读出放大器，用于取决于第一数据驱动第一全局线，并且
所述第二发送器包括第二局部读出放大器，用于取决于第二数据驱动第二全局线。
8.一种存储设备，包括：
第一存储单元，对应于列地址；
第二存储单元，对应于所述列地址；
第一写入驱动器，基于写入命令通过第一全局线将第一数据发送到第一存储单元的一部分；以及
第二写入驱动器，基于写入命令通过第二全局线将第二数据发送到第二存储单元的一部分，其中，第一全局线的数量与第二全局线的数量不同。
9.如权利要求8所述的存储设备，其中，所述第一全局线的数量与所述第二全局线的数量的比率等于所述第一存储单元的数量与所述第二存储单元的数量的比率。
10.如权利要求9所述的存储设备，还包括：
第一线选择开关，基于写入命令连接第一全局线和第一局部线；以及
第二线选择开关，基于写入命令连接第二全局线和第二局部线。
11.如权利要求10所述的存储设备，还包括：
第一列选择开关，基于写入命令将连接到第一存储单元的所述一部分的第一位线与第一局部线连接；以及
第二列选择开关，基于写入命令将连接到第二存储单元的所述一部分的第二位线与第二局部线连接。
12.如权利要求11所述的存储设备，其中：
第一全局线的数量、第一局部线的数量和第一位线的数量相等，并且
第二全局线的数量、第二局部线的数量和第二位线的数量相等。
13.如权利要求11所述的存储设备，其中，第一全局线的数量、第一局部线的数量、第一位线的数量、第二局部线的数量和第二位线的数量相等。
14.如权利要求13所述的存储设备，其中：
第二局部线的数量大于第二全局线的数量，并且
存储设备包括多路复用器，取决于与第二存储单元的所述一部分对应的行地址或列地址将第二局部线的一部分连接到第二线选择开关。
15.如权利要求9所述的存储设备，其中：
所述第二数据用于校正第一数据的错误，并且
所述第二全局线的数量小于所述第一全局线的数量。
16.一种存储设备，包括：
第一存储单元，取决于通过第一列选择线发送的第一列选择信号而选择；
第二存储单元，取决于通过第二列选择线发送的第二列选择信号而选择；
第一列选择开关，取决于第一列选择信号将连接到第一存储单元的第一位线与第一局部线连接；
第二列选择开关，取决于第二列选择信号将连接到第二存储单元的第二位线与第二局部线连接；
第一发送器，基于读取命令将第一数据发送到第一全局线，所述第一数据通过第一位线从第一存储单元输出到第一局部线；以及
第二发送器，响应于读取命令将第二数据发送到第二全局线，所述第二数据通过第二位线从第二存储单元输出到第二局部线，其中第一全局线的数量不同于第二全局线的数量。
17.如权利要求16所述的存储设备，其中：
第一全局线的数量、第一局部线的数量、第一列选择开关的数量、第一位线的数量以及第一存储单元的数量相等，以及
第二全局线的数量、第二局部线的数量、第二列选择开关的数量、第二位线的数量以及第二存储单元的数量相等。
18.如权利要求16所述的存储设备，其中，第一全局线的数量、第一局部线的数量、第一列选择开关的数量、第一位线的数量、第一存储单元的数量、第二局部线的数量，第二列选择开关的数量、第二位线的数量以及第二存储单元的数量相等。
19.如权利要求18所述的存储设备，其中：
第二局部线的数量大于第二全局线的数量，
存储设备包括多路复用器，取决于与第二存储单元对应的行地址或列地址将第二局部线的一部分连接到第二发送器，以及
第二发送器用于将第二数据的一部分发送到第二全局线。
20.如权利要求16所述的存储设备，还包括：
第一数据输出读出放大器，读出输出到第一全局线的第一数据；以及
第二数据输出读出放大器，读出输出到第二全局线的第二数据。
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