KR102526215B1 - 터치패널 및 이를 포함하는 터치표시장치 - Google Patents

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Abstract

본 실시예들은 터치패널 및 이를 포함하는 터치표시장치에 관한 것으로, 구체적으로, 터치패널에 배치된 다수의 터치 라인은 제1 터치 라인과 제2 터치 라인을 포함하고, 제1 터치 라인과 제2 터치 라인은 전체 또는 일부에서 중첩되도록 설계 함으로써, 터치 라인으로 인해 개구율이 떨어지는 현상을 방지할 수 있는 터치패널 및 이를 포함하는 터치표시장치에 관한 것이다.

Description

터치패널 및 이를 포함하는 터치표시장치{TOUCH PANEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 터치패널 및 이를 포함하는 터치표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치, 플라즈마 표시장치, 유기발광표시장치 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치 중에는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공하는 터치표시장치가 있다.
이러한 터치표시장치가 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.
이를 위해, 여러 가지의 터치 센싱 방식 중, 다수의 터치전극에 형성되는 캐패시턴스의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 캐패시턴스 기반의 터치 센싱 방식이 많이 이용되고 있다.
기존의 터치표시장치에서, 표시패널이 터치패널을 내장하는 경우, 터치 전극에 연결되는 터치 라인들이 터치표시장치의 개구율을 저하시키는 문제가 있었다.
특히, 대면적의 터치표시장치는 높은 터치 감도를 위해 다수의 터치 전극과, 다수의 터치 전극 각각에 연결되는 터치 라인들을 구비 해야 한다, 그러나, 이러한 터치 라인의 개수가 많아질수록 터치표시장치의 개구율이 저하되어 대면적의 터치표시장치를 구현하기 어려운 문제가 있다.
또한, 대면적의 터치표시장치에서는 터치표시장치에 포함되는 터치패널의 면적이 넓어지는 만큼 터치패널에 배치된 터치 라인의 길이가 길어질 수 있다. 따라서, 터치 라인의 저항이 커지는 문제가 있다.
이러한 배경에서, 본 발명의 실시예들의 목적은 다수의 터치 전극에 연결되는 다수의 터치 라인이 개구율을 떨어트리지 않도록 배치된 터치패널 및 터치표시장치를 제공하는 데 있다.
본 발명의 실시예들의 다른 목적은 대면적의 터치패널에서, 터치 감도를 향상 시킬 수 있는 구조를 갖는 터치패널 및 터치표시장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은 터치 라인의 저항을 감소시킬 수 있는 구조를 갖는 터치 패널 및 터치표시장치를 제공하는데 있다.
일 측면에서 본 발명의 실시예들은, 다수의 터치전극과, 다수의 터치전극이 배치된 패널과, 패널을 구동하여 터치유무 또는 터치위치를 센싱하는 터치 센싱 회로를 포함하는 터치표시장치를 제공할 수 있다.
이러한, 터치표시장치에서, 상기 다수의 터치 전극 각각은 적어도 하나의 터치 라인을 통해 상기 터치 센싱 회로와 전기적으로 연결될 수 있다.
다수의 터치 전극은 제1 터치 전극과 제2 터치 전극을 포함할 수 있다.
제1 터치 전극에 연결된 제1 터치 라인과, 제2 터치 전극에 연결된 제2 터치 라인은, 전체 또는 일부에서 중첩될 수 있다.
제1 터치 전극은 상기 제2 터치 전극에 비해 상기 터치 센싱 회로로부터 가깝게 위치할 수 있다.
제1 터치 라인은 상기 제2 터치 라인보다 짧을 수 있다.
제1 터치 전극과 제2 터치 전극은 동일한 터치 전극 층에 위치하고, 제1 터치 라인과 제2 터치 라인은 절연 층을 사이에 두고 서로 다른 층에 위치할 수 있다.
제1 터치 라인과 동일한 층에 위치하고 제1 터치 라인과 분리되는 추가 터치 라인을 더 포함하고, 추가 터치 라인은 제2 터치 전극에 연결될 수 있다.
추가 터치 라인은 제2 터치 라인과 중첩될 수 있다.
제1 터치 라인과 상기 제2 터치 라인은 서브픽셀과 인접한 서브픽셀 사이에배치 될 수 있다.
다른 측면에서, 본 발명의 실시예들은 다수의 터치 전극과 다수의 터치 전극에 대응되어 연결된 다수의 터치 라인을 포함할 수 있다.
다수의 터치 전극은 제1 터치 전극과 제2 터치 전극을 포함할 수 있다.
제1 터치 전극에 연결된 제1 터치 라인과, 제2 터치 전극에 연결된 제2 터치 라인은, 전체 또는 일부에서 중첩될 수 있다.
제1 터치 라인에 연결된 제1 터치패드와, 제2 터치 라인에 연결된 제2 터치패드가 외곽 영역에 위치할 수 있다.
제1 터치 라인과 제1 터치패드 간의 거리는, 제2 터치 전극과 제2 터치패드 간의 거리보다 가까울 수 있다.
제1 터치패드와 제2 터치패드가 외곽 영역에서 동일한 층에 위치하고, 제1 터치 라인과 제2 터치 라인 중 하나는 다른 층의 연결 패턴이나 컨택 홀을 통해 해당 터치패드와 연결될 수 있다.
이상에서 전술한 본 발명의 실시예들에 의하면, 다수의 터치 전극에 연결되는 다수의 터치 라인이 개구율을 떨어트리지 않도록 배치된 터치패널 및 터치표시장치를 제공할 수 있다.
본 발명의 다른 실시예들에 의하면, 대면적의 터치패널에서, 터치 감도를 향상 시킬 수 있는 구조를 갖는 터치패널 및 터치표시장치를 제공할 수 있다.
본 발명의 또 다른 실시예들에 의하면, 터치 라인의 저항을 감소시킬 수 있는 구조를 갖는 터치 패널 및 터치표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 터치표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 터치표시장치가 셀프-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱하는 경우, 터치패널(TSP)의 예시도이다.
도 3은 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 비 메쉬 타입(Non-mesh type)의 터치 전극(TE)을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 메쉬 타입(Mesh type)의 터치 전극을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 메쉬 타입의 터치 전극(TE)과 서브픽셀(Sub Pixel) 간의 대응 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 터치표시장치에서, 다수의 터치 라인과 터치 전극이 연결되는 구성을 개략적으로 도시한 도면이다.
도 7은 본 발명의 실시예들에 따른 터치표시장치의 터치패널을 도시한 평면도이다.
도 8은 도 7의 A-B를 따라 절단한 단면도이다.
도 9는 도 7의 C-D를 따라 절단한 도면이다.
도 10은 도 7의 E-F를 따라 절단한 단면도이다.
도 11은 본 발명의 다른 실시예들에 따른 터치표시장치에서, 다수의 터치 라인과 터치 전극이 연결되는 구성을 개략적으로 도시한 도면이다.
도 12는 본 발명의 다른 실시예들에 따른 터치표시장치의 터치패널을 도시한 평면도이다.
도 13은 도 12의 G-H를 따라 절단한 단면도이다.
도 14는 도 12의 I-J를 따라 절단한 단면도이다.
도 15은 도 12이 K-L을 따라 절단한 단면도이다.
도 16은 본 발명의 실시예들에 따른 터치표시장치에 포함되는 패드부를 개략적으로 도시한 평면도이다.
도 17은 도 16의 M-N을 따라 절단한 단면도이다.
도 18은 도 16의 O-P를 따라 절단한 단면도이다.
도 19는 도 16의 Q-R를 따라 절단한 단면도이다.
도 20은 도 16의 S-T를 따라 절단한 단면도이다.
도 21은 도 16의 Q-R 영역을 절단한 다른 실시예에 따른 단면도이다.
도 22는 도 16의 S-T 영역을 절단한 다른 실시예에 따른 단면도이다.
도 23은 도 16의 Q-R 영역을 절단한 또 다른 실시예에 따른 단면도이다.
도 24는 도 16의 S-T 영역을 절단한 또 다른 실시예에 따른 단면도이다.
도 25는 본 발명의 실시예들에 따른 터치표시장치에서 서브픽셀의 구조의 예시도이고,
도 26은 본 발명의 실시예들에 따른 터치표시장치에서 서브픽셀의 구조의 다른 예시도이다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 터치표시장치의 단면도들이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
도 1은 본 발명의 실시예들에 따른 터치표시장치의 시스템 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 터치표시장치는 영상을 표시하기 위한 영상 표시 기능과, 사용자의 터치를 센싱하는 터치 센싱 기능을 제공할 수 있다.
본 발명의 실시예들에 따른 터치표시장치는 영상 표시를 위해, 데이터 라인들과 게이트 라인들이 배치되는 표시패널(DISP)과, 표시패널(DISP)을 구동하기 위한 디스플레이 구동 회로 등을 포함할 수 있다.
디스플레이 구동 회로는, 데이터 라인들을 구동하기 위한 데이터 구동 회로(DDC)와, 게이트 라인들을 구동하기 위한 게이트 구동 회로(GDC)와, 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC)를 제어하기 위한 디스플레이 컨트롤러(D-CTR) 등을 포함할 수 있다.
본 발명의 실시예들에 따른 터치표시장치는, 터치 센싱을 위해, 터치 센서(Touch Sensor)로서 다수의 터치 전극들(TE)이 배치된 터치패널(TSP)과, 터치패널(TSP)의 구동 및 센싱 처리를 수행하는 터치 센싱 회로(TSC) 등을 포함할 수 있다.
터치 센싱 회로(TSC)는 터치패널(TSP)을 구동하기 위하여 터치패널(TSP)로 구동 신호를 공급하고, 터치패널(TSP)로부터 센싱 신호를 검출하고, 이를 토대로, 터치유무 및/또는 터치위치(터치좌표)를 센싱한다.
이러한 터치 센싱 회로(TSC)는 구동 신호를 공급하고 센싱 신호를 수신하는 터치 구동 회로(TDC)와, 터치유무 및/또는 터치위치(터치좌표)를 산출하는 터치 컨트롤러(T-CTR) 등을 포함하여 구현될 수도 있다.
터치 센싱 회로(TSC)는 하나 또는 둘 이상의 부품(예: 집적회로)으로 구현될 수 있으며, 디스플레이 구동 회로와 별도로 구현될 수도 있다.
또한, 터치 센싱 회로(TSC)의 전체 또는 일부는, 디스플레이 구동 회로 또는 그 내부 회로 중 하나 이상과 통합되어 구현될 수 있다. 예를 들어, 터치 센싱 회로(TSC)의 터치 구동 회로(TDC)는 디스플레이 구동 회로의 데이터 구동 회로(DDC)와 함께 집적회로로 구현될 수 있다.
한편, 본 발명의 실시예들에 따른 터치표시장치는 터치 전극들(TE)에 형성되는 캐패시턴스(Capacitance)에 기반하여 터치를 센싱할 수 있다.
본 발명의 실시예들에 따른 터치표시장치는 캐패시턴스 기반의 터치 센싱 방식으로서, 셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식으로 터치를 센싱할 수 있다.
도 2는 본 발명의 실시예들에 따른 터치표시장치가 셀프-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱하는 경우, 터치패널(TSP)의 예시도이다.
도 2를 참조하면, 셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식의 경우, 터치패널(TSP)에 배치되는 각 터치 전극(TE)은 구동 터치 전극의 역할 (구동 신호 인가)과 센싱 터치 전극의 역할(센싱 신호 검출)을 모두 갖는다.
즉, 각 터치 전극(TE)으로 구동 신호가 인가되고, 구동 신호가 인가된 터치 전극(TE)을 통해 센싱 신호를 수신한다. 따라서, 셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식에서는, 구동전극과 센싱전극의 구분이 따로 없다.
이러한 셀프-캐패시턴스 기반의 터치 센싱 방식의 경우, 터치 센싱 회로(TSC)는, 하나 이상의 터치 전극(TE)으로 구동 신호를 인가하고, 구동 신호가 인가된 터치 전극(TE)으로부터 센싱 신호를 수신하며, 수신된 센싱 신호를 토대로, 손가락, 펜 등의 포인터와 터치 전극(TE) 간의 캐패시턴스의 변화를 토대로 터치 유무 및/또는 터치 좌표 등을 검출한다.
도 2를 참조하면, 구동 신호 및 센싱 신호 전달을 위해, 다수의 터치 전극(TE) 각각은 하나 이상의 터치 라인(TL)을 통해 터치 구동 회로(TDC)와 전기적으로 연결된다.
이와 같이, 본 발명의 실시예들에 따른 터치표시장치는, 뮤추얼-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱할 수도 있고, 셀프-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱할 수도 있다.
한편, 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)은 표시패널 제작 시 함께 제작되어 표시패널의 내부에 존재하는 내장형 타입일 수 있다. 따라서, 터치표시장치이 두께와 무게를 줄일 있다. 여기서, 다수의 터치 전극(TE) 및 다수의 터치 라인(TL)은 표시패널 내부에 존재하는 전극 및 신호배선이다.
또 한편, 본 발명의 실시예들에 따른 터치표시장치의 표시패널(DISP)은, 유기발광다이오드 패널(OLED Panel), 액정표시패널(LCD Panel) 등의 다양한 타입일 수 있다. 아래에서는, 설명의 편의를 위해, 유기발광다이오드 패널(OLED Panel)을 주로 예로 들어 설명한다.
도 3은 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 비 메쉬 타입(Non-mesh type)의 터치 전극(TE)을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 다수의 터치 전극(TE) 각각은 비 메쉬 타입일 수 있다.
비 메쉬 타입(Non-mesh type)의 터치 전극(TE)은 오픈 영역(Open Area)이 없는 판 형태의 전극메탈일 수 있다.
이 경우, 터치 전극(TE)은 투명 전극일 수 있다. 상술한 바와 같이 다수의 터치 전극(TE)이 벌크(bulk) 형상으로 이루어질 때, 다수의 터치 전극(TE)이 투명 전극으로 이루어짐으로써, 표시패널의 발광효율을 높여줄 수 있다.
도 4는 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 메쉬 타입(Mesh type)의 터치 전극을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 다수의 터치 전극(TE) 각각은 비 메쉬 타입일 수 있다.
메쉬 타입(Mesh type)의 터치 전극(TE)은 메쉬 타입으로 패터닝 된 전극메탈(EM)로 되어 있을 수 있다.
이에 따라, 메쉬 타입(Mesh type)의 터치 전극(TE)의 영역에는 다수의 오픈 영역(OA)이 존재할 수 있다.
도 5는 본 발명의 실시예들에 따른 터치표시장치에서, 터치패널(TSP)에 배치된 메쉬 타입의 터치 전극(TE)과 서브픽셀(Sub Pixel) 간의 대응 관계를 설명하기 위한 도면이다.
도 5를 참조하면, 메쉬 타입으로 패터닝 된 전극메탈(EM)로 되어 있는 터치 전극(TE)의 영역 내 존재하는 다수의 오픈 영역(OA) 각각은 하나 이상의 서브픽셀의 발광 영역과 대응될 수 있다.
예를 들어, 하나의 터치 전극(TE)의 영역 내 존재하는 다수의 오픈 영역(OA) 각각은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀 등 중 하나 이상의 발광 영역과 대응될 수 있다.
다른 예로, 하나의 터치 전극(TE)의 영역 내 존재하는 다수의 오픈 영역(OA) 각각은 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀 및 흰색 서브픽셀 등 중 하나 이상의 발광 영역과 대응될 수 있다.
전술한 바와 같이, 평면에서 볼 때, 각 터치 전극(TE)의 오픈 영역들(OA) 각각에 하나 이상의 서브픽셀의 발광 영역이 존재함으로써, 터치 센싱을 가능하게 하면서도, 표시패널(DISP)의 개구율 및 발광 효율을 더욱 높여줄 수 있다.
위에서 전술한 바와 같이, 하나의 터치 전극(TE)의 외곽의 대략적인 윤곽은 마름모형 또는 직사각형(정사각형 포함 가능) 등일 수 있으며, 하나의 터치 전극(TE)에서의 구멍에 해당하는 오픈 영역(OA) 또한, 마름모형 또는 직사각형(정사각형 포함 가능) 등일 수 있다.
하지만, 이러한 터치 전극(TE)의 형상과 오픈 영역(OA)의 형상은, 서브픽셀의 형상, 서브픽셀들의 배열 구조, 터치 감도 등을 고려하여, 다양하게 변형되어 설계될 수 있을 것이다.
도 6은 본 발명의 실시예들에 따른 터치표시장치에서, 다수의 터치 라인과 터치 전극이 연결되는 구성을 개략적으로 도시한 도면이다.
도 6을 참조하면, 본 발명의 실시예들에 따른 터치표시장치의 터치패널(TSP)에는 다수의 터치 전극(TE1, TE2)이 배치된다. 그리고, 다수의 터치 전극(TE1, TE2) 중 적어도 하나로 터치 구동 신호를 공급하고, 터치 구송 신호가 인가된 가 터치 전극(TE1, TE2)을 통해 검출된 신호를 토대로 터치 유무 및 터치 위치 중 적어도 하나를 감지하는 터치 센싱 회로(TSC)를 포함한다.
그리고, 다수의 터치 전극(TE1, TE2) 각각은 적어도 하나의 터치 라인(TL1, TL2)을 통해 터치 센싱 회로(TSC)와 전기적으로 연결된다.
구체적으로, 다수의 터치 전극은 제1 터치 전극(TE1)과 제2 터치 전극(TE2)을 포함한다. 그리고, 제1 터치 전극(TE1)은 제1 터치 라인(TL1)과 연결되고, 제2 터치 전극(TE2)은 제2 터치 라인(TL2)과 연결된다.
여기서, 제1 터치 라인(TL1)과 제2 터치 라인(TL2)은 전체 또는 일부에서 중첩될 수 있다. 다시 설명하면, 제2 터치 라인(TL2) 상부에 제1 터치 라인(TL1)이 배치될 수 있다. 이로써, 제1 및 제2 터치 라인(TL1, TL2)이 터치패널(TSP)에 배치되는 면적을 줄일 수 있다.
예를 들어, 터치 패널(210) 상에 터치 전극(TE)이 n개 존재한다고 할 때, 터치 전극(TE)과 연결되는 터치 라인 역시 n개일 수 있다. 그리고, n개의 터치 라인은 유기발광다이오드 패널의 개구율에 영향을 미치지 않도록 배치되어야 한다. 즉, n개의 터치 라인은 유기발광다이오드 패널의 발광영역을 피해 설계되어야 한다.
한편, 터치 전극(TE)의 수가 증가할 때, 이에 비례하여 터치 라인의 수 역시 증가한다. 그러나, 터치 라인의 많아질수록 유기발광다이오드 패널의 발광영역과 중첩되지 않도록 배치되는 것이 어려워진다. 따라서, 터치 전극(TE)의 개수를 늘릴 경우, 유기발광다이오드 패널의 개구율이 떨어지므로 유기발광다이오드 패널의 개구율을 확보할 수 있는 동시에 터치 전극(TE)의 수를 늘릴 수 있어야 한다.
본 발명의 실시예들에 따른 터치표시장치는 서로 다른 터치 전극(TE)에 연결되는 제1 및 제2 터치 라인(TL1, TL2)이 서로 중첩하도록 배치됨으로써, 제1 및 제2 터치 라인(TL1, TL2)이 차지하는 영역을 줄일 수 있는 효과가 있다.
예를 들어, 제1 및 제2 터치 라인(TL1, TL2)의 수의 합이 m(여기서, m은 짝수 일 수 있다)개이고, 평면상으로 제1 및 제2 터치 라인(TL1, TL2)이 m개 만큼의 면적을 차지한다고 가정한다. 본 발명에 따른 실시예들에서는 제1 및 제2 터치 라인(TL1, TL2)이 서로 중첩하도록 배치됨으로써, 제1 및 제2 터치 라인(TL, TL2)의 수의 합이 m개 일 때, 평면상으로 m/2개만큼의 면적을 차지할 수 있다.
한편, m이 홀수 일 때, 제1 및 제2 터치 라인(TL1, TL2)의 면적은 평면상으로 m/2+1개만큼의 면적을 차지할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 터치표시장치는 다수의 제1 및 제2 터치라인(TL1, TL2)이 차지하는 영역을 줄일 수 있으므로, 터치전극의 개수가 많이 필요한 대형 터치패널 또는 높은 터치 감도가 필요한 터치표시장치에 효과적일 수 있다.
한편, 제1 터치 라인(TL1)은 터치 센싱 회로(TSC)와 가장 가깝게 위치한 제1 터치 전극(TE1)부터 연결될 수 있다. 그리고, 제2 터치 라인(TL2)은 터치 센싱 회로(TSC)와 가장 멀리 위치한 제2 터치 전극(TE2)부터 연결될 수 있다.
여기서, 중첩하는 제1 및 제2 터치 라인(TL1, TL2)은 동일한 터치 전극 층에 위치한 제1 및 제2 터치 전극(TE1, TE2)에 연결될 수 있다.
따라서, 도 6에 도시된 바와 같이 제1 터치 라인(TL1)은 제2 터치 라인(TL2)보다 짧을 수 있다. 또한, 제1 터치 라인(TL1)과 연결되는 제1 터치 전극(TE1)은 제2 터치 라인(TL2)과 연결되는 제2 터치 전극(TE2)에 비해 터치 센싱 회로로부터 가깝게 위치할 수 있다.
이러한 구성을 도 7 내지 도 9를 참조하여 구체적으로 검토하면 다음과 같다.
도 7은 본 발명의 실시예들에 따른 터치표시장치의 터치패널을 도시한 평면도이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 터치표시장치(700)의 터치 패널(210)에는 다수의 터치 전극(TE)이 배치된다. 다수의 터치 전극(TE)은 다수의 제1 터치 전극(TE1)과 다수의 제2 터치 전극(TE2)을 포함한다. 그리고, 제1 터치 전극(TE1)과 제2 터치 전극(TE2)은 도 2에 도시된 다수의 터치 전극(TE) 중 하나일 수 있다.
다수의 터치 전극(TE)은 연결되는 터치 라인의 종류에 따라 제1 터치 전극(TE1) 또는 제2 터치 전극(TE2)으로 구분될 수 있다.
구체적으로, 제1 터치 전극(TE1)은 제1 터치 라인(TL1)과 연결되는 전극이고, 그리고 제2 터치 전극(TE2)은 제2 터치 라인(TL2)과 연결되는 전극이다.
즉, 다수의 제1 터치 전극(TE1) 각각은 다수의 제1 터치 라인(TL1) 각각과 연결되고, 다수의 제2 터치 전극(TE2) 각각은 다수의 제2 터치 라인(TL2) 각각과 연결된다.
이 때, 제1 터치 라인(TL1)은 제1 터치 전극(TE1)과 제1 터치 라인(TL1) 사이에 배치된 절연층의 제1 컨택홀(701)을 통해 제1 터치 전극(TE1)과 연결될 수 있다. 그리고, 제2 터치 라인(TL2)은 제2 터치 전극(TE2)과 제2 터치 라인(TL2) 사이에 배치된 절연층의 제2 컨택홀(710)을 통해 제2 터치 전극(TE2)과 연결될 수 있다.
여기서, 제1 컨택홀(701)은 제1 터치 라인(TL1)과 제1 터치 전극(TE1)을 연결하기 위한 컨택홀 전부 또는 일부를 의미한다. 그리고, 제2 컨택홀(710)은 제2 터치 라인(TL2)과 제2 터치 전극(TE2)을 연결하기 위한 컨택홀 전부 또는 일부를 의미한다.
제1 터치 라인(TL1)은 터치 센싱 회로(TSC)와 가장 가깝게 위치한 제1 터치 전극(TE1)부터 연결될 수 있다. 그리고, 제2 터치 라인(TL2)은 터치 센싱 회로(TSC)와 가장 멀리 위치한 제2 터치 전극(TE2)부터 연결될 수 있다.
따라서, 연결되는 제1 터치 전극(TE1)의 위치에 따라 제1 터치 라인(TL1)의 길이가 결정될 수 있으며, 연결되는 제2 터치 전극(TE2)의 위치에 따라 제2 터치 라인(TL2)의 길이 역시 결정될 수 있다.
또한, 제2 터치 전극(TE2)은 제2 터치 전극(TE2)에 비해 터치 센싱 회로(TSC)로부터 멀리 배치되므로, 제1 터치 라인(TL1)의 길이는 제2 터치 라인(TL2)의 길이보다 짧을 수 있다.
그리고, 제1 터치 라인(TL1)은 다수의 제1 터치 전극(TE1) 중 제1 터치 라인(TL1)에 연결된 제1 터치 전극(TE1)보다 터치 센싱 회로(TSC)로부터 멀리 배치된 터치 전극(TE, 제1 및 제2 터치 전극(TE1, TE2) 포함)이 배치된 영역에서 미 배치 될 수 있다.
따라서, 제1 터치 라인(TL1)이 미 배치된 영역에서는 제2 터치 라인(TL2)만 배치될 수 있다. 그리고, 제2 터치 라인(TL2)만 배치된 영역에 배치되는 터치 전극(TE)은 제2 터치 라인(TL2)과 연결된다.
이를 통해, 제1 터치 라인(TL1)이 미 배치된 영역에서 저항이 커지는 것을 방지할 수 있다.
한편, 도 7에 도시된 바와 같이, 제1 및 제2 터치 라인(TL1, TL2)은 서로 중첩하도록 배치되고, 지그재그 형태를 갖도록 패터닝 되어 있을 수 있다. 제1 및 제2 터치 라인(TL1, TL2)이 서로 중첩하므로, 평면 상에서 제1 및 제2 터치 라인(TL1, TL2)이 하나의 라인으로 보일 수 있다.
이를 통해, 제1 및 제2 터치 라인(TL1, TL2)은 유기발광다이오드 패널의 발광영역(EA)을 가리지 않도록 배치될 수 있다. 이에 따라, 유기발광다이오드 패널의 개구율이 높아질 수 있다.
구체적으로, 유기발광다이오드 패널의 발광영역(EA)은 유기발광다이오드 패널 상에 배치된 뱅크(L11)에 의해 정의될 수 있다. 발광영역(EA)을 제외한 나머지 영역은 비발광 영역일 수 있다.
유기발광다이오드 패널의 비발광 영역과 대응되는 영역에는 제1 및 제2 터치 라인(TL1, TL2)이 배치된다. 이를 위해, 제1 및 제2 터치 라인(TL1, TL2)은 지그재그로 패터닝될 수 있다. 즉, 제1 및 제2 터치 라인(TL1, TL2)은 유기발광다이오드 패널의 발광영역(EA)과 중첩되지 않도록 배치되기 위해 지그재그로 패터닝될 수 있다. 다만, 본 발명은 이에 국한되지 않으며, 제1 및 제2 터치 라인(TL2, TL2)이 발광영역(EA)을 포함하는 서브픽셀과 인접한 다른 서브픽셀 사이에 위치하는 구성이면 충분하다.
한편, 도 7에서는 제1 및 제2 터치 라인(TL1, TL2)이 비발광영역에 배치되기 위해 지그재그로 패터닝된 구성을 도시하였으나, 본 발명의 실시예들은 이에 국한되지 않으며, 터치 전극(EA)과 용이하게 연결되고, 유기발광다이오드 패널의 개구율을 저하시키지 않는 형상으로 이루어지는 구성이면 충분하다.
이 때, 제1 및 제2 터치 라인(TL1, TL2)은 투명 또는 불투명의 금속 물질로 이루어질 수 있다. 상술한 바와 같이 제1 및 제2 터치 라인(TL1, TL2)이 유기발광다이오드 패널의 발광영역(EA)과 중첩되지 않도록 설계됨으로써, 제1 및 제2 터치 라인(TL1, TL2)의 재료가 투명 금속이거나 또는 불투명의 금속이더라도 유기발광다이오드 패널의 개구율에는 전혀 영향을 미치지 않는다.
이어서, 도 8 내지 도 10을 참조하여 본 발명의 실시예들에 따른 터치표시장치의 구성들을 배치관계를 구체적으로 검토하면 다음과 같다.
도 8은 도 7의 A-B를 따라 절단한 단면도이다.
도 8에서는 도 7의 A-B를 따라 배치된 2개의 발광영역(EA) 사이에 배치되는 제1 및 제2 터치 라인(TL1, TL2)을 검토한다. 도 8을 참조하면, 본 발명의 실시예들에 따른 터치표시장치(700)는 기판(L01), 뱅크(L11), 봉지층(L14), 제1 터치 라인(TL1), 제2 터치 라인(TL2), 제1 터치 전극(TE1) 등을 포함한다.
구체적으로, 기판(L01) 상에 뱅크(L11) 및 발광층을 포함하는 유기층(L18)이 배치된다. 한편, 도 8에서는 도시하지 않았으나, 뱅크(L11) 및 유기층(L18) 하부에는 다수의 박막 트랜지스터 등이 배치될 수 있으며, 유기발광다이오드의 제1 전극이 배치될 수 있다. 또한, 뱅크(L11) 및 유기층(L180) 상부에는 유기발광다이오드의 제2 전극이 배치될 수 있다.
뱅크(L11) 및 유기층(L18) 상에는 적어도 1층의 봉지층(L14)이 배치된다. 봉지층(L14) 상에는 제1 버퍼층(L15)이 배치된다. 버퍼층(L15) 상에는 제2 터치 라인(TL2)이 배치된다.
제2 터치 라인(TL2) 상에는 제1 절연층(L16)이 배치되고, 제1 절연층(L16) 상에는 제1 터치 라인(TL1)이 배치된다. 여기서, 제1 터치 라인(TL1)은 제2 터치 라인(TL2)과 중첩하도록 배치된다.
제1 터치 라인(TL1) 상에는 제2 절연층(L17)이 배치된다. 그리고, 제2 절연층(L17) 상에는 다수의 터치 전극(TE)이 배치되고, 다수의 터치 전극(TE) 중 제1 터치 전극(TE1)은 제1 및 제2 터치 라인(TL1, TL2)과 중첩하도록 배치될 수 있다.
다만, 도 8에 도시한 영역에서는 제1 터치라인(TL1)과 제1 터치 전극(TE1)이 서로 연결되는 영역을 포함하지 않으므로, 이들이 연결되는 구조는 도시하지 않았다.
제1 터치라인(TL1)과 제1 터치 전극(TE1)이 서로 연결되는 영역을 9를 참조하여 검토하면 다음과 같다.
도 9는 도 7의 C-D를 따라 절단한 도면이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 9를 참조하면, 제1 및 제2 터치 라인(TL1, TL2)이 제1 절연층(L16)을 사이에 두고 서로 중첩하여 배치된다.
이를 통해, 서로 다른 터치 전극에 연결되는 터치 라인이 2중층으로 배치될 수 있으며, 이러한 구조를 통해 터치 패널 상에 배치된 터치 라인의 개수를 늘릴 수 있다.
그리고, 제1 터치 라인(TL1) 상에는 제1 터치 전극(TE1)이 중첩하도록 배치될 수 있다.
도 9에서는 제 제2 절연층(L17)에 구비된 제1 컨택홀(701)을 통해 제1 터치 라인(TL1)과 제1 터치 전극(TE1)이 연결될 수 있다.
즉, 제1 터치 라인(TL1)이 제1 터치 전극(TE1)과 연결되는 영역에서만 제2 절연층(L17)에 제1 컨택홀(701)이 구비될 수 있다. 그리고, 이들이 연결되지 않는 영역과 대응되는 영역에서는 제2 절연층(L17)에 제1 컨택홀(701)이 존재하지 않는다.
도 10은 도 7의 E-F를 따라 절단한 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 10을 참조하면, 제2 터치 라인(TL2)이 제1 및 제2 절연층(L16, L17)에 구비된 제2 컨택홀(710)을 통해 제2 터치 전극(TE2)과 연결된다.
한편, 도 7의 E-F 영역에서는 제1 터치 라인(TL1)이 구비되지 않는다. 즉, 제1 터치 라인(TL1)이 구비되지 않는 영역에서는 제2 터치 라인(TL2)이 터치 전극(예를 들어 제2 터치 전극(TE2))과 연결된다.
그리고, 도 7 및 도 9에 도시된 바와 같이, 제1 및 제2 터치 라인(TL1, TL2)이 배치된 영역에서 터치 전극과 연결될 경우, 제2 터치 라인(TL2) 상부에 위치한 제1 터치 라인(TL1)과 터치 전극(예를 들면, 제1 터치 전극(TE1))과 연결된다.
즉, 본 발명의 실시예들에 따른 터치표시장치(700)는 제1 및 제2 터치 라인(TL1, TL2)이 중첩하는 영역과, 미 중첩하는 영역을 포함한다.
그리고, 제1 및 제2 터치 라인(TL1, TL2)이 중첩하는 영역에서는, 제1 터치 라인(TL1)은 제2 터치 라인(TL2)에 비해 터치 전극(TE)에 가깝게 위치 한다. 따라서, 터치 전극(TE)은 거리가 가까운 제1 터치 라인(TL1)에 연결될 수 있다.
제1 터치 라인(TL1)이 특정 터치 전극(TE)에 연결된다고 가정한다. 제1 터치 라인(TL1)은 연결된 터치 전극(TE)보다 터치 센싱 회로(TSC)로부터 멀리 배치된 터치 전극(TE)이 배치된 영역에서 미 배치 될 수 있다. 이 영역에서는 제1 터치 라인(TL1)과 제2 터치 라인(TL2)은 중첩하지 않을 수 있다.
그리고, 제1 및 제2 터치 라인(TL1, TL2)이 미 중첩하는 영역에서는, 터치 전극(TE)이 제2 터치 라인(TL2)에 연결될 수 있다.
한편, 상술한 바와 같이 제2 터치 라인(TL2)보다 길이가 짧은 제1 터치 라인(TL1)은 제2 터치 라인(TL2) 상부에 위치하게 된다.
예를 들어, 제1 터치 라인(TL1)이 제2 터치 라인(TL2) 하부에 배치될 경우, 제1 터치 전극(TE1)과 제1 터치 라인(TL1)을 연결 시킬 때, 자연적으로 제1 터치 전극(TE1) 상부에 위치한 제2 터치 라인(TL2)도 연결된다. 결국, 제2 터치 라인(TL2)은 제1 터치 전극(TE1)과 제2 터치 전극(TE2)에 동시에 연결되는 현상이 발생한다.
즉, 하나의 터치 라인이 두 개의 터치 전극(TE)과 연결되어 터치 감도가 떨어지는 현상이 발생할 수 있다.
그러나, 본 발명에서는 이러한 현상을 방지하기 위해 제2 터치 라인(TL2)은 제1 및 제2 터치 라인(TL1, TL2)이 미 중첩하는 영역에서 제2 터치 전극(TE2)과 연결되는 구성을 갖는다.
따라서, 이러한 현상을 방지하기 위해서는 길이가 짧은 제1 터치 라인(TL1)이 제2 터치 라인(TL2)의 상부에서 중첩하도록 배치되어야 한다.
또한, 도 7 내지 도 10에 도시한 바와 같이, 터치 전극(TE)과 터치 라인(TL1, TL2)은 뱅크(L11)가 배치된 영역에 대응되도록 배치될 수 있다. 다시 설명하면, 치 전극(TE)과 터치 라인(TL1, TL2)은 뱅크(L11)와 중첩되도록 배치될 수 있다.
뱅크(L11)는 유기발광다이오드 패널의 비발광 영역(NEA)에 배치되는 것으로, 뱅크(L11)와 중첩하는 터치 전극(TE)과 터치 라인(TL1, TL2) 역시 비발광 영역(NEA)에 배치될 수 있다. 따라서, 터치 전극(TE)과 터치 라인(TL1, TL2)의 재료에 상관없이 유기발광다이오드 패널의 개구율에 영향을 미치지 않는다.
이어서, 본 발명의 다른 실시예에 따른 터치표시장치(700)를 도 11을 참조하여 검토하면 다음과 같다.
도 11은 본 발명의 다른 실시예들에 따른 터치표시장치에서, 다수의 터치 라인과 터치 전극이 연결되는 구성을 개략적으로 도시한 도면이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 11을 참조하면, 본 발명의 다른 실시예들에 따른 터치표시장치는 다수의 터치 전극(TE1, TE2), 제1 터치 라인(TL1), 제2 터치 라인(TL2) 및 추가 터치 라인(TL2')을 포함한다.
상술한 다수의 터치 전극은 제1 터치 전극(TE1)과 제2 터치 전극(TE2)을 포함한다. 그리고, 제1 터치 전극(TE1)은 제1 터치 라인(TL1)과 연결되고, 제2 터치 전극(TE2)은 추가 터치 라인(TL2') 및 제2 터치 라인(TL2)과 연결된다.
구체적으로, 추가 터치 라인(TL2')은 제1 터치 라인(TL1)과 동일한 층에 배치되되, 제1 터치 라인(TL1)과 이격될 수 있다. 즉, 제1 터치 라인(TL1)과 추가 터치 라인(TL2')은 전기적으로 분리될 수 있다.
다시 설명하면, 제1 터치 라인(TL1)은 제1 터치 전극(TE1)과 연결된 후 끊어질 수 있다. 그리고, 추가 터치 라인(TL2')은 제1 터치 라인(TL1)으로부터 일정 간격만큼 이격하여 배치될 수 있다.
그리고, 제2 터치 라인(TL2)은 제1 터치 라인(TL1) 및 추가 터치 라인(TL2')과 중첩하도록 배치될 수 있다. 추가 터치 라인(TL2')의 양 끝 단은 제2 터치 라인(TL2)과 전기적으로 연결될 수 있다. 이를 통해, 길이가 긴 제2 터치라인(TL2)의 저항을 낮출 수 있는 효과가 있다.
여기서, 추가 터치 라인(TL2')은 제2 터치 라인(TL2)이 제2 터치 전극(TE2)과 연결되는 영역과 대응되는 영역에도 배치될 수 있다. 도 11에 도시된 바와 같이, 추가 터치 라인(TL2')이 제2 터치 라인(TL2) 상부에 위치하므로, 제2 터치 라인(TL2)이 제2 터치 전극(TE2)과 연결될 때, 추가 터치 라인(TL2')을 거쳐 연결될 수 밖에 없다. 따라서, 추가 터치 라인(TL2') 역시 제2 터치 전극(TE2)에 연결될 수 있다.
이러한 구성을 도 12 내지 도 15를 참조하여 구체적으로 검토하면 다음과 같다.
도 12는 본 발명의 다른 실시예들에 따른 터치표시장치의 터치패널을 도시한 평면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 12를 참조하면, 본 발명의 실시예들에 따른 터치표시장치(700)의 터치 패널(TSP)에는 다수의 터치 전극(TE)이 배치된다. 다수의 터치 전극(TE)은 다수의 제1 터치 전극(TE1)과, 다수의 제2 터치 전극(TE2)을 포함한다.
그리고, 제1 터치 전극(TE1)과 연결되는 다수의 제1 터치 라인(TL1) 및 제2 터치 전극(TE2)과 연결되는 다수의 제2 터치 라인(TL2)을 포함한다.
이와 더불어, 제1 터치 라인(TL1)과 동일한 층에 위치하고, 제1 터치 라인(TL1)과 분리되는 추가 터치 라인(TL2')을 포함한다.
그리고, 제1 터치 라인(TL1)과 추가 터치 라인(TL2')은 제2 터치 라인(TL2)과 중첩하도록 배치된다. 제2 터치 라인(TL2)은 제1 터치 라인(TL1) 및 추가 터치 라인(TL2') 하부에 배치될 수 있다.
한편, 제1 터치 라인(TL1)은 제1 터치 전극(TE1)과 제1 컨택홀(701)을 통해 연결될 수 있다. 제1 터치 라인(TL1)은 제1 터치 전극(TE1)과 연결된 후 더 이상 연장되지 않을 수 있다, 그리고, 추가 터치 라인(TL2')은 제1 터치 라인(TL1)으로부터 일정 간격만큼 이격하여 배치될 수 있다. 제1 터치 라인(TL1)과 추가 터치 라인(TL2')이 이격한 영역과 대응되는 영역에는 제2 터치 라인(TL2)만 배치될 수 있다.
추가 터치 라인(TL2')은 제2 터치 라인(TL2)과 추가 터치 라인(TL2') 사이에 배치된 절연층에 구비된 제3 컨택홀을 통해 연결될 수 있다. 따라서, 추가 터치 라인(TL2')은 적어도 일부 영역(예를 들면, 제3 컨택홀이 구비된 영역)에서 제2 터치 라인(TL2)과 접하도록 배치될 수 있다.
예를 들면, 추가 터치 라인(TL2')이 배치된 전 영역에서 제3 컨택홀을 통해 연결될 수 있다.
제2 터치 라인(TL2)의 경우, 제1 터리 라인(TL1)보다 길이가 길게 이루어지므로, 제1 터치 라인(TL1)보다 저항이 클 수 있다. 그러나, 상술한 바와 같이, 제2 터치 라인(TL2)과 추가 터치 라인(TL2')을 연결시켜 단면적 크기를 크게 하여 제2 터치 라인(TL2)의 저항을 줄일 수 있는 효과가 있다.
한편, 도 12에 도시된 바와 같이, 제1 및 제2 터치 라인(TL1, TL2)과, 추가 및 제2 터치 라인(TL2', TL2)는 서로 중첩하도록 배치되고, 지그재그로 패터닝 되어 있을 수 있다. 제1 및 제2 터치 라인(TL1, TL2)과, 추가 및 제2 터치 라인(TL2', TL2)은 서로 중첩하므로, 평면 상에서 제1 및 제2 터치 라인(TL1, TL2)과, 추가 및 제2 터치 라인(TL2', TL2)이 하나의 라인으로 보일 수 있다.
이를 통해, 제1 및 제2 터치 라인(TL1, TL2)과, 추가 및 제2 터치 라인(TL2', TL2)은 유기발광다이오드 패널의 발광영역(EA)을 가리지 않도록 배치될 수 있다. 이에 따라, 유기발광다이오드 패널의 개구율이 높아질 수 있다. 다시 설명하면, 제1 및 제2 터치 라인(TL1, TL2)과, 추가 및 제2 터치 라인(TL2', TL2)은 유기발광다이오드 패널의 발광영역(EA)과 중첩되지 않도록 배치되기 위해 지그재그 형상으로 패터닝될 수 있다.
이 때, 제1 터치 라인(TL1), 제2 터치 라인(TL2) 및 추가 터치 라인(TL2')은 투명 또는 불투명의 금속 물질로 이루어질 수 있다.
상술한 바와 같이 제1 터치 라인(TL1), 제2 터치 라인(TL2) 및 추가 터치 라인(TL2')이 유기발광다이오드 패널의 발광영역(EA)과 중첩되지 않도록 설계됨으로써, 제1 터치 라인(TL1), 제2 터치 라인(TL2) 및 추가 터치 라인(TL2')의 재료가 투명 금속이거나 또는 불투명의 금속이더라도 유기발광다이오드 패널의 개구율에는 전혀 영향을 미치지 않는다.
본 발명에 따른 다른 실시예들이 상술한 바와 같이 이루어짐으로써, 제1 및 제2 터치 라인(TL1, TL2)이 터치패널에서 차지하는 영역이 줄어들 수 있으므로, 제1 및 제2 터치 라인(TL1, TL2)의 개수가 많아지더라도, 개구율의 저하를 방지할 수 있다. 또한, 길이가 긴 제2 터치 라인(TL2)을 추가 터치 라인(TL2')과 접촉하도록 구성함으로써, 제2 터치 라인(TL2)의 저항을 줄일 수 있다.
이어서, 도 13 내지 도 15를 참조하여 본 발명의 다른 실시예들에 따른 터치표시장치의 구성들을 배치관계를 구체적으로 검토하면 다음과 같다.
도 13은 도 12의 G-H를 따라 절단한 단면도이다.
도 13에서는 도 12의 G-H를 따라 배치된 2개의 발광영역(EA) 사이에 배치되는 제2 터치 라인(TL2) 및 추가 터치 라인(TL2')을 검토한다. 도 13을 참조하면, 본 발명의 다른 실시예들에 따른 터치표시장치(700)는 기판(L01), 뱅크(L11), 봉지층(L14), 제2 터치 라인(TL2), 추가 터치 라인(TL2') 및 제2 터치 전극(TE2) 등을 포함한다.
한편, 제2 터치 라인(TL2) 상에는 제1 절연층(L16)이 배치되고, 제1 절연층(L16) 상에는 추가 터치 라인(TL2')이 배치된다. 여기서, 추가 터치 라인(TL2')은 제2 터치 라인(TL2)과 중첩하도록 배치된다.
추가 터치 라인(TL2') 상에는 제2 절연층(L17)이 배치된다. 그리고, 제2 절연층(L17) 상에는 다수의 터치 전극(TE)이 배치되고, 다수의 터치 전극(TE) 중 제2 터치 전극(TE2)은 제2 터치 라인(TL2)과 중첩하도록 배치될 수 있다.
그리고, 제2 터치 라인(TL2)은 제1 절연층(L16)에 구비된 제3 컨택홀(1370)을 통해 추가 터치 라인(TL2')과 연결될 수 있다. 이를 통해, 제2 터치 라인(TL2)의 저항을 낮출 수 있다.
다만, 도 13에 도시한 영역에서는 제2 터치라인(TL2)과 제2 터치 전극(TE2)이 서로 연결되는 영역을 포함하지 않으므로, 이들이 연결되는 구조는 도시하지 않았다.
제2 터치라인(TL2)과 제2 터치 전극(TE2)이 서로 연결되는 영역을 14를 참조하여 검토하면 다음과 같다.
도 14는 도 12의 I-J를 따라 절단한 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 14를 참조하면, 제2 터치 라인(TL2) 및 추가 터치 라인(TL2')이 제1 절연층(L16)에 구비된 제3 컨택홀(1370)을 통해 연결될 수 있다.
그리고, 추가 터치 라인(TL2') 상에는 제2 터치 전극(TE2)이 배치되고, 제2 터치 전극(TE2)은 제2 절연층(L17)에 구비된 제4 컨택홀(1470)을 통해 추가 터치 라인(TL2')과 연결된다.
여기서, 추가 터치 라인(TL2')이 제2 터치 라인(TL2)과도 연결되므로, 결과적으로, 제2 터치 전극(TE2)은 제2 터치 라인(TL2)과도 연결된다.
한편, 본 발명의 다른 실시예에 따른 터치표시장치는 제1 터치 라인(TL1)과 추가 터치 라인(TL2')이 이격한 영역과 대응되는 영역에서 제2 터치 라인(TL2)만 배치될 수 있음을 설명한 바 있다(도 12 참조). 이를 도면을 참조하여 구체적으로 검토한다.
도 15은 도 12이 K-L을 따라 절단한 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 15를 참조하면, 제1 터치 라인(TL1)과 추가 터치 라인(TL2')이 이격한 영역과 대응되는 영역에서, 버퍼층(L15) 상에 제2 터치 라인(TL2)이 배치된다. 그리고, 제2 터치 라인(TL2) 상에는 제1 및 제2 절연층(L16, L17)이 배치된다. 그리고, 제2 절연층(L17) 상에는 터치 전극이 배치되며, 여기서 터치 전극은 제1 터치 전극(TE1)일 수 있다.
상기와 같은 구조는 도 12에 도시한 바와 같이 제1 터치 라인(TL1)이 제1 터치 전극(TE1)과 연결된 후 더 이상 연장되지 않고, 추가 터치 라인(TL2')이 제1 터치 라인(TL1)으로부터 일정 간격만큼 이격하여 배치됨으로써 나타날 수 있는 구조이다.
예를 들어, 제1 터치 라인(TL1)이 제1 터치 전극(TE1)과 연결되고, 추가 터치 라인(TL2')과도 연결된다고 가정한다. 여기서, 제1 터치 라인(TL1)은 제1 터치 전극(TE1)뿐만 아니라, 추가 터치 라인(TL2')과 연결되는 제2 터치 전극(TE2)과도 연결되는 현상이 발생한다.
즉, 본 발명의 도 12 및 도 15에 도시한 바와 같이, 제1 터치 라인(TL1) 추가 터치 라인(TL2')과 분리됨으로써, 하나의 터치 전극(TE)에만 연결되어 터치 감도를 향상시킬 수 있다.
이어서, 도 16 내지 도 24를 참조하여 본 발명의 실시예들에 따른 터치표시장치의 패드부에서 제1 및 제2 터치라인 각각이 패드와 연결되는 구성을 검토하면 다음과 같다.
도 16은 본 발명의 실시예들에 따른 터치표시장치에 포함되는 패드부를 개략적으로 도시한 평면도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 터치표시장치의 패드부(1600)는 표시영영역(AA)의 외곽에 위치한다. 그리고, 제1 터치 라인(TL1)과 제2 터치 라인(TL2) 각각이 제1 패드(P1) 및 제2 패드(P2)와 연결된다. 여기서, 제1 및 제2 패드(P1, P2)는 터치 패드일 수 있다.
도 16을 참조하면, 터치표시장치(700)의 표시영역(AA)에서는 하나의 제1 터치 라인(TL1)과 하나의 제2 터치 라인(TL2)이 서로 중첩하여 배치된다. 서로 중첩된 제1 터치 라인(TL1)과 제2 터치 라인(TL2)은 표시영역(AA)에서부터 표시영역(AA) 외곽부에 위치하는 패드부(1600)의 일부 영역까지 연장된다.
그리고, 제1 터치 라인(TL1)과 제2 터치 라인(TL2) 각각은 패드부(1600)에서 패널의 적어도 일 측에 연결되는 인쇄회로와 전기적 연결을 위해 제1 패드(P1) 및 제2 패드(P2)와 연결될 수 있다.
한편, 제1 터치 라인(TL1)의 길이는 제2 터치 라인(TL2)의 길이보다 짧을 수 있음을 설명한 바 있다. 따라서, 제1 터치 라인(TL1)과 제1 패드(P1) 간의 거리는 제2 터치 라인(TL2)과 상기 제2 패드(P2) 간의 거리보다 가까울 수 있다.
이를 통해, 제1 터치 라인(TL1)에 연결된 제1 터치 전극에 신호를 공급하고, 제2 터치 라인(TL2)에 연결된 제2 터치 전극에 신호를 공급할 수 있다.
또 한편, 제1 패드(P1)와 제2 패드(P2)는 동일 층에 배치될 수 있다. 이러한 제1 및 제2 패드(P1, P2)에 연결되기 위해 패드부(1600)의 일부 영역에서 제1 터치 라인(TL1)과 제2 터치 라인(TL2)은 미 중첩될 수 있다. 여기서, 도16에 도시된 바와 같이, 제1 및 제2 터치 라인(TL1, TL2)의 미 중첩 영역은 제1 및 제2 터치 라인(TL1, TL2)의 중첩 영역과 인접할 수 있다.
다시 설명하면, 제1 및 제2 터치 라인(TL1, TL2)이 중첩된 상태에서 동일 층에 위치하는 제1 및 제2 패드(P1, P2) 각각에 연결되기 어렵다. 따라서, 제1 및 제2 터치 라인(TL1 TL2) 각각은 제1 및 제2 패드(P1, P2)에 연결되기 위해 패드부(1600)에서 미 중첩되어 각각의 패드에 연결될 수 있다.
여기서, 제1 터치 라인(TL1)은 제2 터치 라인(TL2)과 미 중첩되는 영역에서 제2 터치 라인(TL2)과 동일 층에 배치되는 보조 라인(AL)에 연결될 수 있다. 그리고, 제1 터치 라인(TL1)과 연결되는 보조 라인(AL)은 제1 패드(P1)와 연결될 수 있다.
이러한 구성을 도 17 내지 도 22를 참조하여 구체적으로 검토하면 다음과 같다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 17은 도 16의 M-N을 따라 절단한 단면도이다. 도 18은 도 16의 O-P를 따라 절단한 단면도이다. 도 19는 도 16의 Q-R를 따라 절단한 단면도이다. 도 20은 도 16의 S-T를 따라 절단한 단면도이다.
도 17은 표시영역(AA)의 일부 영역으로, 제1 터치 라인(TL1)과 제2 터치 라인(TL2)이 서로 중첩하여 배치될 수 있다. 이 때, 제1 터치 라인(TL1)은 제2 터치 라인(TL2) 상에 위치할 수 있다.
도 18은 표시영역(AA) 외곽에 위치한 패드부에서 제1 터치 라인(TL1)이 보조 라인(AL)과 연결되는 영역을 도시한다.
도 18을 참조하면, 보조 라인(AL)은 제2 터치 라인(TL2)과 동일 층에 배치되고, 제2 터치 라인(TL2)과 서로 이격한다. 그리고, 제1 터치 라인(TL1)은 제2 터치 라인(TL2)과 중첩하는 동시에 보조 라인(AL)과 연결된다.
여기서, 제1 터치 라인(TL1)은 보조 라인(AL) 상에 위치한 제1 절연층(L16)에 구비된 컨택홀 (1870)을 통해 연결될 수 있다.
도 18에 도시된 바와 같이, 제1 터치 라인(TL1)과 보조 라인(AL)이 연결되고, 도 19에 도시된 바와 같이, 제1 터치 라인(TL1)과 보조 라인(AL)의 연결 지점보다 제1 및 제2 패드(P1, P2)에 가까운 영역(도 16의 O-P를 포함하는 영역)에서는, 버퍼층(L15) 상에 제2 터치 라인(TL2)과 보조 라인(AL)이 배치된다.
한편, 도 19에 도시된 바와 같이, 도 16의 도 16의 Q-R영역을 포함하는 영역에서는 제1 터치 라인(TL1)과 제2 터치 라인(TL2)이 미 중첩한다. 구체적으로, 제1 터치 라인(TL1)은 보조 라인(AL)과 연결된 지점을 기준하여 제1 및 제2 패드(P1, P2)에 가까운 영역에서 제1 터치 라인(TL1)은 끊어질 수 있다.
즉, 제1 터치 라인(TL1)은 보조 라인(AL)과 연결된 지점을 기준하여 제1 및 제2 패드(P1, P2)에 가까운 영역에서는 제2 터치 라인(TL2)과 제1 터치 라인(TL1)과 연결된 보조 라인(AL)만 존재할 수 있다.
그리고, 도 20에 도시된 바와 같이, 보조 라인(AL)은 제1 패드(P1)에 연결되고, 제2 터치 라인(TL2)은 제2 패드(P2)에 연결된다. 여기서, 제1 및 제2 패드(P1, P2)는 제1 절연층(L16) 상에 위치한다.
그리고, 제1 및 제2 패드(P1, P2)는 제1 절연층(L16)에 구비된 컨택홀(2070)을 통해 각각 보조 라인(AL)과 제2 터치 라인(TL2)에 연결될 수 있다.
한편, 상술한 바와 같이 보조 라인(AL)은 제1 터치 라인(TL1)은 도 16의 O-P영역에서 전기적으로 연결되므로, 결국 제1 터치 라인(TL1)이 제1 패드(P1)와 연결된다.
간략하게는, 제1 터치 라인(TL1)과 제2 터치 라인(TL2) 중 하나는 다른 층의 연결 패턴(예를 들면, 보조 라인(AL))이나 컨택홀을 통해 해당 패드에 연결될 수 있다.
즉, 표시영역(AA)에서 제1 및 제2 터치 라인(TL1, TL2)이 중첩하여 배치되더라도, 패드부에서 상기와 같은 배치 관계를 갖기 때문에 제1 및 제2 터치 라인(TL1, TL2)이 동일 층에 배치되는 제1 및 제2 패드(P1, P2)에 각각 연결될 수 있다.
한편, 본 발명은 이에 국한 되지 않으며, 도 16의 Q-R 영역 및 S-R 영역은 후술하는 도 21 및 도 22의 구조로 이루어질 수도 있다.
도 21은 도 16의 Q-R 영역을 절단한 다른 실시예에 따른 단면도이다. 도 22는 도 16의 S-T 영역을 절단한 다른 실시예에 따른 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 21을 참조하면, 제1 터치 라인(TL1)과 제2 터치 라인(TL2)은 서로 미 중첩하도록 배치될 수 있다. 여기서, 제1 터치 라인(TL1)은 제2 터치 라인(TL2) 상부에 위치할 수 있다.
그리고, 제1 터치 라인(TL1)과 제2 터치 라인(TL2)은 미 중첩된 상태로 연장되어 각각 제1 및 제2 패드(P1, P2)에 연결될 수 있다.
구체적으로 도 22에 도시된 바와 같이, 제2 터치 라인(TL2)은 제1 및 제2 절연층(L16, L17)에 구비된 컨택홀(2270)을 통해 제2 패드(P2)와 연결될 수 있다. 그리고, 제1 터치 라인(TL1)은 제 2 절연층(L17)에 구비된 제1 패드(P1)와 연결될 수 있다.
즉, 표시영역(AA)에서 제1 및 제2 터치 라인(TL1, TL2)이 중첩하여 배치되더라도, 패드부에서 상기와 같은 배치 관계를 갖기 때문에 제1 및 제2 터치 라인(TL1, TL2)이 동일 층에 배치되는 제1 및 제2 패드(P1, P2)에 각각 연결될 수 있다.
또한, 도 16의 Q-R 영역 및 S-R 영역은 후술하는 도 23 및 도 24의 구조로 이루어질 수도 있다.
도 23은 도 16의 Q-R 영역을 절단한 또 다른 실시예에 따른 단면도이다. 도 24는 도 16의 S-T 영역을 절단한 또 다른 실시예에 따른 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용은 생략할 수 있다.
도 23을 참조하면, 도 16의 Q-R 영역에서는 제1 터치 라인(TL1)과 보조 라인(AL)은 제 1 절연층(L16)에 구비된 컨택홀(2370)을 통해 서로 연결될 수 있다.
구체적으로, 제1 터치 라인(TL1)과 보조 라인(AL)은 제1 터치 라인(TL1)과 보조 라인(AL)이 연결되는 지점(도 16의 O-P 영역)에서부터 제1 터치 라인(TL1)이 제1 패드(P1)와 연결될 때까지 서로 연결될 수 있다.
이와 같이, 제1 터치 라인(TL1)과 보조 라인(AL)이 연결됨으로써, 제1 터치 라인(TL1)의 저항을 줄일 수 있는 효과가 있다.
또한, 도 24에 도시한 바와 같이, 버퍼층(L15) 상에 위치한 제2 터치 라인(TL2)은 제1 및 제2 절연층(L16, L17)에 구비된 컨택홀(2470)을 통해 제2 절연층(L17) 상에 위치한 제2 패드(P2)와 연결될 수 있다. 그리고, 버퍼층(L15) 상에 위치한 보조 라인(AL)은 제1 절연층(L16)에 구비된 컨택홀(2370)통해 제1 터치 라인(TL1)과 연결되고, 제1 터치 라인(TL1)은 제2 절연층 (L17)에 구비된 컨택홀(2471)을 통해 제1 패드(P1)와 연결될 수 있다.
상술한 바와 같이, 제1 터치 라인(TL1)과 제2 터치 라인(TL2) 중 하나는 다른 층의 연결 패턴이나 컨택 홀을 통해 해당 패드와 연결될 수 있다.
도 25는 본 발명의 실시예들에 따른 터치표시장치에서 서브픽셀의 구조의 예시도이고, 도 26은 본 발명의 실시예들에 따른 터치표시장치에서 서브픽셀의 구조의 다른 예시도이다.
도 25를 참조하면, 실시예들에 따른 터치표시장치(700)가 유기발광표시장치인 경우, 각 서브픽셀은, 기본적으로, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압을 전달해주기 위한 제1 트랜지스터(T1)와, 영상 신호 전압에 해당하는 데이터 전압 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 포함하여 구성될 수 있다.
유기발광다이오드(OLED)는 제1전극(E1, 예: 애노드 전극 또는 캐소드 전극), 유기발광층(EL) 및 제2전극(E2, 예: 캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
유기발광다이오드(OLED)의 제2전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(DRT)의 제2 노드(N2)는 유기발광다이오드(OLED)의 제1전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(DRT)의 제3노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
한편, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 제어, 또는 서브픽셀의 특성치(예: 구동 트랜지스터(DRT)의 문턱전압 또는 이동도, 유기발광다이오드(OLED)의 문턱전압 등)를 센싱하기 위하여, 도 26에 도시된 바와 같이, 각 서브픽셀은 제2 트랜지스터(T2)를 더 포함할 수 있다.
제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(Vref)을 공급하는 기준 전압 라인(RVL) 사이에 전기적으로 연결되고, 게이트 노드로 스캔 신호의 일종인 센싱 신호(SENSE)를 인가 받아 제어될 수 있다.
제2 트랜지스터(T2)는 센싱 신호(SENSE)에 의해 턴-온 되어 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해준다.
또한, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)에 대한 전압 센싱 경로 중 하나로 활용될 수 있다.
한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는, 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.
구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터 또는 p 타입 트랜지스터일 수 있다.
각 서브픽셀 구조는 도 25 및 도 26 이외에도 다양하게 변형될 수 있다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 터치표시장치의 단면도들이다.
도 27 및 도 28를 참조하면, 터치패널(TSP)이 표시패널(DISP)에 내장되고, 표시패널(DISP)이 유기발광표시패널로 구현되는 경우, 터치패널(TSP)은 표시패널(DISP) 내 봉지 층(ENCAP) 상에 위치할 수 있다. 다시 말해, 다수의 터치전극(TE), 다수의 터치라인(TL) 등의 터치 센서 메탈(Touch Sensor Metal)은, 표시패널(DISP) 내 봉지 층(ENCAP) 상에 위치할 수 있다.
전술한 바와 같이, 봉지층(ENCAP) 상에 터치전극들(TE)을 형성함으로써, 디스플레이 성능 및 디스플레이를 위한 층의 형성에 큰 영향을 주지 않고, 터치전극들(TE)을 형성할 수 있다.
한편, 도 27 및 도 28를 참조하면, 봉지층(ENCAP) 아래에 유기발광다이오드(OLED)의 제2 전극(E2)일 수 있는 캐소드(Cathode)가 존재할 수 있다.
봉지층(ENCAP)의 두께(T)는, 일 예로, 5 마이크로 미터 이상일 수 있다.
전술한 바와 같이, 봉지층(ENCAP)의 두께를 5 마이크로 미터 이상으로 설계함으로써, 유기발광다이오드(OLED)의 캐소드(Cathode)와 터치전극들(TE) 사이에 형성되는 기생 캐패시턴스를 줄여줄 수 있다. 이에 따라, 기생 캐패시턴스에 의한 터치감도 저하를 방지할 수 있다.
전술한 바와 같이, 다수의 터치전극(TE) 각각은 전극메탈(EM)이 다수의 오픈 영역(OA)이 있는 메쉬 형태로 패터닝되어 있고, 다수의 오픈 영역들(OA)에는, 수직 방향으로 보면, 하나 이상의 서브픽셀 또는 그 발광 영역이 존재할 수 있다.
전술한 바와 같이, 평면에서 볼 때, 터치전극(TE)의 영역 내에 존재하는 오픈 영역들(OA) 각각의 위치에 하나 이상의 서브픽셀의 발광 영역이 대응되어 존재하도록, 터치전극(TE)의 전극 메탈(EM)이 패터닝 됨으로써, 표시패널(DISP)의 발광 효율을 높여줄 수 있다.
따라서, 도 27 및 도 28에 도시된 바와 같이, 블랙 매트릭스(BM)의 위치는 터치전극(TE)의 전극 메탈(EM)의 위치와 대응될 수 있다.
그리고, 다수의 컬러필터(CF)의 위치는 다수의 터치전극(TE)의 위치와 대응된다.
전술한 바와 같이, 다수의 오픈 영역들(OA)의 위치에 대응되는 위치에 다수의 컬러필터들(CF)가 위치함으로써, 유기발광표시패널(특히, 화이트 OLED를 이용하는 경우), 우수한 발광성능을 갖는 터치표시장치를 제공할 수 있다.
다수의 컬러필터(CF)과 다수의 터치전극(TE) 간의 수직 위치 관계를 살펴보면, 다음과 같다.
도 27에 도시된 바와 같이, 다수의 컬러필터(CF)와 블랙매트릭스(BM)는 다수의 터치전극들(TE) 상에 위치할 수 있다.
다수의 컬러필터들(CF)과 블랙매트릭스(BM)은, 다수의 터치전극들(TE) 상의 오버코트 층(OC) 상에 위치할 수 있다.
도 27에 도시된 바와 같이, 다수의 컬러필터(CF)와 블랙매트릭스(BM)은 다수의 터치전극들(TE)의 하부에 위치할 수 있다.
다수의 터치전극(TE)는 다수의 컬러필터(CF)와 블랙매트릭스(BM) 상의 오버코트 층(OC) 상에 위치할 수 있다.
전술한 바에 따르면, 발광 성능 등의 디스플레이 성능과 터치 성능을 고려하여, 컬러필터들(CF)과 터치전극들(TE) 간의 최적의 위치 관계를 갖는 터치표시장치를 제공할 수 있다.
한편, 터치표시장치의 제작 편리성 향상 및 사이즈 축소 등을 위하여, 터치전극들(TE)로 이루어지는 터치패널(TSP)을 표시패널(DISP)에 내장하기 위한 시도들이 종래에도 이루어지고 있다.
하지만, 유기발광표시패널인 표시패널(DISP)에 터치패널(TSP)을 내장하기 위해서는 상당한 어려움이나 많은 제약 사항들이 있다.
가령, 유기발광표시패널인 표시패널(DISP)의 제작 공정 시, 유기물로 인해, 일반적으로 금속 물질로 되어 있는 터치전극들(TE)을 패널 내부에 형성하기 위한 고온 공정이 자유롭지 못한 한계점이 있다.
이러한 유기발광표시패널의 구조적 특성 및 공정 등의 제약 요인으로 인해, 유기발광표시패널인 표시패널(DISP)의 내부에 터치센서로서의 터치전극들(TE)을 배치시키기가 어려운 실정이었다. 따라서, 종래에는, 터치패널(TSP)을 유기발광표시패널인 표시패널(DISP)에 내장시키는 것이 아니라, 유기발광표시패널인 표시패널(DISP) 상에 부착하는 방식으로 터치구조를 구현해 왔다.
하지만, 도 27 및 도 28에 도시된 바와 같이, 봉지층(ENCAP) 상에 터치전극들(TE)을 형성하는 등의 구조를 통해, 우수한 디스플레이 성능 및 터치 성능을 가질 수 있는 터치패널(TSP)이 내장된 유기발광표시패널인 표시패널(DISP)을 제공할 수 있다.
도 29를 참조하면, 기판 또는 백 플레이트(L01) 상에 폴리이미드 층(L02, PI(Polyimide) Layer)이 위치한다.
폴리이미드 층(L02) 상에 버퍼층(L03)이 위치할 수 있으며, 버퍼층(L03) 상에 층간 절연막(L04)이 위치할 수 있다.
층간 절연막(L04) 상에 게이트 층(L05)이 존재할 수 있으며, 게이트 층(L05)에는, 필요한 위치마다 게이트 전극 등이 형성될 수 있다.
게이트 층(L05) 상에 게이트 절연막(L06)이 존재할 수 있다.
게이트 절연막(L06) 상에 소스/드레인 층(L07)이 존재할 수 있다.
소스/드레인 층(L07)에는, 데이터 라인(DL), 메탈 연결을 위한 링크 라인(LL) 등의 신호 배선과, 각종 트랜지스터의 소스/드레인 전극 등이 형성될 수 있다.
소스/드레인 층(L07) 상에는 보호층(L08)이 존재할 수 있다.
보호층(L08) 상에 평탄화층(L09)이 위치하고, 평탄화층(L09) 상에, 각 서브픽셀의 발광 위치에 제1 전극(E1)이 형성되는 제1 전극 층(L10)이 존재할 수 있다.
제1 전극 층(L10) 상에 뱅크(L11)이 위치하고, 뱅크(L11) 상에, 유기발광층(L12)이 위치한다.
유기발광층(L12) 상에 모든 서브픽셀 영역에 공통으로 형성되는 제2 전극 층(L13)이 존재할 수 있다.
제2 전극 층(L13) 상에, 수분, 공기 등의 침투 방지를 위한 봉지층(L14)이 존재할 수 있다.
또한, 패널 외곽에는 댐(DAM)이 존재할 수 있다.
봉지층(L14)은 1개의 층으로 되어 있을 수도 있고, 2개 이상의 층이 적층 되어 있을 수도 있다. 또한, 봉지층(L14)은 금속 층으로 되어 있을 수도 있고, 유기물 층과 무기물 층이 둘 이상이 적층되어 있을 수도 있다.
도 29의 구현 예시의 경우, 봉지층(L14)이 제1 봉지층(L14a), 제2 봉지층(L14b) 및 제3 봉지층(L14c)으로 적층된 경우이다.
제1 봉지층(ENCAP 1, L14a), 제2 봉지층(ENCAP 2, L14b) 및 제3 봉지층(ENCAP 3, L14c) 각각은 유기물 층과 무기물 층일 수 있다.
전술한 봉지층(L14) 상에, 터치 전극(TE)이 형성된다.
터치 전극(TE)은 개구 영역(OA)이 있는 메쉬 타입으로 예를 든 것이다. 이 경우, 터치 전극(TE)은 투명 전극일 수 있다.
또한, 봉지층(L14) 상에, 터치 라인(TL)도 형성될 수 있다.
터치 라인(TL)과 터치 전극(TE)은 서로 다른 층에 형성될 수도 있고 동일 층에 형성될 수도 있다.
터치 전극(TE)과 연결된 터치 라인(TL)은, 터치 전극(TE)가 댐(DAM)이 있는 영역을 지나쳐 댐 외곽 영역, 즉, 통합 패드(IP)와 인접한 영역까지 연장된다.
그리고, 터치 라인(TL)은 댐 외곽 영역에서 소스/드레인 층(L07)에 형성된 링크 라인(LL)과 컨택홀(CNT)을 통해 연결될 수 있다.
링크 라인(LL)은, 터치 구동 회로(TDC)와 연결을 위해, 댐 외곽 영역에 존재하는 패드(IP)와 전기적으로 연결될 수 있다.
봉지층(L14)은 소정의 두께(Tencap)로 형성될 수 있다. 여기서, 봉지층(L14)의 두께(Tencap)는, 터치 구동 및 터치 센싱 시 RC 지연과, 터치 성능(터치 감도)에 끼치는 영향을 고려하여 설계될 수 있다.
한편, 댐(DAM)은 제1, 제2, 제3 봉지층(L14a, L14b, L14c) 중 하나 이상의 경계 지점 또는 그 근방에 형성될 수 있다.
이러한 댐(DAM)은, 뱅크(L11) 및 봉지층(L14) 등이 적층되어 높게 형성될 수 있다.
이러한 댐(DAM)은, 봉지층(L14a, L14b, L14c)이 패널 외곽으로 무너지는 것을 방지할 수 있다.
또한, 댐(DAM)은 봉지층(L14a, L14b, L14c)의 일부가 연장되어 있기 때문에, 봉지 기능을 할 수 있고, 이에 따라, 측면에서 패널 안쪽으로 유입되는 수분 등으로부터의 픽셀 등을 보호해줄 수 있다.
도 20을 참조하면, 표시패널(DISP)에는 다수의 터치전극(TE)과 전기적으로 연결된 다수의 제1 및 제2 터치라인(TL1, TL2)이 배치되는데, 표시패널(DISP)의 외곽 영역(댐 외곽 영역)에서, 다수의 터치라인(TL)의 하부에는 봉지층(L14)이 배치되지 않을 수 있다.
한편, 다수의 터치전극(TE) 각각에 해당하는 전극메탈(EM)은 서브픽셀 영역을 정의하는 다수의 뱅크(L11)와 중첩될 수 있다.
이상에서 전술한 본 발명의 실시예들에 의하면, 다수의 터치 전극에 연결되는 다수의 터치 라인이 개구율을 떨어트리지 않도록 배치된 터치패널 및 터치표시장치를 제공할 수 있다.
본 발명의 다른 실시예들에 의하면, 대면적의 터치패널에서, 터치 감도를 향상 시킬 수 있는 구조를 갖는 터치패널 및 터치표시장치를 제공할 수 있다.
본 발명의 또 다른 실시예들에 의하면, 터치 라인의 저항을 감소시킬 수 있는 구조를 갖는 터치 패널 및 터치표시장치를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
TL1: 제1 터치 라인
TL2: 제2 터치 라인
TE1: 제1 터치 전극
TE2: 제2 터치 전극

Claims (24)

  1. 다수의 터치 전극이 배치된 패널; 및
    상기 다수의 터치 전극 중 적어도 하나로 터치 구동 신호를 공급하고, 상기 터치 구동 신호가 인가된 각 터치 전극을 통해 검출된 신호를 토대로 터치 유무 및 터치 위치 중 적어도 하나를 감지하는 터치 센싱 회로를 포함하고,
    상기 다수의 터치 전극 각각은 적어도 하나의 터치 라인을 통해 상기 터치 센싱 회로와 전기적으로 연결되고,
    상기 다수의 터치 전극은 제1 터치 전극과 제2 터치 전극을 포함하고,
    상기 제1 터치 전극에 연결된 제1 터치 라인과, 상기 제2 터치 전극에 연결된 제2 터치 라인은, 절연층을 사이에 두고 전체 또는 일부에서 단면상 중첩되는 터치표시장치.
  2. 제1항에 있어서,
    상기 제1 터치 전극은 상기 제2 터치 전극에 비해 상기 터치 센싱 회로로부터 가깝게 위치하는 터치표시장치.
  3. 제1항에 있어서,
    상기 제1 터치 라인은 상기 제2 터치 라인보다 짧은 터치표시장치.
  4. 제1항에 있어서,
    상기 제1 터치 전극과 상기 제2 터치 전극은 동일한 터치 전극 층에 위치하고,
    상기 제1 터치 라인과 상기 제2 터치 라인은 상기 절연 층을 사이에 두고 서로 다른 층에 위치하는 터치표시장치.
  5. 제4항에 있어서,
    상기 제1 터치 라인은 상기 제2 터치 라인에 비해 터치 전극에 가깝게 위치하는 터치표시장치.
  6. 제4항에 있어서,
    상기 제1 터치 라인과 동일한 층에 위치하고 상기 제1 터치 라인과 분리되는 추가 터치 라인을 더 포함하고,
    상기 추가 터치 라인은 상기 제2 터치 전극에 연결되는 터치표시장치.
  7. 제6항에 있어서,
    상기 추가 터치 라인은 상기 제2 터치 라인과 중첩되는 터치표시장치.
  8. 제1항에 있어서,
    상기 패널은 발광영역과 비발광 영역을 정의하는 뱅크를 포함하고,
    상기 다수의 터치 전극은 상기 뱅크와 중첩된 터치표시장치.
  9. 제1항에 있어서,
    상기 패널은 표시영역과 상기 표시영역 외곽에 배치된 패드부를 포함하고,
    상기 패드부의 일부 영역은,
    상기 제1 및 제2 터치라인이 중첩한 영역이 구비되고,
    상기 패드부의 상기 일부 영역보다 패드와 가깝게 위치된 상기 패드부의 나머지 일부 영역은,
    상기 제1 및 제2 터치 라인이 미 중첩한 영역을 구비한 터치표시장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 터치 라인이 미 중첩한 영역에서,
    상기 제1 및 제2 터치 라인 각각은 동일 층에 배치되는 제1 패드와 제2 패드에 연결되는 터치표시장치.
  11. 제9항에 있어서,
    상기 제1 및 제2 터치 라인이 미 중첩한 영역에서,
    상기 제1 터치 라인은 상기 제2 터치 라인과 동일 층에 배치되는 보조 라인과 연결되는 터치표시장치.
  12. 제11항에 있어서,
    상기 보조 라인은 상기 제1 터치 라인 및 제1 패드와 연결되고,
    상기 제2 터치 라인은 제2 패드와 연결되는 터치표시장치.
  13. 제9항에 있어서,
    상기 제1 및 제2 터치라인이 중첩한 영역과 미 중첩한 영역의 경계에서,
    상기 제1 터치 라인은, 상기 제2 터치 라인과 동일 층에 배치되되 서로 이격하는 보조 라인과 연결되는 터치표시장치.
  14. 제13항에 있어서,
    상기 보조 라인은 제1 패드와 연결되고,
    상기 제2 터치 라인은 제2 패드와 연결되는 터치표시장치.
  15. 제1항에 있어서,
    상기 패널에는 다수의 데이터 라인과 다수의 게이트 라인이 배치되어 다수의 서브픽셀이 배열되고,
    상기 다수의 데이터 라인과 상기 다수의 게이트 라인 상에는 봉지층이 배치되며,
    상기 봉지층 상에 상기 다수의 터치 전극이 배치된 터치표시장치.
  16. 제15항에 있어서,
    제1 및 제2 터치 라인은 상기 서브픽셀과 인접한 다른 서브픽셀 사이에 배치된 터치표시장치.
  17. 제15항에 있어서,
    상기 봉지층 상에 배치되는 컬러필터를 더 포함하고,
    상기 다수의 터치 전극은 상기 봉지층과 상기 컬러필터 사이에 배치된 터치표시장치.
  18. 제17항에 있어서,
    상기 컬러필터 상에 오버코트 층이 더 배치되고,
    상기 다수의 터치 전극들은,
    상기 오버코트 층 상에 배치된 터치표시장치.
  19. 제1항에 있어서,
    상기 다수의 터치 전극들 각각은,
    개구부가 없는 벌크 타입의 투명 전극인 터치표시장치.
  20. 제1항에 있어서,
    상기 다수의 터치 전극들 각각은,
    개구부가 있는 메쉬 타입의 투명 또는 불투명 전극인 터치표시장치.
  21. 제1항에 있어서,
    상기 패널은 터치스크린 내장형 패널인 터치표시장치.
  22. 다수의 터치 전극; 및
    상기 다수의 터치 전극에 대응되어 연결된 다수의 터치 라인을 포함하고, 상기 다수의 터치 전극은 제1 터치 전극과 제2 터치 전극을 포함하고,
    상기 제1 터치 전극에 연결된 제1 터치 라인과, 상기 제2 터치 전극에 연결된 제2 터치 라인은, 절연층을 사이에 두고 전체 또는 일부에서 단면상 중첩되는 터치패널.
  23. 제22항에 있어서,
    상기 제1 터치 라인에 연결된 제1 터치패드와, 상기 제2 터치 라인에 연결된 제2 터치패드가 외곽 영역에 위치하고,
    상기 제1 터치 라인과 상기 제1 터치패드 간의 거리는,
    상기 제2 터치 전극과 상기 제2 터치패드 간의 거리보다 가까운 터치패널.
  24. 제23항에 있어서,
    상기 제1 터치패드와 상기 제2 터치패드가 외곽 영역에서 동일한 층에 위치하고,
    상기 제1 터치 라인과 상기 제2 터치 라인 중 하나는 다른 층의 연결 패턴이나 컨택 홀을 통해 해당 터치패드와 연결되는 터치패널.
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