KR102520058B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

반도체 디바이스 및 이의 제조방법. 반도체 디바이스는 드리프트 영역(120)과, 드리프트 영역(120)에 접촉하되, 제1 분리층(132), 제1 분리층(132) 상의 홀 에칭 정지층(134), 및 홀 에칭 정지층(134) 상의 제2 분리층(136)을 포함하는 분리 구조물(130)과, 홀 에칭 정지층(134) 위에 제공되고 홀 에칭 정지층(134)과 접촉하는 홀 필드 플레이트(180)를 포함한다.

Description

반도체 디바이스 및 이의 제조 방법
본원은 반도체 제조 분야, 특히 반도체 디바이스, 및 나아가 반도체 디바이스를 제조하는 방법에 관한 것이다.
전력 디바이스들과 같은 더 높은 항복 전압(BV: Breakdown Voltage)을 필요로 하는 반도체 디바이스들에 있어서, 그들의 항복 전압을 증가시키기 위해 필드 플레이트 구조물이 사용될 수 있다. 필드 플레이트의 구조 및 제조 공정을 더 개선함으로써, 항복 전압을 증가시키는 더 나은 효과가 얻어질 수 있다.
따라서, 반도체 디바이스 및 이를 제조하기 위한 방법을 제공할 필요가 있다.
반도체 디바이스는, 드리프트 영역; 상기 드리프트 영역과 접촉하되 제1 분리층, 제1 분리층 상에 형성된 홀 에칭 정지층, 및 홀 에칭 정지층 상에 형성된 제2 분리층을 포함하는 분리 구조물; 및 상기 홀 에칭 정지층 위에 배치되고 상기 홀 에칭 정지층과 접촉하는 홀 필드 플레이트를 포함한다.
반도체 디바이스를 제조하기 위한 방법은, 기판의 표면 상에 트렌치를 형성하는 단계; 상기 트렌치의 내측 표면 상에 제1 분리층을 형성하는 단계; 상기 제1 분리층 위에 홀 에칭 정지층을 형성하는 단계; 상기 트렌치 내의 나머지 영역에 제2 분리층을 형성하는 단계; 드리프트 영역을 형성하는 단계 - 상기 드리프트 영역은 분리 구조물과 접촉하고, 상기 분리 구조물은 상기 제1 분리층, 상기 홀 에칭 정지층, 및 상기 제2 분리층을 포함함 -; 상기 제2 분리층을 통해 상기 홀 에칭 정지층으로 연장하는 필드 플레이트 홀을 에칭에 의해 형성하는 단계; 및 재료를 필드 플레이트 홀 내에 충진하여 홀 필드 플레이트를 형성하는 단계를 포함한다.
상기 반도체 디바이스 및 반도체 디바이스의 제조방법은 분리 구조물에 연결된 홀 필드 플레이트를 이용하여 형성되고, 상기 홀 필드 플레이트는 드리프트 영역의 공핍을 도울 수 있어, 이에 의해 상기 디바이스의 항복 전압을 효과적으로 개선시킨다. 홀 에칭 정지층은, 상기 홀 필드 플레이트가 아래로 연장되는 홀 에칭 정지층의 위치가 정확하게 제어될 수 있고 홀 필드 플레이트 아래의 분리 구조물의 두께는 제1 분리층의 두께가 되도록 제어될 수 있도록 분리 구조물 내에 형성되어, 이에 의해 상기 홀 필드 플레이트가 너무 깊거나 또는 너무 얕음으로 인해 상기 홀 필드 플렐이트가 상기 드리프트 영역을 공핍시키는 효과가 예상에서 벗어나지 않도록 보장한다. 따라서, 상기 디바이스의 안정성 및 균일도가 보장될 수 있다.
도 1은 일 실시예에 따른 반도체 디바이스의 단면 구조물 개략도이다.
도 2는 일 실시예에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 3a 내지 도 3d는 도 2에 도시된 방법에 의한 제조 공정 동안의 반도체 디바이스의 단면 구조물 개략도들이다.
본 개시의 이해를 용이하게 하기 위하여, 본 개시는 관련된 첨부 도면들을 참조하여 보다 상세히 설명될 것이다. 본 개시의 바람직한 실시예들이 도면에 도시되어 있다. 그러나, 본 개시는 많은 상이한 형태들로 구현될 수 있으며, 본원에 기술된 실시예들에 한정되지 않는다. 반면에, 이러한 실시예들을 제공하는 것은 본 개시에 의해 개시되는 내용을 보다 완전하고 전체적으로 이해하는 것을 돕기 위한 것이다.
달리 정의되지 않는 한, 본원에서 사용되는 모든 기술적 및 과학적 용어는 본 개시의 기술 분야의 통상의 기술자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본 개시의 명세서에서 사용되는 용어들은 특정 실시예들을 설명하기 위한 목적일 뿐, 본 개시를 제한하는 것으로 의도되지 않는다. 본원에서 사용되는 용어 "및/또는"은 하나 이상의 관련된 열거된 항목의 임의의 및 모든 조합을 포함한다.
본원에 사용된 반도체 분야와 관련된 용어들은 통상의 기술자에 의해 통상적으로 사용되는 기술적 용어들이다. 예를 들어, P 타입 및 N 타입 불순물들의 경우, 도핑 농도를 구별하기 위해, P+ 타입은 단순히 높은 도핑 농도를 갖는 P 타입을 나타내고, P 타입은 중간 도핑 농도를 갖는 P 타입을 나타내며, P- 타입은 낮은 도핑 농도를 갖는 P 타입을 나타내고, N+ 타입은 높은 도핑 농도를 갖는 N 타입을 나타내고, N 타입은 중간 도핑 농도를 갖는 N 타입을 나타내고, N- 타입은 낮은 도핑 농도를 갖는 N 타입을 나타낸다.
도 1은 일 실시예에 따른 반도체 디바이스의 단면 구조물 개략도이다. 반도체 디바이스는 드리프트 영역(120), 분리 구조물(isolation structure)(130), 및 홀 필드 플레이트(hole field plate)(180)를 포함한다. 분리 구조물(130)은 드리프트 영역(120)과 접촉한다. 분리 구조물(130)은 제1 분리층(132), 제1 분리층(132) 상에 형성된 홀 에칭 정지층(134), 및 홀 에칭 정지층(134) 상에 형성된 제2 분리층(136)을 포함한다. 홀 필드 플레이트(180)는 홀 에칭 정지층(134) 위에 배치되고, 홀 에칭 정지층(134)과 접촉한다. 도 1에 도시된 실시예에서, 드리프트 영역(120)은 단면에서 분리 구조물(130)를 둘러싸고, 홀 필드 플레이트(180)는 홀 에칭 정지층(134)으로 하향 연장된다.
전술한 반도체 디바이스는 분리 구조물(130)에 연결된 홀 필드 플레이트(180)를 갖는다. 분리 구조물(130)이 드리프트 영역(120)과 접촉하기 때문에, 홀 필드 플레이트(180)는 드리프트 영역(120)을 공핍시키는 것을 도울 수 있고, 이에 의해 디바이스의 항복 전압을 효과적으로 향상시킬 수 있다. 홀 에칭 정지층(134)은, 홀 필드 플레이트(180)가 홀 에칭 정지층(134)의 위치로 하향으로 연장되도록 정확하게 제어될 수 있고 홀 필드 플레이트(180) 아래의 분리 구조물(130)의 두께가 제1 분리층(132)의 두께로 되도록 제어될 수 있도록 분리 구조물(130) 내에 형성되어, 이에 의해 홀 필드 플레이트(180)가 너무 깊거나 또는 너무 얕아서(즉, 설계 값으로부터 벗어나는 홀 깊이) 드리프트 영역(120)의 공핍을 돕는 홀 필드 플레이트(180)의 효과가 예상으로부터 벗어나지 않도록 보장한다. 따라서, 디바이스의 안정성 및 균일도가 보장될 수 있다.
분리 구조물(130)은 통상적인 분리 구조물 내에 다른 재료로 제조된 홀 에칭 정지층(134)을 추가한다. 즉, 절연 재료(A)로 만들어진 분리 구조물 내에, 재료(B)로 만들어진 홀 에칭 정지층이 추가된다. 에칭에 의해 홀 필드 플레이트(180)를 형성할 때, 제2 분리층(136)을 관통하는 에칭 이후에 에칭이 홀 에칭 정지층(134)에서 중단될 수 있도록, 재료(B)와 절연 재료(A) 사이에 더 높은 에칭 선택도가 존재하는 것이 필요하다.
홀 에칭 정지층(134)이 분리 구조물(130) 자체의 성능에 영향을 미치는 것을 방지하기 위해, 홀 에칭 정지층(134)은 비교적 얇게 만들어져야 한다. 물론, 이 전제는 홀 필드 플레이트(180)가 에칭에 의해 형성될 때, 적절한 에칭 시간 내에는 홀 에칭 정지층(134)을 관통하여 에칭되지 않을 것임을 보장하는 것이다.
일 실시예에서, 분리 구조물(130)은 얕은 트렌치 분리 구조물(STI: shallow trench isolation structure)이다. 제1 분리층(132) 및 제2 분리층(136)은 이산화규소와 같은 실리콘 산화물로 제조된다.
일 실시예에서, 홀 에칭 정지층(134)은 실리콘 질화물과 같은 질소-함유 화합물로 제조된다.
일 실시예에서, 홀 필드 플레이트(180)는 절연 재료로 제조된다. 즉, 홀 내에 충진된 재료는 절연 재료이다.
일 실시예에서, 반도체 디바이스는 (도 1에 도시되지 않은) 금속층을 더 포함한다. 홀 필드 플레이트(180)의 상부 부분은 금속층에 연결된다. 일 실시예에서, 반도체 디바이스는 분리 구조물(130)과 금속층 사이에 배치된 층간 유전체(ILD: interlayer dielectric)(190)를 더 포함한다. 홀 필드 플레이트(180)는 금속층 및 분리 구조물(130)을 연결하기 위해 층간 유전체(190)를 관통하여 연장된다.
층간 유전체(190)는, 당업계에 공지된 층간 유전체로서 사용되는 재료, 예를 들어, 포스포실리케이트 유리(phosphosilicate glass, PSG), 또는 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG)로 제조될 수 있다.
일 실시예에서, 반도체 디바이스는 폴리실리콘 구조물(174)을 더 포함한다. 폴리실리콘 구조물(174)은 게이트 산화물층(172) 상에 위치된 폴리실리콘 게이트와, 분리 구조물(130)로 연장되는 폴리실리콘 필드 플레이트를 포함한다.
일 실시예에서, 반도체 디바이스는 측면 확산 금속 산화물 반도체 전계 효과 트랜지스터(LDMOSFET)이다.
도 1에 도시된 실시예에서, 반도체 디바이스는 드레인 영역(142) 및 소스 영역(162)을 포함한다. 폴리실리콘 게이트는 드레인 영역(142)과 소스 영역(162) 사이의 영역 위에 위치한다. 드레인 영역(142)은 드리프트 영역(120)에 위치되고, 드레인 영역(142)은 폴리실리콘 게이트와 반대되는 분리 구조물(130)의 측면에 위치된다 (도 1에서, 드레인 영역(142)은 분리 구조물(130)의 우측에 위치되고, 폴리실리콘 게이트는 분리 구조물(130)의 좌측에 위치된다).
도 1에 도시된 실시예에서, 제1 전도성 타입의 드리프트 영역(120)은 제2 전도성 타입의 기판(110)에 위치된다. 반도체 디바이스는 기판(110)에 형성된 제2 전도성 타입의 웰(well) 영역(150)을 더 포함한다. 분리 구조물(130)에 반대되는 폴리실리콘 게이트의 측면은 제2 전도성 타입의 웰 영역(150) 상으로 연장된다.
도 1에 도시된 실시예에서, 반도체 디바이스는 제2 전도성 타입의 웰 영역(150)에 위치된 제2 전도성 타입의 도핑 영역(164)을 더 포함한다. 제2 전도성 타입의 도핑 영역(164)은 폴리실리콘 게이트로부터 멀리 있는 소스 영역(162)의 측면에 위치한다.
도 1에 도시된 실시예에서, 홀 필드 플레이트(180)의 홀들은 접촉 홀들(CT)이다.
일 실시예에서, 제1 전도성 타입은 N 타입이고, 제2 전도성 타입은 P 타입이다. 도 1에 도시된 실시예에서, 기판(110)은 P 타입 기판(P_Sub)이고, 드리프트 영역(120)은 N 타입 드리프트 영역(N_Drift)이다. 제2 전도성 타입의 웰 영역(150)은 P 웰(PW)이다. 드레인 영역(142)은 N+ 드레인 영역이다. 소스 영역(162)은 N+ 소스 영역이다. 제2 전도성 타입의 도핑 영역(164)은 P+ 영역이다.
다른 실시예들에서, 제1 전도성 타입은 P 타입일 수 있고, 제2 전도성 타입은 N 타입일 수 있다.
본 출원은 또한 상기 실시예들 중 임의의 반도체 디바이스를 제조하기 위해 사용될 수 있는 반도체 디바이스를 제조하는 방법을 제공한다. 도 2는 일 실시예에서 반도체 디바이스를 제조하기 위한 방법의 흐름도이다. 상기 방법은 다음 단계를 포함한다.
단계(S210)에서, 기판의 표면 상에 트렌치가 형성된다.
트렌치는 트렌치 내에 분리 구조물을 형성하도록 형성된다. 일 실시예에서, 트렌치는 에칭 공정에 의해 형성될 수 있다.
도 3a를 참조하면, 일 실시예에서, 트렌치(131)를 에칭하기 위한 마스크로서 하드 마스크(112)가 사용된다. 예를 들어, 실리콘 질화물을 하드 마스크(112)로서 사용하여, 트렌치(131)가 형성되어야 하는 에칭 윈도우는 포토리소그래피에 의해 노출되고, 그 후, 에칭 윈도우에서의 실리콘 질화물이 에칭으로 제거되며, 트렌치(131)는 에칭에 의해 아래 방향으로 형성된다.
단계(S220)에서, 제1 분리층이 트렌치의 내측 표면 상에 형성된다.
도 3a를 참조하면, 이 실시예에서, 제1 분리층(132)은 이산화규소와 같은 실리콘 산화물로 만들어진다. 도 3a에 도시된 실시예에서, 이 단계는 열적 산화에 의해 기판(110) 상에 산화물 층을 성장시키는 단계를 포함한다. 도 3a에 도시된 실시예에서, 제1 분리층(132)은 또한 하드 마스크(112) 아래에서 성장된다.
단계(S230)에서, 홀 에칭 정지층이 제1 분리층 상에 형성된다.
도 3b를 참조하면, 일 실시예에서, 홀 에칭 정지층(134)은 증착 공정에 의해 형성된다. 동작을 용이하게 하기 위해, 도 3b에 도시된 실시예의 증착된 홀 에칭 정지층(134)은 또한 하드 마스크(112) 상에 형성된다.
단계(S240)에서, 트렌치 내의 나머지 영역에 제2 분리층이 형성된다.
트렌치가 완전히 충진되는 것을 보장하기 위해, 도 3c에 도시된 실시예에서, 제2 분리층(136)은 과다-증착(over-deposited)된다. 즉, 증착된 제2 분리층(136)의 두께는 트렌치를 채우기 위해 필요한 두께보다 더 크다. 형성된 제2 분리층(136)은 트렌치 내의 홀 에칭 정지층(134) 및 트렌치 외부의 홀 에칭 정지층(134)을 덮는다. 제1 분리층(132), 홀 에칭 정지층(134) 및 제2 분리층(136)이 함께, 분리 구조물을 형성한다.
도 3d에 도시된 실시예에서, 단계(S240)가 완료된 후에, 기판의 표면이 평탄화된다. 예를 들어, 제1 분리층(132)의 일부가 화학적 기계적 연마(CMP: chemical mechanical polishing)를 사용하여 제거된다. 그 후, 기판(110) 상의 하드 마스크(112), 제2 분리층(136), 홀 에칭 정지층(134), 및 제1 분리층(132)이 (트렌치 내의 분리 구조물을 에칭하지 않고, 에칭 공정에 의해) 벗겨져 제거된다. 마지막으로, 도 3d에 도시된 구조물이 얻어진다.
단계(S250)에서, 드리프트 영역이 형성된다.
드리프트 영역은 분리 구조물과 접촉한다. 이 실시예에서, 드리프트 영역은 분리 구조물이 형성된 후(즉, 제1 분리층(132), 홀 에칭 정지층(134), 및 제2 분리층(136)이 형성된 후)에 형성된다. 다른 실시예들에서, 드리프트 영역이 먼저 형성될 수도 있고, 그 다음에 분리 구조물이 형성된다.
단계(S260)에서, 필드 플레이트 홀이 에칭에 의해 형성된다.
필드 플레이트 홀을 에칭하는 경우, 홀의 깊이는 홀 에칭 정지층(134)에 의해 제어된다. 따라서, 제2 분리층(136)을 관통한 에칭 후에 홀 에칭 정지층(134)에서 에칭이 중단되도록, 홀 에칭 정지층(134)을 형성하는 재료와 제2 분리층(136)을 형성하는 재료 사이에 더 높은 에칭 선택성이 존재할 필요가 있다. 일 실시예에서, 제2 분리층(136)은 이산화규소와 같은 실리콘 산화물로 제조된다. 홀 에칭 정지층(134)은 실리콘 질화물과 같은 질소-함유 화합물로 제조된다.
단계(S270)에서, 재료는 필드 플레이트 홀에 충진되어 홀 필드 플레이트를 형성한다.
상기 반도체 디바이스는 분리 구조물에 연결된 홀 필드 플레이트를 이용하여 형성된다. 분리 구조물이 드리프트 영역과 접촉하고 있기 때문에, 홀 필드 플레이트는 드리프트 영역을 공핍시키는 것을 도울 수 있고, 이에 따라 디바이스의 항복 전압을 효과적으로 개선할 수 있다. 홀 에칭 정지층(134)은, 홀 필드 플레이트가 하향 연장되는 위치가 정확하게 제어될 수 있고 홀 필드 플레이트 아래의 분리 구조물의 두께가 제1 분리층(132)의 두께가 되도록 제어될 수 있도록 분리 구조물 내에 형성되어, 이에 따라 홀 필드 플레이트가 너무 깊거나 또는 너무 얕아서(즉, 설계 값으로부터 벗어난 홀 깊이) 홀 필드 플레이트가 드리프트 영역을 공핍시키는 효과가 예상에서 벗어나지 않도록 보장한다. 따라서, 디바이스의 안정성 및 균일도가 보장될 수 있다.
홀 필드 플레이트의 드리프트 영역으로의 공핍 효과는 홀 필드 플레이트 아래의 분리 구조물의 두께와 관련되기 때문에, 제1 분리층(132)의 필요한 두께는 디바이스의 요구되는 항복 전압에 따라 미리 계산될 수 있다(또는 제1 분리층(132)의 필요한 두께는 다른 수단에 의해 미리 계산된다). 단계(S220)에서, 실리콘 산화물은 두께에 따라 성장한다. 또한, 단계(S230)에서 형성된 홀 에칭 정지층(134)은, 제1 분리층(132)의 필요한 두께가 미리 결정되어 제1 분리층(132)의 두께를 더욱 효과적으로 제어할 수 있도록, 제2 분리층(136)으로부터 제1 분리층(132)을 분리하는 데에 사용된다.
일 실시예에서, 반도체 디바이스는 측면 확산 금속 산화물 반도체 전계 효과 트랜지스터(LDMOSFET)이다.
일 실시예에서, 단계(S240) 이후에, 웰 주입, 게이트 산화, 폴리실리콘 증착, 소스/드레인 주입과 같은 공정들이 추가로 포함된다. 이들 단계는 당업계에 공지된 방법에 의해 수행될 수 있음이 이해되어야 한다.
일 실시예에서, 분리 구조물 상에 층간 유전체를 형성하는 단계가 더 포함된다. 단계(S260)에서, 층간 유전체를 관통하는 에칭 후에, 홀 에칭 정지층(134)까지 제2 분리층(136)을 계속하여 하향 에칭한다. 일 실시예에서, 분리 구조물 상에 층간 유전체를 형성한 후에, 층간 유전체 상에 금속층을 형성하는 단계가 더 포함된다. 홀 필드 플레이트의 상부 부분은 금속층에 연결된다.
층간 유전체는, 당업계에 공지된 층간 유전체로서 사용되는 재료, 예를 들어, 포스포실리케이트 유리(PSG) 또는 보로포스포실리케이트 유리(BPSG)로 제조될 수 있다.
홀 에칭 정지층(134)이 분리 구조물 자체의 성능에 영향을 미치는 것을 방지하기 위해, 홀 에칭 정지층(134)은 단계(S230)에서 비교적 얇게 만들어져야 한다. 물론, 이 전제는, 단계(S230)에서의 에칭 시간이 적절한 범위 내에 있을 때에는, 홀 에칭 정지층(134)을 관통하여 에칭되지 않을 것을 보장하는 것이다.
본 개시의 일부 구현예들만이 상기 언급된 실시예들에 예시되어 있고, 그 설명은 비교적 구체적이고 상세하게 설명되어 있지만, 이는 본 개시의 범위를 제한하는 것으로 이해되어서는 안 된다. 통상의 기술자에게는 본 개시의 개념으로부터 벗어나지 않고, 일부 변형 및 개선이 이루어질 수 있으며, 이들 모두가 본 개시의 보호범위 내에 있음에 유의해야 한다. 따라서, 본 개시의 보호범위는 첨부된 청구항들을 대상으로 한다.

Claims (15)

  1. 반도체 디바이스로서,
    소스 영역;
    드레인 영역;
    폴리실리콘 게이트 및 폴리실리콘 필드 플레이트를 포함하는 폴리실리콘 구조물;
    드리프트 영역;
    상기 드리프트 영역과 접촉하는 분리 구조물 - 상기 분리 구조물은 제1 분리층, 상기 제1 분리층 상에 형성된 홀 에칭 정지층, 및 상기 홀 에칭 정지층 상에 형성된 제2 분리층을 포함하고, 상기 홀 에칭 정지층은 실리콘 질화물로 제조됨 -; 및
    상기 홀 에칭 정지층 위에 배치되고 상기 홀 에칭 정지층과 접촉하는 홀 필드 플레이트를 포함하고,
    상기 홀 필드 플레이트는 상기 폴리실리콘 구조물과 접촉하지 않고, 상기 제1 분리층의 두께는 디바이스의 요구되는 항복 전압에 따라 미리 계산되는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 분리 구조물은 얕은 트렌치 분리 구조물이고, 상기 제1 분리층 및 상기 제2 분리층은 실리콘 산화물로 제조되는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 홀 에칭 정지층은 질소-함유 화합물로 제조되는, 반도체 디바이스.
  4. 제1항에 있어서, 금속층을 더 포함하며, 상기 홀 필드 플레이트의 상부 부분은 상기 금속층에 연결되는, 반도체 디바이스.
  5. 제4항에 있어서, 상기 분리 구조물과 상기 금속층 사이에 배치된 층간 유전체를 더 포함하고, 상기 홀 필드 플레이트는 상기 금속층과 상기 분리 구조물을 연결하기 위해 상기 층간 유전체를 관통하여 연장되는, 반도체 디바이스.
  6. 제1항에 있어서, 상기 반도체 디바이스는 측면 확산 금속 산화물 반도체 전계 효과 트랜지스터인, 반도체 디바이스.
  7. 제6항에 있어서, 상기 폴리실리콘 게이트는 상기 드레인 영역과 상기 소스 영역 사이의 영역 위에 위치하고, 상기 드레인 영역은 상기 드리프트 영역 내에 위치하며, 상기 드레인 영역은 상기 폴리실리콘 게이트와 반대되는 상기 분리 구조물의 측면에 위치하는, 반도체 디바이스.
  8. 제7항에 있어서, 제2 전도성 타입의 기판 및 상기 기판 내에 형성된 상기 제2 전도성 타입의 웰 영역을 더 포함하고, 상기 분리 구조물에 반대되는 상기 폴리실리콘 게이트의 측면은 상기 제2 전도성 타입의 웰 영역 상으로 연장되며, 상기 드리프트 영역은 제1 전도성 타입이고, 상기 드리프트 영역은 상기 기판 내에 위치하는, 반도체 디바이스.
  9. 제8항에 있어서, 상기 제2 전도성 타입의 웰 영역 내에 위치하는 상기 제2 전도성 타입의 도핑 영역을 더 포함하고, 상기 제2 전도성 타입의 도핑 영역은 상기 폴리실리콘 게이트로부터 멀리 있는 상기 소스 영역의 측면에 위치하는, 반도체 디바이스.
  10. 제8항에 있어서, 상기 제1 전도성 타입은 N 타입이고, 상기 제2 전도성 타입은 P 타입인, 반도체 디바이스.
  11. 소스 영역 및 드레인 영역을 포함하는 반도체 디바이스를 제조하기 위한 방법으로서,
    상기 방법은:
    기판의 표면 상에 트렌치를 형성하는 단계;
    상기 트렌치의 내측 표면 상에 제1 분리층을 형성하는 단계;
    상기 제1 분리층 상에 홀 에칭 정지층을 형성하는 단계;
    상기 트렌치 내의 나머지 영역에 제2 분리층을 형성하는 단계;
    드리프트 영역을 형성하는 단계 - 상기 드리프트 영역은 분리 구조물과 접촉하고, 상기 분리 구조물은 상기 제1 분리층, 상기 홀 에칭 정지층, 및 상기 제2 분리층을 포함함 -;
    에칭에 의해 필드 플레이트 홀을 형성하는 단계 - 상기 필드 플레이트 홀은 상기 제2 분리층을 관통하여 상기 홀 에칭 정지층으로 연장됨 -;
    홀 필드 플레이트를 형성하기 위해 상기 필드 플레이트 홀 안에 재료를 충진하는 단계; 및
    폴리실리콘 게이트 및 폴리실리콘 필드 플레이트를 포함하는 폴리실리콘 구조물을 형성하는 폴리실리콘을 증착하는 단계;를 포함하고,
    상기 홀 필 플레이트는 상기 폴리실리콘 구조물과 접촉하지 않고, 상기 제1 분리층의 두께는 디바이스의 요구되는 항복 전압에 따라 미리 계산되는,를 포함하는, 방법.
  12. 제11항에 있어서, 상기 분리 구조물 상에 층간 유전체를 형성하는 단계를 더 포함하고, 상기 에칭에 의해 상기 필드 플레이트 홀을 형성하는 단계는, 상기 층간 유전체를 통해 에칭한 후, 상기 홀 에칭 정지층까지 상기 제2 분리층을 계속하여 하향 에칭하는 단계를 포함하는, 방법.
  13. 제11항에 있어서, 상기 트렌치의 내측 표면 상에 상기 제1 분리층을 형성하는 단계는 실리콘 산화물을 열적으로 성장시키는 단계를 포함하는, 방법.
  14. 삭제
  15. 삭제
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