KR102513498B1 - 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 - Google Patents

컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예들에 따른 컨트롤러에 있어서, 타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 프로세서; 상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 테스팅부; 상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 카운트하는 카운터; 및 상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 스킵부를 포함하며, 상기 테스팅부는 상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하고, 상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작일 수 있다.

Description

컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 {CONTROLLER, OPERATING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE CONTROLLER}
본 발명은 컨트롤러 및 메모리 시스템에 관한 것으로, 보다 구체적으로는 전체적인 시스템의 성능을 극대화하는 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 본 발명의 실시 예에 따른 컨트롤러 및 메모리 시스템은 이레이즈 동작을 효율적으로 수행할 수 있다.
본 발명의 실시 예들에 따른 컨트롤러에 있어서, 타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 프로세서; 상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 테스팅부; 상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 카운트하는 카운터; 및 상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 스킵부를 포함하며, 상기 테스팅부는 상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하고, 상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작일 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작방법에 있어서, 타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 단계; 상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 단계; 상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 각각 카운트하는 단계; 상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 단계; 및 상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하는 단계를 포함하고, 상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작일 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템에 있어서, 타겟 메모리 블록을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 프로세서; 상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 테스팅부; 상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 카운트하는 카운터; 및 상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 스킵부를 포함하며, 상기 테스팅부는 상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하고, 상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작일 수 있다.
본 발명의 실시 예에 따른 컨트롤러 및 메모리 시스템은 이레이즈 동작에서 소요되는 테스트 시간을 단축시켜, 종래보다 효율적으로 이레이즈 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5는 메모리 장치의 이레이즈(erase) 상태를 나타내는 문턱 전압 전압 산포 그래프와 테스트 전압을 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 컨트롤러의 구조를 개략적으로 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작을 개략적으로 나타내는 흐름도이다.
도 8은 본 발명의 실시 예에 따른 컨트롤러의 동작을 개략적으로 나타내는 흐름도이다.
도 10 내지 도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 메모리 장치의 이레이즈(erase) 상태를 나타내는 문턱 전압 산포 그래프와 테스트 전압을 나타낸 도면이다.
컨트롤러는 타겟 메모리 블록 저장된 데이터를 소거하기 위하여 이레이즈 동작(erase operation)을 수행하도록 메모리 장치를 제어할 수 있다. 이레이즈 동작은 메모리 장치의 특성상 메모리 블록단위로 수행될 수 있다. 이때, 메모리 장치는 타겟 메모리 블록에 포함된 각각의 워드라인에 이레이즈 전압을 인가할 수 있다. 도 5에 도시된 전압 산포 그래프는 하나의 워드라인에 인가된 이레이즈 전압에 따른 이레이즈 상태를 나타낸 그래프이다.
나아가, 메모리 장치는 타겟 메모리 블록에 대한 이레이즈 동작이 정상적으로 수행되었는지 확인할 수 있는 테스트 동작을 수행할 수 있다. 구체적으로, 컨트롤러는 타겟 메모리 블록에 포함된 복수의 워드라인들 각각에 테스트 전압을 인가하도록 메모리 장치를 제어할 수 있으며, 컨트롤러는 테스트 전압에 기초하여 해당 메모리 블록의 상태를 판별할 수 있다. 즉, 컨트롤러는 메모리 블록의 상태를 판별하기 위하여 테스트 동작을 수행할 수 있다.
예를 들면, 타겟 메모리 블록이 제 1 내지 제 4 워드라인으로 구성된다고 가정할 때, 컨트롤러는 제 1 워드라인에 이레이즈 상태의 전압 산포도를 파악하기 위하여 제 1 테스트 전압(Vt1)과 제 2 테스트 전압(Vt2)를 인가하도록 메모리 장치를 제어할 수 있다. 이때, 제 1 테스트 전압(Vt1) 및 제 2 테스트 전압(Vt2)로 센싱되는 메모리 셀이 정상이라면 '0'으로, 오류가 있다면 '1'으로 표현될 수 있다. 이와 같이, 컨트롤러는 제 1 테스트 전압(Vt1) 및 제 2 테스트 전압(Vt2)에 의하여 각각 센싱되는 '1'로 표현되는 메모리 셀(이하, 오류 메모리 셀)의 개수를 각각 카운트할 수 있다. 나아가, 타겟 메모리 블록은 4개의 워드라인을 포함하고 있으므로, 컨트롤러는 총 8번의 테스트 전압을 인가하도록 메모리 장치를 제어할 수 있다. 그리고, 카운트된 오류 메모리 셀의 개수에 기초하여, 컨트롤러는 타겟 메모리 블록의 상태를 판단할 수 있다. 즉, 카운트된 오류 메모리 셀의 개수가 사전 설정된 임계 값보다 큰 경우, 컨트롤러는 해당 타겟 메모리 블록을 배드 블록으로 판단할 수 있다.
상기와 같이, 컨트롤러는 이레이즈 동작마다 해당 메모리 블록의 상태를 판단하기 위하여 복수의 워드라인들 각각에 대한 테스트 동작을 수행할 수 있다. 다만, 테스트 동작이 이레이즈 동작마다 수행되는 것은 전체적인 시스템의 성능을 하락시킬 수 있다. 따라서, 본 발명의 실시 예에 따른 컨트롤러(130)는 선택적으로 테스트 동작을 수행할 수 있는 방법을 제안한다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템(110)의 구조를 나타낸 도면이다. 도 1를 참조하면 메모리 시스템(110)은 컨트롤러(130)와 메모리 장치(150)를 포함할 수 있다. 또한, 도 3에 설명된 바와 같이, 메모리 장치(150)는 복수의 메모리 블록들을 포함할 수 있다. 그리고, 도 5에 설명된 바와 같이, 복수의 메모리 블록들 각각은 복수의 워드라인들을 포함할 수 있다. 이하에서는 설명의 편의를 위하여 메모리 블록이 4개의 워드라인을 포함한다고 가정한다.
컨트롤러(130)는 도 1에서 설명된 바와 같이 프로세서(134)를 포함할 수 있으며, 테스팅부(610), 카운터(630) 및 스킵부(650)를 더 포함할 수 있다. 이하에서는 설명의 편의를 위하여 타겟 메모리 블록에 대한 이레이즈 동작이 복수 회 수행된다고 가정한다.
앞서 설명된 바와 같이, 프로세서(134)는 타겟 메모리 블록에 저장된 데이터를 이레이즈하기 위하여 메모리 장치(150)를 제어할 수 있다. 메모리 장치(150)의 특성상, 이레이즈 동작은 메모리 블록 단위로 수행될 수 있다.
테스팅부(610)는 제 1 이레이즈 동작이 수행된 타겟 메모리 블록에 대한 메모리 블록의 상태를 도 5에 설명된 테스트 동작을 통하여 판단할 수 있다. 구체적으로, 테스팅부(610)는 타겟 메모리 블록에 포함된 복수의 워드라인 각각에 대하여 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다. 즉, 테스팅부(610)는 하나의 워드라인 당 2번의 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다. 예를 들면, 테스팅부(610)는 제 1 워드라인에 제 1 테스트 전압 및 제 2 테스트 전압을 인가하고, 제 2 워드라인에 제 3 테스트 전압 및 제 4 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다. 동일한 원리로 테스팅부(610)는 제 1 워드라인 내지 제 4 워드라인 각각에 제 1 내지 제 8 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다. 따라서, 테스팅부(610)는 타겟 메모리 블록의 상태를 판단하기 위하여 총 8번의 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다. 다만, 이는 하나의 실시 예에 불과할 뿐이며 이에 제한되는 것은 아니다. 이하에서는, 설명의 편의를 위하여 제 1 워드라인에 제 1 테스트 전압이 인가된 지점(point)을 제 1 지점, 제 1 워드라인에 제 2 테스트 전압이 인가된 지점을 제 2 지점, 제 2 워드라인에 제 3 테스트 전압이 인가된 지점을 제 3 지점이라 정의하며, 동일한 원리로 해당 워드라인에 인가되는 각각의 테스트 전압에 대응되는 지점이 제 4 지점 내지 제 8 지점이라고 정의될 수 있다.
카운터(630)는 복수의 워드라인들 각각에 인가된 테스트 전압에 의하여 센싱된 오류 메모리 셀의 개수를 각각 카운트할 수 있다. 그리고, 카운터(630)는 각 오류 메모리 셀의 개수를 저장할 수 있다. 즉, 총 8번의 테스트 전압이 인가되었으므로, 카운터(630)는 테스트 전압이 인가된 지점에 각각 대응되는 제 1 오류 메모리 셀의 개수 내지 제 8 오류 메모리 셀의 개수 각각을 저장할 수 있다.
다시, 테스팅부(610)는 카운터(630)에 의해 카운트된 오류 메모리 셀의 개수를 사전 설정된 오류 임계 값(error threshold value)과 비교하여 타겟 메모리 블록의 상태를 판단할 수 있다.
만약, 제 1 오류 메모리 셀의 개수 내지 제 8 오류 메모리 셀의 개수 중 어느 하나라도 사전 설정된 오류 임계 값보다 크거나 같다면, 테스팅부(610)는 타겟 메모리 블록을 배드 블록(bad block)으로 등록할 수 있다. 배드 블록으로 등록된 메모리 블록은 특별한 사정이 없는 한, 추후 리드 동작 혹은 프로그램 동작의 대상이 될 수 없다.
반면에, 제 1 내지 제 8 오류 메모리 셀의 개수 모두가 사전 설정된 오류 임계 값보다 작다면, 스킵부(650)는 추후 수행될 이레이즈 동작을 스킵할 수 있도록 테스트 스킵 횟수를 설정할 수 있다. 예를 들면, 스킵부(650)는 제 1 내지 제 8 오류 메모리 셀의 개수 중 가장 큰 값을 갖고 있는 오류 메모리 셀의 개수에 반비례하게 테스트 스킵 횟수를 설정할 수 있다. 예를 들어, 오류 임계 값이 '10'인 경우, 제 1 내지 제 8 오류 메모리 셀의 개수 중 최대 값이 '8'이라면, 스킵부(650)는 테스트 스킵 횟수를 '2회'로 설정할 수 있다. 반면에, 오류 임계 값이 '10'인 경우, 제 1 내지 제 8 오류 메모리 셀의 개수 중 최대 값이 '4'라면, 스킵부(650)는 테스트 스킵 횟수를 '10회'로 설정할 수 있다. 이는 설명의 편의를 위하여 기재된 실시 예에 불과하며, 이에 제한되는 것은 아니다.
즉, 스킵수(650)는 제 1 내지 제 8 오류 메모리 셀 각각의 개수가 적을수록 높은 테스트 스킵 횟수를 설정할 수 있다. 왜냐하면, 오류 메모리 셀의 개수가 적다는 것은 추후 타겟 메모리 블록이 배드 블록(bad block)으로 판단될 확률이 낮기 때문이다.
뿐만 아니라, 스킵부(650)는 전체적으로 테스트 동작을 스킵할 것인지 아니면 부분적으로 테스트 동작을 스킵할 것인지 즉, 테스트 스킵 지점을 결정할 수 있다. 예를 들면, 제 1 내지 제 8 오류 메모리 셀 각각의 개수 중 최대 값이 사전 설정된 오류 임계 값(error threshold value)보다 작다면, 스킵부(650)는 전체적으로 테스트 동작을 스킵하도록 테스트 스킵 정보를 설정할 수 있다.
반면에, 제 1 내지 제 8 오류 메모리 셀 각각의 개수 중 최대 값이 사전 설정된 오류 임계 값보다 작지만, 제 1 내지 제 8 오류 메모리 셀 각각의 개수 중 사전 설정된 후보 임계 값(candidate threshold value)보다 크거나 같은 오류 메모리 셀의 개수를 갖는 후보 지점(candidate point)이 있다면, 스킵부(650)는 오직 후보 지점에 대하여 테스트 동작을 수행하되, 그 외 정상 지점(normal point)에 대한 테스트 동작은 스킵되도록 테스트 스킵 정보를 설정할 수 있다. 이때, 정상 지점에 대한 테스트 동작은 동일한 스킵 횟수로 설정될 수 있다. 그리고, 정상 지점에 대한 테스트 동작에 대한 스킵 횟수가 설정된 테스트 스킵 횟수에 도달할 때까지, 후보 지점에 대한 테스트 동작은 이레이즈 동작 수행마다 수행될 수 있다.
즉, 테스팅부(610)는 스킵부(650)에 의해 설정된 테스트 스킵 지점에 기초하여 제 1 이레이즈 동작 이후에 입력되는 제 2 이레이즈 동작에 대한 테스트 동작을 스킵할 수 있다. 제 1 이레이즈 동작은 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 제 2 이레이즈 동작은 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작이다. 설정된 테스트 스킵 정보는 테스트 스킵 횟수에 도달된 후에 초기화될 수 있다.
예를 들면, 제 4 지점 및 제 6 지점이 후보 지점이며, 제 1 내지 제 3 지점, 제 5 지점 및 제 7 내지 제 8 지점은 정상 지점이라고 가정하며, 정상 지점에 대한 테스트 동작의 스킵 횟수는 3회라고 가정한다. 이때, 테스팅부(610)는 타겟 메모리 블록에 대한 이레이즈 동작이 수행된 후에, 타겟 메모리 블록의 상태를 판단하기 위하여 오직 제 4 지점 및 제 6 지점에 대한 테스트 동작을 수행할 수 있다. 그리고, 설정된 스킵 횟수가 지나고 나서 타겟 메모리 블록에 대한 4번째 이레이즈동작이 수행될 때, 테스팅부(610)는 타겟 메모리 블록에 대한 이레이즈 동작이 수행된 후에 제 1 지점 내지 제 8 지점에 대하여 각각 테스트 동작을 수행할 수 있다.
또 다른 예를 들면, 스킵부(650)가 타겟 메모리 블록에 대한 테스트 스킵 정보의 횟수를 3회로 설정하고, 전체적으로 테스트 동작을 스킵하도록 테스트 스킵 정보를 설정한 경우, 테스팅부(610)는 타겟 메모리 블록에 대하여 수행되는 3회의 이레이즈 동작이 종료될 때까지 타겟 메모리 블록의 상태를 판단하기 위한 테스트 동작을 수행하지 않을 수 있다. 그리고, 타겟 메모리 블록에 대한 4번째 이레이즈 동작이 수행되고 나서, 비로소, 테시팅부(610)는 타겟 메모리 블록의 상태를 판단하기 위한 테스트 동작을 수행할 수 있다.
도 7은 본 발명의 실시 예에 따른 컨트롤러(130)의 동작 과정을 개략적으로 나타낸 흐름도이다. 구체적으로, 이레이즈 동작이 수행된 후, 타겟 메모리 블록의 상태를 판단하는 동작에 대한 과정이 표현된 도면이다. 이하에서는 설명의 편의를 위하여 타겟 메모리 블록은 하나의 워드라인을 포함하고 있다고 가정한다.
단계 S701에서, 테스팅부(610)는 워드라인에 대하여 제 1 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다.
단계 S703에서, 카운터(630)는 제 1 테스트 전압에 의하여 센싱(sensing)되는 제 1 오류 메모리 셀의 개수를 카운트할 수 있다.
단계 S705에서, 테스팅부(610)는 카운트된 제 1 오류 메모리 셀의 개수와 사전 설정된 오류 임계 값를 비교할 수 있다.
만약, 제 1 오류 메모리 셀의 개수가 사전 설정된 오류 임계 값이 크거나 같은 경우(S705에서, 'Y'), 단계 S713에서, 테스팅부(610)는 타겟 메모리 블록을 배드 블록(bad block)으로 등록할 수 있다.
반면에, 제 1 오류 메모리 셀의 개수가 사전 설정된 오류 임계 값이 작은 경우(S705에서, 'N'), 단계 S707에서, 테스팅부(610)는 테스트 동작을 계속 수행하기 위하여 제 2 테스트 전압을 인가하도록 메모리 장치(150)를 제어할 수 있다.
단계 S709에서, 카운터(630)는 제 2 테스트 전압에 의하여 센싱(sensing)되는 제 2 오류 메모리 셀의 개수를 카운트할 수 있다.
단계 S711에서, 테스팅부(610)는 카운트된 제 2 오류 메모리 셀의 개수와 사전 설정된 오류 임계 값를 비교할 수 있다.
만약, 제 2 오류 메모리 셀의 개수가 사전 설정된 오류 임계 값이 크거나 같은 경우(S711에서, 'Y'), 단계 S713에서, 테스팅부(610)는 타겟 메모리 블록을 배드 블록(bad block)으로 등록할 수 있다.
반면에, 제 2 오류 메모리 셀의 개수가 사전 설정된 오류 임계 값이 작은 경우(S711에서, 'N'), 단계 S715에서, 스킵부(650)는 제 1 및 제 2 오류 메모리 셀의 개수에 기초하여 타겟 메모리 블록에 대한 테스트 스킵 횟수을 설정할 수 있다. 뿐만 아니라, 도면에 도시되지 아니하였으나, 테스팅부(610)는 제 1 및 제 2 오류 메모리 셀을 후보 임계 값과 비교할 수 있으며, 상기 비교에 기초하여 스킵부(650)는 테스트 스킵 지점을 설정할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러(130)의 동작 과정을 개략적으로 나타낸 흐름도이다. 특히, 도 8은 테스트 스킵 정보가 설정된 이후에 수행되는 제 2 이레이즈 동작에 대한 테스트 동작을 나타내고 있다.
단계 S801에서, 프로세서(134)는 타겟 메모리 블록에 대하여 이레이즈 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S803에서, 테스팅부(610)는 설정된 테스트 스킵 정보를 확인할 수 있다.
만약, 설정된 테스트 스킵 지점이 전체 지점에 해당하지 않는다면(단계 S803에서, 'N'), 단계 S805에서, 테스팅부(610)는 후보 지점에 대하여 테스트 동작을 수행할 수 있다.
반면에, 설정된 스킵 지점이 전체 지점에 해당한다면(단계 S803에서, 'Y'), 혹은 설정된 스킵 지점이 전체 지점에 해당하지 않는다고, 후보 지점이 아닌 정상 지점에 대하여, 단계 S807에서, 테스팅부(610)는 현재 스킵된 횟수 및 설정된 스킵 횟수를 확인할 수 있다.
만약, 현재 스킵된 횟수가 설정된 스킵 횟수와 같다면(단계 S807에서, 'Y'), 단계 S809에서, 컨트롤러(130)는 도 7에서 설명된 단계 S701 내지 단계 S715에 대응하는 동작들을 수행할 수 있다.
반면에, 현재 스킵된 횟수가 설정된 스킵 횟수와 같지 않다면(단계 S807에서, 'N'), 단계 S811에서, 테스팅부(610)는 테스트 동작을 스킵할 수 있다.
본 발명에 따른 컨트롤러(130)는 앞서 설명된 바와 같이 특정 지점에 대한 테스트 동작을 생략하면서 실질적으로 이레이즈 동작에 소요되는 테스트 시간을 단축할 수 있으며, 그 결과 종래보다 효율적인 이레이즈 동작을 수행할 수 있다.
그러면 이하에서는, 도 9 내지 도 17을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 7에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 9은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 9을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 10을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 11는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 11를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 12은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 12을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 13 내지 도 16는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 13 내지 도 16를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 7에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 17는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 프로세서;
    상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 테스팅부;
    상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 카운트하는 카운터; 및
    상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 스킵부
    를 포함하며,
    상기 테스팅부는 상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하고,
    상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작인
    컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 테스트 스킵 정보는
    테스트 스킵 횟수 및 테스트 스킵 지점(point)을 포함하는
    컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 스킵부는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작은 경우, 상기 최대 값을 기준으로 상기 테스트 스킵 횟수를 설정하는
    컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 스킵부는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작은 경우, 상기 테스트 동작을 전체적으로 스킵할 수 있도록 상기 테스트 스킵 지점을 설정하는
    컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 테스팅부는
    상기 제 2 이레이즈 동작의 반복 횟수가 상기 테스트 스킵 횟수에 도달했을 때, 상기 타겟 메모리 블록에 대한 상기 테스트 동작을 다시 수행하는
    컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 스킵부는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작지만, 상기 오류 메모리 셀의 개수가 후보 임계 값(candidate threshold value)보다 같거나 큰 상기 특정 지점이 있는 경우, 상기 테스트 동작을 부분적으로 스킵할 수 있도록 상기 테스트 스킵 정보를 설정하는
    컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 테스팅부는
    상기 제 2 이레이즈 동작의 반복 횟수가 상기 테스트 스킵 횟수에 도달하지 않은 경우, 상기 테스트 스킵 정보에 기초하여 부분적으로 상기 타겟 메모리 블록에 대한 상기 테스트 동작을 수행하고, 상기 제 2 이레이즈 동작의 반복 횟수가 상기 테스트 스킵 횟수에 도달한 경우, 전체적으로 상기 타겟 메모리 블록에 대한 상기 테스트 동작을 다시 수행하는
    컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 테스팅부는
    상기 오류 메모리 셀의 개수 중 어느 하나라도 오류 임계 값보다 크거나 같다면, 상기 타겟 메모리 블록을 배드 블록으로 등록하는
    컨트롤러.
  9. 타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 단계;
    상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 단계;
    상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 각각 카운트하는 단계;
    상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 단계; 및
    상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하는 단계
    를 포함하고,
    상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작인
    컨트롤러의 동작방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 테스트 스킵 정보는
    테스트 스킵 횟수 및 테스트 스킵 지점(point)을 포함하는
    컨트롤러의 동작방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 테스트 스킵 정보를 설정하는 단계는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작은 경우, 상기 최대 값을 기준으로 상기 테스트 스킵 횟수를 설정하는
    컨트롤러의 동작방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 테스트 스킵 정보를 설정하는 단계는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작은 경우, 상기 테스트 동작을 전체적으로 스킵할 수 있도록 상기 테스트 스킵 지점을 설정하는
    컨트롤러의 동작방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하는 단계는
    상기 제 2 이레이즈 동작의 반복 횟수가 상기 테스트 스킵 횟수에 도달했을 때, 상기 타겟 메모리 블록에 대한 상기 테스트 동작을 다시 수행하는
    를 더 포함하는 컨트롤러의 동작방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 테스트 스킵 정보를 설정하는 단계는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작지만, 상기 오류 메모리 셀의 개수가 후보 임계 값(candidate threshold value)보다 같거나 큰 상기 특정 지점이 있는 경우, 상기 테스트 동작을 부분적으로 스킵할 수 있도록 상기 테스트 스킵 정보를 설정하는
    컨트롤러의 동작방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하는 단계는
    상기 제 2 이레이즈 동작의 반복 횟수가 상기 테스트 스킵 횟수에 도달하지 않은 경우, 상기 테스트 스킵 정보에 기초하여 부분적으로 상기 타겟 메모리 블록에 대한 상기 테스트 동작을 수행하고, 상기 제 2 이레이즈 동작의 반복 횟수가 상기 테스트 스킵 횟수에 도달한 경우, 전체적으로 상기 타겟 메모리 블록에 대한 상기 테스트 동작을 다시 수행하는
    컨트롤러의 동작방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 오류 메모리 셀의 개수 중 어느 하나라도 오류 임계 값보다 크거나 같다면, 상기 타겟 메모리 블록을 배드 블록으로 등록하는 단계
    를 더 포함하는 컨트롤러의 동작방법.
  17. 타겟 메모리 블록을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는
    타겟 메모리 블록에 대하여 제 1 이레이즈 동작을 수행하는 프로세서;
    상기 타겟 메모리 블록에 포함된 워드라인의 특정 지점(selected point)에 대하여 테스트 전압을 인가하는 테스트 동작을 수행하는 테스팅부;
    상기 특정 지점에서 상기 테스트 전압에 의해 센싱된 오류 메모리 셀의 개수를 카운트하는 카운터; 및
    상기 오류 메모리 셀의 개수에 기초하여 테스트 스킵 정보(test skip information)를 설정하는 스킵부
    를 포함하며,
    상기 테스팅부는 상기 타겟 메모리 블록에 대하여 제 2 이레이즈 동작이 수행될 때, 상기 테스트 스킵 정보에 따라 상기 테스트 동작을 수행하고,
    상기 제 1 이레이즈 동작은 상기 테스트 스킵 정보가 설정되기 전에 수행되는 이레이즈 동작이며, 상기 제 2 이레이즈 동작은 상기 테스트 스킵 정보가 설정된 후에 수행되는 이레이즈 동작인
    메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 테스트 스킵 정보는
    테스트 스킵 횟수 및 테스트 스킵 지점(point)을 포함하는
    메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 스킵부는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작은 경우, 상기 최대 값을 기준으로 상기 테스트 스킵 횟수를 설정하는
    메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 스킵부는
    상기 오류 메모리 셀의 개수 중 최대 값이 오류 임계 값(error threshold value)보다 작은 경우, 상기 테스트 동작을 전체적으로 스킵할 수 있도록 상기 테스트 스킵 지점을 설정하는
    메모리 시스템.
KR1020180040493A 2018-04-06 2018-04-06 컨트롤러, 그것의 동작방법 및 컨트롤러를 포함하는 메모리 시스템 KR102513498B1 (ko)

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