CN112635571A - 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备 - Google Patents

薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备 Download PDF

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Abstract

本发明的实施方式提供一种薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备。所述薄膜晶体管包括：在基板上的有源层；与有源层分开设置以至少部分地与有源层交叠的栅极；以及在有源层和栅极之间的栅极绝缘层。栅极绝缘层可覆盖有源层的面对栅极的整个顶表面。有源层可包括与栅极交叠的沟道部、不与栅极交叠的导电性提供部、以及在沟道部和导电性提供部之间的偏移部。偏移部可不与栅极交叠，并且导电性提供部可掺杂有掺杂剂。

Description

薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
相关申请的交叉引用
本申请要求享有于2019年9月24日提交的韩国专利申请No.10-2019-0117409和2019年12月31日提交的韩国专利申请No.10-2019-0179566的权益，通过引用的方式将上述专利申请并入本文，如同在本文中完全阐述一样。
技术领域
本发明涉及一种薄膜晶体管、制造该薄膜晶体管的方法及包括该薄膜晶体管的显示设备，更具体而言，涉及一种基于薄膜晶体管的偏移部具有优异开关特性的薄膜晶体管、制造该薄膜晶体管的方法及包括该薄膜晶体管的显示设备。
背景技术
薄膜晶体管(TFT)可以在玻璃基板或塑料基板上制造，因此，薄膜晶体管(TFT)被广泛地用作诸如液晶显示(LCD)设备和有机发光显示设备之类的显示设备的开关元件或驱动元件。
基于每个有源层的材料，TFT可以分为使用非晶硅(a-Si)作为有源层的非晶硅(a-Si)TFT、使用多晶硅(poly-Si)作为有源层的多晶硅(poly-Si)TFT和使用氧化物半导体作为有源层的氧化物半导体TFT。
有源层可以通过短时间沉积非晶硅来形成，因此a-Si TFT的制造工艺时间短并且制造成本低。另一方面，因为电流的驱动性能由于低迁移率而降低，并且发生阈值电压的偏移，所以在将a-Si TFT应用于有源矩阵有机发光二极管(AMOLED)等方面存在限制。
通过沉积和结晶a-Si来制造多晶硅TFT。多晶硅TFT具有高电子迁移率、良好的稳定性、薄的厚度和高的功效，此外，可以实现高分辨率。多晶硅TFT的示例包括低温多晶硅(LTPS)TFT和多晶硅TFT。然而，由于制造多晶硅TFT的工艺需要使a-Si结晶的工艺，所以制造工艺的数量增加，从而导致制造成本增加，并且a-Si需要在高工艺温度下结晶。因此，难以将多晶硅TFT应用于大面积显示设备。而且，由于多晶特性，难以确保多晶硅TFT的均匀性。
氧化物半导体TFT具有高迁移率，并且基于氧含量电阻变化大，因此，可容易地获得期望的物理特性。此外，在制造氧化物半导体TFT的工艺中，可以在相对较低的温度下形成包括在有源层中的氧化物，因此制造成本低。就氧化物的特性而言，氧化物半导体是透明的，因此易于实现透明显示设备。然而，氧化物半导体TFT的稳定性和电子迁移率低于多晶硅TFT的稳定性和电子迁移率。
氧化物半导体TFT可以作为底栅型以背部沟道蚀刻(BCE)结构或蚀刻停止(ES)结构制造，或者可以作为顶栅型以共面结构制造。在具有共面结构的氧化物半导体TFT中，控制由氧化物半导体形成的导电性提供区是非常重要的，并且氧化物半导体TFT的迁移率可基于导电性提供区的薄层电阻(sheet resistance)而变化。因此，需要管理用于形成导电性提供区的工艺条件，并且需要使设置在氧化物半导体层上或下方的绝缘层对导电性提供区的影响最小化。
发明内容
因此，本发明旨在提供一种薄膜晶体管、制造该薄膜晶体管的方法及包括该薄膜晶体管的显示设备，其基本上消除了由于现有技术的限制和缺点而导致的一个或多个问题。
本发明的一方面旨在提供一种薄膜晶体管，该薄膜晶体管包括通过掺杂而无需图案化栅极绝缘层而形成的导电性提供部。
本发明的另一方面旨在提供一种薄膜晶体管，该薄膜晶体管通过使用包括偏移部的有源层，确保了沟道部和导电性提供部的电稳定性，并使绝缘层对有源层的影响最小化。
本发明的另一方面旨在提供一种基于偏移部确保有效沟道宽度的薄膜晶体管。
本发明的另一方面旨在提供用于调整光致抗蚀剂图案的尺寸以在半导体层的导电性提供部和沟道部之间形成偏移部的技术。
本发明的另一方面旨在提供一种包括该薄膜晶体管的显示设备。
本发明的附加优点和特征部分地将在以下描述中阐述，并且部分地对于所属领域的普通技术人员而言，在研究以下内容之后将变得显而易见，或者可以从本发明的实践中获知。本发明的目的和其他优点可以通过在书面描述及其权利要求书以及附图中具体指出的结构来实现和获得。
为了实现这些和其它优点，并且根据本发明的意图，如本文具体化和广泛描述的，提供了一种薄膜晶体管，包括：在基板上的有源层；与所述有源层分开设置以至少部分地与所述有源层交叠的栅极；以及在所述有源层和所述栅极之间的栅极绝缘层，其中所述栅极绝缘层可以覆盖所述有源层的面对所述栅极的整个顶表面，所述有源层可以包括：与所述栅极交叠的沟道部、不与所述栅极交叠的导电性提供部、以及在所述沟道部和所述导电性提供部之间的偏移部。所述偏移部可以不与所述栅极交叠，并且所述导电性提供部可以掺杂有掺杂剂。
在本发明的另一方面，提供了一种薄膜晶体管基板，包括基础基板以及在所述基础基板上的第一薄膜晶体管和第二薄膜晶体管。所述第一薄膜晶体管可以包括在所述基础基板上的第一有源层、以及与所述第一有源层分开设置以至少部分地与所述第一有源层交叠的第一栅极。所述第二薄膜晶体管可以包括：在所述基础基板上的第二有源层、与所述第二有源层分开设置以至少部分地与所述第二有源层交叠的栅极、以及在所述第二有源层和所述第二栅极之间的栅极绝缘层。所述栅极绝缘层可以覆盖所述第二有源层的面对所述第二栅极的整个顶表面。另外，所述第二有源层可以包括：与所述第二栅极交叠的沟道部、不与所述第二栅极交叠的导电性提供部、以及在所述沟道部和所述导电性提供部之间的偏移部。所述偏移部不与所述第二栅极交叠，所述导电性提供部掺杂有掺杂剂，所述第一有源层和所述第二有源层可以设置在不同的层上。
在本发明的另一方面，提供了一种制造薄膜晶体管的方法，该方法包括：在基板上形成有源层；在所述有源层上形成栅极绝缘层；在所述栅极绝缘层上形成栅极以至少部分地与所述有源层交叠；以及在所述有源层上掺杂掺杂剂。其中所述栅极绝缘层可以覆盖所述有源层的面对所述栅极的整个顶表面。形成所述栅极可以包括：在所述栅极绝缘层上形成栅极材料层；在所述栅极材料层上形成光致抗蚀剂图案；以及通过使用所述光致抗蚀剂图案作为掩模来蚀刻所述栅极材料层。其中所述光致抗蚀剂图案的面积可以大于所述栅极的面积，在平面图中所述栅极设置在由所述光致抗蚀剂图案限定的区域中。因此，所述掺杂剂在所述有源层上的掺杂可以使用所述光致抗蚀剂图案作为掩模。
在本发明的另一方面，提供了一种显示设备，包括：基板、在所述基板上的像素驱动电路、以及连接到所述像素驱动电路的发光器件。所述像素驱动电路可以包括薄膜晶体管，所述薄膜晶体管可以包括：在所述基板上的有源层、与所述有源层分开设置以至少部分地与所述有源层交叠的栅极、以及在所述有源层和所述栅极之间的栅极绝缘层。所述栅极绝缘层可以覆盖所述有源层的面对所述栅极的整个顶表面，所述有源层可以包括：与所述栅极交叠的沟道部、不与所述栅极交叠的导电性提供部、以及在所述沟道部和所述导电性提供部之间的偏移部。所述偏移部可以不与所述栅极交叠，并且所述导电性提供部可以掺杂有掺杂剂。
在本发明的另一方面，提供了一种显示设备，包括：第一薄膜晶体管、第一层间绝缘层、第二薄膜晶体管和第二层间绝缘层，其中所述第一薄膜晶体管包括：包含多晶硅的第一有源层；与所述第一有源层交叠的第一栅极，在所述第一有源层和所述第一栅极之间具有所述第一栅极绝缘层；以及各自连接到所述第一有源层的第一源极和第一漏极，所述第一层间绝缘层设置在所述第一栅极上，所述第二薄膜晶体管包括：包含氧化物半导体的第二有源层；与所述第二有源层交叠的第二栅极，在所述第二有源层和所述第二栅极之间具有所述第二栅极绝缘层；以及各自连接到所述第二有源层的第二源极和第二漏极，所述第二层间绝缘层设置在所述第一栅极、所述第二栅极和所述第二栅极绝缘层上。所述第二栅极绝缘层和所述第二层间绝缘层可以包括用于掺杂所述第二有源层的掺杂剂。
应当理解，本发明的以上大体描述和以下详细描述都是示例性和说明性的，旨在对所要求保护的本发明提供进一步解释。
附图说明
被包括用来对本发明提供进一步理解并且并入本申请且构成本申请的一部分的附图示出了本发明的实施方式，并与说明一起用于解释本发明的原理。在附图中：
图1是根据本发明的实施方式的薄膜晶体管(TFT)的截面图；
图2是根据本发明的另一实施方式的TFT的截面图；
图3是根据本发明的另一实施方式的TFT的截面图；
图4是根据本发明的另一实施方式的TFT的截面图；
图5是根据本发明的另一实施方式的TFT的截面图；
图6是根据本发明的另一实施方式的TFT基板的截面图；
图7是描述根据本发明的实施方式的掺杂方法的图；
图8是示出根据本发明的实施方式的有源层的基于区域的掺杂剂分布的图；
图9是示出根据本发明的实施方式的有源层的基于区域的掺杂剂的浓度的图；
图10是示出根据本发明的实施方式的有源层的基于区域的电阻率的程度的图；
图11是示出根据本发明的实施方式的TFT的导通(ON)状态下半导体层的基于区域的导电性分布的图；
图12是示出根据本发明的实施方式的在与导电性提供部交叠的区域中的基于深度的元素浓度的图；
图13是示出根据本发明的实施方式的在与导电性提供部交叠的区域中的基于深度的元素浓度的图；
图14A和14B是根据对照例的导电性提供方法的图；
图15是描述根据本发明的实施方式的导电性提供穿透深度ΔL的示意图；
图16是根据本发明的实施方式的TFT的总的导电性提供穿透深度2ΔL的曲线图；
图17A至17E是根据对照例和本发明的实施方式的TFT的阈值电压曲线图；
图18是根据对照例和本发明的实施方式的TFT相对于热处理时间的阈值电压曲线图；
图19是根据对照例和本发明的实施方式的TFT相对于热处理时间的迁移率曲线图；
图20是根据对照例和本发明的实施方式的TFT的电阻率测量曲线图；
图21是根据对照例和本发明的实施方式的相对于有源层的注入离子量的迁移率曲线图；
图22A到22C是根据对照例和本发明实施方式的TFT相对于沟道部宽度的阈值电压曲线图；
图23是示出根据对照例和本发明实施方式的TFT相对于沟道部宽度的阈值电压值的曲线图；
图24是根据对照例和本发明的实施方式的相对于栅极宽度的阈值电压曲线图；
图25是示出根据本发明的实施方式在栅极附近出现接缝和金属残余层的图；
图26是示出根据本发明的实施方式在栅极附近不出现接缝或金属残余层的配置的图；
图27A到27G是根据本发明的实施方式的制造TFT的方法的工艺图；
图28A到28G是根据本发明的另一实施方式的制造TFT的方法的工艺图；
图29是示出根据本发明的另一实施方式的显示设备的图；
图30是图29的一个像素的电路图；
图31是图30的像素的平面图；
图32是沿图31的线I-I'截取的截面图；
图33A到33C是根据本发明的另一实施方式的制造TFT的方法的工艺图；
图34是根据本发明的另一实施方式的显示设备的一个像素的电路图；
图35是根据本发明的另一实施方式的显示设备的一个像素的电路图；
图36是根据本发明的另一实施方式的显示设备的截面图；
图37A到37E是制造设置在图36的区域B中的TFT的方法的工艺图；
图38是根据本发明的另一实施方式的显示设备的截面图；
图39A和39B是制造设置在图38的区域B中的TFT的方法的工艺图。
具体实施方式
通过参照附图描述的以下实施方式，将阐明本发明的优点和特征及其实现方法。然而，本发明可以以不同的形式实施，不应该被解释为限于本文阐述的实施方式。而是，提供这些实施方式是为了使本发明的公开内容透彻和完整，并且向所属领域技术人员充分地传达本发明的范围。此外，本发明仅由权利要求书的范围限定。
为了描述本发明的实施方式而在附图中公开的形状、尺寸、比率、角度、数量仅仅是示例，因此本发明不限于所示出的细节。相似的附图标记始终表示相似的元件。在下面的描述中，当确定对相关已知功能或配置的详细描述会不必要地使本发明的重点难以理解时，将省略详细描述。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，可以添加另一部分，除非使用了“仅”。
在解释要素时，该要素被解释为包括误差范围，尽管没有明确的描述。
在描述位置关系时，例如，在将两个部分之间的位置关系描述为“在……上”、“在……上方”、“在……下方”和“在……之后”时，一个或多个其他部分可以设置这两部分之间，除非使用了“刚好”或“直接”。
空间相对术语“在……下方”、“在……之下”、“下”、“在……上方”和“上”在本文中可用于便于描述如附图中所示的一个器件或元件与其它器件或元件之间的关系。应当理解，空间相对术语旨在包括除了附图中所描绘的取向之外的器件的不同取向。例如，如果将附图中的器件翻转，则被描述为在其它元件的“下方”或“下”侧上的元件可以被放置在其它元件的“上”侧上。示例性术语“下”可以包含“下”和“上”两个取向。同样，示例性术语“在……上方”或“上”可以包含上方和下方的两个取向。
在描述时间关系时，例如，在将时间顺序描述为“在……后”、“其后”、“接下来”和“在……前”时，可以包括不连续的情况，除非使用了“刚好”或“直接”。
将理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离本发明的范围。
在描述本发明的元件时，可以使用诸如第一、第二、A、B、(a)、(b)等之类的术语。这些术语仅用于区分相应的元件与其它元件，并且相应的元件在本质、顺序或优先顺序上不受术语的限制。将理解，当一元件或层被称为在另一元件或层“上”或“连接到”另一元件或层时，其可以直接在另一元件或层上或直接连接到另一元件或层，或者可以存在中间元件或层。此外，将理解，当一个元件设置在另一元件上或下时，这可以表示元件被设置为彼此直接接触的情况，但是也可以表示元件被设置为彼此不直接接触。
术语“至少一个”应理解为包括一个或多个相关所列元件的任何和所有组合。例如，“第一元件、第二元件和第三元件中的至少一个”的含义表示从第一元件、第二元件和第三元件中的两个或更多个提出的所有元件的组合以及第一元件、第二元件或第三元件。
本发明的各种实施方式的特征可以部分地或整体地彼此耦合或者组合，并且可以不同地彼此互操作并且在技术上被驱动，如所属领域技术人员可以充分理解的那样。本发明的实施方式可以彼此独立地执行，或者可以以相互依赖的关系一起执行。
现在将详细参考本发明的示例性实施方式进行描述，其示例在附图中示出。尽可能地在所有附图中使用相同的附图标记来表示相同或相似的部件。
在本发明的实施方式中，为了便于描述，源极和漏极可以彼此相区分，源极和漏极可以用作相同的含义。源极可以是漏极，漏极可以是源极。此外，在一个实施方式中的源极在另一个实施方式中可以是漏极，并且在一个实施方式中的漏极在另一个实施方式中可以是源极。
在本发明的一些实施方式中，为了便于描述，源极区和源极可以彼此相区分，并且漏极区和漏极可以彼此相区分，但是本发明的实施方式不限于此。源极区可以是源极，漏极区可以是漏极。此外，源极区可以是漏极，漏极区可以是源极。
图1是根据本发明实施方式的薄膜晶体管(TFT)100的截面图。
根据本发明的实施方式的TFT 100可以包括在基板110上的有源层130、与有源层130分开设置以至少部分地与有源层130交叠的栅极140、以及在有源层130和栅极140之间的栅极绝缘层150。栅极绝缘层150可以覆盖有源层130的面对栅极140的整个顶表面。
有源层130可以包括与栅极140交叠的沟道部131、不与栅极140交叠的多个导电性提供部133a和133b、以及在沟道部131与导电性提供部133a和133b之间的多个偏移部(offset part)(例如，第一偏移部和第二偏移部)132a和132b。根据本发明的实施方式，偏移部132a和132b可以不与栅极140交叠，并且导电性提供部133a和133b可以掺杂有掺杂剂。
在下文中，将参照图1更详细地描述根据本发明的实施方式的TFT 100。
参照图1，有源层130可以设置在基板110上。
基板110可以使用玻璃或塑料。塑料可以使用具有柔性特性的透明塑料(例如，聚酰亚胺)。在聚酰亚胺用作基板110的情况下，基于在基板110上执行高温沉积工艺，可以使用耐高温的抗热聚酰亚胺。
缓冲层120可以设置在基板110上。缓冲层120可以包括硅氧化物和硅氮化物中的至少一种。缓冲层120可以保护有源层130，并且可以具有平坦化特性以平坦化基板110的上部。可以省略缓冲层120。
根据本发明的实施方式，有源层130可以包括氧化物半导体材料。有源层130可以是氧化物半导体层。
有源层130可以包括例如氧化物半导体材料比如IZO(InZnO)、IGO(InGaO)、ITO(InSnO)、IGZO(InGaZnO)、IGZTO(InGaZnSnO)、ITZO(InSnZnO)、IGTO(InGaSnO)、GO(GaO)、GZTO(GaZnSnO)和GZO(GaZnO)中的至少一种。然而，本发明的实施方式不限于此，有源层130可以包括另一种氧化物半导体材料。
有源层130可以包括沟道部131及导电性提供部133a和133b。此外，有源层130可以包括设置在沟道部131与导电性提供部133a和133b之间的偏移部132a和132b。
栅极绝缘层150可以设置在有源层130上。栅极绝缘层150可以具有绝缘特性，并可以包括硅氧化物、硅氮化物和基于金属的氧化物中的至少一种。栅极绝缘层150可以具有单层结构，或者可以具有多层结构。
栅极绝缘层150可以覆盖有源层130的整个顶表面。在图1中，有源层130的表面中的沿朝向栅极140的方向设置的表面可以被称为顶表面。
根据本发明的实施方式，如图1所示，栅极绝缘层150可以不被图案化，并且可以形成为覆盖包括有源层130的基板110的整个表面。
然而，本发明的实施方式不限于此，接触孔可以形成在栅极绝缘层150中。在接触孔形成在栅极绝缘层150中的情况下，有源层130的一部分可以通过接触孔从栅极绝缘层150暴露。在本发明的实施方式中，栅极绝缘层150可以覆盖有源层130的除了接触孔区域之外的整个顶表面。此外，在本发明的实施方式中，栅极绝缘层150可以覆盖有源层130的除了有源层130的接触导电元件的区域之外的整个顶表面。此处，导电元件可以表示接触或连接到有源层130并包括导电材料的元件，并且导电元件可以包括布线、电极、焊盘、端子等。例如，导电元件可以包括各自连接到有源层130的源极161和漏极162(见图2)。
在本发明的实施方式中，栅极绝缘层150可以被设置为至少覆盖有源层130的沟道部131及偏移部132a和132b的顶表面。
在本发明的实施方式中，基于使用掺杂剂的掺杂工艺，有源层130的一部分可以具有导电性，在这种情况下，掺杂剂可以穿过栅极绝缘层150并可以掺杂在有源层130上。因此，即使没有从栅极绝缘层150暴露，有源层130也可以被掺杂。因此，在本发明的实施方式中，栅极绝缘层150可以不被图案化。
栅极140可以设置在栅极绝缘层150上。栅极140可以包括诸如Al或Al合金之类的基于铝(Al)的金属、诸如Ag或Ag合金之类的基于银(Ag)的金属、诸如Cu或Cu合金之类的基于铜(Cu)的金属、诸如Mo或Mo合金之类的基于钼(Mo)的金属、铬(Cr)、钽(Ta)、钕(Nd)和钛(Ti)中的至少一种。栅极140可以具有包括具有不同特性的至少两个导电层的多层结构。
栅极140可以与有源层130的沟道部131交叠。有源层130的与栅极140交叠的部分可以是沟道部131。
导电性提供部133a和133b可以不与栅极140交叠。导电性提供部133a和133b中的一个可以是源极区133a，另一个可以是漏极区133b。根据情况，源极区133a可以用作源极，并且漏极区133b可以用作漏极。导电性提供部133a和133b可以各自用作布线。
根据本发明的实施方式，可以通过选择性地向有源层130提供导电性来形成导电性提供部133a和133b。例如，导电性提供部133a和133b可以通过使用掺杂剂的掺杂工艺形成。根据本发明的实施方式，导电性提供部133a和133b可以处于掺杂有掺杂剂的状态。
掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。硼(B)离子、磷(P)离子和氟(F)离子中的至少一种可以用于掺杂。氢(H)离子可以用于掺杂。
导电性提供部133a和133b可以具有比沟道部131的掺杂剂浓度高的掺杂剂浓度，并且可以具有比沟道部131的电阻率低的电阻率。导电性提供部133a和133b可以具有比偏移部132a和132b中的每一个的导电性高的导电性，并且可以具有与导体的导电性类似的导电性。
根据本发明的实施方式，偏移部132a和132b可以设置在沟道部与导电性提供部133a和133b之间，并且可以不与栅极140交叠。
尽管在制造TFT 100的工艺中没有将掺杂剂直接注入到偏移部132a和132b中(见图7)，但是在将掺杂剂注入到导电性提供部133a和133b中的工艺中，掺杂剂可扩散到偏移部132a和132b。因此，一些掺杂剂可掺杂在偏移部132a和132b上。
根据本发明的实施方式，偏移部132a和132b中的每一个的电阻率可以低于沟道部131的电阻率，并且可以高于导电性提供部133a和133b中的每一个的电阻率。具有这种电阻率特性的偏移部132a和132b可以在导电性提供部133a和133b与沟道部131之间执行缓冲功能。
在沟道部131直接连接到导电性提供部133a和133b的情况下，当TFT100处于截止(OFF)状态时，可能发生漏电流。另一方面，当电阻率大于导电性提供部133a和133b中的每一个的电阻率的偏移部132a和132b设置在导电性提供部133a和133b与沟道部131之间时，在TFT 100截止的状态下，可以防止在沟道部131与导电性提供部133a和133b之间出现漏电流。
如上所述，当偏移部132a和132b设置在导电性提供部133a和133b与沟道部131之间时，可以增强沟道部131与导电性提供部133a和133b的电稳定性。
即使当TFT 100基于施加到栅极140的栅极电压而导通时，受在栅极140中产生的电场的影响不大的偏移部132a和132b的导电性也不会增加。因此，当TFT 100导通时，偏移部132a和132b的电阻率可以高于沟道部131的电阻率和导电性提供部133a和133b中的每一个的电阻率。因此，偏移部132a和132b可以防止或减小TFT 100的阈值电压的偏移。
根据本发明的实施方式，偏移部132a和132b中的每一个的宽度L2可以被设置为防止TFT 100的漏电流和TFT 100的阈值电压的偏移而不妨碍TFT100的驱动的范围。
根据本发明的实施方式，第一偏移部132a的宽度可以与第二偏移部132b的宽度相同或不同。在本发明的实施方式中，为了方便，第一偏移部132a的宽度和第一偏移部132a的宽度可以彼此不区分，并且可以分别被称为L2。
根据本发明的实施方式，当沟道部131的宽度是L1并且偏移部132a和132b中的每一个的宽度是L2时，TFT 100可满足下面的方程式1。
[方程式1]
L1×L2×1/η1≥1
其中η1＝0.5μm2。
当沟道部131的宽度L1和偏移部132a和132b中的每一个的宽度L2满足方程式1时，偏移部132a和132b可以防止TFT 100的漏电流和TFT 100的阈值电压的偏移，而不妨碍TFT100的驱动。
根据本发明的另一实施方式，在方程式1中，η1＝1.5μm2。可选择地，η1可以满足关系“0.5μm2≤η1≤1.5μm2”。
根据本发明的实施方式，偏移部132a和132b中的每一个的宽度L2可以是0.25μm或者更大。当偏移部132a和132b中的每一个的宽度L2小于0.3μm时，防止TFT 100的漏电流的效果和防止TFT 100的阈值电压偏移的效果可能不充分。根据本发明的另一实施方式，偏移部132a和132b中的每一个的宽度L2可以是0.3μm或者更大。更详细地，偏移部132a和132b中的每一个的宽度L2可以是0.5μm或者更大。
根据本发明的实施方式，偏移部132a和132b中的每一个的宽度L2可以保持为2.5μm。当偏移部132a和132b中的每一个的宽度L2大于2.5μm时，TFT 100的驱动特性可能降低，并且可能不利于使每个TFT小型化。
根据本发明的实施方式，偏移部132a和132b可以设置在沟道部131与导电性提供部133a和133b之间，因此，即使当沟道部131的宽度L1较窄时，沟道部131也可以有效地用作沟道。因此，可以使TFT 100小型化。
根据本发明的实施方式，沟道部131的宽度L1可以是2μm或者更大。根据本发明的实施方式，偏移部132a和132b可以设置在沟道部131与导电性提供部133a和133b之间，因此，即使当沟道部131的宽度L1为大约2μm时，TFT 100也可以有效地执行开关功能。例如，沟道部131可以具有2μm至20μm的宽度。可选择地，沟道部131可以具有2μm至40μm的宽度。
此外，根据本发明的实施方式，沟道部131的宽度L1可以是3μm或者更大，并且例如可以是4μm或者更大。例如，沟道部131可以具有3μm至20μm的宽度，具有3μm至10μm的宽度，具有3μm至8μm的宽度，或者具有4μm至6μm的宽度。
根据本发明的实施方式，缓冲层120可以设置在基板110和有源层130之间，并且掺杂剂可以掺杂在缓冲层120上。
通过调整在掺杂工艺中施加到掺杂剂的加速电压，可以调整导电性提供部133a和133b中的每一个的掺杂剂浓度、栅极绝缘层150的掺杂剂浓度以及缓冲层120的掺杂剂浓度。
施加到掺杂剂的加速电压可以增加，以将掺杂剂充分地掺杂在导电性提供部133a和133b上。在这种情况下，掺杂剂可以穿过导电性提供部133a和133b，并且可以掺杂在缓冲层120上。当掺杂在缓冲层120上的掺杂剂的浓度增加时，缓冲层120的掺杂剂浓度可以高于导电性提供部133a和133b中的每一个的掺杂剂浓度。
图2是根据本发明的另一实施方式的TFT 200的截面图。
与图1中示出的TFT 100相比，图2中示出的TFT 200还可以包括层间绝缘层155、源极161和漏极162。
层间绝缘层155可以设置在栅极140和栅极绝缘层150上，并且可以包括绝缘材料。
源极161和漏极162可以设置在层间绝缘层155上。源极161和漏极162可以彼此分开，并且可以连接到有源层130。
参照图2，源极161可以通过接触孔H1连接到第一导电性提供部133a，漏极162可以通过接触孔H2连接到第二导电性提供部133b。连接到源极161的第一导电性提供部133a可以被称为源极连接部分，连接到漏极162的第二导电性提供部133b可以被称为漏极连接部分。
参照图2，接触孔H1和H2可以穿过层间绝缘层155和栅极绝缘层150。有源层130的一部分可以通过接触孔H1和H2从栅极绝缘层150暴露。例如，第一导电性提供部133a的一部分和第二导电性提供部133b的一部分可以通过接触孔H1和H2从栅极绝缘层150暴露。
图3是根据本发明的另一实施方式的TFT 300的截面图。
参照图3，根据本发明的另一实施方式的TFT 300可以包括设置在基板110上的光阻挡层121。光阻挡层121可以被设置为与有源层130交叠，并可阻挡入射到基板110上的光，从而保护有源层130。例如，光阻挡层121可以设置为与有源层130的沟道部131交叠。
图4是根据本发明的另一实施方式的TFT 400的截面图。
参照图4，有源层130可以具有多层结构。根据图4的实施方式的TFT400的有源层130可以包括在基板110上的第一氧化物半导体层130a和在第一氧化物半导体层130a上的第二氧化物半导体层130b。第一氧化物半导体层130a和第二氧化物半导体层130b中的每一个可以包括氧化物半导体材料。第一氧化物半导体层130a和第二氧化物半导体层130b可以包括相同的氧化物半导体材料或者可以包括不同的氧化物半导体材料。
第一氧化物半导体层130a可以支撑第二氧化物半导体层130b。因此，第一氧化物半导体层130a可以被称为支撑层。可以在第二氧化物半导体层130b上形成主沟道。因此，第二氧化物半导体层130b可以被称为沟道层。然而，本发明的实施方式不限于此，可以在第一氧化物半导体层130a中形成沟道。
如图4所示，包括第一氧化物半导体层130a和第二氧化物半导体层130b的半导体层的结构可以被称为双层结构。
用作支撑层的第一氧化物半导体层130a可以具有良好的膜稳定性和机械特性。为了膜稳定性，第一氧化物半导体层130a可以包括镓(Ga)。Ga可以与氧形成稳定的键合，Ga氧化物可以具有良好的膜稳定性。
第一氧化物半导体层130a例如可以包括氧化物半导体材料比如IGZO(InGaZnO)、IGO(InGaO)、IGTO(InGaSnO)、IGZTO(InGaZnSnO)、GZTO(GaZnSnO)、GZO(GaZnO)和GO(GaO)中的至少一种。
用作沟道层的第二氧化物半导体层130b例如可以包括氧化物半导体材料比如IZO(InZnO)、IGO(InGaO)、ITO(InSnO)、IGZO(InGaZnO)、IGZTO(InGaZnSnO)、GZTO(GaZnSnO)和ITZO(InSnZnO)中的至少一种。然而，本发明的另一实施方式不限于此，第二氧化物半导体层130b可以包括另一种氧化物半导体材料。
图5是根据本发明的另一实施方式的TFT 500的截面图。
根据本发明的另一实施方式的TFT 500可以包括：在基板110上的有源层130；与有源层130分开设置以在其至少一部分中与有源层130交叠的栅极140；在有源层130和栅极140之间的栅极绝缘层150；在栅极绝缘层150上的源极161；及在栅极绝缘层150上与源极161分开设置的漏极162。
参照图5，栅极绝缘层150可以覆盖有源层130的整个顶表面。源极161和漏极162可以形成在栅极绝缘层150上。在这种情况下，源极161和漏极162可以与栅极140设置在同一层上，并且可以包括与栅极140相同的材料。源极161和漏极162中的每一个可以通过形成在栅极绝缘层150中的接触孔连接到有源层130。
图6是根据本发明的另一实施方式的TFT基板600的截面图。
根据本发明的另一实施方式的TFT基板600可以包括：基础基板210、在基础基板210上的第一TFT TR1和在基础基板210上的第二TFT TR2。
第一TFT TR1可以包括在基础基板210上的第一有源层270和与第一有源层270分开设置以与第一有源层270至少部分地交叠的第一栅极280。此外，第一TFT TR1可以包括在第一有源层270和第一栅极280之间的栅极绝缘层181。
第一有源层270与第一栅极280之间的栅极绝缘层181可以被称为第一栅极绝缘层。
第一TFT TR1还可以包括第一源极281和第二漏极282。第一源极281和第二漏极282可以彼此分开设置，并且可以连接到第一有源层270。
根据本发明的另一实施方式，第一有源层270可以由硅半导体层形成，并且可以包括沟道部271和多个导电性提供部272和273。
第二TFT TR2可以包括在基础基板210上的第二有源层230和与第二有源层230分开设置以与第二有源层230至少部分地交叠的第二栅极240。第二有源层230可以是氧化物半导体层。
在根据本发明的另一实施方式的TFT基板600中，第二TFT TR2可以具有与分别在图1至图5中示出的TFT 100至500中的每一个相同的构造。
在根据本发明的另一实施方式的TFT基板600中，第一有源层270和第二有源层230可以设置在不同的层上。参照图6，第一有源层270可以设置为比第二有源层230更靠近基础基板210。然而，本发明的另一实施方式不限于此，第二有源层230可以被设置为比第一有源层270更靠近基础基板210。此外，第一有源层270可以由氧化物半导体层形成，第二有源层230可以由硅半导体层形成。
参照图6，钝化层182可以设置在第一栅极280上，中间层185可以设置在钝化层182上。
参照图6，第二TFT TR2的第二有源层230可以设置在中间层185上。中间层185可以是单层，其是硅氮化物层或硅氧化物层。可选择地，中间层185可以由堆叠有硅氮化物层和硅氧化物层的多层形成。
栅极绝缘层150可以设置在第二有源层230上，第二栅极240可以设置在栅极绝缘层150上。在第二有源层230和第二栅极240之间的栅极绝缘层150可以被称为第二栅极绝缘层。
栅极绝缘层150可以覆盖第一有源层230的面对第二栅极240的整个顶表面。栅极绝缘层150可以设置在例如包括第二有源层230的基础基板210的整个表面上。
第二有源层230可以包括沟道部231、多个导电性提供部233a和233b以及在沟道部231与导电性提供部233a和233b之间的多个偏移部232a和232b。
第二有源层230的沟道部231可以与第二栅极240交叠。有源层230的导电性提供部233a和233b可以不与第二栅极240交叠。偏移部232a和232b可以不与第二栅极240交叠。
导电性提供部233a和233b可以掺杂有掺杂剂。
第二TFT TR2可以包括在层间绝缘层155上的第二源极261和第二漏极262。层间绝缘层155可以设置在第二栅极240和栅极绝缘层150上，并且可以包括绝缘材料。第二源极261和第二漏极262可以彼此分开地设置在层间绝缘层155上，并且可以连接到第二有源层230。平坦化层192可以设置在第一源极281、第一漏极282、第二源极261和第二漏极262以及层间绝缘层230上。
在图6中，示出了第一源极281、第一漏极282、第二源极261和第二漏极262的配置。然而，本发明的另一实施方式不限于此。例如，第一漏极282、第二源极261和第二漏极262可以分别设置在不同层上。
此外，第一栅极280与第二栅极240的位置不受图6的限制。当第一有源层270和第二有源层230设置在不同层上时，第一栅极280和第二栅极240可以设置在与图6的位置不同的位置处。
图7是描述根据本发明的实施方式的掺杂方法的图。
根据本发明的实施方式，可以通过掺杂来选择性地向有源层130提供导电性，由此形成多个导电性提供部133a和133b。
掺杂剂可以用于掺杂。掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。例如，硼(B)、磷(P)和氟(F)中的至少一种可以用作掺杂剂，或者氢(H)可以用作掺杂剂。掺杂剂可以在离子状态下掺杂。
根据本发明的实施方式，可以不在有源层130的沟道部131上执行掺杂。为了防止沟道部131被掺杂，在掺杂工艺中，可以通过保护或掩蔽沟道部131免受掺杂剂影响，不将掺杂剂注入到沟道部131中。
如图7所示，在掺杂工艺中，保留在栅极140上的光致抗蚀剂图案40可以用作用于保护沟道部131的掩模。
参照图7，关于截面图，光致抗蚀剂图案40的宽度可以大于栅极140的宽度。关于截面图，栅极140可以完全与光致抗蚀剂图案40交叠。
关于平面图，光致抗蚀剂图案40的面积可以大于栅极140的面积。例如，在平面图中，栅极140可以设置在由光致抗蚀剂图案40限定的区域中。
根据本发明的实施方式，用于栅极的栅极材料层可以形成在栅极绝缘层150上，光致抗蚀剂材料可以涂覆在栅极材料层上，并且光致抗蚀剂图案40可以通过曝光和显影光致抗蚀剂材料来形成。
随后，可以通过使用光致抗蚀剂图案40作为掩模来蚀刻栅极材料层，由此形成栅极140。此时，可以蚀刻栅极材料层直到相对于光致抗蚀剂图案40的边缘的内部部分，从而形成面积小于光致抗蚀剂图案40的面积的栅极140。
如图7所示，可以通过在栅极140上使用光致抗蚀剂图案40作为掩模的掺杂工艺来用掺杂剂掺杂有源层130的不与光致抗蚀剂图案40交叠的区域。结果，可以形成多个导电性提供部133a和133b。
掺杂剂可以不掺杂在由光致抗蚀剂图案40保护的沟道部131上。结果，沟道部131可以保持半导体特性。
通过使用掺杂剂的掺杂工艺而被提供导电性的导电性提供部133a和133b可以具有比沟道部131的掺杂剂浓度高的掺杂剂浓度，并且可以具有比沟道部131的电阻率低的电阻率。
参照图7，可以由光致抗蚀剂图案40保护多个偏移部(例如，第一偏移部和第二偏移部)132a和132b。因此，可以防止掺杂剂直接注入到偏移部132a和132b中。然而，掺杂在导电性提供部133a和133b上的掺杂剂可以扩散到偏移部132a和132b。因此，可以获得在偏移部132a和132b上部分地掺杂掺杂剂的效果。
在图7中，当栅极140的宽度是LG并且光致抗蚀剂图案40从栅极140突出的宽度是Loh时，可以在满足下面的方程式2的条件下执行掺杂。
[方程式2]
LG×Loh×1/η2≥1
其中η2＝0.5μm2。
第一偏移部132a和第二偏移部132b中的每一个可以具有与突出宽度Loh对应的宽度。当栅极140的宽度LG和光致抗蚀剂图案40从栅极140突出的宽度Loh满足方程式2时，可以形成满足方程式2的偏移部132a和132b。
根据本发明的另一实施方式，在方程式2中，η2＝1.5μm2。可选择地，η2可以满足关系“0.5μm2≤η2≤1.5μm2”。
图8是示出根据本发明的实施方式的有源层的基于区域的掺杂剂分布的图。
在图8中，点(dot)表示掺杂剂。参照图8，掺杂剂的浓度在多个导电性提供部133a和133b中可以是最高的。多个偏移部132A和132b可以具有比导电性提供部133A和133b中的每一个的掺杂剂浓度低的掺杂剂浓度。存在少量掺杂剂扩散到没有直接用掺杂剂掺杂的沟道部131的可能性。沟道部131可以几乎不包括掺杂剂，或者可以具有非常低浓度的掺杂剂。
图9是示出根据本发明的实施方式的有源层的基于区域的掺杂剂的浓度的图。
参照图9，多个偏移部(例如，第一偏移部和第二偏移部)132a和132b可以具有沿从沟道部131到多个导电性提供部(例如，第一导电性提供部和第二导电性提供部)133a和133b的方向增加的掺杂剂浓度梯度。例如，第一偏移部132a可以具有沿从沟道部131到第一导电性提供部133a的方向增加的掺杂剂浓度梯度，第二偏移部132b可以具有沿从沟道部131到第二导电性提供部133b的方向增加的掺杂剂浓度梯度。
图10是示出根据本发明的实施方式的有源层130的基于区域的电阻率的程度的图。图中的(a.u.)表示任意单位(arbitrary unit)。
参照图10，多个偏移部132a和132b中的每一个的电阻率可以低于沟道部131的电阻率，并且可以高于多个导电性提供部133a和133b中的每一个的电阻率。偏移部132a和132b可以具有沿从沟道部131到导电性提供部133a和133b的方向增加的掺杂剂浓度梯度。
因此，偏移部132a和132b可以在导电性提供部133a和133b与未提供有导电性的沟道部131之间执行电缓冲功能。
例如，由于偏移部132a和132b设置在沟道部131与导电性提供部133a和133b之间，所以在TFT 100的截止(OFF)状态下，可以防止漏电流在沟道部131与导电性提供部133a和133b之间流动。如上所述，偏移部132a和132b可以防止当TFT 100处于截止(OFF)状态时在TFT 100中出现漏电流。
图11是示出根据本发明的实施方式的TFT 100的导通(ON)状态下半导体层的基于区域的导电性分布的图。
当TFT 100基于施加到栅极140的栅极电压而导通时，受在栅极140中产生的电场的影响不大的多个偏移部132a和132b中的每一个的导电性不会显著增加。因此，当TFT 100导通时，偏移部132a和132b中的每一个的导电性可以低于沟道部131的导电性和多个导电性提供部133a和133b的导电性。因此，偏移部132a和132b可以防止TFT 100的阈值电压出现偏移。因此，可以增强TFT 100的电稳定性。
图12是示出根据本发明的实施方式在与导电性提供部交叠的区域中的基于深度的元素浓度(原子浓度)的图。通过飞行时间二次离子质谱分析(TOF-SIMS)检查基于深度的元素浓度。
图12示出了栅极绝缘层150、第一导电性提供部133a和缓冲层120中的氧(O)、硅(Si)、铟(In)和硼(B)的浓度。氧(O)可以用于形成栅极绝缘层150、有源层130和缓冲层120。硅(Si)可以用于形成栅极绝缘层150和缓冲层120。铟(In)可以用于形成有源层130。硼(B)可以是通过掺杂作为掺杂剂添加的元素。
参照图12，可以看出，作为掺杂剂的硼(B)在第一导电性提供部133a中具有最大浓度。
图13是示出根据本发明的实施方式在与导电性提供部交叠的区域中的基于深度的元素浓度(原子浓度)的图。
参照图13，可以看出，作为掺杂剂的硼(B)在缓冲层120中具有最大浓度。
参照图13，在与多个导电性提供部133a和133b交叠的区域中，导电性提供部133a和133b中的每一个的掺杂剂浓度可以高于栅极绝缘层150的掺杂剂浓度和缓冲层120的掺杂剂浓度。此外，参照图13，在与导电性提供部133a和133b交叠的区域中，缓冲层120的掺杂剂浓度可以高于栅极绝缘层150的掺杂剂浓度和导电性提供部133a和133b中的每一个的掺杂剂浓度。
可以通过调整在掺杂工艺中施加到掺杂剂的加速电压来调整栅极绝缘层150的掺杂剂浓度、导电性提供部133A和133b中的每一个的掺杂剂浓度以及缓冲层120的掺杂剂浓度。
当施加到掺杂剂的加速电压增加以将掺杂剂充分地掺杂在导电性提供部133a和133b上时，掺杂剂可以掺杂在导电性提供部133a和133b上；此外，可以掺杂在缓冲层120上。当用于掺杂的加速电压增加到不期望的水平时，可能损坏有源层130。因此，根据本发明的实施方式，可以调整加速电压，使得导电性提供部133a和133b中的掺杂剂浓度最大或者缓冲层120的上部中的掺杂剂浓度最大。
根据本发明的实施方式，当导电性提供部133a和133b中的掺杂剂浓度最大或者缓冲层120中的掺杂剂浓度最大时，可以在导电性提供部133a和133b上有效地执行掺杂。此外，当导电性提供部133a和133b中的掺杂剂浓度最大或者缓冲层120中的掺杂剂浓度最大时，可以认为TFT 100有效地工作。
图14A和14B是根据对照例的导电性提供方法的图。
参照图14A，可以形成栅极140，然后，可以通过使用栅极140作为掩模来提供导电性。例如，可以通过干蚀刻来提供导电性。根据对照例，栅极绝缘层150可以在形成栅极140的工艺中被图案化，并且可以去除设置在有源层130的将被提供有导电性的区域上的栅极绝缘层。因此，应用于干蚀刻工艺的蚀刻气体可以直接接触有源层130的表面，因此，可以向有源层130的选择性部分提供导电性。在图14A和14B中，作为导电性提供方法的一个示例，示出了干蚀刻，但是可以通过基于离子注入的掺杂来提供导电性。
参照图14B，在光致抗蚀剂图案45保留在栅极140上的状态下，可以通过使用光致抗蚀剂图案45作为掩模来提供导电性。然而，参照图14B，光致抗蚀剂图案45可以具有与栅极140相同的平面，并且光致抗蚀剂图案45可以不突出到栅极140的区域的外部。在图14B中，光致抗蚀剂图案45突出到栅极140外部的突出宽度Loh可以是“0”。
根据图14A或14B中示出的方法，在通过向有源层130的选择性部分提供导电性来形成多个导电性提供部133a和133b的工艺中，可向沟道部131部分地提供导电性。例如，可向沟道部131的与导电性提供部133a和133b相邻的区域提供导电性。然而，当应用根据对照例的导电性提供方法时，可能不易于确定向沟道部131的边缘提供导电性的宽度。
在导电性提供工艺中，沟道部131的提供有导电性的宽度或距离可以被称为导电性提供穿透深度(conductivity-providing penetration depth)ΔL。
图15是描述根据对照例的导电性提供穿透深度ΔL的示意图。
参照图15，有源层130中的沟道部131与栅极140交叠的宽度可以由Lideal来表示。图15的Lideal可以是沟道部131的理想宽度。
在向有源层130的选择性部分提供导电性的工艺中，可向沟道部131的一部分提供导电性，并且提供有导电性的区域可不充当沟道。沟道部131的提供有导电性的部分的宽度可以由ΔL表示。此外，沟道部131的未提供有导电性并有效地用作沟道的区域的宽度可以被称为有效沟道宽度Leff。当导电性提供穿透深度ΔL增加时，有效沟道宽度Leff可以减小。
为了使TFT执行切换，有效沟道宽度Leff应当保持为某一值或更大。然而，当沟道部131的边缘的提供有导电性的程度不确定时，可能难以设计沟道部131的宽度。当沟道部131的边缘的提供有导电性的程度不确定时，沟道部131的宽度应该被设计得较宽，以确保有效沟道宽度Leff。在这种情况下，TFT的尺寸可能增加，并且可能难以小型化和高度集成器件。
根据本发明的实施方式，多个偏移部132a和132b可以设置在沟道部131与导电性提供部133a和133b之间，并且可以在沟道部131与导电性提供部133a和133b之间执行缓冲功能，因此，沟道部131的大部分可以有效地用作沟道。如上所述，根据本发明的实施方式，可以有效地确保有效沟道宽度Leff，因此，可以易于确定和设计沟道部131的宽度。
根据本发明的实施方式，关于有效沟道宽度Leff，偏移部132a和132b中的每一个的宽度L2可以基于沟道部131的宽度L1而变化，例如，可以基于方程式1确定偏移部132a和132b中的每一个的宽度L2。
图16是根据对照例和本发明的实施方式的TFT的总的导电性提供穿透深度2ΔL的曲线图。
关于截面图，在沟道部131的两侧存在导电性提供穿透深度ΔL，因此，将总的导电性提供穿透深度2ΔL计算为“2xΔL”。
在图16中，对照例1(Comp.1)涉及一种通过使用图14A所示的方法为有源层130的一部分提供导电性的TFT。
在图16中，实施方式1涉及一种通过使用图7所示的方法掺杂硼(B)离子来制造的TFT，实施方式2涉及一种通过使用图7所示的方法掺杂磷(P)离子来制造的TFT，实施方式3涉及一种通过使用图7所示的方法掺杂氟(F)离子制造的TFT。
在根据对照例1的TFT(Comp.1)中，总的导电性提供穿透深度2ΔL约为1.0μm，并且沟道部131的与1.0μm相对应的部分不充当沟道。因此，沟道部131区域的损失较大。
另一方面，根据实施方式1、2和3，总的导电性提供穿透深度2ΔL小于约0.6μm，并且沟道部131区域的损失小于1。在实施方式1、2和3中，由于多个偏移部132a和132b，减小了沟道部131区域的损失。
图17A至17E是根据对照例和本发明的实施方式的TFT的阈值电压曲线图。
图17A示出了根据对照例1的TFT的阈值电压，图17B示出了根据对照例2的TFT的阈值电压，图17C示出了根据实施方式1的TFT的阈值电压，图17D示出了根据实施方式2的TFT的阈值电压，图17E示出了根据实施方式3的TFT的阈值电压。图中的Ids表示TFT的漏极-源极电流,Vgs表示TFT的栅极-源极电压。
对照例2涉及一种TFT，其具有如图1中的栅极绝缘层150的结构，但因为没有掺杂离子，所以不包括偏移部132a和132b。
在对照例1和2以及实施方式1至3的TFT中，有源层使用IGZO作为氧化物半导体。
关于对照例1和2以及实施方式1至3的TFT，测量了初始阈值电压、迁移率、偏移区的电阻、正偏置温度应力(PBTS)和负偏置温度应力(NBTS)。测量结果示于图17A至17E和表1中。
[表1]
Figure BDA0002664452810000231
参照表1和图17C、17D和17E，根据实施方式1至3的TFT中的每一个都具有与基于相关技术的方法制造的对照例1的TFT(图17A)的阈值电压特性相似的阈值电压特性。另一方面，可以证实根据对照例2的TFT的阈值电压特性非常差。
此外，参照表1，可以证实根据实施方式1至3的TFT中的每一个具有与对照例1的TFT的迁移率相似的迁移率。
在表1中，导电性提供电阻表示导电性提供部133a和133b中的每一个的电阻。在对照例2中，不可能测量导电性提供电阻。
在表1中，PBTS表示在某一温度下施加正(+)偏压的条件下施加到TFT的应力，并且通常具有正(+)值。当PBTS增加时，有源层130和TFT中的每一个的应力可以增加，因此，阈值电压变化ΔVth可增加。
NBTS(负偏置温度应力)表示在某一温度下施加负(-)偏压的条件下施加到TFT的应力，且通常具有负(-)值。当NBTS的绝对值增加时，有源层130和TFT中的每一个相对于温度的应力可以增加，因此阈值电压变化ΔVth可增加并且可靠性可降低。.
参照表1，可以证实，在60℃的温度下施加30V电压一小时的条件下，根据实施方式1至3的每个TFT的PBTS大于对照例1的TFT的PBTS，而在60℃的温度下施加-30V电压一小时的条件下，根据实施方式1至3的每个TFT的NBTS的绝对值小于对照例1的TFT的NBTS的绝对值。
图18是根据对照例和本发明的实施方式的TFT相对于热处理时间的阈值电压曲线图。
图18示出在温度230℃下对对照例1(Comp.1)、实施方式1(EX.1)、实施方式2(EX.2)和实施方式3(EX.3)的TFT进行热处理的情况下，TFT相对于热处理时间的阈值电压变化。
在长时间对TFT进行热处理的情况下，有源层130的电特性可基于设置在有源层130附近的绝缘层等的影响而变化。在这种情况下，TFT的可靠性可能降低。
例如，在长时间对TFT进行热处理的情况下，导电性提供部133a和133b的导电性可能丧失(提供导电性的情况可能恢复到非导电性)。在这种情况下，TFT的性能可能降低并且可能不均匀，导致可靠性降低。
然而，参照图18，可以证实，尽管对本发明的实施方式1至3的TFT进行热处理，但阈值电压没有大的变化。
图19是根据对照例和本发明的实施方式的TFT相对于热处理时间的迁移率曲线图。
图19示出在230℃下对对照例1(Comp.1)、实施方式1(EX.1)、实施方式2(EX.2)和实施方式3(EX.3)的TFT进行热处理的情况下，TFT相对于热处理时间的迁移率变化。
参照图19，可以证实，尽管对本发明的实施方式1至3的TFT进行热处理，但迁移率没有显著降低。
参照图18和19，可以证实，尽管对本发明的实施方式1至3的TFT进行热处理，但性能没有显著降低。
图20是根据对照例和本发明的实施方式的TFT的电阻率测量曲线图。
在图20中，分别由EX.1、EX.2和EX.3所指代的值分别代表本发明的实施方式1的TFT的导电性提供部133a和133b的电阻率、本发明的实施方式2的TFT的导电性提供部133a和133b的电阻率、以及本发明的实施方式3的TFT的导电性提供部133a和133b的电阻率。在图20中，Comp.2所指代的值表示在根据对照例2的TFT中与本发明的实施方式1的TFT的导电性提供部133a和133b中的每一个相对应的区域的电阻率。
如图20所示，本发明的实施方式1(EX.1)、实施方式2(EX.2)和实施方式2(EX.3)的TFT具有低于对照例2(Comp.2)的TFT的电阻率的电阻率。根据本发明的实施方式1至3的TFT可以具有例如约10-2至10-3Ω·cm的电阻率。
图21是根据对照例和本发明的实施方式的相对于有源层的注入离子量的迁移率曲线图。
在图21中，对照例1(Comp.1)表示关于对照例1的TFT的迁移率，其中通过干蚀刻而不是离子注入向有源层130的一部分提供导电性。
在图21中，对照例3(Comp.3)涉及具有与实施方式1(EX.1)相同结构的TFT，其中作为掺杂剂的硼(B)离子的浓度在栅极绝缘层150中最大。在图21中，实施方式4(EX.4)涉及具有与实施方式1(EX.1)相同结构的TFT，其中作为掺杂剂的硼(B)离子的浓度在缓冲层120中最大。在图21中，在对照例3(Comp.3)、实施方式1(EX.1)和实施方式4(EX.4)中，以相同的浓度执行低浓度掺杂、中等浓度掺杂和高浓度掺杂。图21中没有公开实施方式1(EX.1)的中等浓度掺杂结果。
参照图21，根据实施方式1(EX.1)和实施方式4(Ex.4)，可以证实当注入离子的量从低浓度变为高浓度时迁移率差异不大。此外，可以证实，即使当注入离子的量是低浓度时，实施方式1(EX.1)和实施方式4(EX.4)的TFT也具有与根据对照例1(Comp.1)的TFT相似的迁移率。
另一方面，根据对照例3(Comp.3)，可以证实当注入离子的量从低浓度增加到高浓度时迁移率增加。此外，可以证实即使当注入离子的量是高浓度时，对照例3(Comp.3)的TFT的迁移率也低于对照例1(Comp.1)或实施方式1(EX.1)和实施方式4(EX.4)的TFT的迁移率。
当注入离子的量增加时，可能损坏有源层130，使得对照例3(Comp.3)的TFT具有与实施方式1(EX.1)和实施方式4(EX.4)的每个TFT的迁移率相等的迁移率。
另一方面，即使在注入离子的量为低浓度时，根据本发明的实施方式1(EX.1)和实施方式4(EX.4)的TFT也具有良好的迁移率，并且可以在防止损坏有源层130的范围内执行基于离子注入的掺杂。
图22A到22C是根据对照例和本发明实施方式的TFT相对于沟道部131的宽度的阈值电压曲线图。
图22A是示出在根据通过使用栅极140作为掩模而不使用光致抗蚀剂图案40来执行离子掺杂的对照例4的TFT(突出宽度Loh＝0μm)中，沟道部131的宽度为3μm至20μm(3μm、3.5μm、4μm、6μm、10μm、12μm和20μm)的情况的阈值电压曲线图。
图22B是示出在根据通过使用光致抗蚀剂图案40作为掩模来执行离子掺杂并且光致抗蚀剂图案40向栅极140的外部突出的突出宽度Loh(见图7)为0.5μm的实施方式1的TFT中，沟道部131的宽度为3μm至20μm(3μm、3.5μm、4μm、6μm、10μm、12μm和20μm)的情况的阈值电压曲线图。
图22C是示出在根据通过使用光致抗蚀剂图案40作为掩模来执行离子掺杂并且光致抗蚀剂图案40向栅极140的外部突出的突出宽度Loh(见图7)为0.7μm的实施方式5的TFT中，沟道部131的宽度为3μm至20μm(3μm、3.5μm、4μm、6μm、10μm、12μm和20μm)的情况的阈值电压曲线图。
图23是示出根据对照例和本发明实施方式的TFT相对于沟道部131的宽度(或长度)的阈值电压值的曲线图。
参照图22A和23，在根据对照例4的TFT中，可以证实当沟道部131的宽度变化时阈值电压变化。尤其是，参照图23，在根据对照例4的TFT中，可以证实当沟道部131的宽度是4μm或更小时，阈值电压值变化很大，而当沟道部131的宽度是6μm或更大时，阈值电压值保持恒定。
此外，参照图22B、22C和23，在根据本发明的实施方式1和实施方式5的TFT中，可以证实，当沟道部131的宽度变化时，源极-漏极电流Ids变化，但是阈值电压几乎不变化。此外，可以证实，即使当沟道部131的宽度为3μm(非常窄)时，根据本发明的实施方式1和实施方式5的TFT也具有优异的阈值电压特性。
图24是根据对照例和本发明的实施方式的相对于栅极140的宽度(或长度)的阈值电压曲线图。
根据本发明的实施方式，栅极140的宽度对应于沟道部131的宽度。
参照图24，在根据对照例1(Comp.1)的TFT中，可以证实当栅极140的宽度变化时阈值电压变化。特别地，参照图23，在根据对照例1的TFT中，可以证实当栅极140的宽度为5μm或更小时，阈值电压值变化非常大。
此外，参照图24，在根据本发明实施方式1、2和3的TFT中，可以证实当栅极140的宽度变化时阈值电压的变化不大。
图25是示出根据本发明的实施方式在栅极附近出现接缝(seam)和金属残余层的图。图26是示出根据本发明的实施方式在栅极附近不出现接缝或金属残余层的配置的图。
图25示出了栅极绝缘层150与栅极140一起进行蚀刻的情况。
如图25所示，在栅极绝缘层150与栅极140一起进行蚀刻的情况下，在栅极140和有源层130之间的台阶高度可增加。当栅极140和有源层130之间的台阶高度增加时，如图25所示，在设置在栅极140上的层间绝缘层155中可能出现诸如接缝之类的缺陷，并且由于这个原因，栅极140和另一电极或布线之间的绝缘特性可能降低，从而导致短路。
此外，如图25所示，在栅极绝缘层150与栅极140一起进行蚀刻的情况下，在对栅极140执行的蚀刻工艺中产生的金属残余材料MR1可能残留在栅极绝缘层150的边缘上，导致在栅极140和有源层130之间的绝缘特性的降低。
此外，如图25所示，在栅极140和有源层130之间的台阶高度增加的情况下，在层间绝缘层155中可能出现台阶高度，并且金属残余材料MR2(例如，用于形成源极或漏极的金属残余材料)可能残留在台阶高度上，导致TFT性能的劣化。
另一方面，如图26所示，在栅极绝缘层150未被图案化的情况下，可以增强栅极140和有源层130之间的绝缘特性，此外，可以减小栅极140和有源层130之间的台阶高度。在栅极140和有源层130之间的台阶高度减小的情况下，可以减小在层间绝缘层155中出现诸如接缝之类的缺陷的可能性。如图26所示，当减小层间绝缘层155的台阶高度时，可以减小在台阶部分上残留金属残余材料MR2的可能性。
参照图26，由于没有蚀刻栅极绝缘层150，因此在对栅极140执行的蚀刻工艺中出现的金属残余材料MR1不可能残留在栅极绝缘层150的边缘上。
图27A到27G是根据本发明的实施方式的制造TFT的方法的工艺图。
参照图27A，可以在基板110上形成缓冲层120，可以在缓冲层120上形成有源层130。有源层130可以包括氧化物半导体材料。更详细地，有源层130可以是氧化物半导体层。
参照图27B，可以在有源层130上形成栅极绝缘层150，并且可以在栅极绝缘层150上形成栅极材料层145。栅极材料层145可以包括金属。
参照图27C，可以在栅极材料层145上形成光致抗蚀剂图案40。
可以通过在栅极材料层145的整个顶表面上涂覆、曝光和显影光致抗蚀剂来形成光致抗蚀剂图案40。
参照图27D，可以通过使用光致抗蚀剂图案40作为掩模来蚀刻栅极材料层145。结果，可以形成栅极140。
如图27D所示，在平面图中光致抗蚀剂图案40的面积可以大于栅极140的面积。由于栅极材料层145的过蚀刻，可以形成面积小于光致抗蚀剂图案40的面积的栅极140。栅极140可以在平面图中设置在由光致抗蚀剂图案40限定的区域中。栅极绝缘层150可以覆盖有源层130的整个顶表面。
可以基于方程式2确定光致抗蚀剂图案40的宽度。
例如，当栅极140的宽度是LG并且光致抗蚀剂图案140从栅极140突出的宽度是Loh时(见图7)，光致抗蚀剂图案140的宽度可以被设计为满足下面的方程式2。
[方程式2]
LG×Loh×1/η2≥1
其中η2＝0.5μm2。
如图27B至27D所示，形成栅极140的工艺可以包括在栅极绝缘层150上形成栅极材料层145的工艺(图27B)、在栅极材料层145上形成光致抗蚀剂图案40的工艺(图27C)以及通过使用光致抗蚀剂图案40作为掩模蚀刻栅极材料层145的工艺(图27D)。
参照图27E，可以在有源层130上掺杂掺杂剂。
掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
在掺杂剂掺杂工艺中，光致抗蚀剂图案40可以用作掩模。参照图27E，可以选择性地掺杂有源层130的未被光致抗蚀剂图案40保护的区域。
参照图27F，可以通过掺杂形成多个导电性提供部133a和133b。
根据本发明的实施方式，可以通过掺杂工艺用掺杂剂掺杂缓冲层120。
有源层130的掺杂剂浓度可以高于栅极绝缘层150的掺杂剂浓度和缓冲层120的掺杂剂浓度。此处，有源层130的掺杂剂浓度可以表示导电性提供部133a和133b中的每一个的掺杂剂浓度。
此外，缓冲层120的掺杂剂浓度可以高于有源层130的掺杂剂浓度和栅极绝缘层150的掺杂剂浓度。
参照图27G，可以通过去除光致抗蚀剂图案40来形成TFT 100。
参照图27G，有源层130可以包括与栅极140交叠的沟道部131、不与栅极140交叠的多个导电性提供部133a和133b、以及在沟道部131与导电性提供部133a和133b之间的多个偏移部132a和132b。
沟道部131以及偏移部132a和132b可以各自是与光致抗蚀剂图案40交叠的区域。
图28A到28G是根据本发明的另一实施方式的制造TFT的方法的工艺图。
参照图28A，可以在基板110上形成缓冲层120，可以在缓冲层120上形成有源层130。有源层130可以包括氧化物半导体材料。更详细地，有源层130可以是氧化物半导体层。
参照图28B，可以在有源层130上形成栅极绝缘层150。此外，可以在栅极绝缘层150中形成多个接触孔CH1和CH2。
参照图28C，可以在栅极绝缘层150上形成栅极材料层145，并且可以在栅极材料层145上形成多个光致抗蚀剂图案40、41和42。
可以将栅极材料层145填充到接触孔CH1和CH2中。
参照图28D，可以通过使用光致抗蚀剂图案40、41和42作为掩模来蚀刻栅极材料层145。因此，可以形成栅极140、源极161和漏极162。参照图28D，栅极140、源极161和漏极162可以设置在同一层上，并且可以包括相同的材料。
参照图28E，可以在有源层130上掺杂掺杂剂。
掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。掺杂可以通过基于硼(B)、磷(P)、氟(F)和氢(H)中的至少一种的离子注入来执行。
在掺杂剂掺杂工艺中，光致抗蚀剂图案40、41和42可以用作掩模。参照图28E，可以选择性地掺杂有源层130的未被光致抗蚀剂图案40、41和42保护的区域。
参照图28F，可以通过掺杂形成多个导电性提供部133a和133b。
参照图28G，可以通过去除光致抗蚀剂图案40来形成TFT。
图29是示出根据本发明的另一实施方式的显示设备700的图。
如图29所示，根据本发明另一实施方式的显示设备700可以包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
显示面板310可以包括多条栅极线GL、多条数据线DL和设置在由栅极线GL和数据线DL的交叉限定的多个像素区域的每一个中的像素P。像素P可以包括发光器件710和用于驱动发光器件710的像素驱动电路PDC(见图30)。显示面板310可以基于像素P的驱动来显示图像。
控制器340可以控制栅极驱动器320和数据驱动器330。
控制器340可以基于从外部***(未示出)提供的同步信号和时钟信号，输出用于控制栅极驱动器320的栅极控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。此外，控制器340可以对从外部***接收的输入视频数据进行采样，并且可以重新排列采样的视频数据，以向数据驱动器330提供数字图像数据RGB。
栅极控制信号GCS可以包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE、起始信号Vst和栅极时钟GCLK。此外，栅极控制信号GCS可以包括用于控制移位寄存器350的控制信号。
数据控制信号DCS可以包括源极起始脉冲SSP、源极移位时钟信号SSC、源极输出使能信号SOE和极性控制信号POL。
数据驱动器330可以将数据电压提供给显示面板330的数据线DL。详细地，数据驱动器330可以将从控制器340输入的图像数据RGB转换为模拟数据电压，并且可以在向一条栅极线GL提供栅极脉冲GP的每一个水平周期向数据线DL提供一个水平行的数据电压。
栅极驱动器320可以包括移位寄存器350。
移位寄存器350可以基于从控制器340传送的起始信号Vst和栅极时钟GCLK在一帧期间将栅极脉冲GP依次提供到栅极线GL。此处，一帧可以表示显示面板310显示一个图像的时间段。栅极脉冲GP可以具有用于导通设置在像素P中的开关元件(TFT)的导通电压。
此外，移位寄存器350可以在一帧中的不提供栅极脉冲GP的其他时段期间向栅极线GL提供用于使开关元件截止的栅极截止信号Goff。在下文中，栅极脉冲GP和栅极截止信号Goff的通用名称可以是扫描信号(SS或Scan)。
根据本发明的实施方式，栅极驱动器320可以安装在显示面板310上。栅极驱动器320直接安装在显示面板310上的这种结构可以被称为面板内栅极(GIP)结构。栅极驱动器320可以包括图1至5中示出的TFT 100至500中的至少一个。
图30是图29的一个像素的电路图。
参照图30，包括在根据本发明的另一实施方式的显示设备700中的像素P可以包括像素驱动电路PDC和发光器件710。
发光器件710可以使用有机发光二极管(OLED)。然而，本发明的实施方式不限于此，发光器件710可以使用量子点发光器件、无机发光器件、微发光二极管等。发光器件710可以利用从像素驱动电路PDC提供的数据电流来发光。
参照图30，像素驱动电路PDC可以包括第一TFT T1至第七TFT T7(T1、T2、T3、T4、T5、T6、T7)和第一电容器C1。
图30的TFT中的每一个(例如，第一TFT T1、第三TFT T3、第四TFT T4、第五TFT T5和第六TFT T6)的有源层可以包括硅半导体材料，并且可以由硅半导体层形成。第二TFT T2和第七TFT T7中的每一个的有源层可以包括例如氧化物半导体材料，并且可以由氧化物半导体层形成。
根据本发明的另一实施方式，图30的第一TFT T1、第三TFT T3、第四TFT T4、第五TFT T5和第六TFT T6可以具有与图6的第一TFT TR1相同的构造，第二TFT T2和第七TFT T7可以具有与图6的第二TFT TR2相同的构造。而且，第二TFT T2和第七TFT T7中的至少一个可以具有与图1至5中示出的TFT 100、200、300、400、500中的至少一个相同的结构。
根据本发明的另一实施方式，第一TFT T1、第三TFT T3、第四TFT T4、第五TFT T5和第六TFT T6可以设置在第二TFT T2和第七TFT T7下方。详细地，第一TFT T1、第三TFTT3、第四TFT T4、第五TFT T5和第六TFT T6中的每一个的有源层可以设置在第二TFT T2和第七TFT T7中的每一个的有源层下方。
参照图30，第一TFT T1可以是驱动TFT，而第二TFT T2可以是开关TFT。
可以为第二TFT T2的栅极G2提供第二扫描信号Scan2。可以为第二TFT T2的漏极D2提供数据电压Vdata。第二TFT T2的源极S2可以连接到第一TFT T1的漏极D1。第二TFT T2可以由第二扫描信号Scan2导通，并可以将数据电压Vdata提供给第一TFT T1的漏极D1。
可以为第三TFT T3的栅极G3提供发光控制信号EM。可以为第三TFT T3的漏极D3提供高电平像素驱动电压VDD。第三TFT T3的源极S3可以连接到第一TFT T1的漏极D1。第三TFT T3可以通过发光控制信号EM导通，并且可以向第一TFT T1的漏极D1提供高电平像素驱动电压VDD。
可以为第七TFT T7的栅极G7提供第二扫描信号Scan2。第七TFT T7的漏极D7可以连接到第一TFT T1的栅极G1。第七TFT T7的源极S7可以连接到第一TFT T1的源极S1。第七TFT T7可以由第二扫描信号Scan2导通，并可以控制第一TFT T1的栅极G1与源极S1之间的电压差，以驱动第一TFT T1。
可以为第五TFT T5的栅极G5提供第一扫描信号Scan1。可以为第五TFT T5的漏极D5提供初始化电压Vini。第五TFT T5的源极S5可以连接到第一TFT T1的栅极G1。第五TFTT5可以由第一扫描信号Scan1导通，并可以向第一TFT T1的栅极G1提供初始化电压Vini。
可以为第四TFT T4的栅极G4提供发光控制信号EM。第四TFT T4的漏极D4可以连接到第一TFT T1的源极S1。第四TFT T4的源极S4可以连接到发光器件710的像素电极711(见图32)。第四TFT T4可以由发光控制信号EM导通，并且可以向发光器件710的像素电极711提供驱动电流。此处，发光器件710可以是OLED，像素电极711可以是OLED的阳极电极。
可以为第六TFT T6的栅极G6提供第一扫描信号Scan1。可以为第六TFT T6的漏极D6提供初始化电压Vini。第六TFT T6的源极S6可以连接到发光器件710的像素电极711。第六TFT T6可以由第一扫描信号Scan1导通，并可以向发光器件710的像素电极711提供初始化电压Vini。
第一TFT T1的栅极G1可以连接到第七TFT T7的漏极D7。第一TFT T1的源极S1可以连接到第七TFT T7的源极S7。第一TFT T1可以通过第七TFT T7的源极S7和漏极D7之间的电压差而导通，并且可以向发光器件710提供驱动电流。
可以为第一电容器C1的一侧提供高电平像素驱动电压VDD。第一电容器C2的另一侧可以连接到第一TFT T1的栅极G1。第一电容器C1可以存储第一TFT T1的栅极G1处的电压。
发光器件710的像素电极711可以连接到第四TFT T4的源极S4和第六TFT T6的源极S6。可以为发光器件710的公共电极713(见图32)提供低电平驱动电压VSS。发光器件710可以基于在第一TFT T1中流动的驱动电流来发射具有亮度的光。
参照图30，当导通提供初始化电压Vini的第五TFT T5时，像素驱动电路PDC可以通过使用发光控制信号和扫描信号来使将第一TFT T1的源极S1连接到发光器件710的像素电极711的第四TFT T4截止，以防止第一TFT T1的驱动电流流到发光器件710的像素电极711，并且可以配置像素电路，使得像素电极711不受除了用于复位阳极电极(像素电极)的电压之外的电压的影响。
在设置在发光器件710的像素电极711和第一TFT T1之间并由发光控制信号EM控制的第四TFT T4截止的状态下，可以将初始化电压Vini提供给发光器件710的像素电极711。用于提供初始化电压Vini的第六TFT T6可以连接到发光器件710的像素电极711。
图31是图30的像素的平面图，图32是沿图31的线I-I'截取的截面图。
参照图30、图31和图32，根据本发明的另一实施方式的显示设备700可以包括基板(或基础基板)110、在基板110上的像素驱动电路PDC、以及连接到像素驱动电路PDC的发光器件710，像素驱动电路PDC可以包括TFT。像素驱动电路PDC可以包括图1至图5中示出的TFT100至500中的至少一个。
在下文中，将参照图31和32更详细地描述像素P的结构。
参照图32，缓冲层120可以设置在基板110上，第一有源层270可以设置在缓冲层120上。第一有源层270可以包括硅半导体材料。例如，第一有源层270可以由多晶硅半导体层形成。
第一有源层270的一部分可以包括第一TFT T1的沟道部A1和第四TFT T4的沟道部A4，并且其另一部分可以具有导电性并且可以用作布线。尽管未示出，但第一有源层270的其它部分可以包括第三TFT T3、第五TFT T5和第六TFT T6中的每一个的沟道部。
栅极绝缘层181可以设置在第一有源层270上。
第一TFT T1的第一栅极G1和第四TFT T4的第四栅极G4可以设置在栅极绝缘层181上。第一栅极G1可以用作第一电容器C1的第一电极CE1。
第一有源层270与第一栅极G1之间的栅极绝缘层181可以被称为第一栅极绝缘层。
钝化层182可以设置在栅极G1和G4以及第一电容器C1的第一电极CE1上。
第一电容器C1的第二电极CE2可以设置在钝化层182上。因此，可以完成第一电容器C1。
中间层185可以设置在第一电容器C1的第二电极CE2上。中间层185可以是用于使第一电容器C1的第二电极CE2的上部平坦化的有机材料层。然而，本发明不限于此，中间层185可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。
第二有源层230可以设置在中间层185上并且可以包括氧化物半导体材料。第二有源层230可以是氧化物半导体层。
例如，第二有源层230可以由氧化物半导体层形成，并且可以包括沟道部231与多个导电性提供部233a和233b。此外，第二有源层230可以包括设置在沟道部231与导电性提供部233a和233b之间的多个偏移部232a和232b。
第二有源层230的一部分可以包括第二TFT T2的沟道部A2，而另一部分可以具有导电性并可以用作布线。详细地，第二有源层230的导电性提供部233a和233b可以各自用作布线。
第二有源层230的一部分可以包括第七TFT T7的沟道部。
根据本发明的另一实施方式，图1至图5中所示的TFT 100至500中的至少一个可以应用于根据本发明的另一实施方式的显示设备700的第二TFT T2和第七TFT T7中的至少一个。
栅极绝缘层150可以设置在第二有源层230上。参照图32，栅极绝缘层150可以覆盖第二有源层230的顶表面。栅极绝缘层150可以设置在包括第二有源层230的基板110的整个表面上。
第二TFT T2的第二栅极G2可以设置在栅极绝缘层150上。第二栅极G2可以与第二TFT T2的沟道部A2交叠。例如，第二栅极G2可以与第二有源层230的沟道部231交叠，并且可以不与导电性提供部233a和233b以及偏移部232a和232b交叠。
在第二有源层230与第二栅极G2之间的栅极绝缘层150可以被称为第二栅极绝缘层。
层间绝缘层155可以设置在第二TFT T2的第二栅极G2上。层间绝缘层155可以包括绝缘材料。
第一TFT T1至第七TFT T7的源极和漏极可以设置在层间绝缘层155上，用于将电极连接到布线的多个桥接部可以设置在层间绝缘层155上。
此外，数据线DL和像素驱动电压线PL可以设置在层间绝缘层155上。可以通过数据线DL提供数据电压Vdata，可以通过像素驱动电压线PL提供高电平像素驱动电压VDD。
源极S1、S2和S4以及漏极D1、D2和D4可以通过接触孔连接到第一有源层270或第二有源层230。例如，第四TFT T4的第四源极S4可以通过第一接触孔CH1连接到第一有源层270。此外，第四TFT T4的第四漏极D4可以通过第二接触孔CH2连接到第一有源层270。此外，第二TFT T2的第二源极S2可以通过第三接触孔CH3连接到第二有源层230。此外，第二TFTT2的第二漏极D2可以通过第四接触孔CH4连接到第二有源层230。
参照图32，可以形成层间绝缘层155，然后，可以形成各自暴露第一有源层270和第二有源层230的第一接触孔CH1、第二接触孔CH2、第三接触孔CH3和第四接触孔CH4。此外，在形成第一接触孔CH1、第二接触孔CH2、第三接触孔CH3和第四接触孔CH4之后，可以在350℃或更高的高温下执行高温热处理工艺，以使包括多晶硅的第一有源层270脱氢。由于高温热处理工艺，在包括氧化物半导体的第二有源层230中可能出现氧空位。此外，诸如硼(B)、磷(P)、氟(F)和氢(H)之类的掺杂剂可以通过氧空位扩散，因此，导电性提供区域可以延伸到第二有源层230的沟道部A2。因此，由于在350℃或更高的高温下执行的高温热处理工艺，导电性提供区域可能延伸，并且第二TFT T2可能劣化。
因此，在制造包括具有多晶硅的第四TFT T4和具有氧化物半导体的第二TFT T2的显示设备700时，可以在暴露第一有源层270和第二有源层230的工艺以及高温热处理工艺之后执行向第二有源层230提供导电性的离子掺杂工艺。
图33A到33C是示出对对应于图32中的区域A的第二TFT T2执行的一些工艺的工艺图。
参照图33A，可以在中间层185上形成第二有源层230。此外，可以在第二有源层230上形成栅极绝缘层150。此外，可以在栅极绝缘层150上形成栅极G2。可以在栅极G2和栅极绝缘层150上形成层间绝缘层155。此外，如图33A所示，可以形成光致抗蚀剂图案50，用于形成暴露第二有源层230的接触孔。光致抗蚀剂图案50可以包括暴露层间绝缘层155的顶表面的开口区域，以用于形成接触孔。此外，可以执行蚀刻工艺以用于形成穿过光致抗蚀剂图案50的开口区域的接触孔。可以通过蚀刻工艺去除层间绝缘层155和栅极绝缘层150。
通过执行蚀刻工艺，如图33B所示，可以在层间绝缘层155和栅极绝缘层150中形成各自暴露第二有源层230的第三接触孔CH3和第四接触孔CH4。在蚀刻工艺中可以形成各自暴露第四TFT T4的第一有源层270的第一接触孔CH1和第二接触孔CH2。如上所述，在形成第一接触孔CH1、第二接触孔CH2、第三接触孔CH3和第四接触孔CH4之后，可以在350℃或更高的高温下执行高温热处理工艺，以用于使第一有源层270脱氢。
随后，如图33C所示，在执行高温热处理工艺之后，可以通过使用栅极G2作为掩模来执行离子掺杂工艺。
此外，可以通过离子掺杂工艺在第二有源层230中形成具有基于离子掺杂工艺的导电性的多个导电性提供部233a和233b以及与栅极G2交叠的沟道部231。
此外，如图32所示，可以形成第二TFT T2的源极S2和漏极D2以及第四TFT T4的源极S4和漏极D4。此外，第二TFT T2的源极S2和漏极D2可以通过第三接触孔CH3和第四接触孔CH4连接到第二有源层230。此外，第四TFT T4的源极S2和漏极D2可以通过第一接触孔CH1和第二接触孔CH2连接到第一有源层270。
可以通过相同的工艺同时形成各自连接到第一有源层270的源极S1和S4以及漏极D1和D4以及各自连接到第二有源层230的源极S2和漏极D2。
平坦化层192可以设置在源极(S1、S2和S4)和漏极(D1、D2和D4)、桥接部、数据线DL和像素驱动电压线PL上。
发光器件710的像素电极711可以设置在平坦化层192上。像素电极711可以被称为阳极电极或第一电极。像素电极711可以连接到第一有源层270。参照图30和图31，像素电极711可以通过第四TFT T4的第四源极S4连接到第一有源层270。
堤层750可以设置在像素电极711的边缘处。堤层750可以限定发光器件710的发光区域。
发光层712可以设置在像素电极711上，公共电极713可以设置在发光层712上。公共电极713可以被称为阴极电极或第二电极。因此，可以完成发光器件710。图32中示出的发光器件710可以是OLED，根据本发明的另一实施方式的显示设备700可以是有机发光显示设备。
图34是根据本发明的另一实施方式的显示设备800的像素P的电路图。
图34中示出的显示设备800的像素P可以包括作为发光器件710的OLED和用于驱动发光器件710的像素驱动电路PDC。发光器件710可以连接到像素驱动电路PDC。
像素驱动电路PDC可以连接到栅极线GL、初始化控制线ICL、数据线DL、像素驱动电压线PL和初始化电压线IL，并且可以将与提供给数据线DL的数据电压Vdata对应的数据电流提供给发光器件710。
可以将数据电压Vdata提供给数据线DL，可以将扫描信号SS提供给栅极线GL，可以将像素驱动电压VDD提供给像素驱动电压线PL，可以将初始化电压Vini提供给初始化电压线IL，可以将初始化控制信号ICS提供给初始化控制线ICL。
参照图34，当第n个像素P的栅极线由GLn表示时，与其相邻的第n-1个像素P的栅极线可以由GLn-1表示，第n-1个像素P的栅极线GLn-1可以用作第n个像素P的初始化控制线ICL。
例如，如图34所示，像素驱动电路PDC可以包括连接到栅极线GL和数据线DL的第二TFT T2(开关晶体管)、用于基于通过第二TFT T2传送的数据电压Vdata控制输出到发光器件710的电流的电平的第一TFT T1(驱动晶体管)、以及用于感测第一TFT T1的特性的第三TFT T3(初始化晶体管)。
第一电容器C1可以设置在第一TFT T1的栅极和发光器件710之间。第一电容器C1可以被称为存储电容器Cst。
第二TFT T2可以由通过栅极线GL提供的扫描信号SS导通，并且可以将通过数据线DL提供的数据电压Vdata传送到第一TFT T1的栅极。
第三TFT T3可以连接到初始化电压线IL和第一TFT T1与发光器件710之间的第一节点n1，并且可以在感测时段期间由初始化控制信号ICS导通或截止，以感测第一TFT T1(驱动晶体管)的特性。
连接到第一TFT T1的栅极的第二节点n2可以连接到第二TFT T2。第一电容器C1可以形成在第二节点n2和第一节点n1之间。
当第二TFT T2导通时，可以将通过数据线DL提供的数据电压Vdata提供给第一TFTT1的栅极。可以将数据电压Vdata充入到形成在第一TFT T1的栅极和源极之间的电容器C1。
当第一TFT T1导通时，可以从像素驱动电压VDD通过第一TFT T1传输电流，因此，可以从发光器件710发射光。
图35是根据本发明的另一实施方式的显示设备900的像素P的电路图。
图35中示出的显示设备900的像素P可以包括作为发光器件710的OLED和用于驱动发光器件710的像素驱动电路PDC。
像素驱动电路PDC可以包括多个TFT(例如，第一至第四TFT)T1至T4。
用于将多个驱动信号提供给像素驱动电路PDC的多条信号线DL、EL、GL、PL、ICL和IL可以设置在像素P中。
与图34的像素P相比，图35的像素P还可以包括发光控制线EL。可以将发光控制信号EM提供给发光控制线EL。此外，与图34的像素驱动电路PDC相比，图35的像素驱动电路PDC还可以包括第三TFT T3，其是用于控制第一TFT T1的发光时间的发光控制晶体管。
然而，本发明的另一实施方式不限于此。可以以与上述结构不同的各种结构提供像素驱动电路PDC。例如，像素驱动电路PDC可以包括五个或六个TFT。
参照图35，当第n个像素P的栅极线由GLn表示时，与其相邻的第n-1个像素P的栅极线可以由GLn-1表示，第n-1个像素P的栅极线GLn-1可以用作第n个像素P的初始化控制线ICL。
第一电容器C1可以设置在第一TFT T1的栅极和发光器件710的一个电极之间。此外，第二电容器C2可以设置在发光器件710的一个电极和第三TFT T3的端子中被提供有像素驱动电压VDD的端子之间。
第二TFT T2可以由通过栅极线GL提供的扫描信号SS导通，并且可以将通过数据线DL提供的数据电压Vdata传送到第一TFT T1的栅极。
第四TFT T4可以连接到初始化电压线IL，并且可以由初始化控制信号ICS导通或截止，以在感测时段期间感测第一TFT T1(驱动晶体管)的特性。
第三TFT T3可以基于发光控制信号EM将像素驱动电压VDD传送到第一TFT T1，或者可以切断像素驱动电压VDD。当第三TFT T3导通时，可以将电流提供给第一TFT T1，因此，可以从发光器件710发射光。
根据本发明的另一实施方式，第二TFT T2和第三TFT T3可以彼此交叠，并且屏蔽电极可以设置在第二TFT T2和第三TFT T3之间。屏蔽电极可以连接到发光控制线EL。此外，栅极线GL和发光控制线EL可以被设置为彼此交叠。
图36是示出本发明的另一实施方式的截面图。
参照图36，其仅示出根据本发明的实施方式的第二薄膜晶体管T2与第四薄膜晶体管T4的每一个的截面图。
根据本发明的实施方式的显示设备10可以包括基板110、第一缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二缓冲层114、第二栅极绝缘层115、第二层间绝缘层116、钝化层117、堤层750、发光器件710、封装构件(未示出)、第二TFT T2和第四TFT T4。
基板110可以支撑显示设备10的各种元件。基板110可以包括玻璃或具有柔性的塑料材料。在基板110包括塑料材料的情况下，基板110可以包括例如聚酰亚胺(PI)。在基板110包括聚酰亚胺(PI)的情况下，可以在将包括玻璃的支撑基板设置在基板110下方的条件下执行制造显示设备10的工艺，并且在制造显示设备10的工艺完成之后，可以释放支撑基板。此外，在释放支撑基板之后，可以在基板110下方设置用于支撑基板110的背板。
在基板110包括聚酰亚胺(PI)的情况下，水分可能渗透包括聚酰亚胺(PI)的基板110，并且可能一直渗透到TFT或发光器件710，导致显示设备10的性能降低。根据本发明的另一实施方式的显示设备10可以包括双重(double)聚酰亚胺(PI)，用于防止其性能由于水渗透而降低。此外，可以在两个聚酰亚胺之间形成无机绝缘层，因此可以防止水分渗透下面的聚酰亚胺，从而增强显示设备的可靠性。
此外，在无机绝缘层形成在两个聚酰亚胺之间的情况下，充入到设置在下部的聚酰亚胺中的电荷可形成反向偏压，从而影响第二TFT T2或第四TFT T4。因此，可能需要形成单独的金属层，用于阻挡充入到聚酰亚胺的电荷。然而，在根据本发明的另一实施方式的显示设备10中，由于在两个聚酰亚胺之间形成无机绝缘层，所以无机绝缘层可以阻挡充入到设置在下部的聚酰亚胺中的电荷，从而提高产品的可靠性。无机绝缘层可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。例如，无机绝缘层可以包括硅石或二氧化硅(SiO2)。此外，可以省略用以阻挡充入到聚酰亚胺的电荷的金属层形成工艺，从而简化工艺并降低制造成本。
可以在基板110的整个表面上形成第一缓冲层111。第一缓冲层111可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。根据本发明的实施方式，第一缓冲层111可以由交替形成硅氮化物(SiNx)和硅氧化物(SiOx)的多层形成。例如，第一缓冲层111可以形成为n+1层。此处，n可以是偶数，例如0、2、4、6和8。因此，当n＝0时，第一缓冲层111可以由单层形成。此外，第一缓冲层111可以包括硅氮化物(SiNx)或硅氧化物(SiOx)。当n＝2时，第一缓冲层111可以由三层形成。在第一缓冲层111由三层形成的情况下，上层和下层可以包括硅氧化物(SiOx)，并且设置在上层和下层之间的中间层可以包括硅氮化物(SiNx)。当n＝4时，第一缓冲层111可以由四层形成。
如上所述，在第一缓冲层111由交替形成硅氮化物(SiNx)和硅氧化物(SiOx)的多层形成的情况下，第一缓冲层111的最上层和最下层可以包括硅氧化物(SiOx)。例如，包括多个层的第一缓冲层111可以包括接触第四TFT T4的第一有源层270的上层、接触基板110的下层、以及设置在上层和下层之间的中间层。此外，上层和下层可以包括硅氧化物(SiOx)。此外，由多层形成的第一缓冲层111的上层可以形成为比下层和中间层的每一个的厚度厚。
第四TFT T4可以设置在第一缓冲层111上。第四TFT T4可以包括第一有源层270、第四栅极G4、第四源极S4和第四漏极D4。然而，本实施方式不限于此，第四源极S4可以是漏极，第四漏极D4可以是源极。
第四TFT T4的第一有源层270可以设置在第一缓冲层111上。第一有源层270可以包括多晶硅。例如，第一有源层270可以包括低温多晶硅(LTPS)。
多晶硅材料可以具有
Figure BDA0002664452810000411
或更高的高迁移率，因此可以具有低能耗和良好的可靠性，从而可将多晶硅材料应用于多路复用器(MUX)和/或用于驱动元件的栅极驱动器，所述元件用于驱动显示像素的TFT。此外，在根据实施方式的显示设备中，可以将多晶硅材料用作开关TFT的半导体图案，但不限于此。例如，可以将多晶硅材料用作驱动TFT的半导体图案。在根据本发明的实施方式的显示设备中，包括多晶硅的第四TFT T4可以是驱动TFT，其电连接到像素电极711以将电流传送到发光器件710。
第一有源层270可以包括第四沟道区270C，以及各自设置在第四沟道区270C两侧的第四源极区270S和第四漏极区270D，其中在驱动第四TFT T4时在第四沟道区270C形成沟道。第四源极区270S可以是第一有源层270的连接到第四源极S4的部分，第四漏极区270D可以是第一有源层270的连接到第四漏极D4的部分。
第一栅极绝缘层112可以设置在第四TFT T4的第一有源层270上。第一栅极绝缘层112可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。
第四TFT T4的第四栅极G4可以设置在第一栅极绝缘层112上。第四栅极G4可以由单层或多层形成，其包括钼(Mo)、铜(Cu)、钛(Ti)、铝(Al)、铬(Cr)、金(Au)、镍(Ni)和钕(Nd)中的一种或其合金。第四栅极G4可以与第一有源层270的第四沟道区270C交叠，其间具有第一栅极绝缘层112。
第一层间绝缘层113可以设置在第一栅极绝缘层112和第四栅极G4上。第一层间绝缘层113可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。
第二缓冲层114可以形成在第一层间绝缘层113上。第二缓冲层114可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。
第二TFT T2的第二有源层230可以设置在第二缓冲层114上。第二有源层230可以包括具有氧化物半导体的氧化物半导体图案。第二TFT T2可以包括第二有源层230、第二栅极G2、第二源极S2和第二漏极D2。作为另一示例，第二源极S2可以是漏极，第二漏极D2可以是源极。第二有源层230可以包括第二沟道区230C(其中在驱动第二TFT T2时形成沟道)以及各自设置在第二沟道区230C的两侧的第二源极区230S和第二漏极区230D。第二源极区230S可以是第二有源层230的连接到第二源极S2的部分，第二漏极区230D可以是第二有源层230的连接到第二漏极D2的部分。
第二有源层230的氧化物半导体材料可以是带隙比多晶硅材料的带隙大的材料，因此，在截止状态下电子不能通过带隙，由此截止电流可较低。因此，包括具有氧化物半导体的有源层的TFT可以适用于导通时间较短而截止时间保持较长的开关TFT，但是本发明不限于此。例如，TFT可以用作驱动TFT。此外，截止电流可以较低，因此，可以减小辅助电容器的尺寸，由此TFT可以适用于高分辨率显示设备。参照图36，包括氧化物半导体的第二TFTT2可以是执行诸如开/关控制之类的开关功能的开关TFT。
可以在第二有源层230和第二缓冲层114上形成第二栅极绝缘层115。第二栅极绝缘层115可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。
可以在第二栅极绝缘层115上形成第二栅极G2。第二栅极G2可以与第二有源层230的第二沟道区230C交叠，其间具有第二栅极绝缘层115。此外，第二栅极G2可以由单层或多层形成，其包括钼(Mo)、铜(Cu)、钛(Ti)、铝(Al)、铬(Cr)、金(Au)、镍(Ni)和钕(Nd)中的一种或其合金。
可以在第二栅极G2和第二栅极绝缘层115上形成第二层间绝缘层116。第二层间绝缘层116可以由包括硅氮化物(SiNx)或硅氧化物(SiOx)的单层或其多层形成。
通过蚀刻第二层间绝缘层116、第二栅极绝缘层115、第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112，可以形成用于暴露第四TFT T4的第一有源层270的接触孔。因此，可以形成暴露第一有源层270的第四源极区270S和第四漏极区270D的多个接触孔(例如，第一和第二接触孔)CH1和CH2。
此外，可以通过蚀刻第二层间绝缘层116和第二栅极绝缘层115来形成用于暴露第二TFT T2的第二有源层230的接触孔。因此，可以形成暴露第二有源层230的第二源极区230S和第二漏极区230D的多个接触孔CH3和CH4(例如，第三和第四接触孔)。
此外，可以通过第一接触孔CH1和第二接触孔CH2执行用于使第一有源层270脱氢的高温热处理工艺。例如，高温热处理工艺可以在350℃或更高的高温下在腔室中执行一小时。随后，可以执行离子掺杂工艺以向第二有源层230的第二源极区230S和第二漏极区230D提供导电性。用于离子掺杂工艺的掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
第二TFT T2的第二源极S2和第二漏极D2以及第四TFT T4的第四源极S4和第四漏极D4可以设置在第二层间绝缘层116上。
第四TFT T4的第四源极S4和第四漏极D4可以通过各自形成在第二层间绝缘层116、第二栅极绝缘层115、第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112中的第一接触孔CH1和第二接触孔CH2连接到第一有源层270的第四源极区270S和第四漏极区270D。
第二TFT T2的第二源极S2和第二漏极D2可以通过各自形成在第二层间绝缘层116和第二栅极绝缘层115中的第三接触孔CH3和第四接触孔CH4连接到第二有源层230的第二源极区230S和第二漏极区230D。
第二TFT T2的第二源极S2和第二漏极D2以及第四TFT T4的第四源极S4和第四漏极D4可以包括相同的材料，并且可以设置在同一层上。此外，第二TFT T2的第二源极S2和第二漏极D2以及第四TFT T4的第四源极S4和第四漏极D4可以由单层或多层形成，其包括钼(Mo)、铜(Cu)、钛(Ti)、铝(Al)、铬(Cr)、金(Au)、镍(Ni)和钕(Nd)中的一种或其合金。
下面将参照图37A至图37D更详细地描述形成用于暴露第二有源层230的第三接触孔CH3和第四接触孔CH4的工艺、高温热处理工艺和形成第二有源层230的第二源极区230S和第二漏极区230D的离子掺杂工艺。图37A至37D是更详细地示出图36中示出了第二TFT T2的区域B的截面图。
参照图37A，对于蚀刻工艺，可以在第二层间绝缘层116上形成光致抗蚀剂(PR)图案60。光致抗蚀剂图案60可以包括与第二栅极G2交叠的第二光致抗蚀剂图案62、与第二光致抗蚀剂图案62的左表面分开设置的第一光致抗蚀剂图案61、以及与第二光致抗蚀剂图案62的右表面分开设置的第三光致抗蚀剂图案63。
第二光致抗蚀剂图案62的一个侧表面和第一光致抗蚀剂图案61可以彼此分开设置，并且可以形成暴露第二层间绝缘层116的与第二有源层230的第二源极区230S对应的顶表面的第一开口部分OP1。此外，第二光致抗蚀剂图案62的另一侧表面和第三光致抗蚀剂图案63可以彼此分开地设置，并且可以形成暴露第二层间绝缘层116的与第二有源层230的第二漏极区230D对应的顶表面的第二开口部分OP2。
参照图37B，可以通过蚀刻工艺去除通过第一开口部分OP1和第二开口部分OP2暴露的第二层间绝缘层116。此外，可以通过蚀刻工艺去除形成在第二层间绝缘层116下方的第二栅极绝缘层115。如上所述，通过使用光致抗蚀剂图案60作为掩模，可以去除与在第一开口部分OP1和第二开口部分OP2处暴露的区域对应的绝缘层，并且因此可以形成接触孔。例如，可以通过蚀刻与第一开口部分OP1对应的第二栅极绝缘层115和第二层间绝缘层116来形成暴露第二有源层230的第三接触孔CH3。此外，可以通过蚀刻与第二开口部分OP2对应的第二栅极绝缘层115和第二层间绝缘层116来形成暴露第二有源层230的第四接触孔CH4。
在形成第三接触孔CH3和第四接触孔CH4之后，如图37C所示，可以通过灰化工艺去除光致抗蚀剂图案60。此外，可以在350℃或更高的高温下执行高温热处理工艺。参照图36，可以执行高温热处理工艺，以使第一有源层270脱氢或结晶。
随后，参照图37D，可以形成与第二TFT T2的第二栅极G2交叠的掺杂掩模图案70。掺杂掩模图案70可以是包括光致抗蚀剂的光致抗蚀剂图案。如图37D所示，可以通过使用掺杂掩模图案70作为掩模来执行掺杂工艺。掺杂工艺可以是使用掺杂剂的掺杂工艺，并且掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。通过掺杂不与掺杂掩模图案70交叠的第二有源层230可以具有导电性。因此，第二TFT T2的第二有源层230可以包括多个导电提供部233a和233b。此外，可以不掺杂第二有源层230的第二沟道区230C。为了防止掺杂第二沟道区230C，掺杂掩模图案70可以防止掺杂剂在掺杂工艺中被注入到第二沟道区230C中。因此，掺杂掩模图案70可以用作防止掺杂第二沟道区230C的掩模。
参照图37D，关于截面图，掺杂掩模图案70可以具有比第二栅极G2的宽度大的宽度。
通过使用掺杂剂的掺杂工艺提供有导电性的导电性提供部233a和233b可以具有比第二沟道区230C的掺杂剂浓度高的掺杂剂浓度，并且可以具有比第二沟道区230C的电阻率低的电阻率。
参照图37D，可以由掺杂掩模图案70保护多个偏移部(例如，第一偏移部和第二偏移部)232a和232b。因此，可以防止掺杂剂直接注入到偏移部232a和232b中。然而，掺杂在导电性提供部233a和233b上的掺杂剂可扩散到偏移部232a和232b。因此，可以获得在偏移部232a和232b上部分地掺杂掺杂剂的效果。
在图37D中，当第二栅极G2的宽度是LG并且掺杂掩模图案70从第二栅极G2突出的宽度是Loh时，可以在满足下面的方程式2的条件下执行掺杂。
[方程式2]
LG×Loh×1/η2≥1
其中η2＝0.5μm2。
第一偏移部232a和第二偏移部232b中的每一个可以具有与突出宽度Loh对应的宽度。当第二栅极G2的宽度LG和掺杂掩模图案70从第二栅极G2突出的宽度Loh满足方程式2时，可以形成满足方程式2的偏移部232a和232b。
根据本发明的另一实施方式，在方程式2中，η2＝1.5μm2。可选择地，η2可以满足关系“0.5μm2≤η2≤1.5μm2”。
掺杂剂的浓度在多个导电性提供部233a和233b中可以是最高的。多个偏移部232a和232b可以具有比导电性提供部233a和233b中的每一个的掺杂剂浓度低的掺杂剂浓度。存在少量掺杂剂扩散到没有直接用掺杂剂掺杂的第二沟道区230C的可能性。第二沟道区230C可几乎不包括掺杂剂，或者可以具有非常低浓度的掺杂剂。
因此，如图37D所示，基于使用掺杂掩模图案70的掺杂工艺，第二TFT T2的第二有源层230可以包括具有相对较低的掺杂剂浓度的第二沟道区230C、具有相对较高的掺杂剂浓度的导电性提供部233a和233b、以及具有比导电性提供部233a和233b中的每一个的浓度低且比第二沟道区230C的浓度高的浓度的偏移部232a和232b。此外，第一导电提供部233a和第一偏移部232a可以是第二源极区230S。此外，第二导电性提供部233b和第二偏移部232b可以是第二漏极区230D。
偏移部232a和232b可以具有沿从第二沟道区230C到导电性提供部233a和233b的方向增加的掺杂剂浓度梯度。例如，第一偏移部232a可以具有沿从第二沟道区230C到第一导电性提供部233a的方向增加的掺杂剂浓度梯度，第二偏移部232b可以具有沿从第二沟道区230C到第二导电性提供部233b的方向增加的掺杂剂浓度梯度。
偏移部232a和232b中的每一个的电阻率可以低于第二沟道区230C的电阻率，并且可以高于导电性提供部233a和233b中的每一个的电阻率。偏移部232a和232b可以具有沿从第二沟道区230C到导电性提供部233a和233b的方向减小的电阻率梯度。
因此，偏移部232a和232b可以在导电性提供部233a和233b与未提供有导电性的第二沟道区230C之间执行电缓冲功能。
详细地，由于偏移部232a和232b设置在第二沟道区230C与导电性提供部233a和233b之间，所以在第二TFT T2的截止(OFF)状态下，可以防止漏电流在第二沟道区230C与导电性提供部233a和233b之间流动。如上所述，偏移部232a和232b可以防止当第二TFT T2处于截止(OFF)状态时在第二TFT T2中出现漏电流。
此外，如图37D所示，可以在第二栅极G2上形成第二层间绝缘层116，然后，可以执行掺杂掺杂剂的掺杂工艺。因此，掺杂剂可以掺杂在第二层间绝缘层116和第二栅极绝缘层115上。因此，第二层间绝缘层116和第二栅极绝缘层115的与第二有源层230的导电性提供部233a和233b交叠的区域可包括掺杂剂。掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。因此，第二层间绝缘层116和第二栅极绝缘层115可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。此外，掺杂剂可掺杂在第二层间绝缘层116的与第二栅极G2交叠的区域上。因此，第二层间绝缘层116的与第二栅极G2交叠的区域可包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。此外，第二层间绝缘层116的与第二栅极G2交叠的区域可不包括掺杂剂材料。
在与导电性提供部233a和233b交叠的区域中，导电性提供部233a和233b中的每一个的掺杂剂浓度可以高于第二栅极绝缘层150的掺杂剂浓度、第二层间绝缘层116的掺杂剂浓度以及第二缓冲层114的掺杂剂浓度。此外，在与导电性提供部233a和233b交叠的区域中，第二缓冲层114的掺杂剂浓度可以高于导电性提供部233a和233b中的每一个的掺杂剂浓度、第二栅极绝缘层150的掺杂剂浓度和第二层间绝缘层116的掺杂剂浓度。
可以通过调整在掺杂工艺中施加到掺杂剂的加速电压来调整第二层间绝缘层116、第二栅极绝缘层115、导电性提供部233a和233b以及第二缓冲层114中的每一个的掺杂剂浓度。
当施加到掺杂剂的加速电压增加以将掺杂剂充分地掺杂在导电性提供部233a和233b上时，掺杂剂可掺杂在导电性提供部233a和233b上，此外，可掺杂在第二缓冲层114上。当用于掺杂的加速电压增加到不期望的水平时，可能损坏第二有源层230。因此，根据本发明的实施方式，可以调整加速电压，使得导电性提供部233a和233b中的掺杂剂浓度最大，或者第二缓冲层114的上部中的掺杂剂浓度最大。
根据本发明的实施方式，当导电性提供部233a和233b中的掺杂剂浓度最大或者第二缓冲层114中的掺杂剂浓度最大时，可以对导电性提供部233a和233b有效地执行掺杂。此外，当导电性提供部233a和233b中的掺杂剂浓度最大或者第二缓冲层114中的掺杂剂浓度最大时，可以认为第二TFT T2有效地工作。
根据本发明的实施方式，由于在形成用于暴露第一有源层270和第二有源层230的接触孔的工艺和通过接触孔执行的高温热处理工艺之后执行掺杂掺杂剂的工艺，所以可以在形成在第二有源层230上的第二层间绝缘层116和第二栅极绝缘层115上掺杂掺杂剂。因此，当从形成在第二有源层230上的第二层间绝缘层116和第二栅极绝缘层115检测到掺杂剂时，可以了解到在高温热处理工艺之后执行了掺杂掺杂剂的工艺。
参照图37E，第二源极S2和第二漏极D2可以形成在第二层间绝缘层116上，并且可以通过形成在第二层间绝缘层116和第二栅极绝缘层115中的多个接触孔CH3和CH4连接到第二有源层230。
参照图36，钝化层117可以形成在第四TFT T4的第四源极S4和第四漏极D4以及第二TFT T2的第二源极S2和第二漏极D2上。
可以在钝化层117形成中用于暴露第四TFT T4的第四源极S4的接触孔。然而，本发明的实施方式不限于此，可以在钝化层117中形成用于暴露第四TFT T4的第四漏极D4的接触孔。钝化层117可以是有机材料层。例如，钝化层117可以由单层或双层形成，其包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂之类的有机材料。作为另一示例，钝化层117可以由包括诸如硅氮化物(SiNx)或硅氧化物(SiOx)之类的无机材料的单层或其多层形成。可选择地，钝化层117可以由包括无机材料和有机材料的多层形成。
发光器件710的像素电极711可以设置在钝化层117上。像素电极711可以通过形成在钝化层117中的接触孔电连接到第四TFT T4。连接到像素电极711的第四TFT T4可以是将电流传送到发光器件710的驱动TFT。
像素电极711可以以多层结构形成，该多层结构包括透明导电层和具有高反射效率的不透明导电层。透明导电层可以包括具有高功函数值的材料，例如氧化铟锡(ITO)或氧化铟锌(IZO)。此外，不透明导电层可以以单层结构或多层结构形成，其包括铝(Al)、银(Ag)、铜(Cu)、铅(Pb)、钼(Mo)、钛(Ti)或其合金。例如，像素电极711可以包括依次形成的透明导电层、不透明导电层和透明导电层。然而，本发明的实施方式不限于此，例如，像素电极711可以包括依次形成的透明导电层和不透明导电层。
根据本发明的实施方式的显示设备可以是顶部发光显示设备，因此，像素电极711可以是阳极电极。当显示设备为底部发光型时，设置在钝化层117上的像素电极711可以是阴极电极。
堤层750可以设置在像素电极711和钝化层117上。可以在堤层750中形成用于暴露像素电极711的开口部分。堤层750可以限定显示设备的发光区域，因此，可以被称为像素限定层。间隔物(spacer)可以进一步设置在堤层750上。此外，发光器件710的发光层712可以进一步设置在像素电极711上。
发光层712可以包括空穴层(HL)、发光材料层(EML)和电子层(EL)，它们按顺序或按相反的顺序形成在像素电极711上。
此外，发光层712可以包括第一发光层和第二发光层，在其间具有电荷生成层(CGL)。在这种情况下，第一发光层和第二发光层中的一个发光材料层可以发射蓝光，并且第一发光层和第二发光层中的另一个发光材料层可以发射黄绿光，从而通过第一发光层和第二发光层发射白光。通过第一发光层和第二发光层发射的白光可以入射到设置在发光层上的滤色器上以实现彩色图像。作为另一示例，在没有单独滤色器的情况下，每个发光层可以发射与每个子像素对应的彩色光，以实现彩色图像。即，红色(R)子像素的发光层可以发射红光，绿色(G)子像素的发光层可以发射绿光，蓝色(B)子像素的发光层可以发射蓝光。
参照图36，发光器件710的公共电极713可以进一步设置在发光层712上。公共电极713可以与像素电极711交叠，其间具有发光层712。在根据本发明的实施方式的显示设备中，公共电极713可以是阴极电极。
用于防止水渗透的封装构件可以进一步设置在公共电极713上。封装构件可以包括第一封装层、第二封装层和第三封装层。第二封装层可以包括与第一封装层和第三封装层中的每一个的材料不同的材料。例如，第一封装层和第三封装层中的每一个可以是包括无机绝缘材料的无机绝缘层，并且第二封装层可以是包括有机绝缘材料的有机绝缘层。封装构件的第一封装层可以设置在公共电极713上。此外，第二封装层可以设置在第一封装层上。此外，第三封装层可以设置在第二封装层上。
封装构件的第一封装层和第三封装层可以包括诸如硅氮化物(SiNx)或硅氧化物(SiOx)之类的无机材料。封装构件的第二封装层可以由单层或双层形成，其包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂之类的有机材料。
图38、39A和39B是根据本发明的另一实施方式的显示设备的横截面图和工艺图。在下文中，省略或将在下面简要地给出与以上参照图36和37A至37C给出的描述相同或相似的描述。例如，对基板110、第一缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二缓冲层114、第二栅极绝缘层115、第二层间绝缘层116、钝化层117、堤层750、发光器件710、封装构件和第四TFT T4的描述可以与上述描述基本相同。因此，省略或将在下面简要地给出对与图36基本相同的图38的结构的重复描述。此外，省略或将在下面简要地给出对与图37A至37C基本相同的工艺的描述。
参照图38，根据本发明的另一实施方式的显示设备20可以包括基板110、第一缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二缓冲层114、第二栅极绝缘层115、第二层间绝缘层116、钝化层117、堤层750、发光器件710、封装构件、第四TFT T4、第二TFT T2和金属图案80。
金属图案80可以设置在第二层间绝缘层116上，并且可以与第二栅极G2交叠。
参照图38和39A，可以在第二栅极绝缘层115和第二层间绝缘层116中形成各自暴露第二有源层230的第三接触孔CH3和第四接触孔CH4。可以执行干蚀刻工艺，用于在第二栅极绝缘层115和第二层间绝缘层116中形成第三接触孔CH3和第四接触孔CH4。此外，通过形成第三接触孔CH3和第四接触孔CH4的干蚀刻工艺，第二有源层230的被接触孔CH3和CH4暴露的区域可以具有导电性。
此外，如图38所示，通过蚀刻第二层间绝缘层116、第二栅极绝缘层115、第二缓冲层114、第一层间绝缘层113和第一栅极绝缘层112，可以形成各自暴露第一有源层270的第一接触孔CH1和第二接触孔CH2。此外，在形成第一接触孔CH1到第四接触孔CH4之后，可以在350℃或更高的高温下执行用于使第一有源层270脱氢或结晶的高温热处理工艺。此外，通过干蚀刻工艺而提供有导电性的第二有源层230的提供有导电性的区域可以通过高温热处理工艺部分地扩散到其两侧。
在热处理工艺之后，可以形成第四源极S4、第四漏极D4、第二源极S2、第二漏极D2和金属图案80。
参照图39B，第二源极S2和第二漏极D2可以通过形成在第二层间绝缘层116和第二栅极绝缘层115中的接触孔CH3和CH4连接到第二有源层230。第二源极S2可以通过第三接触孔CH3连接到第二有源层230的第二源极区230S。此外，第二漏极D2可以通过第四接触孔CH4连接到第二有源层230的第二漏极区230D。此外，金属图案80可以设置在第二层间绝缘层116上，并且可以与第二栅极G2交叠。此外，关于截面图，金属图案80的宽度可以大于第二栅极G2的宽度。关于平面图，金属图案80的面积可以大于第二栅极G2的面积。例如，第二栅极G2可以设置在由金属图案80限定的区域中。
如图39B所示，可以执行使用掺杂剂的掺杂工艺。由于金属图案80，可以不将掺杂剂掺杂在第二沟道区230C上。结果，第二沟道区230C可以保持半导体特性。
通过使用掺杂剂的掺杂工艺而提供有导电性的多个导电性提供部233a和233b可以具有比第二沟道区230C的掺杂剂浓度高的掺杂剂浓度，并且可以具有比第二沟道区230C的电阻率低的电阻率。
参照图39B，可以由金属图案80保护多个偏移部(例如，第一偏移部和第二偏移部)232a和232B。因此，可以防止掺杂剂直接注入到偏移部232a和232b中。然而，掺杂在导电性提供部233a和233b上的掺杂剂可扩散到偏移部232a和232b。因此，可以获得在偏移部232a和232b上部分地掺杂掺杂剂的效果。
在图39B中，当第二栅极G2的宽度是LG并且金属图案80从第二栅极G2突出的宽度是Loh时，可以在满足下面的方程式2的条件下执行掺杂。
[方程式2]
LG×Loh×1/η2≥1
其中η2＝0.5μm2。
第一偏移部232a和第二偏移部232b中的每一个可以具有与突出宽度Loh对应的宽度。当第二栅极G2的宽度LG和突出宽度Loh满足方程式2时，可以形成满足方程式2的偏移部232a和232b。
根据本发明的另一实施方式，在方程式2中，η2＝1.5μm2。可选择地，η2可以满足关系“0.5μm2≤η2≤1.5μm2”。
掺杂剂的浓度在多个导电性提供部233a和233b中可以是最高的。多个偏移部232a和232b可以具有比导电性提供部233a和233b中的每一个的掺杂剂浓度低的掺杂剂浓度。存在少量掺杂剂扩散到没有直接用掺杂剂掺杂的第二沟道区230C的可能性。第二沟道区230C可几乎不包括掺杂剂，或者可以具有非常低浓度的掺杂剂。
偏移部232a和232b可以具有沿从第二沟道区230C到导电性提供部233a和233b的方向增加的掺杂剂浓度梯度。例如，第一偏移部232a可以具有沿从第二沟道区230C到第一导电性提供部233a的方向增加的掺杂剂浓度梯度，第二偏移部232b可以具有沿从第二沟道区230C到第二导电性提供部233b的方向增加的掺杂剂浓度梯度。
此外，偏移部232a和232b中的每一个的电阻率可以低于第二沟道区230C的电阻率，并且可以高于导电性提供部233a和233b中的每一个的电阻率。偏移部232a和232b可以具有沿从第二沟道区230C到导电性提供部233a和233b的方向减小的电阻率梯度。
因此，偏移部232a和232b可以在导电性提供部233a和233b与未提供有导电性的第二沟道区230C之间执行电缓冲功能。
详细地，由于偏移部232a和232b设置在第二沟道区230C与导电性提供部233a和233b之间，所以在第二TFT T2的截止(OFF)状态下，可以防止漏电流在第二沟道区230C与导电性提供部233a和233b之间流动。如上所述，偏移部232a和232b可以防止当第二TFT T2处于截止(OFF)状态时在第二TFT T2中出现漏电流。
当第二TFT T2基于施加到第二栅极G2的栅极电压而导通时，第二沟道区230C的导电性可增加，但是受在第二栅极G2中生成的电场的影响不大的偏移部232a和232b中的每一个的导电性不会显著增加。因此，当第二TFT T2导通时，偏移部232a和232b中的每一个的导电性可以低于第二沟道区230C的导电性和导电性提供部233a和233b中的每一个的导电性。因此，偏移部232a和232b可以防止第二TFT T2的阈值电压发生偏移。因此，可以增强第二TFT T2的电稳定性。
此外，如图39B所示，可以在第二栅极G2上形成第二层间绝缘层116，然后，可以执行掺杂掺杂剂的掺杂工艺。因此，掺杂剂可以掺杂在第二层间绝缘层116和第二栅极绝缘层115上。因此，第二层间绝缘层116和第二栅极绝缘层115的与第二有源层230的导电性提供部233a和233b交叠的区域可以包括掺杂剂。掺杂剂可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。因此，第二层间绝缘层116和第二栅极绝缘层115可以包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。此外，第二栅极绝缘层115的与第二栅极G2交叠的区域可不包括掺杂剂材料。此外，第二层间绝缘层116的与金属图案80和第二栅极G2交叠的区域可不包括掺杂剂材料。
根据本发明的实施方式，由于在形成用于暴露第一有源层270和第二有源层230的接触孔的工艺和通过接触孔执行的高温热处理工艺之后执行掺杂掺杂剂的工艺，所以可以在形成在第二有源层230上的第二层间绝缘层116和第二栅极绝缘层115上掺杂掺杂剂。因此，当从形成在第二有源层230上的第二层间绝缘层116和第二栅极绝缘层115检测到掺杂剂时，可以了解到在高温热处理工艺之后执行了掺杂掺杂剂的工艺。
根据本发明的实施方式的薄膜晶体管包括：在基板上的有源层；与有源层分开设置以至少部分地与有源层交叠的栅极；以及在有源层和栅极之间的栅极绝缘层，其中，栅极绝缘层覆盖有源层的面对栅极的整个顶表面，有源层包括与栅极交叠的沟道部、不与栅极交叠的导电性提供部、以及在沟道部和导电性提供部之间的偏移部，偏移部不与栅极交叠，并且导电性提供部掺杂有掺杂剂。
根据本发明的实施方式，当沟道部的宽度是L1并且偏移部的宽度是L2时，薄膜晶体管满足下面的方程式1，
[方程式1]
L1×L2×1/η1≥1
其中η1＝0.5μm2。
根据本发明的实施方式，有源层包括氧化物半导体材料。
根据本发明的实施方式，掺杂剂包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
根据本发明的实施方式，偏移部具有沿从沟道部到导电性提供部的方向增加的掺杂剂浓度梯度。
根据本发明的实施方式，偏移部的电阻率低于沟道部的电阻率，并且高于导电性提供部的电阻率。
根据本发明的实施方式，偏移部的宽度是0.25μm或者更大。
根据本发明的实施方式，沟道部的宽度是2μm或者更大。
根据本发明的实施方式，薄膜晶体管还包括设置在基板与有源层之间的缓冲层，其中掺杂剂掺杂在缓冲层上。
根据本发明的实施方式，在与导电性提供部交叠的区域中，导电性提供部的掺杂剂浓度高于栅极绝缘层的掺杂剂浓度和缓冲层的掺杂剂浓度。
根据本发明的实施方式，在与导电性提供部交叠的区域中，缓冲层的掺杂剂浓度高于导电性提供部的掺杂剂浓度和栅极绝缘层的掺杂剂浓度。
根据本发明的实施方式，有源层包括在基板上的第一氧化物半导体层以及在第一氧化物半导体层上的第二氧化物半导体层。
根据本发明的实施方式，薄膜晶体管还包括彼此分开设置并连接到有源层的源极和漏极。
根据本发明的实施方式，源极和漏极与栅极设置在相同层上，并且包括与栅极的材料相同的材料。
根据本发明的另一实施方式的薄膜晶体管基板包括：基础基板；以及在基础基板上的第一薄膜晶体管和第二薄膜晶体管，其中，第一薄膜晶体管包括在基础基板上的第一有源层、以及与第一有源层分开设置以至少部分地与第一有源层交叠的第一栅极，第二薄膜晶体管包括在基础基板上的第二有源层、与第二有源层分开设置以至少部分地与第二有源层交叠的栅极、以及在第二有源层和第二栅极之间的栅极绝缘层，其中，栅极绝缘层覆盖第二有源层的面对第二栅极的整个顶表面，第二有源层包括与第二栅极交叠的沟道部、不与第二栅极交叠的导电性提供部、以及在沟道部和导电性提供部之间的偏移部，其中，偏移部不与第二栅极交叠，导电性提供部掺杂有掺杂剂，第一有源层和第二有源层设置在不同的层上。
根据本发明的另一实施方式，第一有源层为硅半导体层，第二有源层为氧化物半导体层。
根据本发明的另一实施方式的制造薄膜晶体管的方法包括：在基板上形成有源层、在有源层上形成栅极绝缘层、在栅极绝缘层上形成栅极以至少部分地与有源层交叠、以及在有源层上掺杂掺杂剂，其中，栅极绝缘层覆盖有源层的面对栅极的整个顶表面，形成栅极包括：在栅极绝缘层上形成栅极材料层；在栅极材料层上形成光致抗蚀剂图案；以及通过使用光致抗蚀剂图案作为掩模来蚀刻栅极材料层，其中，光致抗蚀剂图案的面积大于栅极的面积，在平面图中栅极设置在由光致抗蚀剂图案限定的区域中，掺杂剂在有源层上的掺杂使用光致抗蚀剂图案作为掩模。
根据本发明的另一实施方式，掺杂剂包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
根据本发明的另一实施方式，当栅极的宽度是LG并且光致抗蚀剂图案从栅极突出的宽度是Loh时，制造方法满足下面的方程式2，
[方程式2]
LG×Loh×1/η2≥1
其中η2＝0.5μm2。
根据本发明的另一实施方式的显示设备包括：基板、在基板上的像素驱动电路、以及连接到像素驱动电路的发光器件，其中，像素驱动电路包括薄膜晶体管，薄膜晶体管包括在所述基板上的有源层、与有源层分开设置以至少部分地与有源层交叠的栅极、以及在有源层和栅极之间的栅极绝缘层，其中，栅极绝缘层覆盖有源层的面对栅极的整个顶表面，有源层包括与栅极交叠的沟道部、不与栅极交叠的导电性提供部、以及在沟道部和导电性提供部之间的偏移部，其中，偏移部不与栅极交叠，并且导电性提供部掺杂有掺杂剂。
根据本发明的另一实施方式的显示设备包括第一薄膜晶体管、第一层间绝缘层、第二薄膜晶体管和第二层间绝缘层，第一薄膜晶体管包括：包含多晶硅的第一有源层；与第一有源层交叠的第一栅极，且在第一有源层和第一栅极之间具有第一栅极绝缘层；以及各自连接到第一有源层的第一源极和第一漏极，第一层间绝缘层设置在第一栅极上，第二薄膜晶体管包括：包含氧化物半导体的第二有源层；与第二有源层交叠的第二栅极，且在第二有源层和第二栅极之间具有第二栅极绝缘层；以及各自连接到第二有源层的第二源极和第二漏极，第二层间绝缘层设置在第一栅极、第二栅极和第二栅极绝缘层上，其中，第二栅极绝缘层和第二层间绝缘层包括用于掺杂第二有源层的掺杂剂。
根据本发明的另一实施方式，掺杂在第二有源层上的掺杂剂包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
根据本发明的另一实施方式，第二有源层包括与第二栅极交叠的第二沟道区、设置在第二沟道区的一侧并连接到第二源极的第二源极区、以及设置在第二沟道区的另一侧并连接到第二漏极的第二漏极区。
根据本发明的另一实施方式，第二源极区包括设置在第二沟道区的一侧的第一导电性提供部和设置在第一导电性提供部与第二沟道区的一侧之间的第一偏移部，第二漏极区包括设置在第二沟道区的另一侧的第二导电性提供部和设置在第二导电性提供部与第二沟道区的另一侧之间的第二偏移部。
根据本发明的另一实施方式，第一导电性提供部、第二导电性提供部、第一偏移部和第二偏移部包括掺杂剂。
根据本发明的另一实施方式，第一导电性提供部和第二导电性提供部中的每一个的掺杂剂浓度高于第一偏移部和第二偏移部中的每一个的掺杂剂浓度。
根据本发明的实施方式，可以在不对栅极绝缘层进行图案化的情况下，通过使用光致抗蚀剂图案作为掩模的掺杂工艺在半导体层的导电性提供部和沟道部之间形成偏移部，并且基于偏移部，可以确保薄膜晶体管的有效沟道宽度。
根据本发明的另一实施方式，由于薄膜晶体管的有源层包括偏移部，所以可以确保沟道层和导电性提供区的电稳定性，并使绝缘层对有源层的影响最小化，从而确保薄膜晶体管的驱动稳定性。
根据本发明的另一实施方式，可易于确保薄膜晶体管的有效沟道宽度，并且可以将薄膜晶体管制造为具有小尺寸。薄膜晶体管可以被集成并提供到各种电子产品中，并且通过使用薄膜晶体管，可以制造高分辨率的显示设备。
本发明的上述特征、结构和效果被包括在本发明的至少一个实施方式中，但是不限于仅一个实施方式。此外，所属领域技术人员可以通过其他实施方式的组合或修改来实现本发明的至少一个实施方式中描述的特征、结构和效果。因此，与组合和修改相关联的内容应被解释为落在本发明的范围内。
对于所属领域技术人员将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和改变。因此，本发明旨在涵盖落入所附权利要求书及其等同范围内的对本发明的所有修改和变化。

Claims (34)

1.一种薄膜晶体管，包括：
在基板上的有源层；
栅极，所述栅极与所述有源层分开设置以至少部分地与所述有源层交叠；及
在所述有源层和所述栅极之间的栅极绝缘层，
其中，
所述栅极绝缘层覆盖所述有源层的面对所述栅极的整个顶表面，
所述有源层包括：
与所述栅极交叠的沟道部；
不与所述栅极交叠的导电性提供部；及
在所述沟道部和所述导电性提供部之间的偏移部，
其中所述偏移部不与所述栅极交叠，
其中所述导电性提供部掺杂有掺杂剂。
2.根据权利要求1所述的薄膜晶体管，其中，
在所述沟道部的宽度是L1并且所述偏移部的宽度是L2时，所述薄膜晶体管满足下面的方程式1，
[方程式1]
L1×L2×1/η1≥1
其中η1满足关系：0.5μm2≤η1≤1.5μm2。
3.根据权利要求2所述的薄膜晶体管，其中，η1＝0.5μm2。
4.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括氧化物半导体材料。
5.根据权利要求1所述的薄膜晶体管，其中，所述掺杂剂包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
6.根据权利要求1所述的薄膜晶体管，其中，所述偏移部具有沿着从所述沟道部到所述导电性提供部的方向增加的掺杂剂浓度梯度。
7.根据权利要求1所述的薄膜晶体管，其中，所述偏移部的电阻率低于所述沟道部的电阻率，并且高于所述导电性提供部的电阻率。
8.根据权利要求1所述的薄膜晶体管，其中，所述偏移部的宽度是0.25μm或者更大。
9.根据权利要求1所述的薄膜晶体管，其中，所述沟道部的宽度是2μm或者更大。
10.根据权利要求1所述的薄膜晶体管，还包括设置在所述基板与所述有源层之间的缓冲层，
其中，所述掺杂剂掺杂在所述缓冲层上。
11.根据权利要求10所述的薄膜晶体管，其中，在与所述导电性提供部交叠的区域中，所述导电性提供部的掺杂剂浓度高于所述栅极绝缘层的掺杂剂浓度和所述缓冲层的掺杂剂浓度。
12.根据权利要求10所述的薄膜晶体管，其中，在与所述导电性提供部交叠的区域中，所述缓冲层的掺杂剂浓度高于所述导电性提供部的掺杂剂浓度和所述栅极绝缘层的掺杂剂浓度。
13.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：
在所述基板上的第一氧化物半导体层；及
在所述第一氧化物半导体层上的第二氧化物半导体层。
14.根据权利要求1所述的薄膜晶体管，还包括彼此分开设置并连接到所述有源层的源极和漏极。
15.根据权利要求14所述的薄膜晶体管，其中，所述源极和所述漏极与所述栅极设置在相同层上，并且包括与所述栅极的材料相同的材料。
16.根据权利要求1所述的薄膜晶体管，其中，在所述薄膜晶体管导通时，所述偏移部的电阻率高于所述沟道部的电阻率，并且高于所述导电性提供部的电阻率。
17.一种薄膜晶体管基板，包括：
基础基板；及
在所述基础基板上的第一薄膜晶体管和第二薄膜晶体管，
其中，
所述第一薄膜晶体管包括在所述基础基板上的第一有源层、以及与所述第一有源层分开设置以至少部分地与所述第一有源层交叠的第一栅极，
所述第二薄膜晶体管包括：
在所述基础基板上的第二有源层；
与所述第二有源层分开设置以至少部分地与所述第二有源层交叠的栅极；及
在所述第二有源层和所述第二栅极之间的栅极绝缘层，
其中，所述栅极绝缘层覆盖所述第二有源层的面对所述第二栅极的整个顶表面，
所述第二有源层包括：
与所述第二栅极交叠的沟道部；
不与所述第二栅极交叠的导电性提供部；及
在所述沟道部和所述导电性提供部之间的偏移部，
其中，所述偏移部不与所述第二栅极交叠，
所述导电性提供部掺杂有掺杂剂，
所述第一有源层和所述第二有源层设置在不同的层上。
18.根据权利要求17所述的薄膜晶体管基板，其中，所述第一有源层为硅半导体层，所述第二有源层为氧化物半导体层。
19.根据权利要求17所述的薄膜晶体管基板，其中，所述偏移部的电阻率低于所述沟道部的电阻率，并且高于所述导电性提供部的电阻率。
20.根据权利要求17所述的薄膜晶体管基板，其中，在所述第二薄膜晶体管导通时，所述偏移部的电阻率高于所述沟道部的电阻率，并且高于所述导电性提供部的电阻率。
21.一种制造薄膜晶体管的方法，所述方法包括：
在基板上形成有源层；
在所述有源层上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极以至少部分地与所述有源层交叠；及
在所述有源层上掺杂掺杂剂，
其中，
所述栅极绝缘层覆盖所述有源层的面对所述栅极的整个顶表面，
形成所述栅极包括：
在所述栅极绝缘层上形成栅极材料层，
在所述栅极材料层上形成光致抗蚀剂图案；及
通过使用所述光致抗蚀剂图案作为掩模来蚀刻所述栅极材料层，
其中，所述光致抗蚀剂图案的面积大于所述栅极的面积，
在平面图中所述栅极设置在由所述光致抗蚀剂图案限定的区域中，
所述掺杂剂在所述有源层上的掺杂使用所述光致抗蚀剂图案作为掩模。
22.根据权利要求21所述的方法，其中，所述掺杂剂包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
23.根据权利要求21所述的方法，其中，
在所述栅极的宽度是LG并且所述光致抗蚀剂图案从所述栅极突出的宽度是Loh时，所述方法满足下面的方程式2，
[方程式2]
LG×Loh×1/η2≥1
其中η2满足关系：0.5μm2≤η2≤1.5μm2。
24.根据权利要求23所述的方法，其中，η2＝0.5μm2。
25.一种显示设备，包括：
基板；
在所述基板上的像素驱动电路；及
连接到所述像素驱动电路的发光器件，
其中，
所述像素驱动电路包括薄膜晶体管，
所述薄膜晶体管包括：
在所述基板上的有源层；
栅极，与所述有源层分开设置以至少部分地与所述有源层交叠；及
在所述有源层和所述栅极之间的栅极绝缘层，
其中，所述栅极绝缘层覆盖所述有源层的面对所述栅极的整个顶表面，
所述有源层包括：
与所述栅极交叠的沟道部；
不与所述栅极交叠的导电性提供部；及
在所述沟道部和所述导电性提供部之间的偏移部，
其中所述偏移部不与所述栅极交叠，
所述导电性提供部掺杂有掺杂剂。
26.根据权利要求25所述的显示设备，其中，所述偏移部的电阻率低于所述沟道部的电阻率，并且高于所述导电性提供部的电阻率。
27.根据权利要求25所述的显示设备，其中，在所述薄膜晶体管导通时，所述偏移部的电阻率高于所述沟道部的电阻率，并且高于所述导电性提供部的电阻率。
28.一种显示设备，包括：
第一薄膜晶体管，包括：包含多晶硅的第一有源层；与所述第一有源层交叠的第一栅极，在所述第一有源层和所述第一栅极之间具有第一栅极绝缘层；以及各自连接到所述第一有源层的第一源极和第一漏极，
设置在所述第一栅极上的第一层间绝缘层；
第二薄膜晶体管，包括：包含氧化物半导体的第二有源层；与所述第二有源层交叠的第二栅极，在所述第二有源层和所述第二栅极之间具有第二栅极绝缘层；以及各自连接到所述第二有源层的第二源极和第二漏极；以及
第二层间绝缘层，设置在所述第一栅极、所述第二栅极和所述第二栅极绝缘层上，
其中，所述第二栅极绝缘层和所述第二层间绝缘层包括用于掺杂所述第二有源层的掺杂剂。
29.根据权利要求28所述的显示设备，其中，掺杂在所述第二有源层上的掺杂剂包括硼(B)、磷(P)、氟(F)和氢(H)中的至少一种。
30.根据权利要求28所述的显示设备，其中，所述第二有源层包括：
与所述第二栅极交叠的第二沟道区；
设置在所述第二沟道区的一侧并连接到所述第二源极的第二源极区；及
设置在所述第二沟道区的另一侧并连接到所述第二漏极的第二漏极区。
31.根据权利要求30所述的显示设备，其中，
所述第二源极区包括：设置在所述第二沟道区的一侧的第一导电性提供部和设置在所述第一导电性提供部与所述第二沟道区的一侧之间的第一偏移部，
所述第二漏极区包括：设置在所述第二沟道区的另一侧的第二导电性提供部和设置在所述第二导电性提供部与所述第二沟道区的另一侧之间的第二偏移部。
32.根据权利要求31所述的显示设备，其中，所述第一导电性提供部、所述第二导电性提供部、所述第一偏移部和所述第二偏移部包括掺杂剂。
33.根据权利要求32所述的显示设备，其中，所述第一导电性提供部和所述第二导电性提供部中的每一个的掺杂剂浓度高于所述第一偏移部和所述第二偏移部中的每一个的掺杂剂浓度。
34.根据权利要求28所述的显示设备，其中，所述第一栅极绝缘层覆盖所述第一有源层的面对所述第一栅极的整个顶表面，所述第二栅极绝缘层覆盖所述第二有源层的面对所述第二栅极的整个顶表面。
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