KR20220011429A - 반도체 장치와 반도체 메모리 장치 - Google Patents

반도체 장치와 반도체 메모리 장치 Download PDF

Info

Publication number
KR20220011429A
KR20220011429A KR1020200090325A KR20200090325A KR20220011429A KR 20220011429 A KR20220011429 A KR 20220011429A KR 1020200090325 A KR1020200090325 A KR 1020200090325A KR 20200090325 A KR20200090325 A KR 20200090325A KR 20220011429 A KR20220011429 A KR 20220011429A
Authority
KR
South Korea
Prior art keywords
voltage
power
reset
circuit
signal
Prior art date
Application number
KR1020200090325A
Other languages
English (en)
Inventor
이현철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200090325A priority Critical patent/KR20220011429A/ko
Priority to US17/148,201 priority patent/US11308995B2/en
Priority to CN202110189026.5A priority patent/CN113963728A/zh
Publication of KR20220011429A publication Critical patent/KR20220011429A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Electronic Switches (AREA)

Abstract

반도체 장치는 서든 파워 검출 회로와, 파워 온 리셋 회로, 및 구동 회로를 포함할 수 있다. 서든 파워 검출 회로는 외부 전원 전압을 검출하여 서든 파워 검출 신호를 생성할 수 있다. 파워 온 리셋 회로는 외부 전원 전압의 전압 레벨을 리셋 기준 전압에 따라 검출하여 파워 온 리셋 신호를 생성할 수 있다. 구동 회로는 서든 파워 오프 동작 및 파워 온 리셋 동작을 수행할 수 있다.

Description

반도체 장치와 반도체 메모리 장치{SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 장치와 반도체 메모리 장치에 관한 것으로, 서든 파워 오프 동작과 파워 온 리셋 동작을 수행하는 반도체 장치와 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 장치는 외부 전원 전압을 기초로 생성된 내부 전원 전압을 이용하여 회로 동작을 수행한다. 마찬가지로, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)를 비롯한 반도체 메모리 장치 역시 외부 전원 전압을 기초로 생성된 내부 전원 전압을 이용하여 회로 동작을 수행한다.
한편, 휘발성 메모리 장치는 외부 데이터를 내부에 저장하거나 내부 데이터를 외부로 출력하는 속도인 데이터 처리 속도가 빠른 장점을 가지고 있다. 그리고 휘발성 메모리 장치는 데이터를 처리하는데 있어서 외부 전원 전압을 계속적으로 공급받아야만 하는 단점을 가지고 있다. 이에 반하여, 비휘발성 메모리 장치는 데이터 처리 속도가 느리다는 단점을 가지고 있다. 그리고 비휘발성 메모리 장치는 외부 전원 전압이 공급되지 않더라도 이미 저장된 데이터를 보존하는 장점을 가지고 있다.
여기서, 비휘발성 메모리 장치는 메모리 셀(memory cell)에 데이터를 저장하기 위하여 프로그램(program) 동작을 수행하고, 메모리 셀에 저장된 데이터를 출력하기 위하여 리드(read) 동작을 수행한다. 그리고 비휘발성 메모리 장치는 프로그램 동작 이전에 메모리 셀에 저장된 데이터를 지우기 위하여 소거(erasing) 동작을 수행한다. 위에서 설명한 바와 같이, 비휘발성 메모리 장치는 외부 전원 전압이 공급되지 않더라도 이미 저장된 데이터를 보존하는 것이 가능하다. 하지만, 만약 프로그램 동작, 리드 동작, 소거 동작 중 외부 전원에 대한 공급이 원활하지 않을 경우 메모리 셀에 저장된 데이터는 손상될 수 있다.
이와 관련하여 보다 자세히 알아보기로 한다. 비휘발성 메모리 장치는 프로그램 동작, 리드 동작, 소거 동작시 워드 라인(word line), 비트 라인(bit line), 소스 라인(source line)에 고 전압을 인가한다. 그래서 만약, 프로그램 동작, 리드 동작, 소거 동작 중 외부 전원 전압에 대한 공급이 원활하지 않을 경우 해당 라인에 인가된 고 전압의 전압 레벨은 원치 않게 낮아질 수 있다. 이때, 해당 라인과 연결된 메모리 셀의 데이터 분포는 원치 않게 낮아진 고 전압의 전압 레벨의 영향을 받아 변하게 된다. 메모리 셀의 데이터 분포에 대한 변화는 메모리 셀에 저장된 데이터가 변화됨을 의미한다. 그리고 메모리 셀에 저장된 데이터의 변화는 곧 데이터에 대한 신뢰성을 보장해 줄 수 없음을 의미한다.
본 발명의 일 실시예는 서든 파워 오프 동작과 파워 온 리셋 동작을 안정적으로 제어할 수 있는 반도체 장치와 반도체 메모리 장치를 제공하는데 목적이 있다.
본 발명의 일 실시예는 공정, 전압, 온도에 따른 트랜지스터의 특성 변화에 따라 파워 온 리셋 동작을 안정적으로 제어할 수 있는 반도체 장치와 반도체 메모리 장치를 제공하는데 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 활성화 신호에 기초하여 활성화되며 외부 전원 전압의 전압 레벨을 검출하여 서든 파워 검출 신호를 생성하는 서든 파워 검출 회로; 상기 활성화 신호와 파워 온 리셋 신호에 기초하여 파워 온 리셋 동작을 위한 리셋 기준 전압을 설정하고, 상기 외부 전원 전압의 전압 레벨을 상기 리셋 기준 전압에 따라 검출하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 회로; 및 상기 서든 파워 검출 신호에 기초하여 서든 파워 오프 동작을 수행하고, 상기 파워 온 리셋 신호에 기초하여 파워 온 리셋 동작을 수행하는 구동 회로를 포함하는 반도체 장치가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 활성화 신호에 기초하여 활성화되며 외부 전원 전압의 전압 레벨을 검출하여 서든 파워 검출 신호를 생성하는 서든 파워 검출 회로; 상기 활성화 신호와 파워 온 리셋 신호에 기초하여 파워 온 리셋 동작을 위한 리셋 기준 전압을 설정하고, 상기 외부 전원 전압의 전압 레벨을 상기 리셋 기준 전압에 따라 검출하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 회로; 및 상기 서든 파워 검출 신호에 기초하여 메모리 셀에 연결되는 라인에 대한 디스차징 동작을 수행하는 디스차징 회로를 포함하는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 일 실시예는 서든 파워 오프 동작과 파워 온 리셋 동작을 안정적으로 제어함으로써 서든 파워 오프 동작과 파워 온 리셋 동작 시 발생할 수 있는 오동작을 미연에 방지할 수 있는 효과가 있다.
본 발명의 일 실시예는 트랜지스터의 특성 변화에도 파워 온 리셋 동작을 안정적으로 제어함으로써 파워 온 리셋 동작 시 발생할 수 있는 오동작을 미연에 방지할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 서든 파워 검출 회로의 구성을 보여주기 위한 회로도이다.
도 3 은 도 1 의 파워 온 리셋 회로의 구성을 보여주기 위한 회로도이다.
도 4 는 도 1 의 반도체 장치의 동작 타이밍을 보여주기 위한 타이밍도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성을 보여주기 위한 블록도이다.
도 6 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하면, 반도체 장치는 서든 파워 검출 회로(100)와, 파워 온 리셋 회로(200), 및 구동 회로(300)를 포함할 수 있다.
우선, 서든 파워 검출 회로(100)는 활성화 신호(ENB)와 파워 온 리셋 신호(POR)에 기초하여 활성화되며 외부 전원 전압(VCC)의 전압 레벨을 검출하여 서든 파워 검출 신호(DTVCC)를 생성하기 위한 구성일 수 있다. 그래서 서든 파워 검출 회로(100)는 외부 전원 전압(VCC)의 전압 레벨이 설정된 전압 레벨 이하로 낮아지는 경우 활성화되는 서든 파워 검출 신호(DTVCC)를 생성할 수 있다.
여기서, 활성화 신호(ENB)는 서든 파워 검출 회로(100)를 활성화 및 비활성화시키기 위한 신호일 수 있다. 활성화 신호(ENB)는 노말 동작 이후 활성화되어 서든 파워 검출 회로(100)를 활성화시킬 수 있다. 그리고 활성화 신호(ENB)는 서든 파워 오프 동작이 완료된 시점에서 비활성화되어 서든 파워 검출 회로(100)를 비활성화시킬 수 있다. 예컨대, 활성화 신호(ENB)는 외부 전원 전압(VCC)의 갑작스러운 전압 강하 또는 파워 다운 구간에서 활성화될 수 있다.
다음으로, 파워 온 리셋 회로(200)는 활성화 신호(ENB)에 기초하여 파워 온 리셋 동작을 위한 리셋 기준 전압을 설정하기 위한 구성일 수 있다. 그리고 파워 온 리셋 회로(200)는 외부 전원 전압(VCC)의 전압 레벨을 리셋 기준 전압에 따라 검출하여 파워 온 리셋 신호(POR)를 생성하기 위한 구성일 수 있다. 그래서 파워 온 리셋 회로(200)는 외부 전원 전압(VCC)의 전압 레벨을 활성화 신호(ENB)에 기초하여 설정된 리셋 기준 전압에 따라 검출하여 파워 온 리셋 신호(POR)를 생성할 수 있다.
이후 다시 설명하겠지만, 파워 온 리셋 회로(200)는 외부 전원 전압(VCC)의 파워 업 구간에서 활성화 신호(ENB)와 파워 온 리셋 신호(POR)에 기초하여 파워 온 리셋 신호(POR)의 비활성화 시점에 대응하는 제1 리셋 기준 전압을 설정할 수 있다. 그리고 파워 온 리셋 회로(200)는 외부 전원 전압(VCC)의 파워 다운 구간에서 활성화 신호(ENB)에 기초하여 파워 온 리셋 신호(POR)의 활성화 시점에 대응하는 제2 리셋 기준 전압을 설정할 수 있다. 여기서, 파워 온 리셋 회로(200)는 파워 업 구간에 대응하는 제1 리셋 기준 전압의 전압 레벨과 파워 다운 구간에 대응하는 제2 리셋 기준 전압의 전압 레벨을 서로 다르게 설정할 수 있다. 이에 대한 설명은 도 4 에서 다시 알아보기로 한다.
다음으로, 구동 회로(300)는 서든 파워 검출 신호(DTVCC)에 기초하여 서든 파워 오프 동작을 수행하고, 파워 온 리셋 신호(POR)에 기초하여 파워 온 리셋 동작을 수행하기 위한 구성일 수 있다. 여기서, 서든 파워 오프 동작은 구동 회로(300)에 포함되는 특정 노드에 대한 디스차징 동작일 수 있다. 그리고 파워 온 리셋 동작은 구동 회로(300) 또는 구동 회로(300)에 포함되는 내부 회로에 대한 초기화 동작일 수 있다. 예컨대, 초기화 동작은 반도체 장치에 포함되는 내부 전원 전압을 생성하는 회로에 대한 초기화 동작이거나 데이터의 프로그램 동작 및 리드 동작시 초기 값을 저장하는 래치 회로에 대한 초기화 동작일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서든 파워 검출 회로(100)의 활성화 구간에 대응하는 활성화 신호(ENB)에 기초하여 파워 온 리셋 회로(200)의 제1 및 제2 리셋 기준 전압을 설정함으로써 파워 온 리셋 회로(200)에 의한 파워 온 리셋 동작과 더불어 서든 파워 검출 회로(100)에 의한 서든 파워 오프 동작을 안정적으로 제어할 수 있다.
도 2 는 도 1 의 서든 파워 검출 회로(100)의 구성을 보여주기 위한 회로도이다.
도 2 를 참조하면, 서든 파워 검출 회로(100)는 전압 분배 회로(110)와, 전압 비교 회로(120)를 포함할 수 있다.
우선, 전압 분배 회로(110)는 활성화 신호(ENB)에 기초하여 외부 전원 전압(VCC)의 전압 레벨을 분배한 분배 전압(V_D)을 생성하기 위한 구성일 수 있다.
전압 분배 회로(110)는 외부 전원 전압(VCC)이 인가되는 전압단과 접지 전원 전압(VSS)이 인가되는 전압단 사이에 직렬 연결되는 제1 PMOS 트랜지스터(P1)와 제1 내지 제4 저항(R1, R2, R3, R4)을 포함할 수 있다. 여기서, 제1 PMOS 트랜지스터(P1)는 활성화 신호(ENB)를 게이트로 입력받을 수 있고, 제2 저항(R2)과 제3 저항(R3)은 분배 전압(V_D)을 출력하는 공통 노드로 연결될 수 있다.
다음으로, 전압 비교 회로(120)는 분배 전압(V_D)과 서든 파워 기준 전압(V_SPO)을 비교하여 서든 파워 검출 신호(DTVCC)를 생성하기 위한 구성일 수 있다.
전압 비교 회로(120)는 서든 파워 기준 전압(V_SPO)을 (+)단으로 입력받고 분배 전압(V_D)을 (-)단으로 입력받아 서든 파워 검출 신호(DTVCC)를 출력할 수 있다. 이후 도 4 에서 다시 설명하겠지만, 서든 파워 기준 전압(V_SPO)의 전압 레벨은 제1 리셋 기준 전압의 전압 레벨과 제2 리셋 기준 전압의 전압 레벨 사이의 전압 레벨을 가질 수 있다.
도 3 은 도 1 의 파워 온 리셋 회로(200)의 구성을 보여주기 위한 회로도이다.
도 3 을 참조하면, 파워 온 리셋 회로(200)는 전압 검출 회로(210)와, 신호 출력 회로(220)를 포함할 수 있다.
우선, 전압 검출 회로(210)는 활성화 신호(ENB)와 파워 온 리셋 신호(POR)에 기초하여 리셋 기준 전압을 설정하기 위한 구성일 수 있다. 그리고 전압 검출 회로(210)는 설정된 리셋 기준 전압에 기초하여 외부 전원 전압(VCC)을 검출하기 위한 구성일 수 있다. 여기서, 전압 검출 회로(210)는 저항 조절 회로(211)와, 전압 감지 회로(212)를 포함할 수 있다.
저항 조절 회로(211)는 활성화 신호(ENB)와 파워 온 리셋 신호(POR)에 기초하여 외부 전원 전압(VCC)의 전압 강하를 위한 저항 값을 조절하는 구성일 수 있다.
저항 조절 회로(211)는 외부 전원 전압(VCC)이 인가되는 전압단과 직렬 연결되는 제5 내지 제8 저항(R5, R6, R7, R8)을 포함할 수 있다. 그리고 저항 조절 회로(211)는 외부 전원 전압(VCC)이 인가되는 전압단과 직렬 연결되는 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)를 포함할 수 있다. 제2 PMOS 트랜지스터(P2)의 게이트는 활성화 신호(ENB)를 입력받을 수 있고 제3 PMOS 트랜지스터(P3)의 게이트는 파워 온 리셋 신호(POR)를 입력받을 수 있다. 여기서, 제5 저항(R5)과 제6 저항(R6)을 포함하는 저항 회로와 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)를 포함하는 트랜지스터 회로는 병렬 연결될 수 있다.
보다 자세히 설명하면, 제2 PMOS 트랜지스터(P2)는 활성화 신호(ENB)에 기초하여 턴 온 또는 턴 오프 될 수 있고, 제3 PMOS 트랜지스터(P3)는 파워 온 리셋 신호(POR)에 기초하여 턴 온 또는 턴 오프 될 수 있다. 따라서, 활성화 신호(ENB) 또는 파워 온 리셋 신호(POR)가 논리'하이'가 되는 경우 제2 PMOS 트랜지스터(P2) 또는 제3 PMOS 트랜지스터(P3)가 턴 오프 될 수 있기 때문에 외부 전원 전압(VCC)은 제5 내지 제8 저항(R5, R6, R7, R8)의 저항 값에 의한 전압 강하가 발생할 수 있다. 그리고 활성화 신호(ENB)와 파워 온 리셋 신호(POR)가 모두 논리'로우'가 되는 경우 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)가 턴 온 될 수 있기 때문에 외부 전원 전압(VCC)은 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)를 통해 우회(bypass) 될 수 있다. 따라서, 외부 전원 전압(VCC)은 제5 저항(R5)과 제6 저항(R6)의 저항 값에 의한 전압 강하가 발생하지 않고, 제7 저항(R7)과 제8 저항(R8)의 저항 값에 의한 전압 강하가 발생할 수 있다. 이러한 구성을 통해, 저항 조절 회로(211)는 활성화 신호(ENB)와 파워 온 리셋 신호(POR)에 기초하여 외부 전원 전압(VCC)의 전압 강하를 위한 저항 값을 조절할 수 있다.
다음으로, 전압 감지 회로(212)는 저항 조절 회로(211)에서 조절된 저항 값에 의해 전압 강하된 외부 전원 전압(VCC)을 리셋 기준 전압에 기초하여 감지하기 위한 구성일 수 있다.
전압 감지 회로(212)는 저항 조절 회로(211)와 접지 전원 전압(VSS)이 인가되는 전압단 사이에 직렬 연결되는 제9 저항(R9)과 제1 NMOS 트랜지스터(N1)를 포함할 수 있다. 제8 저항(R8)과 제9 저항(R9) 사이에는 제1 노드(ND1)가 공통으로 연결될 수 있고, 제1 NMOS 트랜지스터(N1)는 다이오드 타입으로 연결될 수 있다. 이어서, 전압 감지 회로(212)는 제2 노드(ND2)와 접지 전원 전압(VSS)이 인가되는 전압단 사이에 연결되는 제2 NMOS 트랜지스터(N2)를 포함할 수 있다. 제2 NMOS 트랜지스터(N2)의 게이트는 제1 노드(ND1)에 연결될 수 있다.
보다 자세히 설명하면, 전압 감지 회로(212)는 저항 조절 회로(211)의 출력 전압을 감지 전압으로 하여 제1 노드(ND1)로 출력할 수 있다. 그리고 제2 NMOS 트랜지스터(N2)는 제1 노드(ND1)에서 출력되는 감지 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 여기서, 제2 NMOS 트랜지스터(N2)가 턴 온 되는 경우 제2 노드(ND2)는 접지 전원 전압(VSS)으로 구동될 수 있다. 그리고 제2 NMOS 트랜지스터(N2)가 턴 오프 되는 경우 제2 노드(ND2)는 이후 설명될 로딩 회로(221)에서 출력되는 전압 레벨로 구동될 수 있다. 이러한 구성을 통해, 전압 감지 회로(212)는 감지 전압에 기초하여 제2 노드(ND2)가 구동되는 전압 레벨을 결정할 수 있다.
참고로, 제2 NMOS 트랜지스터(N2)의 문턱전압이 일정하다고 가정하였을 때 제2 NMOS 트랜지스터(N2)가 턴 온 또는 턴 오프 될 수 있는 기준에 해당하는 감지 전압의 전압 레벨은 일정할 수 있다. 이때, 저항 조절 회로(211)에서 조절된 저항 값에 따라 제2 NMOS 트랜지스터(N2)가 턴 온 또는 턴 오프 될 수 있는 외부 전원 전압(VCC)의 전압 레벨은 달라질 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 장치의 리셋 기준 전압은 제2 NMOS 트랜지스터(N2)가 턴 온 또는 턴 오프 될 수 있는 외부 전원 전압(VCC)의 전압 레벨을 의미할 수 있다.
한편, 신호 출력 회로(220)는 전압 검출 회로(210)의 출력 신호에 기초하여 파워 온 리셋 신호(POR)를 출력하기 위한 구성일 수 있다. 신호 출력 회로(220)는 로딩 회로(221)와, 출력 회로(222)를 포함할 수 있다.
우선, 로딩 회로(221)는 외부 전원 전압(VCC)을 인가받아 제2 노드(ND2)로 전달하기 위한 구성일 수 있다.
로딩 회로(221)는 외부 전원 전압(VCC)이 인가되는 전압단과 제2 노드(ND2) 사이에 연결되는 제10 내지 제13 저항(R10, R11, R12, R13)을 포함할 수 있다. 따라서, 로딩 회로(221)는 외부 전원 전압(VCC)을 전압 강하하여 제2 노드(ND2)로 전달할 수 있다.
다음으로, 출력 회로(222)는 제2 노드(ND2)의 전압 레벨에 기초하여 파워 온 리셋 신호(POR)를 출력하기 위한 구성일 수 있다.
출력 회로(222)는 제2 노드(ND2)를 입력받는 제1 인버터 회로(INN1)와, 제1 인버터 회로(INV1)의 출력 신호를 입력받아 파워 온 리셋 신호(POR)를 출력하는 제2 인버터 회로(INV2)를 포함할 수 있다. 위에서 설명한 바와 같이, 제2 노드(ND2)는 전압 감지 회로(212)와 로딩 회로(221)의 출력 신호에 기초하여 전압 레벨이 결정될 수 있다. 따라서, 출력 회로(222)는 전압 감지 회로(212)와 로딩 회로(221)의 출력 신호에 기초하여 파워 온 리셋 신호(POR)을 출력할 수 있다.
도 4 는 도 1 의 반도체 장치의 동작 타이밍을 보여주기 위한 타이밍도이다.
도 1 내지 도 4 를 참조하면, 외부 전원 전압(VCC)은 파워 업 구간에서 전압 레벨이 점점 상승할 수 있다. 도 3 의 제2 노드(ND2)는 외부 전원 전압(VCC)을 전압 강하한 전압이 전달되기 때문에 제2 노드(ND2)의 전압 레벨 역시 상승할 수 있다. 따라서, 파워 온 리셋 신호(POR)는 논리'하이'가 될 수 있다. 따라서, 도 1 의 구동 회로(300)는 파워 온 리셋 신호(POR)에 기초하여 파워 온 리셋 동작을 수행할 수 있다. 즉, 구동 회로(300)는 파워 온 리셋 신호(POR)에 기초하여 초기화 동작을 수행할 수 있다.
이어서, 외부 전원 전압(VCC)의 전압 레벨이 'A' 전압 레벨까지 상승하게 되면 도 3 의 제1 노드(ND1)에 생성되는 감지 전압 역시 외부 전원 전압(VCC)에 따라 전압 레벨이 상승할 수 있다. 이때 파워 온 리셋 신호(POR)는 논리'하이'이기 때문에 제3 PMOS 트랜지스터(P3)는 턴 오프 될 수 있다. 따라서, 저항 조절 회로(211)는 외부 전원 전압(VCC)에 제5 내지 제8 저항(R5, R6, R7, R8)의 저항 값을 반영할 수 있다. 다시 말하면, 제1 노드(ND1)에 생성되는 감지 전압의 전압 레벨은 외부 전원 전압(VCC)에 제5 내지 제8 저항(R5, R6, R7, R8)의 저항 값만큼 전압 강하된 전압 레벨을 가질 수 있다. 이어서, 제2 NMOS 트랜지스터(N2)는 제1 노드(ND1)에 생성된 감지 전압에 따라 턴 온 될 수 있다. 그래서 제2 노드(ND2)는 접지 전원 전압(VSS)으로 구동될 수 있다. 따라서, 파워 온 리셋 신호(POR)는 논리'하이'에서 논리'로우'로 천이할 수 있다. 설명의 편의를 위하여, 파워 온 리셋 신호(POR)가 비활성화 되는 시점인 'A' 전압 레벨을 '제1 리셋 기준 전압'이라고 정의할 수 있다.
한편, 외부 전원 전압(VCC)의 전압 레벨은 파워 다운 구간에서 전압 레벨이 점점 하강할 수 있다. 파워 다운 구간은 서든 파워 오프 상태일 수 있으며, 활성화 신호(ENB)는 논리'하이'에서 논리'로우'로 천이할 수 있다. 도 2 의 서든 파워 검출 회로(100)는 논리'로우'의 활성화 신호(ENB)에 기초하여 활성화될 수 있다. 이어서, 분배 전압(V_D)은 외부 전원 전압(VCC)을 분배한 전압이기 때문에 분배 전압(V_D)의 전압 레벨 역시 하강할 수 있다. 이때, 활성화 신호(ENB)와 파워 온 리셋 신호(POR)는 모두 논리'로우'이기 때문에 도 3 의 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)는 모두 턴 온 될 수 있다. 그래서 도 3 의 제1 노드(ND1)에 생성되는 감지 전압은 외부 전원 전압(VCC)에 제5 저항(R5)과 제6 저항(R6)이 반영되지 않은 전압 레벨을 가질 수 있다. 따라서, 외부 전원 전압(VCC)의 전압 레벨이 제1 리셋 기준 전압인 'A' 전압 레벨 이하로 낮아지더라도 제2 NMOS 트랜지스터(N2)는 턴 온 상태를 유지할 수 있다. 즉, 파워 온 리셋 신호(POR)는 논리'로우'에서 논리'하이'로 천이하지 않을 수 있다.
한편, 외부 전원 전압(VCC)은 'A' 전압 레벨에서 'B' 전압 레벨로 낮아질 수 있다. 도 2 의 서든 파워 기준 전압(V_SPO)은 'B' 전압 레벨에 대응하는 전압 레벨을 가질 수 있다. 따라서, 외부 전원 전압(VCC)의 전압 레벨이 'B' 전압 레벨 이하로 낮아지는 경우 서든 파워 검출 신호(DTVCC)는 논리'로우'에서 논리'하이'로 천이할 수 있다. 도 1 의 구동 회로(300)는 서든 파워 검출 신호(DTVCC)에 기초하여 서든 파워 오프 동작을 수행할 수 있다. 즉, 구동 회로(300)의 서든 파워 검출 신호(DTVCC)에 기초하여 특정 노드의 디스차징 동작을 수행할 수 있다.
이어서, 도 1 의 서든 파워 검출 회로(100)에 의한 서든 파워 오프 동작이 완료되면 활성화 신호(ENB)는 논리'로우'에서 논리'하이'로 천이할 수 있다. 그리고 서든 파워 검출 신호(DTVCC)는 활성화 신호(ENB)에 기초하여 논리'하이'에서 논리'로우'로 천이할 수 있다. 이때, 도 3 의 제2 PMOS 트랜지스터(P2)는 활성화 신호(ENB)에 기초하여 턴 오프 될 수 있다. 그래서 제1 노드(ND1)에 생성되는 감지 전압은 외부 전원 전압(VCC)에 제5 내지 제8 저항(R5, R6, R7, R8)의 저항 값에 의해 전압 강하된 전압 레벨을 가질 수 있다. 따라서, 제2 NMOS 트랜지스터(N2)는 턴 오프 될 수 있고, 파워 온 리셋 신호(POR)는 논리'로우'에서 논리'하이'로 천이할 수 있다. 도 1 의 구동 회로(300)는 파워 온 리셋 신호(POR)에 기초하여 파워 온 리셋 동작을 수행할 수 있다. 설명의 편의를 위하여, 파워 온 리셋 신호(POR)가 활성화되는 시점인 'C' 전압 레벨을 '제2 리셋 기준 전압'이라고 정의할 수 있다.
도 4 의 타이밍도에서 볼 수 있듯이, 제1 리셋 기준 전압인 'A' 전압 레벨과 제2 리셋 기준 전압인 'C' 전압 레벨은 서로 다를 수 있다. 즉, 제1 리셋 기준 전압인 'A' 전압 레벨은 제2 리셋 기준 전압인 'C' 전압 레벨보다 높을 수 있다. 그리고 서든 파워 기준 전압(V_SPO)인 'B' 전압 레벨은 제1 리셋 기준 전압인 'A' 전압 레벨과 제2 리셋 기준 전압인 'C' 전압 레벨 사이의 전압 레벨을 포함할 수 있다.
한편, 도 4 의 타이밍도에서 볼 수 있듯이, 파워 온 리셋 신호(POR)는 외부 전원 전압(VCC)이 제1 리셋 기준 전압인 'A' 전압 레벨까지 상승하는 구간과 제2 리셋 기준 전압인 'C' 전압 레벨 이하로 하강하는 구간에 논리'하이'가 될 수 있다. 그리고 파워 온 리셋 신호(POR)의 활성화 구간과 서든 파워 검출 신호(DTVCC)의 활성화 구간은 서로 오버랩되지 않을 수 있다. 다시 말하면, 서든 파워 검출 신호(DTVCC)에 기초하여 수행되는 서든 파워 오프 동작 구간과 파워 온 리셋 신호(POR)에 기초하여 수행되는 파워 온 리셋 동작 구간은 서로 오버랩되지 않을 수 있다. 즉, 본 발명의 일 실시예에 따른 반도체 장치는 서든 파워 오프 동작 구간에서 파워 온 리셋 동작이 수행됨을 막아줄 수 있다. 때문에, 반도체 장치는 안정적인 서든 파워 오프 동작과 파워 온 리셋 동작을 보장해 줄 수 있다.
도 5 는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성을 보여주기 위한 블록도이다.
설명에 앞서, 일반적으로 반도체 장치는 공정, 전압, 온도에 따른 PVT(Process, Voltage, Temprature) 스큐(skew)에 따라 내부에 구성되는 트랜지스터의 특성이 변화될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 장치는 PVT 스큐에 따라 리셋 기준 전압을 조절해 줌으로써 파워 온 리셋 동작을 안정적으로 제어할 수 있다.
도 5 를 참조하면, 반도체 장치는 PVT 스큐에 대응하는 스큐 제어 신호인 제1 내지 제3 스큐 제어 신호(C_S, C_T, C_F)에 기초하여 리셋 기준 전압을 조절하기 위한 스큐 조절 회로(213)을 포함할 수 있다. 스큐 조절 회로(213)는 도 3 에 구성에 추가되는 구성일 수 있다. 따라서, 도 3 과 도 5 에서 서로 대응하는 구성은 동일한 도면 부호를 부여할 수 있다.
여기서, 스큐 조절 회로(213)는 제1 내지 제3 스큐 제어 신호(C_S, C_T, C_F)에 기초하여 외부 전원 전압(VCC)의 저항 경로를 선택적으로 제어하기 위한 구성일 수 있다. 스큐 조절 회로(213)는 제1 경로 우회 회로(213_1)와, 제2 경로 우회 회로(213_2), 및 제3 경로 우회 회로(213_3)를 포함할 수 있다.
우선, 제1 경로 우회 회로(213_1)는 제1 스큐 제어 신호(C_S)에 기초하여 외부 전원 전압(VCC)이 제5 저항(R5)과 제6 저항(R6)을 우회하는 저항 경로를 선택하기 위한 구성일 수 있다. 제1 경로 우회 회로(213_1)는 제3 PMOS 트랜지스터(P3)의 드레인단과 제3 노드(ND3) 사이에 연결되는 제4 NMOS 트랜지스터(N4)를 포함할 수 있다. 제4 NMOS 트랜지스터(N4)의 게이트는 제1 스큐 제어 신호(C_S)에 연결될 수 있다. 따라서, 제4 NMOS 트랜지스터(N4)는 제1 스큐 제어 신호(C_S)에 기초하여 턴 온 또는 턴 오프 될 수 있다. 여기서, 제1 스큐 제어 신호(C_S)는 PVT 스큐에 따라 트랜지스터가 'SLOW' 특성을 가지는 경우 활성화되는 신호일 수 있다. 따라서, 제1 경로 우회 회로(213_1)는 트랜지스터가 'SLOW' 특성을 가지는 경우 제4 NMOS 트랜지스터(N4)를 턴 온시켜 외부 전원 전압(VCC)이 제5 저항(R5)과 제6 저항(R6)을 우회하는 저항 경로를 형성할 수 있다.
다음으로, 제2 경로 우회 회로(213_2)는 제2 스큐 제어 신호(C_T)에 기초하여 외부 전원 전압(VCC)이 제5 저항(R5)과 제6 저항(R6), 및 제7 저항(R7)을 우회하는 저항 경로를 선택하기 위한 구성일 수 있다. 제2 경로 우회 회로(213_2)는 제3 PMOS 트랜지스터(P3)의 드레인단과 제4 노드(ND4) 사이에 연결되는 제5 NMOS 트랜지스터(N5)를 포함할 수 있다. 제5 NMOS 트랜지스터(N5)의 게이트는 제2 스큐 제어 신호(C_T)에 연결될 수 있다. 여기서, 제2 스큐 제어 신호(C_T)는 PVT 스큐에 따라 트랜지스터가 'TYPICAL' 특성을 가지는 경우 활성화되는 신호일 수 있다. 따라서, 제2 경로 우회 회로(213_2)는 트랜지스터가 'TYPICAL' 특성을 가지는 경우 제5 NMOS 트랜지스터(N5)를 턴 온시켜 외부 전원 전압(VCC)이 제5 저항(R5)과 제6 저항(R6), 및 제7 저항(R7)을 우회하는 저항 경로를 형성할 수 있다.
다음으로, 제3 경로 우회 회로(213_3)는 제3 스큐 제어 신호(C_F)에 기초하여 외부 전원 전압(VCC)이 제5 저항(R5) 내지 제8 저항(R8)을 우회하는 저항 경로를 선택하기 위한 구성일 수 있다. 제3 경로 우회 회로(213_3)는 제3 PMOS 트랜지스터(P3)의 드레인단과 제5 노드(ND5) 사이에 연결되는 제6 NMOS 트랜지스터(N6)를 포함할 수 있다. 제6 NMOS 트랜지스터(N6)의 게이트는 PVT 스큐에 따라 트랜지스터가 'FAST' 특성을 가지는 경우 활성화되는 제3 스큐 제어 신호(C_F)에 연결될 수 있다. 제3 경로 우회 회로(213_3)는 트랜지스터가 'FAST' 특성을 가지는 경우 제5 저항(R5) 내지 제8 저항(R8)을 우회하는 저항 경로를 형성할 수 있다.
위에서 설명하였듯이, 스큐 조절 회로(213)는 3 개의 NMOS 트랜지스터인 제4 내지 제6 NMOS 트랜지스터(N4, N5, N6)로 구성되는 것을 일례로 할 수 있다. 그리고, 스큐 조절 회로(213)는 전달되는 신호에 대한 전압 강하를 고려하여 3 개의 PMOS 트랜지스터로 구성될 수도 있다.
정리하면, 스큐 조절 회로(213)는 PVT 스큐에 따라 저항 경로를 선택함으로써 외부 전원 전압(VCC)에 반영되는 저항의 개수를 조절할 수 있다. 외부 전원 전압(VCC)에 반영되는 저항의 개수를 조절한다는 것은 리셋 기준 전압을 조절할 수 있다는 것을 의미한다. 즉, 스큐 조절 회로(213)는 PVT 스큐에 따라 저항 경로를 조절하여 리셋 기준 전압을 조절할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 장치는 PVT 스큐가 존재하더라도 파워 온 리셋 신호(POR)를 안정적으로 생성할 수 있다.
도 6 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
도 6 을 참조하면, 반도체 메모리 장치는 서든 파워 검출 회로(100A)와, 파워 온 리셋 회로(200A), 및 디스차징 회로(300A)를 포함할 수 있다.
우선, 서든 파워 검출 회로(100A)는 활성화 신호(ENB)에 기초하여 활성화되며 외부 전원 전압(VCC)의 전압 레벨을 검출하여 서든 파워 검출 신호(DTVCC)를 생성하기 위한 구성일 수 있다. 그래서 서든 파워 검출 회로(100A)는 외부 전원 전압(VCC)의 전압 레벨이 설정된 전압 레벨 이하로 낮아지는 경우 활성화되는 서든 파워 검출 신호(DTVCC)를 생성할 수 있다.
다음으로, 파워 온 리셋 회로(200A)는 활성화 신호(ENB)에 기초하여 파워 온 리셋 동작을 위한 리셋 기준 전압을 설정하기 위한 구성일 수 있다. 그리고 파워 온 리셋 회로(200A)는 외부 전원 전압(VCC)의 전압 레벨을 리셋 기준 전압에 따라 검출하여 파워 온 리셋 신호(POR)를 생성하기 위한 구성일 수 있다. 그래서 파워 온 리셋 회로(200A)는 외부 전원 전압(VCC)의 전압 레벨을 활성화 신호(ENB)에 기초하여 설정된 리셋 기준 전압에 따라 검출하여 파워 온 리셋 신호(POR)를 생성할 수 있다.
서든 파워 검출 회로(100A)와 파워 온 리셋 회로(200A) 각각은 도 1 의 서든 파워 검출 회로(100)와 파워 온 리셋 회로(200) 각각에 대응할 수 있다. 서든 파워 검출 회로(100A)와 파워 온 리셋 회로(200A)는 도 1 내지 도 5 에서 자세히 살펴보았기 때문에 구성 및 동작은 생략할 수 있다.
다음으로, 디스차징 회로(300A)는 서든 파워 검출 신호(DTVCC)에 기초하여 메모리 셀에 연결되는 라인인 워드 라인(WL)과, 비트 라인(BL), 및 소스 라인(SL) 중 적어도 하나의 라인에 대한 디스차징 동작을 수행하기 하기 위한 구성일 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 서든 파워 오프 동작을 위한 서든 파워 검출 신호(DTVCC)와 파워 온 리셋 동작을 위한 파워 온 리셋 신호(POR)의 활성화 구간이 서로 오버랩되지 않을 수 있다. 따라서, 서든 파워 오프 동작시 워드 라인(WL)과, 비트 라인(BL), 및 소스 라인(SL)은 서든 파워 검출 신호(DTVCC)에 기초하여 안정적인 디스차징 동작을 보장받을 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 회로(400A)와, 전압 공급 회로(500A), 및 페이지 버퍼 회로(600A)를 포함할 수 있다.
우선, 메모리 셀 어레이 회로(400A)는 워드 라인(WL)과, 비트 라인(BL), 및 소스 라인(SL)에 연결되며 데이터가 저장되는 복수의 메모리 셀(도시되지 않음)을 포함할 수 있다. 다음으로, 전압 공급 회로(500A)는 프로그램 동작, 리드 동작, 소거 동작에 따라 워드 라인(WL)과, 비트 라인(BL), 및 소스 라인(SL)에 해당 내부 전원 전압을 공급하기 위한 구성일 수 있다. 다음으로, 페이지 버퍼 회로(600A)는 비트 라인을 통해 메모리 셀 어레이 회로(400A)에 데이터를 송신하거나 메모리 셀 어레이 회로(400A)에 저장된 데이터를 수신하기 위한 구성 일 수 있다.
여기서, 전압 공급 회로(500A)는 파워 온 리셋 신호(POR)에 기초하여 초기화 동작을 수행할 수 있다. 전압 공급 회로(500A)는 워드 라인(WL)과, 비트 라인(BL), 및 소스 라인(SL)에 공급되는 내부 전원 전압을 생성하기 위한 복수의 전압 생성 회로(도시되지 않음)를 포함할 수 있다. 그래서 복수의 전압 생성 회로는 파워 온 리셋 신호(POR)에 기초하여 초기화 동작을 수행할 수 있다. 그리고 페이지 버퍼 회로(500A)는 파워 온 리셋 신호(POR)에 기초하여 초기화 동작을 수행할 수 있다. 페이지 버퍼 회로(500A)는 복수의 래치 회로를 포함할 수 있다. 복수의 래치 회로는 프로그램 동작과 리드 동작을 수행하기 이전에 초기 값이 설정될 수 있다. 그래서 복수의 래치 회로는 파워 온 리셋 신호(POR)에 기초하여 초기 값이 설정되는 초기화 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 서든 파워 오프 동작과 파워 온 리셋 동작을 안정적으로 제어함으로써 서든 파워 오프 동작과 파워 온 리셋 동작 시 발생할 수 있는 오동작을 미연에 방지할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 서든 파워 검출 회로 200 : 파워 온 리셋 회로
300 : 구동 회로

Claims (20)

  1. 활성화 신호에 기초하여 활성화되며 외부 전원 전압의 전압 레벨을 검출하여 서든 파워 검출 신호를 생성하는 서든 파워 검출 회로;
    상기 활성화 신호와 파워 온 리셋 신호에 기초하여 파워 온 리셋 동작을 위한 리셋 기준 전압을 설정하고, 상기 외부 전원 전압의 전압 레벨을 상기 리셋 기준 전압에 따라 검출하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 회로; 및
    상기 서든 파워 검출 신호에 기초하여 서든 파워 오프 동작을 수행하고, 상기 파워 온 리셋 신호에 기초하여 파워 온 리셋 동작을 수행하는 구동 회로를 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 서든 파워 오프 동작은 상기 구동 회로의 특정 노드에 대한 디스차징 동작을 포함하며, 상기 파워 온 리셋 동작은 상기 구동 회로에 대한 초기화 동작을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 리셋 기준 전압은 상기 외부 전원 전압의 파워 업 구간에 대응하는 제1 리셋 기준 전압과 상기 외부 전원 전압의 파워 다운 구간에 대응하는 제2 리셋 기준 전압을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 리셋 기준 전압과 상기 제2 리셋 기준 전압은 서로 다른 전압 레벨을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 리셋 기준 전압의 전압 레벨은 상기 제2 리셋 기준 전압의 전압 레벨보다 높은 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 서든 파워 검출 회로는
    상기 활성화 신호에 기초하여 상기 외부 전원 전압의 전압 레벨을 분배한 분배 전압을 생성하는 전압 분배 회로; 및
    상기 분배 전압과 서든 파워 기준 전압을 비교하여 상기 서든 파워 검출 신호를 생성하는 전압 비교 회로를 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 서든 파워 기준 전압의 전압 레벨은 상기 제1 리셋 기준 전압의 전압 레벨과 상기 제2 리셋 기준 전압의 전압 레벨 사이의 전압 레벨을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 파워 온 리셋 회로는
    상기 활성화 신호와 상기 파워 온 리셋 신호에 기초하여 상기 리셋 기준 전압을 설정하고, 설정된 리셋 기준 전압에 기초하여 상기 외부 전원 전압을 검출하는 전압 검출 회로; 및
    상기 전압 검출 회로의 출력 신호에 기초하여 상기 파워 온 리셋 신호를 출력하는 신호 출력 회로를 포함하는
    반도체 장치.
  9. 제8항에 있어서,
    상기 전압 검출 회로는
    상기 활성화 신호와 상기 파워 온 리셋 신호에 기초하여 상기 외부 전원 전압의 전압 강하를 위한 저항 값을 조절하는 저항 조절 회로; 및
    상기 저항 조절 회로에서 조절된 저항 값에 의해 전압 강하된 상기 외부 전원 전압을 상기 리셋 기준 전압에 기초하여 감지하는 전압 감지 회로를 포함하는
    반도체 장치.
  10. 제8항에 있어서,
    상기 신호 출력 회로는
    상기 외부 전원 전압을 인가받는 로딩 회로; 및
    상기 로딩 회로의 출력 신호와 상기 전압 검출 회로의 출력 신호에 기초하여 상기 파워 온 리셋 신호를 출력하기 출력 회로를 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 파워 온 리셋 회로는 PVT(Process, Voltage, Temprature) 스큐에 대응하는 스큐 제어 신호를 더 수신하고, 상기 스큐 제어 신호에 기초하여 상기 리셋 기준 전압을 조절하기 위한 스큐 조절 회로를 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 스큐 조절 회로는 상기 스큐 제어 신호에 기초하여 상기 외부 전원 전압의 저항 경로를 선택적으로 제어하는 것을 특징으로 하는 반도체 장치.
  13. 활성화 신호에 기초하여 활성화되며 외부 전원 전압의 전압 레벨을 검출하여 서든 파워 검출 신호를 생성하는 서든 파워 검출 회로;
    상기 활성화 신호와 파워 온 리셋 신호에 기초하여 파워 온 리셋 동작을 위한 리셋 기준 전압을 설정하고, 상기 외부 전원 전압의 전압 레벨을 상기 리셋 기준 전압에 따라 검출하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 회로; 및
    상기 서든 파워 검출 신호에 기초하여 메모리 셀에 연결되는 라인에 대한 디스차징 동작을 수행하는 디스차징 회로를 포함하는
    반도체 메모리 장치.
  14. 제13항에 있어서,
    워드 라인, 비트 라인, 및 소스 라인에 연결되며 데이터가 저장되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 회로를 더 포함하되,
    상기 디스차징 회로는 상기 서든 파워 검출 신호에 기초하여 상기 워드 라인, 상기 비트 라인, 및 상기 소스 라인 중 적어도 하나의 라인에 대한 디스차징 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 워드 라인, 비트 라인, 및 소스 라인에 내부 전원 전압 공급하는 전압 공급 회로; 및
    상기 비트 라인을 통해 상기 메모리 셀 어레이 회로와 데이터를 송수신하는 페이지 버퍼 회로를 더 포함하되,
    상기 전압 공급 회로와 상기 페이지 버퍼 회로 중 적어도 하나는 상기 파워 온 리셋 신호에 기초하여 초기화되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    상기 리셋 기준 전압은 상기 외부 전원 전압의 파워 업 구간에 대응하는 제1 리셋 기준 전압과 상기 외부 전원 전압의 파워 다운 구간에 대응하는 제2 리셋 기준 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 리셋 기준 전압과 상기 제2 리셋 기준 전압은 서로 다른 전압 레벨을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 제1 리셋 기준 전압의 전압 레벨은 상기 제2 리셋 기준 전압의 전압 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  19. 제13항에 있어서,
    상기 파워 온 리셋 회로는
    상기 활성화 신호와 상기 파워 온 리셋 신호에 기초하여 상기 리셋 기준 전압을 설정하고, 설정된 리셋 기준 전압에 기초하여 상기 외부 전원 전압을 검출하는 전압 검출 회로; 및
    상기 전압 검출 회로의 출력 신호에 기초하여 상기 파워 온 리셋 신호를 출력하는 신호 출력 회로를 포함하는
    반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 전압 검출 회로는
    상기 활성화 신호와 상기 파워 온 리셋 신호에 기초하여 상기 외부 전원 전압의 전압 강하를 위한 저항 값을 조절하는 저항 조절 회로; 및
    상기 저항 조절 회로에서 조절된 저항 값에 의해 전압 강하된 상기 외부 전원 전압을 상기 리셋 기준 전압에 기초하여 감지하는 전압 감지 회로를 포함하는
    반도체 메모리 장치.
KR1020200090325A 2020-07-21 2020-07-21 반도체 장치와 반도체 메모리 장치 KR20220011429A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200090325A KR20220011429A (ko) 2020-07-21 2020-07-21 반도체 장치와 반도체 메모리 장치
US17/148,201 US11308995B2 (en) 2020-07-21 2021-01-13 Semiconductor apparatus and semiconductor memory apparatus
CN202110189026.5A CN113963728A (zh) 2020-07-21 2021-02-19 半导体设备和半导体存储器设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200090325A KR20220011429A (ko) 2020-07-21 2020-07-21 반도체 장치와 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20220011429A true KR20220011429A (ko) 2022-01-28

Family

ID=79459395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200090325A KR20220011429A (ko) 2020-07-21 2020-07-21 반도체 장치와 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US11308995B2 (ko)
KR (1) KR20220011429A (ko)
CN (1) CN113963728A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220043302A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 스토리지 장치의 리셋 방법 및 이를 수행하는 스토리지 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560158B2 (en) 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
EP1883160B1 (en) * 2006-07-28 2008-09-24 STMicroelectronics S.r.l. Power on reset circuit for a digital device including an on-chip voltage down converter
US8467230B2 (en) 2010-10-06 2013-06-18 International Business Machines Corporation Data security for dynamic random access memory using body bias to clear data at power-up
KR20160054238A (ko) * 2014-11-06 2016-05-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동 방법
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102634791B1 (ko) * 2016-11-24 2024-02-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR20210147202A (ko) * 2020-05-28 2021-12-07 에스케이하이닉스 주식회사 반도체 장치와 반도체 메모리 장치

Also Published As

Publication number Publication date
US11308995B2 (en) 2022-04-19
US20220028432A1 (en) 2022-01-27
CN113963728A (zh) 2022-01-21

Similar Documents

Publication Publication Date Title
US8830729B2 (en) Resistive memory apparatus
CN102334165B (zh) 用于存储器阵列的动态泄漏控制
US10566968B1 (en) Output driver, and semiconductor memory device and memory system having the same
US9312000B1 (en) Semiconductor apparatus
US20130155793A1 (en) Memory access control system and method
US11315608B2 (en) Semiconductor device and semiconductor memory device
US7466614B2 (en) Sense amplifier for non-volatile memory
US20150311885A1 (en) Power-up signal generation circuit and semiconductor device including the same
US9697904B2 (en) Integrated circuit for mirroring and amplifying a sensing current and operation method thereof
US8406061B2 (en) Semiconductor memory apparatus
US8576611B2 (en) Memory with regulated ground nodes
US7800962B2 (en) Bit line control circuit for semiconductor memory device
US8559245B2 (en) Internal voltage generating circuit having selectively driven drivers in semiconductor memory apparatus
KR100825015B1 (ko) 반도체 플래시 메모리 장치 및 그 구동방법
KR20220011429A (ko) 반도체 장치와 반도체 메모리 장치
US9870832B2 (en) Control signal generation circuit and non-volatile memory device including the same
KR101001144B1 (ko) 상변환 메모리 장치
US9455692B2 (en) Semiconductor device and semiconductor system including the same
KR100733473B1 (ko) 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자및 그 구동방법
KR100652797B1 (ko) 반도체 메모리 소자의 센스앰프 오버드라이버 제어회로 및그 제어 방법
KR100940844B1 (ko) 반도체 메모리 장치의 센스앰프 구동회로
US8395439B2 (en) Semiconductor device having fuse circuit and control method thereof
KR20080114370A (ko) 반도체 메모리 장치의 코어 전압 상승 방지회로

Legal Events

Date Code Title Description
E902 Notification of reason for refusal