CN106558598A - 半导体集成电路及其制造方法 - Google Patents

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Abstract

本发明的实施例涉及一种半导体集成电路，其包括衬底、第一图案化的导电层、第一磁隧道结(MTJ)堆叠件和第二MTJ堆叠件。第一图案化的导电层位于衬底上方。位于第一图案化的导电层上方的第一MTJ堆叠件具有第一尺寸。位于第一图案化的导电层上方的第二MTJ堆叠件具有与第一尺寸不同的第二尺寸。本发明的实施例还涉及半导体集成电路的制造方法。

Description

半导体集成电路及其制造方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体集成电路及其制造方法。
背景技术
数据或信号处理的电路包含存储器以存储数据。为了满足电路的高速处理需求，有必要使存储器的读取和写入时间两者都最小化。这样的存储器的实例是具有提供快速访问存储在其中的内容的能力的SRAM(静态随机存取存储器)。然而，只要对电路施加电源，SRAM就保留其内容。如果断电或暂时掉电，其内容将丢失。此外，通常具有6-晶体管存储器单元结构的SRAM会不可避免地消耗电路的较大的空间。
电路可能需要另一类型的存储器以在断电的时候保留数据。闪速存储器具有的优势在于，即使断电，也仍然可以保存其中记录的数据。然而，与SRAM的写入数据的速度相比，在闪速存储器中写入数据的速度相对较慢。
发明内容
本发明的实施例提供了一种半导体集成电路，包括：衬底；位于所述衬底上方的第一图案化的导电层；位于所述第一图案化的导电层上方的第一磁隧道结堆叠件，所述第一磁隧道结堆叠件具有第一尺寸；以及位于所述第一图案化的导电层上方的第二磁隧道结堆叠件，所述第二磁隧道结堆叠件具有与所述第一尺寸不同的第二尺寸。
本发明的实施例还提供了一种半导体集成电路，包括：衬底；位于所述衬底上方的第一图案化的导电层；位于所述第一图案化的导电层上方的第一磁阻式存储器单元，所述第一磁阻式存储器单元通过第一写入阈值在预定的持续时间内从第一电阻等级切换至第二电阻等级；以及位于所述第一图案化的导电层上方的第二磁阻式存储器单元，所述第二磁阻式存储器单元通过大于所述第一写入阈值的第二写入阈值在所述预定的持续时间内从所述第一电阻等级切换至所述第二电阻等级。
本发明的实施例还提供了一种制造半导体集成电路的方法，包括：提供衬底；在所述衬底上方形成第一图案化的导电层；在所述第一图案化的导电层上形成第二图案化的导电层；以及在所述第二图案化的导电层上形成图案化的磁隧道结堆叠件层，所述图案化的磁隧道结堆叠件层具有第一磁隧道结堆叠件和第二磁隧道结堆叠件，所述第一磁隧道结堆叠件具有第一尺寸，所述第二磁隧道结堆叠件具有第二尺寸，所述第一尺寸不同于所述第二尺寸。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K、图1L、图1M、图1N、图1O、图1P、图1Q、图1R、图1S、图1T、图1U、图1V和图1W示出了根据本发明的一些实施例的制造方法。
图2示出了根据本发明的一些实施例的半导体集成电路。
图3示出了根据本发明的一些实施例的写入电流和写入脉冲的关系。
图4示出了根据本发明的一些实施例的磁隧道结层。
图5示出了根据本发明的一些实施例的另一磁隧道结层。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
由于存储器的复杂性和不同的制造工艺，所以将SRAM和闪速存储器集成在一个电路或一个单芯片中将是一种挑战。此外，即使可以将SRAM和闪速存储器集成在单一的电路和芯片中，这仍会消耗集成电路的额外的面积。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K、图1L、图1M、图1N、图1O、图1P、图1Q、图1R、图1S、图1T、图1U、图1V和图1W示出了根据本发明的一些实施例的制造方法。
参考图1A，提供了半导体衬底10。例如，半导体衬底10可以是但不限于硅衬底。在半导体衬底10中形成许多浅沟槽隔离(STI)区域(未在图1A中示出)。可以提供可以是由合适的介电材料形成的STI区域以使晶体管(未在图1A中示出)与诸如其他晶体管(未在图1A中示出)的相邻的半导体器件电隔离。例如，STI区域可以包括氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO2)、含氮的氧化物(例如，含氮的SiO2)、掺杂氮的氧化物(例如，注入N2的SiO2)、氮氧化硅(SixOyNz)等。STI区域还可以由任何合适的“高介电常数”或“高K”材料形成，诸如氧化钛(TixOy，例如，TiO2)、氧化钽(TaxOy，例如，Ta2O5)、钛酸锶钡(BST、BaTiO3/SrTiO3)等，其中，K大于或约等于8。可选地，STI区域还可以由任何合适的“低介电常数”或“低k”介电材料形成，其中，K小于或约等于4。
参考图1B，在半导体衬底10上形成介电层11。可以通过用于形成这样的层的各种技术(例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强的CVD(PECVD)、溅射和物理汽相沉积(PVD)、热生长等)来形成介电层11。例如，半导体衬底10上面的介电层11具有的厚度的范围可以达到近似并且可以由各种介电材料形成，并且例如，可以是氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO2)、含氮的氧化物(例如，含氮的SiO2)、掺杂氮的氧化物(例如，注入N2的SiO2)、氮氧化硅(SixOyNz)等。
介电层11还可以由任何合适的“高介电常数”或“高K”材料形成，诸如氧化钛(TixOy，例如，TiO2)、氧化钽(TaxOy，例如，Ta2O5)、钛酸锶钡(BST、BaTiO3/SrTiO3)等，其中，K大于或约等于8。例如，介电层11可以具有范围达到近似的等效氧化物厚度tox-eq。等效氧化物厚度tox-eq可以限定为具有单位面积电容C的介电材料(具有介电常数K)的厚度，单位面积电容C近似等于二氧化硅(SiO2)的厚度tox-eq具有的单位面积电容Cox。
参考图1C，例如，通过光刻技术在介电层11中形成许多贯通孔111。
参考图1D，贯通孔111填充有例如，铜、金或另一合适的金属或合金的导电材料以形成许多导电通孔或导电柱112。导电通孔112可以电连接至诸如半导体衬底10中的晶体管(未在图1D中示出)的半导体器件。导电通孔112可以通过各种技术形成，例如，电镀、化学镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。
参考图1E，通过关于图1B所示和所述的相同或相似的技术，在介电层11上形成介电层121a。介电层121a可以具有与介电层11的材料相同或相似的材料。
参考图1F，例如，通过光刻技术去除介电层121a的一部分以形成图案化的介电层121。图案化的介电层121可以具有许多开口123。
参考图1G，开口123填充有例如，铜、金或另一合适的金属或合金的导电材料以形成图案化的导电层122。图案化的导电层122可以电连接至导电通孔112。可以通过关于图1D所示和所述的相同或相似的技术，形成图案化的导电层122。图案化的导电层122可以包括迹线、接触衬垫、通孔或其它电连接件/路径。
参考图1H，通过关于图1B所示和所述的相同或相似的技术，在图案化的导电层122上形成介电层13a。介电层13a可以具有与如关于图1B所示和所述的介电层11的材料相同或相似的材料。介电层13a可以具有多层结构，其包括介电层131a、介电层131a上的介电层132a以及介电层132a上的介电层133a。可以通过如关于图1B所示和所述的的相同或相似的技术，形成介电层131a、132a和133a的每一个。介电层131a、132a和133a的每一个都可以具有与介电层11的材料相同或相似的材料。根据一些其它实施例，可以想到，介电层13a可以具有单层结构。
参考图1I，例如，通过光刻技术去除介电层13a的一部分以形成图案化的介电层13b。图案化的介电层13b可以具有许多开口134。图案化的介电层13b可以包括图案化的介电层131b、图案化的介电层131b上的图案化的介电层132b以及图案化的介电层132b上的图案化的介电层133b。
参考图1J，在图案化的导电层122上形成导电层14a以覆盖图案化的介电层13b。导电层14a可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等，并且具有的厚度范围可以从约至约导电层14a可以包括钽、铜、金或另一合适的金属或合金。
参考图1K，例如，通过化学机械平坦化(CMP)或化学机械抛光(CMP)技术来去除图案化的介电层133b并且去除导电层14a的一部分和图案化的介电层132b的一部分以形成图案化的介电层13和许多电极14。图案化的介电层13包括图案化的介电层131b和图案化的介电层131b上的图案化的介电层132。在图1K中实施的操作期间，如图1J所示的图案化的介电层132b可以用作停止层。图案化的介电层132可以是剩余的图案化的介电层132b。电极14可以是剩余的导电层14a。图案化的介电层13横向围绕电极14。
参考图1L，在电极14和图案化的介电层13上形成磁隧道结(MTJ)层15a。MTJ层15a可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等，并且具有的厚度范围可以从约至约MTJ层15a可以具有多层结构。MTJ层15a的更具体描述可以参考下面关于图4和图5的描述。
图4示出了根据本发明的一些实施例的磁隧道结层。参考图4，MTJ层15a可以包括铁磁层15a1、15a3和15a5、间隔件15a2和15a4以及覆盖层15a6。在铁磁层15a1上形成间隔件15a2。在间隔件15a2上形成铁磁层15a3。在铁磁层15a3上形成间隔件15a4。在间隔件15a4上形成铁磁层15a5。在铁磁层15a5上形成覆盖层15a6。铁磁层15a1、15a3和15a5的每个都可以包括铁磁材料，其可以是例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等的金属或金属合金。间隔件15a2可以包括例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等的非铁磁金属。间隔件15a4可以包括例如Al2O3、MgO、TaO、RuO等的绝缘体。覆盖层15a6可以包括非铁磁材料，其可以是例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO等的金属或绝缘体。覆盖层15a6可以减小其关联的磁性随机存取存储器(MRAM)单元的写入电流。铁磁层15a5可以用作自由层，它的磁极性或磁定向可以在其关联的MRAM单元的写入操作期间改变。铁磁层15a1、15a3以及间隔件15a2可以用作固定层或钉扎层，它的磁定向可以在其关联的MRAM单元的操作期间不变化。根据其他实施例，应该想到，MTJ层15a可以包括反铁磁层(未在图4中示出)。
图5示出了根据本发明的一些实施例的另一磁隧道结层。参考图5，除了MTJ层15a'是MTJ层15a的上下倒置结构以外，MTJ层15a'类似于MTJ层15a。
重新参考图1M，在MTJ层15a上形成导电层16a。导电层16a可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等，并且具有的厚度范围可以从约至约导电层16a可以包括钽、铜、金或另一合适的金属或合金。
参考图1N，在导电层16a上形成掩模层20。掩模层20可以具有多层结构，其可以包括氧化物层20a、改善的图案化膜(APF)层20b以及氧化物层20c。氧化物层20a、APF层20b和氧化物层20c的每个都可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。掩模层20具有的厚度范围可以从约至约
参考图1O，可以通过在掩模层20上的深紫外(DUV)光刻来形成图案化的光刻胶层31。图案化的光刻胶层31可以包括许多区域311和许多区域312。区域311和区域312覆盖掩模层20。区域311的每个的尺寸都不同于区域312的每个的尺寸。区域311的每个的尺寸都小于区域312的每个的尺寸。
参考图1P，通过蚀刻技术去除未被图案化的光刻胶层31覆盖的掩模层20和导电层16a的位于未被覆盖的掩模层20下面的部分。未被覆盖的导电层16a具有的厚度大于导电层16a的位于未被覆盖的掩模层20下面的剩余部分16b的厚度。导电层16a的位于未被覆盖的掩模层20下面的剩余部分16b具有的厚度范围可以从约至约
参考图1Q，通过蚀刻技术去除剩余部分16b、位于剩余部分16b下面的MTJ层15a、图案化的光刻胶层31和未被去除的掩模层20以形成半导体集成电路1。剩余部分16b、位于剩余部分16b下面的MTJ层15a、图案化的光刻胶层31和未被去除的掩模层20的去除可以留下许多MTJ堆叠件/磁阻式存储器单元15和许多电极16。MTJ堆叠件15可以包括MTJ堆叠件151和MTJ堆叠件152。电极16可以包括电极161和电极162。在MTJ堆叠件151的每个上形成电极161的每个。在MTJ堆叠件152的每个上形成电极162的每个。MTJ堆叠件151和MTJ堆叠件152在相同的高度处(例如，在图案化的介电层13的顶面上)。
MTJ堆叠件151的每个的尺寸都不同于MTJ堆叠件152的每个的尺寸。MTJ堆叠件151的每个的尺寸都小于MTJ堆叠件152的每个的尺寸。MTJ堆叠件151的最大宽度小于约75纳米(nm)。MTJ堆叠件152的最小宽度等于或大于约75nm。
MTJ堆叠件151的侧壁或侧边缘和图案化的介电层13的顶面形成角度θ1。MTJ堆叠件152的侧壁或侧边缘和图案化的介电层13的顶面形成角度θ1。角度θ1可以大于约60°。角度θ1的范围可以从约70°至约85°。
电极161的每个的尺寸都不同于电极162的每个的尺寸。电极161的每个的尺寸都小于电极162的每个的尺寸。电极161的侧壁或侧边缘和MTJ堆叠件151的顶面形成角度θ1。电极162的侧壁或侧边缘和MTJ堆叠件152的顶面形成角度θ1。角度θ1可以大于约60°。角度θ1的范围可以从约70°至约85°。
磁阻式存储器单元151和152的操作可以涉及下面关于图3的描述。
参考图3，其示出了根据本发明的一些实施例的写入电流和写入脉冲的关系。如图3中示出的纵轴显示了在1纳秒(ns)的写入速度下的写入电流(I)与参考写入电流(IO)的比率。曲线41代表在磁阻式存储器单元151上实施的写入操作。曲线42代表在磁阻式存储器单元152上实施的写入操作。以特定的速度(即，写入脉冲)将数据写入磁阻式存储器单元151的最小或阈值电流小于将数据写入磁阻式存储器单元152的最小或阈值电流。例如，在MTJ堆叠件的宽度为约75nm的情况下，通过约550μA至720μA的写入阈值，磁阻式存储器单元151可以在预定的持续时间(例如，1.5ns)内从电阻等级(resistance level)切换至另一电阻等级。例如，在MTJ堆叠件的宽度为约75nm的情况下，通过约360μA至400μA的写入阈值，磁阻式存储器单元151可以在预定的持续时间(例如，10ns)内从电阻等级切换至另一电阻等级。再例如，在MTJ堆叠件的宽度为约85nm的情况下，通过约300μA至330μA的写入阈值，磁阻式存储器单元152可以在预定的持续时间(例如，250ns)内从电阻等级切换至另一电阻等级。
曲线41的实线部分411代表如关于图1Q所示和所述的磁阻式存储器单元151的应用区域。磁阻式存储器单元151可以用作在小于10ns的写入速度或写入脉冲下的SRAM。曲线42的实线部分421代表如关于图1Q所示和所述的磁阻式存储器单元152的应用区域。磁阻式存储器单元152可以用作在等于或大于10ns的写入速度或写入脉冲下的但是具有更好的保温性的闪速存储器。
参考图1R，通过关于图1B所示和所述的相同或相似的技术，在图案化的介电层13上形成介电层17a。介电层17a可以具有与如关于图1B所示和所述的介电层11的材料相同或相似的材料。介电层17a覆盖图案化的介电层13、MTJ堆叠件15和电极16。
参考图1S，可以通过用于形成这样的层的各种技术(例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强的CVD(PECVD)、溅射和物理汽相沉积(PVD)、热生长等)来在介电层17a上形成氧化物层18a。
参考图1T，通过光刻技术、平坦化技术等去除介电层17a的一部分和氧化物层18a的一部分以形成图案化的介电层17和图案化的氧化物层18来暴露电极16。图案化的介电层17可以用作间隔件。
参考图1U，通过如关于图1B所示和所述的相同或相似的技术，在暴露的电极16、图案化的介电层17和图案化的氧化物层18上形成介电层19。介电层19可以具有与如关于图1B所示和所述的介电层11的材料相同或相似的材料。
参考图1V，通过关于图1C和图1D所示和所述的相同或相似的技术，在介电层19中形成许多通孔191。通孔191可以具有与如关于图1D所示和所述的通孔112的材料相同或相似的材料。
参考图1W，在介电层19和通孔191上形成图案化的介电层221和图案化的导电层222以形成半导体集成电路2。可以通过关于图1E、图1F和图1G所示和所述的相同或相似的技术，形成图案化的介电层221和图案化的导电层222。图案化的介电层221可以具有与如关于图1G所示和所述的图案化的介电层121的结构相同或相似的结构。图案化的导电层222可以具有与如关于图1G所示和所述的图案化的导电层122的结构相同或相似的结构。
图2示出了根据本发明的一些实施例的半导体集成电路。参考图2，除了MTJ堆叠件151和152以及电极161和162由MTJ堆叠件151a和152a以及电极161a和162a代替以外，半导体集成电路3相似于半导体集成电路1。
除了MTJ堆叠件151a的侧壁或侧边缘和图案化的介电层13的顶面形成角度θ2以外，MTJ堆叠件151a的每个都类似于MTJ堆叠件151的每个。除了MTJ堆叠件152a的侧壁或侧边缘和图案化的介电层13的顶面形成角度θ2以外，MTJ堆叠件152a的每个都类似于MTJ堆叠件152的每个。角度θ2可以小于约60°。
除了电极161a的侧壁或侧边缘和MTJ堆叠件151a的顶面形成角度θ2以外，电极161a的每个都类似于电极161的每个。除了电极162a的侧壁或侧边缘和MTJ堆叠件152a的顶面形成角度θ2以外，电极162a的每个都类似于电极162的每个。角度θ2可以小于约60°。
除了消除如图1P所示的操作以外，可以通过与如关于图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I、图1J、图1K、图1L、图1M、图1N、图1O、图1P和图1Q所示和所述的方法相似的方法形成半导体集成电路3。参考图1O，在一个单一操作中，去除未由图案化的光刻胶层31覆盖的MTJ层15a、导电层16a和掩模层20以形成如图2中所示的半导体集成电路3。
再次参考图1P，其中，对如图1W中所示的半导体集成电路2执行两段式蚀刻，应该想到，去除导电层16a的大部分从而仅留下一些剩余部分16b。相应地，当在与图1P不同的站(station)中实施如图1Q中所示的操作时，在MTJ堆叠件15的侧壁上可能沉积有相对更少的剩余部分16b从而避免了MTJ堆叠件15的故障。此外，因为MTJ层的侧壁开始暴露于在不同的站的稍后阶段中的定制的蚀刻环境，所以对MTJ层的横向蚀刻较温和，并且因此，相较于较小的角度θ2，可以获得较大的角度θ1。
但是，在当对如图2所示的半导体集成电路3执行单段蚀刻时的情况下，更普遍地，采用单一蚀刻化学过程以去除MTJ层15a、导电层16a以及掩模层20。因为MTJ层的侧壁开始暴露于在相同的站的较早阶段中的一般蚀刻环境，所以对MTJ层的横向蚀刻比较剧烈，并且因此，相较于较大的角度θ1，可以获得较小的角度θ2。
根据本发明的一些实施例，一种半导体集成电路包括衬底、第一图案化的导电层、第一磁隧道结(MTJ)堆叠件和第二MTJ堆叠件。在衬底上方形成第一图案化的导电层。位于第一图案化的导电层上方的第一MTJ堆叠件具有第一尺寸。位于第一图案化的导电层上方的第二MTJ堆叠件具有不同于第一尺寸的第二尺寸。
根据本发明的一些实施例，一种半导体集成电路包括衬底、第一图案化的导电层、第一磁阻式存储器单元和第二磁阻式存储器单元。在衬底上方形成第一图案化的导电层。位于第一图案化的导电层上方的第一磁阻式存储器单元通过第一写入阈值在预定的持续时间内从第一电阻等级切换至第二电阻等级。位于第一图案化的导电层上方的第二磁阻式存储器单元通过大于第一写入阈值的第二写入阈值在预定的持续时间内从第一电阻等级切换至第二电阻等级。
根据本发明的一些实施例，一种制造半导体集成电路的方法包括：提供衬底；在衬底上方形成第一图案化的导电层；在第一图案化的导电层上形成第二图案化的导电层；以及在第二图案化的导电层上形成图案化的MTJ堆叠件层，图案化的MTJ堆叠件层具有第一尺寸的第一MTJ堆叠件以及第二尺寸的第二MTJ堆叠件，第一尺寸不同于第二尺寸。
本发明的实施例提供了一种半导体集成电路，包括：衬底；位于所述衬底上方的第一图案化的导电层；位于所述第一图案化的导电层上方的第一磁隧道结堆叠件，所述第一磁隧道结堆叠件具有第一尺寸；以及位于所述第一图案化的导电层上方的第二磁隧道结堆叠件，所述第二磁隧道结堆叠件具有与所述第一尺寸不同的第二尺寸。
根据本发明的一个实施例，其中，所述第一磁隧道结堆叠件的最大宽度小于75纳米(nm)。
根据本发明的一个实施例，其中，所述第二磁隧道结堆叠件的最小宽度等于或大于75纳米(nm)。
根据本发明的一个实施例，其中，所述第一磁隧道结堆叠件和所述第二磁隧道结堆叠件位于相同高度处。
根据本发明的一个实施例，半导体集成电路还包括：第二图案化的导电层，位于所述第一磁隧道结堆叠件和所述第一图案化的导电层之间，并且位于所述第二磁隧道结堆叠件和所述第一图案化的导电层之间；以及第一介电层，横向围绕所述第二图案化的导电层，所述第一介电层具有邻近所述第一磁隧道结堆叠件和所述第二磁隧道结堆叠件的顶面，其中，所述第一磁隧道结堆叠件或所述第二磁隧道结堆叠件的侧边缘和所述第一介电层的所述顶面形成大于60°的角度。
根据本发明的一个实施例，其中，所述角度的范围从70°至85°。
根据本发明的一个实施例，半导体集成电路还包括：第二图案化的导电层，直接位于所述第一磁隧道结堆叠件上，所述第二图案化的导电层具有第三尺寸；以及第三图案化的导电层，直接位于所述第二磁隧道结堆叠件上，所述第三图案化的导电层具有与所述第三尺寸不同的第四尺寸。
根据本发明的一个实施例，其中，所述第二图案化的导电层的侧边缘和所述第一磁隧道结堆叠件的顶面形成大于60°的角度。
根据本发明的一个实施例，其中，所述第三图案化的导电层的侧边缘和所述第二磁隧道结堆叠件的顶面形成大于60°的角度。
本发明的实施例还提供了一种半导体集成电路，包括：衬底；位于所述衬底上方的第一图案化的导电层；位于所述第一图案化的导电层上方的第一磁阻式存储器单元，所述第一磁阻式存储器单元通过第一写入阈值在预定的持续时间内从第一电阻等级切换至第二电阻等级；以及位于所述第一图案化的导电层上方的第二磁阻式存储器单元，所述第二磁阻式存储器单元通过大于所述第一写入阈值的第二写入阈值在所述预定的持续时间内从所述第一电阻等级切换至所述第二电阻等级。
根据本发明的一个实施例，其中，所述第一磁阻式存储器单元和所述第二磁阻式存储器单元位于相同高度处。
根据本发明的一个实施例，半导体集成电路还包括：第二图案化的导电层，位于所述第一磁阻式存储器单元和所述第一图案化的导电层之间，并且位于所述第二磁阻式存储器单元和所述第一图案化的导电层之间；以及第一介电层，横向围绕所述第二图案化的导电层，所述第一介电层具有邻近所述第一磁阻式存储器单元和所述第二磁阻式存储器单元的顶面，其中，所述第一磁阻式存储器单元或所述第二磁阻式存储器单元的侧边缘和所述第一介电层的所述顶面形成大于60°的角度。
根据本发明的一个实施例，其中，所述角度的范围从70°至85°。
根据本发明的一个实施例，半导体集成电路还包括：第二图案化的导电层，直接位于所述第一磁阻式存储器单元上，所述第二图案化的导电层具有第一尺寸；以及第三图案化的导电层，直接位于所述第二磁阻式存储器单元上，所述第三图案化的导电层具有与所述第一尺寸不同的第二尺寸。
本发明的实施例还提供了一种制造半导体集成电路的方法，包括：提供衬底；在所述衬底上方形成第一图案化的导电层；在所述第一图案化的导电层上形成第二图案化的导电层；以及在所述第二图案化的导电层上形成图案化的磁隧道结堆叠件层，所述图案化的磁隧道结堆叠件层具有第一磁隧道结堆叠件和第二磁隧道结堆叠件，所述第一磁隧道结堆叠件具有第一尺寸，所述第二磁隧道结堆叠件具有第二尺寸，所述第一尺寸不同于所述第二尺寸。
根据本发明的一个实施例，方法还包括在所述图案化的磁隧道结堆叠件层的形成之前的以下步骤：在所述第二图案化的导电层上形成磁隧道结堆叠件层；以及在所述磁隧道结堆叠件层上形成导电层。
根据本发明的一个实施例，方法还包括图案化所述磁隧道结堆叠件层和所述导电层以形成所述图案化的磁隧道结堆叠件层和所述图案化的磁隧道结堆叠件层上的第三图案化的导电层。
根据本发明的一个实施例，方法还包括：在所述导电层上形成掩模层；以及提供在所述掩模层上具有第一区域和第二区域的图案化的光刻胶层，其中，所述第一区域具有与所述第二区域的尺寸不同的尺寸。
根据本发明的一个实施例，方法还包括在操作中去除以下部分：未被所述图案化的光刻胶层覆盖的所述掩模层；以及所述导电层的未被所述图案化的光刻胶层覆盖的部分，其中，在所述磁隧道结堆叠件层上保留所述导电层的未被所述图案化的光刻胶层覆盖的另一部分。
根据本发明的一个实施例，方法还包括在另一操作中的以下步骤：去除所述导电层的未被所述图案化的光刻胶层覆盖的保留的部分；以及去除未被所述图案化的光刻胶层覆盖的所述磁隧道结堆叠件层。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体集成电路，包括：
衬底；
位于所述衬底上方的第一图案化的导电层；
位于所述第一图案化的导电层上方的第一磁隧道结堆叠件，所述第一磁隧道结堆叠件具有第一尺寸；以及
位于所述第一图案化的导电层上方的第二磁隧道结堆叠件，所述第二磁隧道结堆叠件具有与所述第一尺寸不同的第二尺寸。
2.根据权利要求1所述的半导体集成电路，其中，所述第一磁隧道结堆叠件的最大宽度小于75纳米(nm)。
3.根据权利要求1所述的半导体集成电路，其中，所述第二磁隧道结堆叠件的最小宽度等于或大于75纳米(nm)。
4.根据权利要求1所述的半导体集成电路，其中，所述第一磁隧道结堆叠件和所述第二磁隧道结堆叠件位于相同高度处。
5.根据权利要求4所述的半导体集成电路，还包括：
第二图案化的导电层，位于所述第一磁隧道结堆叠件和所述第一图案化的导电层之间，并且位于所述第二磁隧道结堆叠件和所述第一图案化的导电层之间；以及
第一介电层，横向围绕所述第二图案化的导电层，所述第一介电层具有邻近所述第一磁隧道结堆叠件和所述第二磁隧道结堆叠件的顶面，
其中，所述第一磁隧道结堆叠件或所述第二磁隧道结堆叠件的侧边缘和所述第一介电层的所述顶面形成大于60°的角度。
6.根据权利要求5所述的半导体集成电路，其中，所述角度的范围从70°至85°。
7.根据权利要求4所述的半导体集成电路，还包括：
第二图案化的导电层，直接位于所述第一磁隧道结堆叠件上，所述第二图案化的导电层具有第三尺寸；以及
第三图案化的导电层，直接位于所述第二磁隧道结堆叠件上，所述第三图案化的导电层具有与所述第三尺寸不同的第四尺寸。
8.一种半导体集成电路，包括：
衬底；
位于所述衬底上方的第一图案化的导电层；
位于所述第一图案化的导电层上方的第一磁阻式存储器单元，所述第一磁阻式存储器单元通过第一写入阈值在预定的持续时间内从第一电阻等级切换至第二电阻等级；以及
位于所述第一图案化的导电层上方的第二磁阻式存储器单元，所述第二磁阻式存储器单元通过大于所述第一写入阈值的第二写入阈值在所述预定的持续时间内从所述第一电阻等级切换至所述第二电阻等级。
9.根据权利要求8所述的半导体集成电路，还包括：
第二图案化的导电层，直接位于所述第一磁阻式存储器单元上，所述第二图案化的导电层具有第一尺寸；以及
第三图案化的导电层，直接位于所述第二磁阻式存储器单元上，所述第三图案化的导电层具有与所述第一尺寸不同的第二尺寸。
10.一种制造半导体集成电路的方法，包括：
提供衬底；
在所述衬底上方形成第一图案化的导电层；
在所述第一图案化的导电层上形成第二图案化的导电层；以及
在所述第二图案化的导电层上形成图案化的磁隧道结堆叠件层，所述图案化的磁隧道结堆叠件层具有第一磁隧道结堆叠件和第二磁隧道结堆叠件，所述第一磁隧道结堆叠件具有第一尺寸，所述第二磁隧道结堆叠件具有第二尺寸，所述第一尺寸不同于所述第二尺寸。
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