KR20150102302A - 전자 장치 및 그 제조 방법 - Google Patents

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KR20150102302A
KR20150102302A KR1020140024029A KR20140024029A KR20150102302A KR 20150102302 A KR20150102302 A KR 20150102302A KR 1020140024029 A KR1020140024029 A KR 1020140024029A KR 20140024029 A KR20140024029 A KR 20140024029A KR 20150102302 A KR20150102302 A KR 20150102302A
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다.
상기 반도체 메모리는, 상기 제2 부분의 측벽 상에 형성된 스페이서를 더 포함하고, 상기 스페이서는 상기 제1 금속의 산화물을 포함할 수 있다. 상기 제2 부분은 상기 제1 부분의 일부를 덮고 다른 일부를 노출시킬 수 있다. 상기 제2 부분은 상기 제1 부분과 중첩하고, 상기 제1 부분의 상면 폭은 상기 제2 부분의 하면 폭 이상일 수 있다. 상기 제2 부분은, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 포함하고, 상기 제1 금속은, 상기 하부 자성층 또는 상기 상부 자성층의 주성분인 금속보다 전자 친화도가 높을 수 있다. 상기 제1 금속은, Al, Hf, Ti 또는 Mg 중 적어도 하나를 포함할 수 있다. 상기 제1 부분은, 다중막을 포함하고, 상기 다중막 중 최상부의 막은 상기 제1 금속을 포함할 수 있다. 상기 제1 부분은, 상기 하부 콘택이 형성된 상기 콘택홀의 나머지의 측벽 및 저면을 따라 형성된 제1 하부층, 및 상기 제1 하부층 상에 형성되고 상기 제1 하부층에 의해 상면을 제외한 나머지 면이 둘러싸이는 제2 하부층을 포함하고, 상기 제1 하부층은, 상기 제1 금속을 포함할 수 있다. 상기 제2 부분은, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ 구조를 포함하고 상기 제1 금속은, 상기 하부 자성층 또는 상기 상부 자성층의 주성분인 금속보다 전자 친화도가 높고, 상기 제2 하부층은, 상기 MTJ 구조의 특성과 연관될 수 있다. 상기 제1 금속은, Al, Hf, Ti 또는 Mg 중 적어도 하나를 포함하고, 상기 제2 하부층은, Ta을 포함할 수 있다. 상기 제2 부분은, 상기 제2 하부층을 덮으면서 상기 제1 하부층의 적어도 일부를 노출시킬 수 있다. 상기 제2 부분은, 상기 제1 부분과 중첩하고, 상기 제2 부분의 하면 폭은 상기 제1 부분의 상면 폭 이하이면서 상기 제2 하부층의 상면 폭 이상일 수 있다. 상기 제2 부분은, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ 구조, 및 상기 MTJ 구조와 상기 제1 부분의 사이에 개재되고 상기 MTJ 구조의 특성과 연관된 하부층을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀을 매립하는 하부 콘택; 및 상기 층간 절연막 상에서 상기 하부 콘택과 접속하는 가변 저항 소자를 포함하고, 상기 하부 콘택은, 상기 가변 저항 소자에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다.
상기 반도체 메모리는, 상기 가변 저항 소자의 측벽 상에 형성된 스페이서를 더 포함하고, 상기 스페이서는 상기 제1 금속의 산화물을 포함할 수 있다. 상기 가변 저항 소자에 의해서 상기 하부 콘택의 일부가 노출될 수 있다. 상기 가변 저항 소자는 상기 하부 콘택과 중첩하고, 상기 하부 콘택의 상면 폭은 상기 가변 저항 소자의 하면 폭 이상일 수 있다. 상기 가변 저항 소자는, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 포함하고, 상기 제1 금속은, 상기 하부 자성층 또는 상기 상부 자성층의 주성분인 금속보다 전자 친화도가 높을 수 있다. 상기 제1 금속은, Al, Hf, Ti 또는 Mg 중 적어도 하나를 포함할 수 있다. 상기 하부 콘택은, 상기 콘택홀의 측벽 및 저면을 따라 형성된 제1 하부 콘택, 및 상기 제1 하부 콘택 상에 형성되고 상기 제1 하부 콘택에 의해 상면을 제외한 나머지 면이 둘러싸이는 제2 하부 콘택을 포함하고, 상기 제1 하부 콘택은, 상기 제1 금속을 포함할 수 있다. 상기 제2 하부 콘택은, 상기 제1 하부 콘택보다 매립 특성이 우수하거나 또는 전기 전도도가 더 클 수 있다. 상기 가변 저항 소자는, 상기 제2 하부 콘택을 덮으면서 상기 제1 하부 콘택의 적어도 일부를 노출시킬 수 있다. 상기 가변 저항 소자는, 상기 하부 콘택과 중첩하고, 상기 가변 저항 소자의 하면 폭은 상기 하부 콘택의 상면 폭 이하이면서 상기 제2 하부 콘택의 상면 폭 이상일 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 콘택홀을 갖는 층간 절연막을 형성하는 단계; 상기 콘택홀의 일부를 매립하는 하부 콘택을 형성하는 단계; 상기 콘택홀의 나머지를 매립하면서 가변 저항 소자의 일부인 제1 부분을 형성하는 단계; 및 상기 층간 절연막 상에 상기 제1 부분과 접속하면서 상기 가변 저항 소자의 나머지인 제2 부분을 형성하는 단계를 더 포함하고 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 상기 제2 부분 형성 단계에서, 상기 제1 금속이 상기 제2 부분의 측벽 상에 재증착되고, 상기 제2 부분 형성 단계 후에, 상기 재증착된 제1 금속을 산화시키는 단계를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 콘택홀을 갖는 층간 절연막을 형성하는 단계; 상기 콘택홀을 매립하는 하부 콘택을 형성하는 단계; 및 상기 층간 절연막 상에 상기 하부 콘택과 접속하는 가변 저항 소자를 형성하는 단계를 더 포함하고, 상기 하부 콘택은, 상기 가변 저항 소자에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 상기 가변 저항 소자 형성 단계에서, 상기 제1 금속이 상기 가변 저항 소자의 측벽 상에 재증착되고, 상기 가변 저항 소자 형성 단계 후에, 상기 재증착된 제1 금속을 산화시키는 단계를 더 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능하다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 또다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4a 및 도 4b는 본 발명의 또다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 또다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 도 1d는 장치를 나타내고, 도 1a 내지 도 1c는 도 1d의 장치를 제조하기 위한 중간 공정 단계를 나타낸다.
먼저 제조 방법을 설명한다.
도 1a를 참조하면, 요구되는 소정 구조물 예컨대, 스위칭 소자(미도시됨) 등이 형성되어 있는 기판(10)을 제공한다. 여기서, 스위칭 소자는 가변 저항 소자의 일단과 연결되어 가변 저항 소자로의 전류 또는 전압의 공급 여부를 제어하기 위한 것으로서, 예컨대, 트랜지스터, 다이오드 등일 수 있다. 스위칭 소자의 일단은 후술하는 하부 콘택(12)과 전기적으로 연결될 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스 라인과 전기적으로 연결될 수 있다.
이어서, 기판(10) 상에 층간 절연막(11)을 형성한다. 층간 절연막(11)은 실리콘 산화물 등 다양한 절연 물질로 형성될 수 있다.
이어서, 층간 절연막(11)을 선택적으로 식각하여 기판(10)의 일부를 노출시키는 콘택홀(H)을 형성한 후, 콘택홀(H)의 일부를 매립하는 하부 콘택(12)을 형성한다. 하부 콘택(12)은 콘택홀(H)을 충분히 매립하는 두께로 도전 물질을 증착한 후, 하부 콘택(12)의 상면이 층간 절연막(11)의 상면보다 소정 정도 하향되도록 도전 물질을 에치백(etchback)하는 방식으로 형성될 수 있다. 하부 콘택(12)은 매립 특성이 우수하고 전기 전도도가 높은 도전 물질 예컨대, 텅스텐(W), 탄탈륨(Ta) 또는 티타늄 질화물(TiN) 등을 포함할 수 있다.
도 1b를 참조하면, 도 1a의 공정 결과물 상에 가변 저항 소자 형성을 위한 다중층(13A, 13B, 13C, 13D, 13E)을 형성한다.
본 실시예에서, 가변 저항 소자는 두 개의 자성층 및 이들 사이에 터널 베리어층이 개재된 MTJ(Magnetic Tunnel Junction) 구조와, MTJ 구조의 하부 및/또는 상부에 배치되어 가변 저항 소자의 특성을 개선하거나 공정을 용이하게 하는 등 다양한 용도를 갖는 막들을 포함할 수 있다. MTJ 구조만으로는 가변 저항 소자에 요구되는 특성을 만족시키기 어렵다는 것은 이미 잘 알려져 있기 때문에, MTJ 구조의 하부 및/또는 상부에 추가적인 막이 배치됨은 필수적이다. 설명의 편의를 위하여 MTJ 구조 하부에 배치되는 층을 하부층이라 하고, MTJ 구조 상부에 배치되는 층을 상부층이라 하기로 한다. 하부층 및/또는 상부층은 하나 이상의 막을 포함할 수 있다. 이들 하부층 및/또는 상부층은 가변 저항 소자의 일부로서, 가변 저항 소자를 다른 소자와 연결하기 위하여 가변 저항 소자의 하단 및 상단과 각각 접속하는 하부 콘택(12) 및 상부 콘택(미도시됨)과는 구별될 수 있다. 이러한 가변 저항 소자 형성을 위하여, 다중층(13A, 13B, 13C, 13D, 13E)은 하부 자성층(13B), 상부 자성층(13D), 하부 자성층(13B)과 상부 자성층(13D) 사이에 개재된 터널 베리어층(13C), 하부 자성층(13B) 아래의 하부층(13A), 및 상부 자성층(13D) 상의 상부층(13E)을 포함할 수 있다.
본 실시예에서 하부층(13A)은 하부 콘택(12)이 형성된 콘택홀(H) 내에 매립될 수 있다. 이러한 하부층(13A)은 도 1a의 공정 결과물 상에 하부층(13A) 형성을 위한 물질막을 증착한 후 층간 절연막(11)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의하여 형성될 수 있다. 이어서, 하부층(13A) 및 층간 절연막(11) 상에 하부 자성층(13B), 터널 베리어층(13C), 상부 자성층(13D) 및 상부층(13E)을 순차적으로 증착할 수 있다.
여기서, 하부 자성층(13B) 및 상부 자성층(13D)은 강자성(ferromagnetic) 물질을 포함할 수 있다. 이 강자성 물질은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등일 수 있다. 하부 자성층(13B) 및 상부 자성층(13D) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer)으로 이용되고 다른 하나는 자화 방향이 변화되는 자유층(free layer)으로 이용될 수 있다.
터널 베리어층(13C)은 전자의 터널링으로 하부 자성층(13B) 및 상부 자성층(13D) 중 자유층으로 이용되는 층의 자화 방향을 변화시키는 역할을 수행할 수 있다. 터널 베리어층(13C)은 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
하부층(13A)은 하부 자성층(13B) 및 상부 자성층(13D)에 포함된 물질 특히, 주성분인 Fe, Ni, Co 등보다 전자 친화도(electron affinity)가 높으면서 산화시 절연 특성을 갖는 금속 예컨대, Al, Ti, Hf, Mg 등을 포함하는 금속 함유막으로 형성될 수 있다. 여기서, 금속 함유막이라 함은, 금속막 뿐만 아니라, 금속 산화물, 금속 질화물, 금속 붕화물 등 다양한 금속 화합물막을 포함할 수 있다.
참고로 아래의 [표 1]은 다양한 금속의 표준 전극 전위를 나타낸 것으로, 마이너스(-)의 크기가 클수록 산화되기 쉬움을 나타낸다. 이 표를 살펴보면, 하부층(13A)에 포함된 금속과 하부 자성층(13B) 및 상부 자성층(13D)에 포함된 금속 사이의 표준 전극 전위의 차이가 매우 큼을 알 수 있다.
금속 표준전극전위 E˚
Al -1.66
Ti -1.63
Hf -1.55
Mg -2.37
Fe -0.45
Co -0.28
Ni -0.228
Ta -0.60
W 0.10
하부층(13A)이 단일막인 경우 하부층(13A)은 위의 금속 함유막으로 형성될 수 있고, 하부층(13A)이 2 이상의 막을 포함하는 다중막인 경우, 하부층(13A)의 최상부의 막이 위의 금속 함유막으로 형성될 수 있다. 하부층(13A)이 2 이상의 막을 포함하는 다중막인 경우, 하부층(13A)의 최상부의 막을 제외한 나머지 막들은 MTJ 구조 특성 개선에 이용되는 다양한 막일 수 있다. 예컨대, 하부층(13A)의 최상부의 막을 제외한 나머지 막들은 하부 콘택(12)과의 접착도를 증가시키는 막을 포함하거나, 또는, MTJ 구조의 고정층과 반대의 자화방향을 가짐으로써 고정층이 자유층에 끼치는 자기장의 영향을 상쇄하는 기능을 수행하는 막을 포함하는 등 필요에 따라 다양한 역할을 수행하는 막들을 포함할 수 있다.
또한, 상부층(13E)도 다양한 기능을 갖는 단일막 또는 다중막을 포함할 수 있다. 예컨대, 상부층(13E)은 물리적 식각에 강한 저항력을 가짐으로써 후술하는 상부 자성층(13D), 터널 베리어층(13C) 및 하부 자성층(13B)의 식각 공정에서 하드마스크로 기능하는 다양한 도전막 예컨대, 텅스텐막 등을 포함하거나, 또는, MTJ 구조의 고정층과 반대의 자화방향을 가짐으로써 고정층이 자유층에 끼치는 자기장의 영향을 상쇄하는 기능을 수행하는 막을 포함하는 등 필요에 따라 다양한 역할을 수행하는 막들을 포함할 수 있다.
도 1c를 참조하면, 가변 저항 소자 패터닝을 위한 마스크(미도시됨)를 이용하여 상부층(13E), 상부 자성층(13D), 터널 베리어층(13C), 및 하부 자성층(13B)을 식각함으로써, 하부층(13A), 하부 자성 패턴(13B'), 터널 베리어 패턴(13C'), 상부 자성 패턴(13D') 및 상부 패턴(13E')을 포함하는 가변 저항 소자(130)를 형성할 수 있다. 하부층(13A)은 전술한 도 1b의 공정에서 콘택홀(H)에 의해 이미 패터닝된 형상을 가지므로, 본 식각 공정은 상부층(13E), 상부 자성층(13D), 터널 베리어층(13C), 및 하부 자성층(13B)에 대해서 수행될 수 있다. 본 식각 공정은 물리적 식각 특성이 강한 방식 예컨대, IBE(Ion Beam Etching) 방식에 의할 수 있다.
결과적으로 가변 저항 소자(130)는 층간 절연막(11) 내에 일부 - 하부층(13A) - 가 매립되면서 층간 절연막(11) 위로 나머지 - 하부 자성 패턴(13B'), 터널 베리어 패턴(13C'), 상부 자성 패턴(13D') 및 상부 패턴(13E')의 적층 구조물 - 가 돌출된 형태를 가질 수 있다. 이때, 가변 저항 소자(130) 중 층간 절연막(11) 위로 돌출된 나머지는 콘택홀(H)과 중첩하면서 최하부의 폭(W2)이 콘택홀(H)의 최상부의 폭(W1) 이하일 수 있다. 즉, 가변 저항 소자(130)의 나머지는 평탄화된 표면을 갖는 하부층(13A) 위에 존재할 수 있다. 이러한 경우, 터널 베리어 패턴(13C')이 평탄한 면 상에 존재하여 MTJ 구조 특성을 확보할 수 있다. 만약, 가변 저항 소자(130)의 나머지가 콘택홀(H) 보다 큰 폭을 갖는다면, 하부층(13A)과 층간 절연막(11)의 경계 상에서 터널 베리어 패턴(13')이 휘어지는 현상이 발생하여 MTJ 구조의 특성이 열화되기 때문이다.
이와 같이 가변 저항 소자(130)의 나머지가 하부층(13A) 위에 존재하는 경우, 가변 저항 소자(130)의 패터닝 과정에서 하부층(13A)의 일부가 드러나서 하부층(13A)을 이루는 도전 물질이 가변 저항 소자(130)의 나머지의 측벽 상에 재증착(re-deposition)되는 현상이 발생할 수 있다. 재증착된 도전 물질을 도면부호 14로 표시였다. 전술한 바와 같이, 하부층(13A)의 적어도 최상부의 막은 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속을 함유하는 막이므로, 재증착된 도전 물질(14)도 이 금속을 포함할 수 있다. 재증착된 도전 물질(14)은 전기적으로 절연되어야 하는 하부 자성 패턴(13B')과 상부 자성 패턴(13D') 사이에 기생 전류를 흐르게 하여 MTJ 구조의 정상적인 동작을 방해하므로, 이를 방지하기 위하여 후술하는 도 1d의 공정을 수행할 수 있다.
도 1d를 참조하면, 도 1c의 공정 결과물에 대해 산화 공정을 수행할 수 있다. 산화 공정은 플라즈마 산화 공정으로 수행되거나 산소 포함 가스를 플로우(flow)하는 방식으로 수행될 수 있다. 이때, 재증착된 도전 물질(14)에 포함된 금속은 하부 자성 패턴(13B') 및 상부 자성 패턴(13D')에 포함된 금속보다 전자 친화도가 매우 높다. 다시 말하면, 표준 전극 전위의 차가 매우 크다. 따라서, 하부 자성 패턴(13B') 및 상부 자성 패턴(13D')의 산화는 억제되면서 재증착된 도전 물질(14)만 산화되는 선택적 산화가 가능하다. 산화된 재증착된 도전 물질(14)을 도면부호 14'로 표시하고 이하, 절연 스페이서라 하기로 한다. 절연 스페이서(14')는 절연 특성을 갖는 금속 산화물 예컨대, Al, Ti, Hf, Mg 등의 산화물을 포함하므로, 하부 자성 패턴(13B')과 상부 자성 패턴(13D') 사이의 전기적 도통을 억제할 수 있다. 나아가, 절연 스페이서(14')는 가변 저항 소자(130)의 나머지의 측벽 상에 형성되어 후속 공정에서 가변 저항 소자(130)가 다른 물질 등과 반응하는 것을 방지하는 등 가변 저항 소자(130)를 보호하는 역할을 수행할 수 있다. 이러한 경우, 가변 저항 소자(130) 보호를 위한 별도의 스페이서 형성 공정이 생략되어 공정이 단순화될 수 있다.
이어서, 도시하지는 않았으나, 가변 저항 소자(130) 상에 가변 저항 소자(130)의 상단과 전기적으로 접속하는 상부 콘택(미도시됨)을 형성하고, 상부 콘택 상에 상부 콘택의 상단과 전기적으로 접속하는 비트라인을 형성하는 등 요구되는 후속 공정을 수행할 수 있다.
이상으로 설명한 공정에 의하여 도 1d와 같은 반도체 장치가 제조될 수 있다.
도 1d를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(10) 상에 배치되고 콘택홀(H)을 갖는 층간 절연막(11), 콘택홀(H)의 일부를 매립하는 하부 콘택(12), 하부 콘택(12) 상에서 콘택홀(H)의 일부를 매립하면서 층간 절연막(11) 위로 돌출된 가변 저항 소자(130) 및 가변 저항 소자(130)의 측벽 상에 형성된 절연 스페이서(14')를 포함할 수 있다.
여기서, 가변 저항 소자(130)는 하부층(13A), 하부 자성 패턴(13B'), 터널 베리어 패턴(13C'), 상부 자성 패턴(13D') 및 상부 패턴(13E')을 포함할 수 있다. 이러한 가변 저항 소자(130)에서는 다음과 같은 방법으로 데이터가 저장될 수 있다. 하부 콘택(12) 및 상부 콘택(미도시됨)을 통하여 공급되는 전류에 따라, 하부 자성 패턴(13B') 및 상부 자성 패턴(13D')의 자화 방향이 서로 평행하거나 또는 서로 반평행하게 된다. 자화 방향이 서로 평행한 경우 가변 저항 소자(130)는 낮은 저항 상태를 나타내어 데이터 '0'을 저장할 수 있고, 반대로 자화 방향이 서로 반평행한 경우 가변 저항 소자(130)는 높은 저항 상태를 나타내어 데이터 '1'을 저장할 수 있다.
본 실시예에서 하부층(13A)은 콘택홀(H) 내에 매립될 수 있고, 하부 자성 패턴(13B'), 터널 베리어 패턴(13C'), 상부 자성 패턴(13D') 및 상부 패턴(13E')의 적층 구조물은 하부층(13A) 상에서 하부층(13A)과 중첩하면서 층간 절연막(11) 위로 돌출될 수 있다. 하부층(13A)의 상면의 폭(W1)은 하부 자성 패턴(13B'), 터널 베리어 패턴(13C'), 상부 자성 패턴(13D') 및 상부 패턴(13E')의 적층 구조물의 하면의 폭(W2) 이상일 수 있다.
하부층(13A)은 하부 자성층(13B) 및 상부 자성층(13D)에 포함된 물질 특히, 주성분인 Fe, Ni, Co 등보다 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속을 포함할 수 있다. 이 때문에, 하부 자성 패턴(13B'), 터널 베리어 패턴(13C'), 상부 자성 패턴(13D') 및 상부 패턴(13E')의 적층 구조물 측벽에 절연 특성을 띄면서 하부층(13A)에 포함된 금속의 산화물을 포함하는 절연 스페이서(14')의 형성이 가능하다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 다음과 같은 이점이 있다.
우선, 가변 저항 소자(130)의 일부인 하부층(13A)이 하부 콘택(12)과 함께 콘택홀(H) 내에 매립되기 때문에, 하부층(13A) 형성을 위한 식각이 요구되지 않는다. 따라서, 가변 저항 소자(130)의 패터닝시 식각 두께가 감소하여 식각 공정이 용이해질 수 있다.
또한, 하부층(13A)의 상면 폭이 가변 저항 소자(130)의 나머지의 하면의 폭보다 크기 때문에, 하부층(130A)과 가변 저항 소자(130)의 나머지와의 정렬 마진이 증가할 수 있고, 터널 베리어 패턴(13C')의 평탄도를 확보할 수 있다.
게다가, 위와 같은 폭의 제어에 의해 가변 저항 소자(130)의 패터닝시 하부층(13A)의 일부가 노출되어 하부층(13A)을 이루는 도전 물질이 가변 저항 소자(130) 나머지의 측벽 상에 재증착되더라도, 간단한 산화 공정 만으로 이 도전 물질을 절연 스페이서(14')로 변경할 수 있어, 가변 저항 소자(130)를 보호하고 불량 발생을 방지할 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 도 2e는 장치를 나타내고, 도 2a 내지 도 2d는 도 2e의 장치를 제조하기 위한 중간 공정 단계를 나타낸다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 2a를 참조하면, 기판(20) 상에 콘택홀(H)을 갖는 층간 절연막(21)을 형성하고, 콘택홀(H)의 일부를 매립하는 하부 콘택(22)을 형성한다.
이어서, 하부 콘택(22)이 형성된 결과물의 전면 상에 하부 단차를 따라 제1 하부층(23A1) 및 제2 하부층(23A2)을 형성할 수 있다. 여기서, 제1 하부층(23A1)은 후술하는 자성층에 포함된 물질 특히, 주성분인 Fe, Ni, Co 등보다 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속 예컨대, Al, Ti, Hf, Mg 등을 포함할 수 있다. 제2 하부층(23A2)는 제1 하부층(23A1)과 상이하면서 MTJ 구조 특성 개선에 이용되는 다양한 막일 수 있고, 특히, MTJ 구조와 직접 접할 필요가 있는 막일 수 있다. 예컨대, 제2 하부층(23A2)은 MTJ 구조 양단과 접하여 전극으로 이용될 수 있는 물질 예컨대, Ta 등을 포함할 수 있다. Ta을 전극으로 이용하는 경우 MTJ 구조의 저항이 비정상적으로 증가하는 현상 즉, HRD(High Resistance depth) 값이 증가하는 현상을 방지할 수 있으므로, MTJ 구조 특성 개선에 유리하다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제2 하부층(23A2)은 MTJ 구조와 직접 접하여 특성 개선에 영향을 줄 수 있는 물질을 포함하면 족하다.
이어서, 제2 하부층(23A2) 상에 희생막(25)을 형성한다. 희생막(25)은 후속 제1 및 제2 하부층(23A1, 23A2)에 대한 연마 공정시 이종 물질에 대한 연마 특성의 차이로 일부가 함몰되거나 부식되는 등의 현상을 방지하기 위한 막으로서, 예컨대, 실리콘 질화막을 포함할 수 있다.
도 2b를 참조하면, 층간 절연막(21)이 드러날 때까지 희생막(25), 제2 하부층(23A2) 및 제1 하부층(23A1)에 대해 연마를 수행함으로써, 하부 콘택(21)이 형성된 콘택홀(H)의 나머지 공간에 매립되는 제1 하부 패턴(23A1') 및 제2 하부 패턴(23A2')을 형성할 수 있다.
여기서, 제1 하부 패턴(23A1')은 콘택홀(H)의 나머지 공간의 측벽 및 저면을 따라 형성될 수 있고, 제2 하부 패턴(23A2')는 제1 하부 패턴(23A1') 상에 위치하여 제1 하부 패턴(23A1')에 의해서 상면을 제외한 나머지 면이 둘러싸일 수 있다.
도 2c를 참조하면, 제1 하부 패턴(23A1'), 제2 하부 패턴(23A2') 및 층간 절연막(21) 상에 하부 자성층(23B), 터널 베리어층(23C), 상부 자성층(23D) 및 상부층(23E)을 순차적으로 증착할 수 있다.
도 2d를 참조하면, 가변 저항 소자 패터닝을 위한 마스크(미도시됨)를 이용하여 상부층(23E), 상부 자성층(23D), 터널 베리어층(23C), 및 하부 자성층(23B)을 식각함으로써, 콘택홀(H) 내에 매립된 제1 하부 패턴(23A1') 및 제2 하부 패턴(23A2')과, 층간 절연막(21) 위로 돌출된 하부 자성 패턴(23B'), 터널 베리어 패턴(23C'), 상부 자성 패턴(23D') 및 상부 패턴(23E')의 적층 구조물을 포함하는 가변 저항 소자(230)를 형성할 수 있다.
여기서, 가변 저항 소자(230) 중 층간 절연막(21) 위로 돌출된 적층 구조물은 콘택홀(H)과 중첩하면서 최하부의 폭(W2)이 콘택홀(H)의 최상부의 폭(W1) 이하일 수 있고, 나아가, 제2 하부 패턴(23A2')의 상면의 폭(W3) 이상일 수 있다. 즉, 가변 저항 소자(130)의 나머지는 제2 하부 패턴(23A2')은 덮으면서 제1 하부 패턴(23A1')의 적어도 일부는 노출시킬 수 있다. 이 때문에, 가변 저항 소자(230) 중 층간 절연막(21) 위로 돌출된 적층 구조물의 측벽 상에는 제1 하부 패턴(23A1')을 이루는 물질이 재증착되어, 재증착된 도전 물질(24)이 형성될 수 있다. 제2 하부 패턴(23A2')은 드러나지 않은 상태이므로, 제2 하부 패턴(23A2')을 이루는 도전 물질은 재증착되지 않을 수 있다.
도 2e를 참조하면, 도 2d의 공정 결과물에 대해 산화 공정을 수행함으로써, 재증착된 도전 물질(24)을 절연 스페이서(24')로 변경할 수 있다.
이상으로 설명한 공정에 의하여 도 2e와 같은 반도체 장치가 제조될 수 있다. 전술한 실시예와의 차이점은, MTJ 구조 아래의 하부층이 MTJ 구조와 접하는 상면을 갖는 제2 하부 패턴(23A2')과, 제2 하부 패턴(23A2')의 상면을 제외한 나머지를 둘러싸는 형상을 갖는 제1 하부 패턴(23A1')을 포함한다는 것이다.
전술한 실시예에서는, 하부층(13A) 전부 또는 하부층(13A)이 다중막인 경우 적어도 최상부의 막이 특정한 금속 즉, 전자 친화도가 높으면서 산화물이 절연 특성을 갖는 금속으로 한정되기 때문에, MTJ 구조 하단과 다른 막을 접하게 할 수 없다. 그러나, 본 실시예에 의하면, 전술한 실시예의 이점을 전부 확보하면서, 나아가 MTJ 구조 특성을 개선할 수 있는 다양한 막 예컨대, 전극으로 이용될 수 있는 Ta막 등을 MTJ 구조 하단과 접하게 할 수 있는 장점이 있다.
한편, 전술한 도 1a 내지 도 2e의 실시예에서는 가변 저항 소자의 하부층 전부가 콘택홀(H) 내에 매립되는 경우를 설명하였으나, 하부층 중 일부가 매립되고 나머지는 층간 절연막 위로 돌출될 수도 있다. 이에 대해서는 도 3a 및 도 3b를 참조하여 예시적으로 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 또다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 3a를 참조하면, 기판(30) 상에 콘택홀(H)을 갖는 층간 절연막(31)을 형성하고, 콘택홀(H)의 일부를 매립하는 하부 콘택(32)을 형성한다.
이어서, 하부 콘택(32)이 형성된 콘택홀(H)의 나머지 공간을 매립하는 제1 하부층(33A1)을 형성할 수 있다. 제1 하부층(33A1)은 전술한 도 1a 내지 도 1d의 실시예의 제1 하부층(13A)과 실질적으로 동일할 수 있다. 또는, 도시하지는 않았으나, 제1 하부층(33A1)은 전술한 도 2a 내지 도 2e의 실시예의 제1 및 제2 하부 패턴(23A1', 23A2')와 실질적으로 동일할 수 있다.
이어서, 제1 하부층(33A1) 및 층간 절연막(31) 상에 제2 하부층(33A2), 하부 자성층(33B), 터널 베리어층(33C), 상부 자성층(33D) 및 상부층(33E)을 순차적으로 증착할 수 있다. 여기서, 제2 하부층(33A2)은 MTJ 구조 특성 개선을 위한 다양한 막으로서, 하나 이상의 막을 포함할 수 있다.
도 3b를 참조하면, 가변 저항 소자 패터닝을 위한 마스크(미도시됨)를 이용하여 상부층(33E), 상부 자성층(33D), 터널 베리어층(33C), 하부 자성층(33B), 및 제2 하부층(33A2)을 식각함으로써, 콘택홀(H) 내에 매립된 제1 하부층(33A1)과, 층간 절연막(31) 위로 돌출된 제2 하부 패턴(33A2'), 하부 자성 패턴(33B'), 터널 베리어 패턴(33C'), 상부 자성 패턴(33D') 및 상부 패턴(33E')의 적층 구조물을 포함하는 가변 저항 소자(330)를 형성할 수 있다.
가변 저항 소자(330) 중 층간 절연막(31) 위로 돌출된 적층 구조물의 측벽 상에는 제1 하부층(33A1)을 이루는 물질이 재증착되어, 재증착된 도전 물질(34)이 형성될 수 있다.
이어서, 도시하지는 않았지만, 산화 공정으로 재증착된 도전 물질(34)을 절연 스페이서로 변경할 수 있다.
이상으로 설명한 공정에 의하여 도 3b와 같은 반도체 장치가 제조될 수 있다. 전술한 실시예들과의 차이점은, MTJ 구조 아래의 하부층 중 일부는 층간 절연막(31) 위로 돌출되어 있다는 점이며, 가변 저항 소자의 패터닝시 식각하여야 하는 두께가 약간 증가하기는 하나, 전술한 실시예들이 갖는 이점을 확보할 수 있다.
한편, 전술한 도 1a 내지 도 3b의 실시예에서는 가변 저항 소자의 일부가 콘택홀 내에 매립되는 경우를 설명하였으나, 가변 저항 소자는 층간 절연막 상에 배치되고 콘택홀 내에는 하부 콘택만 존재할 수도 있다. 가변 저항 소자의 하면 폭이 하부 콘택보다 작은 경우에 하부 콘택을 형성하는 물질을 제어할 필요가 있다. 이에 대해서는 도 4a 내지 도 5b를 참조하여 예시적으로 설명하기로 한다.
도 4a 및 도 4b는 본 발명의 또다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 기판(40) 상에 콘택홀(H)을 갖는 층간 절연막(41)을 형성한 후, 콘택홀(H)의 전부를 매립하는 하부 콘택(42)을 형성할 수 있다. 하부 콘택(42)은 콘택홀(H)을 충분히 매립하는 두께로 도전 물질을 증착한 후, 층간 절연막(41)이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
여기서, 하부 콘택(42)은 가변 저항 소자와 다른 소자를 전기적으로 연결하기 위한 도전 물질을 포함하되, 특히, 가변 저항 소자의 자성층에 포함된 물질 예컨대, 자성층의 주성분인 Fe, Ni, Co 등보다 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속 예컨대, Al, Ti, Hf, Mg 등을 포함할 수 있다.
이어서, 하부 콘택(42) 및 층간 절연막(41) 상에 하부층(43A), 하부 자성층(43B), 터널 베리어층(43C), 상부 자성층(43D) 및 상부층(43E)을 순차적으로 증착할 수 있다. 여기서, 하부층(43A)은 MTJ 구조 특성 개선을 위한 다양한 막으로서, 하나 이상의 막을 포함할 수 있다.
도 4b를 참조하면, 가변 저항 소자 패터닝을 위한 마스크(미도시됨)를 이용하여 상부층(43E), 상부 자성층(43D), 터널 베리어층(43C), 하부 자성층(43B), 및 하부층(43A)을 식각함으로써, 층간 절연막(31) 위로 돌출되고 하부 패턴(43A'), 하부 자성 패턴(43B'), 터널 베리어 패턴(43C'), 상부 자성 패턴(43D') 및 상부 패턴(43E')의 적층 구조물을 포함하는 가변 저항 소자(430)를 형성할 수 있다.
가변 저항 소자(330)의 측벽 상에는 하부 콘택(42)을 이루는 물질이 재증착되어, 재증착된 도전 물질(44)이 형성될 수 있다.
이어서, 도시하지는 않았지만, 산화 공정으로 재증착된 도전 물질(44)을 절연 스페이서로 변경할 수 있다.
이상으로 설명한 공정에 의하여 도 4b와 같은 반도체 장치가 제조될 수 있다. 전술한 실시예들과의 차이점은, 가변 저항 소자 전부(430)가 층간 절연막(41) 위로 돌출되어 있다는 점이며, 가변 저항 소자의 패터닝시 식각하여야 하는 두께가 더 증가하기는 하나, 그 외에 전술한 실시예들이 갖는 이점을 확보할 수 있다.
도 5a 및 도 5b는 본 발명의 또다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 기판(50) 상에 콘택홀(H)을 갖는 층간 절연막(51)을 형성한 후, 콘택홀(H)의 측벽 및 저면을 따라 형성되는 제1 하부 콘택(52A), 및 제1 하부 콘택(52A)이 형성된 콘택홀(H)의 나머지를 매립하는 제2 하부 콘택(52B)을 형성할 수 있다. 제2 하부 콘택(52B)은 상면을 제외하고 제1 하부 콘택(52A)에 의해 둘러싸일 수 있다.
여기서, 제1 하부 콘택(52A)은 가변 저항 소자의 자성층에 포함된 물질 예컨대, 자성층의 주성분인 Fe, Ni, Co 등보다 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속 예컨대, Al, Ti, Hf, Mg 등을 포함할 수 있다. 제2 하부 콘택(52B)은 제1 하부 콘택(52A)과 상이하면서 제1 하부 콘택(52A)에 비하여 콘택으로서 요구되는 특성에 보다 부합할 수 있는 도전 물질 예컨대, 매립 특성이 더 우수하거나 전기 전도도가 더 높은 도전 물질을 포함할 수 있다. 제2 하부 콘택(52B)은 예컨대, 텅스텐(W), 탄탈륨(Ta) 또는 티타늄 질화물(TiN) 등을 포함할 수 있다.
이어서, 제1 및 제2 하부 콘택(52A, 52B) 및 층간 절연막(51) 상에 하부층(53A), 하부 자성층(53B), 터널 베리어층(53C), 상부 자성층(53D) 및 상부층(53E)을 순차적으로 증착할 수 있다. 여기서, 하부층(53A)은 MTJ 구조 특성 개선을 위한 다양한 막으로서, 하나 이상의 막을 포함할 수 있다.
도 5b를 참조하면, 가변 저항 소자 패터닝을 위한 마스크(미도시됨)를 이용하여 상부층(53E), 상부 자성층(53D), 터널 베리어층(53C), 하부 자성층(53B), 및 하부층(53A)을 식각함으로써, 층간 절연막(51) 위로 돌출되고 하부 패턴(53A'), 하부 자성 패턴(53B'), 터널 베리어 패턴(53C'), 상부 자성 패턴(53D') 및 상부 패턴(53E')의 적층 구조물을 포함하는 가변 저항 소자(530)를 형성할 수 있다. 여기서, 가변 저항 소자(530)는 콘택홀(H)과 중첩하고, 하면의 폭은 콘택홀(H)의 최상부의 폭 이하이면서 제2 하부 콘택(52B)의 상면 폭 이상일 수 있다.
가변 저항 소자(530)의 측벽 상에는 제1 하부 콘택(52A)을 이루는 물질이 재증착되어, 재증착된 도전 물질(54)이 형성될 수 있다.
이어서, 도시하지는 않았지만, 산화 공정으로 재증착된 도전 물질(54)을 절연 스페이서로 변경할 수 있다.
이상으로 설명한 공정에 의하여 도 5b와 같은 반도체 장치가 제조될 수 있다. 전술한 도 1a 내지 도 3b의 실시예들과의 차이점은, 가변 저항 소자 전부(430)가 층간 절연막(41) 위로 돌출되어 있다는 점이며, 가변 저항 소자의 패터닝시 식각하여야 하는 두께가 더 증가하기는 하나, 그 외에 전술한 도 1a 내지 도 3b의 실시예들이 갖는 이점을 확보할 수 있다. 나아가, 전술한 도 4a 및 도 4b의 실시예에 비하여 하부 콘택으로 요구되는 특성을 만족시킬 수 있는 물질을 더 이용할 수 있는 장점이 있다.
한편, 전술한 실시예들에서는 가변 저항 소자가 MTJ 구조를 포함하는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
다양한 가변 저항 소자에 있어서, 가변 저항 소자의 일부가 층간 절연막 내에 매립되고 나머지가 층간 절연막 위로 돌출된 경우로서, 이 나머지의 폭이 일부의 폭보다 작아서 일부에 포함된 물질이 나머지의 측벽 상에 재증착될 수 있는 경우에 본 발명의 다양한 실시예들이 적용될 수 있다. 이때, 가변 저항 소자의 일부는 나머지에 포함된 물질 특히, 나머지의 주성분인 물질보다 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속을 포함함으로써, 재증착 물질에 기인한 불량을 방지할 수 있다.
또는, 다양한 가변 저항 소자에 있어서, 가변 저항 소자가 층간 절연막 내의 하부 콘택과 접속하면서 층간 절연막 위로 돌출된 경우로서, 가변 저항 소자의 폭이 하부 콘택의 폭보다 작아서 하부 콘택에 포함된 물질이 가변 저항 소자의 측벽 상에 재증착될 수 있는 경우에 본 발명의 다양한 실시예들이 적용될 수 있다. 이때, 하부 콘택은 가변 저항 소자에 포함된 물질 특히, 주성분인 물질보다 전자 친화도가 높으면서 산화시 절연 특성을 갖는 금속을 포함함으로써, 재증착 물질에 기인한 불량을 방지할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성되고 콘택홀을 갖는 층간 절연막; 상기 콘택홀의 일부를 매립하는 하부 콘택; 및 상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고, 상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 가질 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
10: 기판 12: 하부 콘택
130: 가변 저항 소자 14': 절연 스페이서

Claims (32)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고 콘택홀을 갖는 층간 절연막;
    상기 콘택홀의 일부를 매립하는 하부 콘택; 및
    상기 하부 콘택 상에서 상기 하부 콘택과 접속하고, 제1 부분이 상기 콘택홀에 매립되고 제2 부분이 상기 층간 절연막 위로 돌출된 가변 저항 소자를 포함하고,
    상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 갖는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제2 부분의 측벽 상에 형성된 스페이서를 더 포함하고,
    상기 스페이서는 상기 제1 금속의 산화물을 포함하는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제2 부분은 상기 제1 부분의 일부를 덮고 다른 일부를 노출시키는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제2 부분은 상기 제1 부분과 중첩하고, 상기 제1 부분의 상면 폭은 상기 제2 부분의 하면 폭 이상인
    전자 장치.
  5. 제1 항에 있어서,
    상기 제2 부분은, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 포함하고,
    상기 제1 금속은, 상기 하부 자성층 또는 상기 상부 자성층의 주성분인 금속보다 전자 친화도가 높은
    전자 장치.
  6. 제5 항에 있어서,
    상기 제1 금속은, Al, Hf, Ti 또는 Mg 중 적어도 하나를 포함하는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 부분은, 다중막을 포함하고,
    상기 다중막 중 최상부의 막은 상기 제1 금속을 포함하는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제1 부분은,
    상기 하부 콘택이 형성된 상기 콘택홀의 나머지의 측벽 및 저면을 따라 형성된 제1 하부층, 및 상기 제1 하부층 상에 형성되고 상기 제1 하부층에 의해 상면을 제외한 나머지 면이 둘러싸이는 제2 하부층을 포함하고,
    상기 제1 하부층은, 상기 제1 금속을 포함하는
    전자 장치.
  9. 제8 항에 있어서,
    상기 제2 부분은, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ 구조를 포함하고
    상기 제1 금속은, 상기 하부 자성층 또는 상기 상부 자성층의 주성분인 금속보다 전자 친화도가 높은
    전자 장치.
  10. 제9 항에 있어서,
    상기 제1 금속은, Al, Hf, Ti 또는 Mg 중 적어도 하나를 포함하고,
    상기 제2 하부층은, Ta을 포함하는
    전자 장치.
  11. 제8 항에 있어서,
    상기 제2 부분은, 상기 제2 하부층을 덮으면서 상기 제1 하부층의 적어도 일부를 노출시키는
    전자 장치.
  12. 제8 항에 있어서,
    상기 제2 부분은, 상기 제1 부분과 중첩하고,
    상기 제2 부분의 하면 폭은 상기 제1 부분의 상면 폭 이하이면서 상기 제2 하부층의 상면 폭 이상인
    전자 장치.
  13. 제1 항에 있어서,
    상기 제2 부분은,
    하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ 구조, 및 상기 MTJ 구조와 상기 제1 부분의 사이에 개재되는 하부층을 포함하는
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  19. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고 콘택홀을 갖는 층간 절연막;
    상기 콘택홀을 매립하는 하부 콘택; 및
    상기 층간 절연막 상에서 상기 하부 콘택과 접속하는 가변 저항 소자를 포함하고,
    상기 하부 콘택은, 상기 가변 저항 소자에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 갖는
    전자 장치.
  20. 제19 항에 있어서,
    상기 가변 저항 소자의 측벽 상에 형성된 스페이서를 더 포함하고,
    상기 스페이서는 상기 제1 금속의 산화물을 포함하는
    전자 장치.
  21. 제19 항에 있어서,
    상기 가변 저항 소자에 의해서 상기 하부 콘택의 일부가 노출되는
    전자 장치.
  22. 제19 항에 있어서,
    상기 가변 저항 소자는 상기 하부 콘택과 중첩하고, 상기 하부 콘택의 상면 폭은 상기 가변 저항 소자의 하면 폭 이상인
    전자 장치.
  23. 제19 항에 있어서,
    상기 가변 저항 소자는, 하부 자성층, 상부 자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 포함하고,
    상기 제1 금속은, 상기 하부 자성층 또는 상기 상부 자성층의 주성분인 금속보다 전자 친화도가 높은
    전자 장치.
  24. 제23 항에 있어서,
    상기 제1 금속은, Al, Hf, Ti 또는 Mg 중 적어도 하나를 포함하는
    전자 장치.
  25. 제19 항에 있어서,
    상기 하부 콘택은,
    상기 콘택홀의 측벽 및 저면을 따라 형성된 제1 하부 콘택, 및 상기 제1 하부 콘택 상에 형성되고 상기 제1 하부 콘택에 의해 상면을 제외한 나머지 면이 둘러싸이는 제2 하부 콘택을 포함하고,
    상기 제1 하부 콘택은, 상기 제1 금속을 포함하는
    전자 장치.
  26. 제25 항에 있어서,
    상기 제2 하부 콘택은, 상기 제1 하부 콘택보다 매립 특성이 우수하거나 또는 전기 전도도가 더 큰
    전자 장치.
  27. 제25 항에 있어서,
    상기 가변 저항 소자는, 상기 제2 하부 콘택을 덮으면서 상기 제1 하부 콘택의 적어도 일부를 노출시키는
    전자 장치.
  28. 제25 항에 있어서,
    상기 가변 저항 소자는, 상기 하부 콘택과 중첩하고,
    상기 가변 저항 소자의 하면 폭은 상기 하부 콘택의 상면 폭 이하이면서 상기 제2 하부 콘택의 상면 폭 이상인
    전자 장치.
  29. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 콘택홀을 갖는 층간 절연막을 형성하는 단계;
    상기 콘택홀의 일부를 매립하는 하부 콘택을 형성하는 단계;
    상기 콘택홀의 나머지를 매립하면서 가변 저항 소자의 일부인 제1 부분을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 제1 부분과 접속하면서 상기 가변 저항 소자의 나머지인 제2 부분을 형성하는 단계를 더 포함하고
    상기 제1 부분은, 상기 제2 부분에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 갖는
    전자 장치의 제조 방법.
  30. 제29 항에 있어서,
    상기 제2 부분 형성 단계에서, 상기 제1 금속이 상기 제2 부분의 측벽 상에 재증착되고,
    상기 제2 부분 형성 단계 후에, 상기 재증착된 제1 금속을 산화시키는 단계를 더 포함하는
    전자 장치의 제조 방법.
  31. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 콘택홀을 갖는 층간 절연막을 형성하는 단계;
    상기 콘택홀을 매립하는 하부 콘택을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 하부 콘택과 접속하는 가변 저항 소자를 형성하는 단계를 더 포함하고,
    상기 하부 콘택은, 상기 가변 저항 소자에 포함된 물질보다 전자 친화도가 높은 제1 금속을 포함하고, 상기 제1 금속의 산화물은 절연 특성을 갖는
    전자 장치의 제조 방법.
  32. 제31 항에 있어서,
    상기 가변 저항 소자 형성 단계에서, 상기 제1 금속이 상기 가변 저항 소자의 측벽 상에 재증착되고,
    상기 가변 저항 소자 형성 단계 후에, 상기 재증착된 제1 금속을 산화시키는 단계를 더 포함하는
    전자 장치의 제조 방법.

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