KR102449901B1 - 집적회로 소자 및 그 제조 방법 - Google Patents
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Abstract
집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향에서 제1 폭을 가지는 제1 핀형 활성 영역과, 상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향에서 상기 제1 폭보다 작은 제2 폭을 가지는 제2 핀형 활성 영역과, 상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 부분인 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 경계부에 형성된 영역간 단차부를 포함한다.
Description
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 채널 영역의 도전형이 서로 다른 트랜지스터들에서 채널 영역의 도전형에 따라 독립적으로 트랜지스터 퍼포먼스를 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 채널 영역의 도전형이 서로 다른 트랜지스터들에서 채널 영역의 도전형에 따라 독립적으로 트랜지스터 퍼포먼스를 향상시킬 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향에서 제1 폭을 가지는 제1 핀형 활성 영역과, 상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향에서 상기 제1 폭보다 작은 제2 폭을 가지는 제2 핀형 활성 영역과, 상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 부분인 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 경계부에 형성된 영역간 단차부를 포함한다.
상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역은 서로 다른 도전형의 채널 영역을 가질 수 있다.
상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있다.
상기 영역간 단차부, 상기 제1 핀형 활성 영역, 및 상기 제2 핀형 활성 영역은 상호 평행하게 연장될 수 있다.
상기 바텀 표면은 상기 제1 영역에서 상기 기판 상의 제1 레벨에 있는 제1 바텀부와 상기 제2 영역에서 상기 제1 레벨과 다른 제2 레벨에 있는 제2 바텀부를 포함하고, 상기 영역간 단차부는 상기 제1 바텀부와 상기 제2 바텀부와의 경계부를 따라 연장될 수 있다.
상기 제1 방향에서 상기 영역간 단차부로부터 상기 제1 핀형 활성 영역까지의 제1 거리와, 상기 영역간 단차부로부터 상기 제2 핀형 활성 영역까지의 제2 거리는 서로 다를 수 있다.
상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있으며, 이 때 상기 제1 방향에서 상기 영역간 단차부로부터 상기 제1 핀형 활성 영역까지의 제1 거리는 상기 영역간 단차부로부터 상기 제2 핀형 활성 영역까지의 제2 거리보다 더 클 수 있다.
상기 기판 상에서 상기 제2 핀형 활성 영역의 최저부가 상기 제1 핀형 활성 영역의 최저부보다 더 낮은 레벨에 위치될 수 있다.
상기 제2 핀형 활성 영역 중 상기 기판으로부터 가장 먼 제2 팁 부분은 상기 제1 핀형 활성 영역 중 상기 기판으로부터 가장 먼 제1 팁 부분과 동일하거나 더 낮은 레벨에 위치될 수 있다.
상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역은 상기 기판 상부로 제3 방향을 따라 돌출되어 있고, 상기 제3 방향에서 상기 제1 핀형 활성 영역의 높이보다 상기 제2 핀형 활성 영역의 높이가 더 클 수 있다.
상기 제1 핀형 활성 영역은 상기 제1 핀형 활성 영역의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제1 삽입층을 포함하고, 상기 제2 핀형 활성 영역은 상기 제2 핀형 활성 영역의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제2 삽입층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 핀형 활성 영역 중 상기 제1 삽입층은 Ge로 이루어지고, 상기 제1 핀형 활성 영역 중 상기 제1 삽입층을 제외한 다른 부분은 Si로 이루어질 수 있다. 상기 제2 핀형 활성 영역 중 상기 제2 삽입층은 Ge로 이루어지고, 상기 제2 핀형 활성 영역 중 상기 제2 삽입층을 제외한 다른 부분은 Si로 이루어질 수 있다.
상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이를 채우는 소자분리막을 더 포함할 수 있다. 상기 소자분리막은 상기 제1 핀형 활성 영역의 제1 측벽을 덮고 상기 제1 핀형 활성 영역에 제1 응력을 인가하는 제1 스트레서 라이너 (stressor liner)와, 상기 제2 핀형 활성 영역 중 상기 제1 측벽에 대면하는 제2 측벽을 덮고 상기 제2 핀형 활성 영역에 상기 제1 응력과 다른 제2 응력을 인가하는 제2 스트레서 라이너를 포함할 수 있다. 상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있으며, 이 때 상기 제1 응력은 인장 응력이고, 상기 제2 응력은 압축 응력일 수 있다. 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역은 상기 기판 상부로 제3 방향을 따라 돌출되어 있고, 상기 제1 스트레서 라이너와 상기 제2 스트레서 라이너와의 경계부는 상기 제3 방향을 따라 상기 영역간 단차부와 정렬될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역 위에서 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 게이트 라인을 더 포함할 수 있다. 상기 게이트 라인은 상기 제1 영역에서 상기 제1 핀형 활성 영역을 덮고 제1 도전층 적층 구조를 가지는 제1 게이트 라인과, 상기 제2 영역에서 상기 제2 핀형 활성 영역을 덮고 제2 도전층 적층 구조를 가지는 제2 게이트 라인을 포함하고, 상기 제1 도전층 적층 구조와 상기 제2 도전층 적층 구조는 서로 다를 수 있다. 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역은 상기 기판 상부로 제3 방향을 따라 돌출되어 있고, 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 경계부는 상기 제3 방향을 따라 상기 영역간 단차부와 정렬될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 핀형 활성 영역의 제1 측벽을 덮고 상기 제1 핀형 활성 영역에 제1 응력을 인가하는 제1 스트레서 라이너와, 상기 제2 핀형 활성 영역 중 상기 제1 측벽에 대면하는 제2 측벽을 덮고 상기 제2 핀형 활성 영역에 상기 제1 응력과 다른 제2 응력을 인가하는 제2 스트레서 라이너를 포함하는 소자분리막을 더 포함할 수 있다. 상기 영역간 단차부, 상기 제1 스트레서 라이너와 상기 제2 스트레서 라이너와의 경계부, 및 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 경계부는 일직선 상에 배치될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 서로 이웃하는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되는 복수의 제1 핀형 활성 영역과, 상기 제2 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되고 제1 방향에서 상기 복수의 제1 핀형 활성 영역 중 어느 하나의 제1 핀형 활성 영역의 폭보다 작은 폭을 가지는 복수의 제2 핀형 활성 영역과, 상기 기판 중 상기 복수의 제1 핀형 활성 영역과 상기 복수의 제2 핀형 활성 영역과의 사이에 있는 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 사이의 경계부에 형성된 영역간 단차부를 가지는 영역간 분리 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 핀형 활성 영역과 상기 복수의 제2 핀형 활성 영역은 상기 영역간 단차부를 사이에 두고 상호 평행하게 연장되고, 상기 제1 방향에서 상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역은 균일한 피치로 배치될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 핀형 활성 영역과 상기 복수의 제2 핀형 활성 영역은 상기 영역간 단차부를 사이에 두고 상호 평행하게 연장되고, 상기 제1 방향에서 상기 영역간 분리 영역의 폭은 상기 복수의 제1 핀형 활성 영역 각각의 사이의 제1 간격보다 더 크고 상기 복수의 제2 핀형 활성 영역 각각의 사이의 제2 간격보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 영역간 단차부로부터 상기 복수의 제1 핀형 활성 영역까지의 제1 거리는 상기 영역간 단차부로부터 상기 복수의 제2 핀형 활성 영역까지의 제2 거리보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 바텀 표면은 상기 제1 영역에서 상기 기판 상의 제1 레벨에 있는 제1 바텀부와 상기 제2 영역에서 상기 제1 레벨과 다른 제2 레벨에 있는 제2 바텀부를 포함하고, 상기 복수의 제1 핀형 활성 영역은 상기 제1 바텀부로부터 제1 높이만큼 돌출되고, 상기 복수의 제2 핀형 활성 영역은 상기 제2 바텀부로부터 상기 제1 높이보다 더 큰 제2 높이만큼 돌출될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 영역에서 상기 복수의 제1 핀형 활성 영역 각각의 양 측벽을 덮는 제1 소자분리막과, 상기 제2 영역에서 상기 복수의 제2 핀형 활성 영역 각각의 양 측벽을 덮는 제2 소자분리막을 더 포함하고, 상기 제1 소자분리막과 상기 제2 소자분리막과의 사이의 경계부는 상기 영역간 단차부와 수직으로 오버랩될 수 있다. 상기 제1 영역에서 상기 기판에는 상기 복수의 제1 핀형 활성 영역을 사이에 두고 상기 영역간 단차부와 이격된 위치에 딥 트렌치가 형성되어 있고, 상기 딥 트렌치는 상기 제1 소자분리막의 저면보다 낮은 제1 레벨에서 연장되는 제1 저면을 가지고, 상기 제2 영역에서, 상기 제2 소자분리막의 저면은 상기 제1 레벨과 같거나 더 낮은 제2 레벨에서 연장되는 제2 저면을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역 위에서 상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 노말 게이트 라인 (normal gate line)을 더 포함할 수 있다. 그리고, 상기 노말 게이트 라인은 상기 제1 영역에서 상기 복수의 제1 핀형 활성 영역을 덮고 제1 도전층 적층 구조를 가지는 제1 게이트 라인과, 상기 제2 영역에서 상기 복수의 제2 핀형 활성 영역을 덮고 상기 제1 도전층 적층 구조과 다른 제2 도전층 적층 구조를 가지는 제2 게이트 라인을 포함하고, 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 경계부는 상기 영역간 단차부와 수직으로 오버랩될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역 각각의 일단에 대면하는 측벽을 가지고 상기 제1 영역 및 상기 제2 영역에서 상기 노말 게이트 라인과 평행하게 연장되는 핀 분리 절연막을 더 포함할 수 있다. 그리고, 상기 핀 분리 절연막은 상기 영역간 단차부를 덮을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역 각각의 일단에 대면하는 측벽을 가지고 상기 제1 영역 및 상기 제2 영역에서 상기 노말 게이트 라인과 평행하게 연장되는 핀 분리 절연막과, 상기 핀 분리 절연막 위에서 상기 노말 게이트 라인과 평행하게 연장되는 더미 게이트 라인 (dummy gate line)을 더 포함할 수 있다. 상기 핀 분리 절연막 및 상기 더미 게이트 라인은 상기 영역간 단차부를 덮을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역에 형성된 제1 소스/드레인 영역과, 상기 복수의 제2 핀형 활성 영역 중 적어도 하나의 제2 핀형 활성 영역에 형성된 제2 소스/드레인 영역과, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역에 연결되도록 연장되어 있는 콘택 플러그를 더 포함할 수 있다. 상기 콘택 플러그는 상기 영역간 단차부와 수직으로 오버랩되어 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 기판과 상기 콘택 플러그와의 사이에 형성된 에어 갭(air gap)을 더 포함할 수 있다. 상기 에어 갭은 상기 영역간 단차부와 수직으로 오버랩될 수 있다.
상기 제1 소스/드레인 영역은 상기 복수의 제1 핀형 활성 영역 각각의 상면보다 더 높은 레벨의 상면을 가지는 제1 반도체층을 포함하고, 상기 제2 소스/드레인 영역은 상기 복수의 제2 핀형 활성 영역 각각의 상면보다 더 높은 레벨의 상면을 가지는 제2 반도체층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역과, 상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장되어 상기 제1 핀형 활성 영역과 일직선상에 배치되고 상기 제1 핀형 활성 영역의 폭보다 작은 폭을 가지는 제2 핀형 활성 영역과, 상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 사이의 경계부에 형성된 영역간 단차부를 포함하는 핀 분리 영역을 포함한다.
상기 영역간 단차부는 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역의 연장 방향과 교차하는 방향으로 연장되어 있다.
상기 기판 상에서 상기 제1 핀형 활성 영역의 최저부는 상기 제2 핀형 활성 영역의 최저부보다 더 높을 수 있다.
상기 제1 핀형 활성 영역의 제1 높이는 상기 제2 핀형 활성 영역의 제2 높이보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에서 상기 핀 분리 영역을 채우는 핀 분리 절연막을 더 포함할 수 있다. 상기 핀 분리 절연막은 상기 영역간 단차부와 평행하게 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역에 배치되는 제1 예비 핀형 활성 영역과 상기 기판의 제2 영역에 배치되는 제2 예비 핀형 활성 영역을 형성한다. 상기 제1 예비 핀형 활성 영역 및 상기 제2 예비 핀형 활성 영역을 덮는 제1 절연막을 형성한다. 상기 제1 영역 및 상기 제2 영역 중 상기 제2 영역에서만 선택적으로 상기 제1 절연막을 제거하고 상기 제2 예비 핀형 활성 영역의 일부와 상기 기판의 일부를 제거하여 상기 제1 예비 핀형 활성 영역과 상기 제2 예비 핀형 활성 영역과의 사이에서 상기 기판의 바텀 표면에 영역간 단차부를 형성함과 동시에 폭이 감소된 제2 예비 핀형 활성 영역을 형성한다. 상기 제2 영역에서 상기 폭이 감소된 제2 예비 핀형 활성 영역을 덮는 제2 절연막을 형성한다. 상기 제1 영역 및 상기 제2 영역에서 상기 제1 예비 핀형 활성 영역 및 상기 폭이 감소된 제2 예비 핀형 활성 영역 각각의 상부를 노출시키도록 상기 제1 절연막 및 상기 제2 절연막을 상부로부터 일부 제거하여 제1 영역에는 제1 폭의 제1 도전형 채널 영역을 가지는 제1 핀형 활성 영역을 형성하고 제2 영역에는 상기 제1 폭보다 작은 제2 폭의 제2 도전형 채널 영역을 가지는 제2 핀형 활성 영역을 형성한다.
상기 폭이 감소된 제2 예비 핀형 활성 영역을 형성하는 단계에서 상기 폭이 감소된 제2 예비 핀형 활성 영역은 상기 제1 예비 핀형 활성 영역의 최저부보다 제1 높이만큼 낮은 레벨에 있는 최저부를 가지도록 형성될 수 있다.
상기 폭이 감소된 제2 예비 핀형 활성 영역을 형성하는 단계에서, 상기 제1 영역에는 상기 제1 예비 핀형 활성 영역의 주위에서 상기 기판 상에 제1 레벨에 있는 제1 바텀부가 형성되고, 상기 제2 영역에는 상기 폭이 감소된 제2 예비 핀형 활성 영역의 주위에서 상기 기판 상에 상기 제1 레벨보다 낮은 제2 레벨에 있는 제2 바텀부가 형성될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 서로 다른 도전형의 채널 영역을 포함하는 제1 영역 및 제2 영역에서 제1 핀형 활성 영역의 최저부 및 제2 핀형 활성 영역의 최저부에 각각 대응하는 레벨인 기판의 바텀 표면의 레벨이 서로 다른 높이를 가지고, 제1 영역에 형성된 제1 핀형 활성 영역 및 제2 영역에 형성된 제2 핀형 활성 영역이 서로 다른 폭을 가진다. 따라서, 제1 영역 및 제2 영역에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있으며, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 B - B' 선 단면도이다.
도 2a 내지 도 2c는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 3b는 도 3a의 B - B' 선 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 4b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 5b는 도 5a의 B - B' 선 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들이다. 보다 구체적으로, 도 7a는 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 7b는 도 7a의 B - B' 선 단면도이고, 도 7c는 도 7a의 C - C' 선 단면도이고, 도 7d는 도 7a의 D - D' 선 단면도이고, 도 7e는 도 7a의 E - E' 선 단면도이다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 평면 레이아웃 다이어그램이다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 단면도들이다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 13a는 집적회로 소자의 평면 레이아웃 다이어그램이다. 도 13b는 도 13a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 13c는 도 13a의 C - C' 선 단면도이다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 도면들이다. 보다 구체적으로, 도 14a는 집적회로 소자의 평면 레이아웃 다이어그램이다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 16a 내지 도 16k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 및 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 2a 내지 도 2c는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 3b는 도 3a의 B - B' 선 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 단면도이다.
도 4b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 일부 구성을 도시한 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 5b는 도 5a의 B - B' 선 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들이다. 보다 구체적으로, 도 7a는 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 7b는 도 7a의 B - B' 선 단면도이고, 도 7c는 도 7a의 C - C' 선 단면도이고, 도 7d는 도 7a의 D - D' 선 단면도이고, 도 7e는 도 7a의 E - E' 선 단면도이다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 평면 레이아웃 다이어그램이다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 단면도들이다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 13a는 집적회로 소자의 평면 레이아웃 다이어그램이다. 도 13b는 도 13a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 13c는 도 13a의 C - C' 선 단면도이다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 도면들이다. 보다 구체적으로, 도 14a는 집적회로 소자의 평면 레이아웃 다이어그램이다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 16a 내지 도 16k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 및 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들 따른 집적회로 소자(100A)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 B - B' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100A)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II)은 상기 기판(110)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 상기 제1 영역(I)은 NMOS 영역이고, 상기 제2 영역(II)은 PMOS 영역일 수 있다.
제1 영역(I)에서 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 제1 핀형 활성 영역(F1)은 제1 도전형 채널 영역(CH1)을 가질 수 있다. 상기 제1 핀형 활성 영역(F1)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 제1 소자분리막(120)으로 덮여 있다.
상기 제1 핀형 활성 영역(F1)은 기판(110) 상에서 길이 방향 (Y 방향)을 따라 선형적으로 연장되는 형상을 가질 수 있으며, 폭 방향 (X 방향)에서 제1 베이스 폭(WB1)을 가지는 제1 베이스부(B1)를 가진다. 상기 제1 핀형 활성 영역(F1) 중 제1 소자분리막(120)의 상부로 돌출된 제1 도전형 채널 영역(CH1)은 상기 제1 베이스 폭(WB1)보다 작은 제1 상부 폭(WT1)을 갖는다.
제2 영역(II)에서 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 제2 핀형 활성 영역(F2)은 제2 도전형 채널 영역(CH2)을 가질 수 있다. 상기 제2 핀형 활성 영역(F2)은 각각 상기 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 제2 소자분리막(130)으로 덮여 있다.
상기 제2 핀형 활성 영역(F2)은 기판(110) 상에서 길이 방향 (Y 방향)을 따라 선형적으로 연장되는 형상을 가질 수 있으며, 폭 방향 (X 방향)에서 상기 제1 베이스 폭(WB1)보다 작은 제2 베이스 폭(WB2)을 가진다. 상기 제2 핀형 활성 영역(F2) 중 제2 소자분리막(130)의 상부로 돌출된 제2 도전형 채널 영역(CH2)은 상기 제2 베이스 폭(WB2)보다 작고 상기 제1 상부 폭(WT1)보다 작은 제2 상부 폭(WT2)을 갖는다.
일부 실시예들에서, 상기 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 제1 핀형 활성 영역(F1)은 상기 제1 도전형 채널 영역(CH1)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 반면, 상기 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 도전형 채널 영역(CH2)의 다른 부분과 다른 물질로) 이루어질 수 있다. 예를 들면, 상기 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 핀형 활성 영역(F2)의 나머지 영역은 Si으로 이루어질 수 있다.
도 1a 및 도 1b에는 제1 영역(I)에 1 개의 제1 핀형 활성 영역(F1)이 형성되고 제2 영역(II)에 1 개의 제2 핀형 활성 영역(F2)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 복수 개의 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)이 형성될 수도 있다.
또한, 도 1b에는 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)이 각각 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선을 기준으로 그 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않으며, 상기 중심선을 기준으로 비대칭 형상을 가질 수도 있으며, 본 발명의 기술적 사상의 범위 내에서 다양한 형상을 가지는 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)을 포함할 수 있다.
상기 집적회로 소자(100A)의 기판(110)은 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2) 각각의 양 측에 배치되는 복수의 바텀 표면(BS1)을 가진다. 상기 복수의 바텀 표면(BS1)은 제1 영역(I) 및 제2 영역(II)에서 서로 다른 레벨의 높이로 연장된다. 상기 복수의 바텀 표면(BS1) 중 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)과의 사이에 있는 바텀 표면(BS1)에는 영역간 단차부(108A)가 형성되어 있다.
도 1b에 예시한 바와 같이, 상기 바텀 표면(BS1)은 제1 영역(I)에서 제1 베이스 레벨(LB11)의 높이로 연장되는 제1 바텀부(BS11)와 제2 영역(II)에서 상기 제1 베이스 레벨(LB11)보다 낮은 제2 베이스 레벨(LB12)의 높이로 연장되는 제2 바텀부(BS12)를 포함한다. 상기 제1 베이스 레벨(LB11)과 상기 제2 베이스 레벨(LB12)의 높이 차이(ΔH1)로 인해 상기 영역간 단차부(108A)가 형성될 수 있다.
상기 영역간 단차부(108A)는 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 길이 방향 (Y 방향)을 따라 연장될 수 있다. 상기 영역간 단차부(108A)는 도 1a에서 점선으로 표시한 바와 같은 제1 영역(I)과 제2 영역(II)과의 경계부(BN)를 따라 연장될 수 있다. 상기 영역간 단차부(108A)는 상기 제1 바텀부(BS11)와 상기 제2 바텀부(BS12)와의 경계부를 따라 연장될 수 있다. 상기 제1 핀형 활성 영역(F1) 중 상기 바텀 표면(BS1)에 인접한 부분인 상기 제1 핀형 활성 영역(F1)의 최저부는 상기 제2 핀형 활성 영역(F2) 중 상기 바텀 표면(BS1)에 인접한 부분인 상기 제2 핀형 활성 영역(F2)의 최저부보다 더 높은 레벨에 위치될 수 있다.
상기 제1 핀형 활성 영역(F1) 중 상기 기판(110)으로부터 가장 먼 제1 팁 부분(T11)은 제1 팁 레벨(LT11)에 위치될 수 있다. 상기 제2 핀형 활성 영역(F2) 중 상기 기판(110)으로부터 가장 먼 제2 팁 부분(T12)은 제2 팁 레벨(LT12)에 위치될 수 있다. 일부 실시예들에서, 상기 제1 팁 레벨(LT11) 및 상기 제2 팁 레벨(LT12)은 서로 동일한 레벨일 수 있다. 다른 일부 실시예들에서, 상기 제2 팁 레벨(LT12)은 상기 제1 팁 레벨(LT11)보다 더 낮은 레벨일 수 있다.
상기 제2 바텀부(BS12)의 제2 베이스 레벨(LB12)이 상기 제1 바텀부(BS11)의 제1 베이스 레벨(LB11)보다 낮아짐에 따라, 상기 제1 핀형 활성 영역(F1)의 높이(H11)보다 상기 제2 핀형 활성 영역(F2)의 높이(H12)가 더 클 수 있다.
상기 영역간 단차부(108A)로부터 상기 제1 핀형 활성 영역(F1)까지의 최단 거리(L11)는 상기 영역간 단차부(108A)로부터 상기 제2 핀형 활성 영역(F2)까지의 최단 거리(L12)보다 더 클 수 있다. 상기 영역간 단차부(108A)를 중심으로 하여 상기 최단 거리(L11, L12) 차이를 적절하게 선택함으로써, 제1 영역(I) 및 제2 영역(II)에 각각 형성되는 트랜지스터들의 특성을 최적화할 수 있다.
상기 제1 소자분리막(120)은 제1 영역(I)에서 상기 기판(110)의 제1 바텀 표면(BS11) 위에 형성되어 상기 제1 핀형 활성 영역(F1)의 제1 베이스부(B1)의 양 측벽을 덮는다. 상기 제2 소자분리막(130)은 제2 영역(II)에서 상기 기판(110)의 제2 바텀 표면(BS12) 위에 형성되어 상기 제2 핀형 활성 영역(F2)의 제2 베이스부(B2)의 양 측벽을 덮는다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)은 동일한 물질로 이루어질 수도 있고 서로 다른 물질로 이루어질 수도 있다. 일부 실시예들에서, 상기 제1 소자분리막(120) 및 제2 소자분리막(130)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108A)와 일직선상에 정렬될 수 있다.
상기 기판(110)의 제1 영역(I)에서 상기 제1 핀형 활성 영역(F1) 및 제1 소자분리막(120) 위에는 상기 제1 핀형 활성 영역(F1)의 양 측벽 및 상면을 덮는 제1 인터페이스막(interfacial layer)(IL1), 제1 게이트 절연막(142), 및 제1 게이트 라인(152)이 형성되어 있다. 상기 제1 게이트 절연막(142) 및 상기 제1 게이트 라인(152)은 상기 제1 핀형 활성 영역(F1)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다.
상기 기판(110)의 제2 영역(II)에서 상기 제2 핀형 활성 영역(F2) 및 제2 소자분리막(130) 위에는 상기 제2 핀형 활성 영역(F2)의 양 측벽 및 상면을 덮는 제2 인터페이스막(IL2), 제2 게이트 절연막(144), 및 제2 게이트 라인(152)이 형성되어 있다. 상기 제2 게이트 절연막(144) 및 상기 제2 게이트 라인(152)은 상기 제2 핀형 활성 영역(F2)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다.
상기 제1 인터페이스막(IL1) 및 제2 인터페이스막(IL2)은 각각 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 표면을 산화시켜 얻어질 수 있다. 상기 제1 인터페이스막(IL1)은 제1 핀형 활성 영역(F1)에 접하고, 상기 제2 인터페이스막(IL2)은 제2 핀형 활성 영역(F2)에 접할 수 있다. 상기 제1 인터페이스막(IL1)은 제1 핀형 활성 영역(F1)과 제1 게이트 절연막(142)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 상기 제2 인터페이스막(IL2)은 제2 핀형 활성 영역(F2)과 제2 게이트 절연막(144)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막(IL1) 및 제2 인터페이스막(IL2)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 인터페이스막(IL1) 및 제2 인터페이스막(IL2)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 인터페이스막(IL1) 및 제2 인터페이스막(IL2)은 각각 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 인터페이스막(IL1) 및 제2 인터페이스막(IL2)은 생략될 수 있다.
상기 제1 및 제2 게이트 절연막(142, 144)은 상기 제1 및 게2 게이트 라인(152, 154)의 저면 및 양 측벽을 덮도록 형성될 수 있다.
상기 제1 및 제2 게이트 절연막(142, 144)은 각각 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(142, 144)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 절연막(142, 144)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)은 서로 동일한 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)은 서로 다른 구조를 가질 수 있다.
상기 제1 및 제2 게이트 라인(152, 154)은 각각 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 라인(152, 154)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 제1 게이트 라인(152) 및 상기 제2 게이트 라인(152)은 서로 다른 구성을 가질 수 있다. 일부 실시예들에서, 상기 제1 게이트 라인(152)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조를 포함하고, 상기 제2 게이트 라인(152)은 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 제1 게이트 라인(152)에서 TiAlC 층이 일함수 조절용 금속 함유층의 역할을 하고, 상기 제2 게이트 라인(152)에서 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108A)와 일직선상에 정렬될 수 있다.
상기 기판(110)의 제1 영역(I)에서, 상기 제1 핀형 활성 영역(F1) 중 상기 제1 게이트 라인(152)의 양 측에는 제1 소스/드레인 영역(162)이 형성되어 있다. 상기 기판(110)의 제2 영역(II)에서, 상기 제2 핀형 활성 영역(F2) 중 상기 제2 게이트 라인(152)의 양 측에는 제2 소스/드레인 영역(164)이 형성되어 있다.
도시하지는 않았으나, 상기 제1 및 제2 소스/드레인 영역(162, 164)은 각각 상기 제1 및 제2 핀형 활성 영역(F1, F2)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(162, 164)은 각각 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다. 상기 제1 소스/드레인 영역(162) 및 상기 제2 소스/드레인 영역(164)은 서로 다른 구성을 가질 수 있다.
도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100A)는 기판(110)의 바텀 표면(BS1)의 레벨이 제1 영역(I) 및 제2 영역(II)에서 서로 다른 높이를 가지고, 제1 영역(I)에 형성된 제1 핀형 활성 영역(F1) 및 제2 영역(II)에 형성된 제2 핀형 활성 영역(F2)이 서로 다른 폭을 가지도록 형성되어 있다. 따라서, 제1 영역(I) 및 제2 영역(II)에 형성되는 각각의 소자의 구조 및 특성에 맞도록 제1 영역(I) 및 제2 영역(II)에서 기판(110)의 바텀 표면(BS1)의 레벨이 서로 다르고 제1 영역(I) 및 제2 영역(II)에서 핀형 활성 영역의 폭이 서로 다른 구조를 가지도록 형성함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100B, 100C, 100D)의 단면도들로서, 도 1a의 B - B' 선 단면에 대응하는 단면도들이다. 도 2a 내지 도 2c에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2a에 예시한 집적회로 소자(100B)는 제1 소자분리막(120) 및 제2 소자분리막(130) 대신 제1 소자분리막(120A) 및 제2 소자분리막(130A)을 포함하는 것을 제외하고, 도 1a 및 도 1b에 예시한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다.
도 2a에 예시한 집적회로 소자(100B)에서, 상기 제1 소자분리막(120A)과 상기 제2 소자분리막(130A)은 서로 다른 적층 구조를 가진다.
상기 제1 소자분리막(120A)은 상기 제1 핀형 활성 영역(F1)의 주위에서 제1 바텀부(BS11) 및 제1 핀형 활성 영역(F1)의 제1 베이스부(B1)를 덮도록 형성될 수 있다. 상기 제1 소자분리막(120A)은 상기 제1 바텀부(BS11) 및 제1 베이스부(B1)로부터 차례로 적층된 제1 절연 라이너(122), 제1 스트레서 라이너 (stressor liner)(124), 및 제1 매립 절연막(126)을 포함할 수 있다. 상기 제1 절연 라이너(122)는 상기 제1 핀형 활성 영역(F1)의 제1 베이스부(B1)의 양 측벽에 접하도록 형성될 수 있다. 상기 제1 스트레서 라이너(124)는 상기 제1 절연 라이너(122)를 사이에 두고 상기 제1 핀형 활성 영역(F1)의 제1 베이스부(B1)의 양 측벽을 따라 연장되도록 형성될 수 있다. 상기 제1 매립 절연막(126)은 상기 제1 스트레서 라이너(124) 위에서 상기 제1 바텀부(BS11) 및 제1 베이스부(B1)를 덮을 수 있다.
상기 제1 절연 라이너(122)는 제1 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 절연 라이너(122)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연 라이너(122)를 구성하는 제1 산화막은 상기 제1 핀형 활성 영역(F1)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 일부 실시예들에서, 상기 제1 절연 라이너(122)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제1 스트레서 라이너(124)는 상기 제1 도전형 채널 영역(CH1)에 제1 응력을 인가하는 물질로 형성될 수 있다. 상기 제1 스트레서 라이너(124)는 상기 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)에 제1 응력을 도입함으로써 상기 제1 도전형 채널 영역(CH1)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 도전형 채널 영역(CH1)이 N 형 채널 영역인 경우 상기 제1 스트레서 라이너(124)는 상기 제1 도전형 채널 영역(CH1)에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제1 매립 절연막(126)은 제2 산화막으로 이루어질 수 있다. 상기 제1 산화막 및 상기 제2 산화막은 서로 다른 방법으로 얻어지는 산화막일 수 있다. 일부 실시예들에서, 상기 제1 매립 절연막(126)을 구성하는 제2 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 매립 절연막(126)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 매립 절연막(126)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 제2 소자분리막(130A)은 상기 제2 핀형 활성 영역(F2)의 주위에서 제2 바텀부(BS12) 및 제2 핀형 활성 영역(F2)의 제2 베이스부(B2)를 덮도록 형성될 수 있다. 상기 제2 소자분리막(130A)은 상기 제2 바텀부(BS12) 및 제2 핀형 활성 영역(F2)의 제2 베이스부(B2)로부터 차례로 적층된 제2 절연 라이너(132), 제2 스트레서 라이너(134), 및 제2 매립 절연막(136)을 포함할 수 있다.
상기 제2 절연 라이너(132)는 상기 제2 바텀부(BS12) 및 제2 핀형 활성 영역(F2)의 제2 베이스부(B2)에 접하도록 형성될 수 있다. 상기 제2 스트레서 라이너(134)는 상기 제2 절연 라이너(132)를 사이에 두고 상기 제2 바텀부(BS12) 및 제2 핀형 활성 영역(F2)의 제2 베이스부(B2)를 덮도록 형성될 수 있다. 상기 제2 매립 절연막(136)은 상기 제2 절연 라이너(132) 및 상기 제2 스트레서 라이너(134)를 사이에 두고 상기 제2 바텀부(BS12) 및 제2 핀형 활성 영역(F2)의 제2 베이스부(B2)를 덮도록 형성될 수 있다.
상기 제2 절연 라이너(132)는 제3 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 절연 라이너(132)는 자연산화막으로 이루어질 수 있다. 상기 제2 절연 라이너(132)는 상기 제2 핀형 활성 영역(F2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 제2 절연 라이너(132)는 열 산화 공정을 이용하여 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(132)를 구성하는 상기 제3 산화막은 상기 제1 절연 라이너(122)를 구성하는 제1 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(132)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제2 스트레서 라이너(134)는 상기 제2 도전형 채널 영역(CH2)에 상기 제1 응력과 다른 제2 응력을 인가하는 물질로 형성될 수 있다. 상기 제2 스트레서 라이너(134)는 상기 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에 제2 응력을 도입함으로써 상기 제2 도전형 채널 영역(CH2)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제2 도전형 채널 영역(CH2)이 P 형 채널 영역인 경우 상기 제2 스트레서 라이너(134)는 상기 제2 도전형 채널 영역(CH2)에 압축 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 스트레서 라이너(134)는 약 10 ∼ 100 Å의 두께를 가질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)는 서로 동일 물질로 이루어지되, 인접해 있는 채널 영역에는 서로 다른 응력을 인가하는 물질로 구성될 수 있다. 상기 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)는 서로 동일한 두께를 가질 수도 있고 서로 다른 두께를 가질 수도 있다. 상기 제1 스트레서 라이너(124) 및 제2 스트레서 라이너(134)는 각각 서로 다른 공정을 통해 형성된 막으로 이루어질 수 있다.
상기 제2 매립 절연막(136)은 제4 산화막으로 이루어질 수 있다. 상기 제2 매립 절연막(136)은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)은 FCVD 공정 또는 스핀 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 매립 절연막(136)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)을 구성하는 제4 산화막은 상기 제1 매립 절연막(126)을 구성하는 제2 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다.
제1 영역(I)에 형성된 제1 소자분리막(120A)과 제2 영역(II)에 형성된 제2 소자분리막(130A)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108A)와 일직선상에 정렬될 수 있다. 또한, 제1 영역(I)에서 제1 소자분리막(120A)을 구성하는 제1 스트레서 라이너(124)와 제2 영역(II)에서 제2 소자분리막(130A)을 구성하는 제2 스트레서 라이너(134)와의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108A)와 일직선상에 정렬될 수 있다.
또한, 상기 영역간 단차부(108A)와, 상기 제1 스트레서 라이너(124)와 상기 제2 스트레서 라이너(134)와의 경계부와, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 일직선 상에 배치되도록 정렬될 수 있다.
도 2a에 예시한 집적회로 소자(100B)에서, 제1 영역(I)에 형성된 제1 소자분리막(120A)에는 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)에 제1 응력을 인가하도록 상기 제1 핀형 활성 영역(F1)의 양 측벽을 따라 연장된 제1 스트레서 라이너(124)가 포함되어 있고, 제2 영역(II)에 형성된 제2 소자분리막(130A)에는 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 제2 핀형 활성 영역(F2)의 양 측벽을 따라 연장된 제2 스트레서 라이너(134)가 포함되어 있다. 이에 따라, 상기 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1) 및 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에서 각각의 캐리어 이동도를 독립적으로 향상시킬 수 있도록 서로 다른 응력이 인가됨으로써, 제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터들의 퍼포먼스가 향상될 수 있다.
도 2b에 예시한 집적회로 소자(100C)는 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)이 각각 이종의 물질을 포함하는 것을 제외하고 도 1a 및 도 1b에 예시한 집적회로 소자(100A)와 동일한 구성을 가진다.
보다 구체적으로 설명하면, 도 2b에 예시한 바와 같이, 제1 영역(I)에서 제1 핀형 활성 영역(F1) 중 제1 바텀부(BS11)에 인접한 최저부 또는 상기 최저부에 인접한 부분에는 상기 제1 핀형 활성 영역(F1)의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제1 삽입층(FL1)이 형성되고, 제2 영역(II)에서 제2 핀형 활성 영역(F2) 중 제2 바텀부(BS12)에 인접한 최저부 또는 상기 최저부에 인접한 부분에는 상기 제2 핀형 활성 영역(F2)의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제2 삽입층(FL2)이 형성될 수 있다. 예를 들면, 상기 제1 및 제2 삽입층(FL1, FL2)은 Ge로 이루어지고, 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 나머지 부분은 Si로 이루어질 수 있다.
도 2b에서, 상기 제1 및 제2 삽입층(FL1, FL2)이 상기 제1 바텀부(BS11)와 동일 또는 유사한 레벨에 위치되는 것으로 예시되었으나, 본 발명의 기술적 사상에 따르면 상기 제1 및 제2 삽입층(FL1, FL2)의 위치가 도 2b에 예시한 바에 한정되는 것은 아니다. 상기 제1 및 제2 삽입층(FL1, FL2)은 상기 제1 바텀부(BS11)가 연장되는 레벨을 중심으로 그 상부 또는 하부 레벨, 또는 상기 제2 바텀부(BS12)가 연장되는 레벨을 중심으로 그 상부 또는 하부 레벨에서 연장될 수 있다. 또한, 상기 제1 삽입층(FL1) 및 제2 삽입층(FL2)은 동일한 레벨에서 연장될 수도 있고 서로 다른 레벨에서 연장될 수도 있다.
도 2c에 예시한 집적회로 소자(100D)는 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)이 각각 이종의 물질을 포함하는 것을 제외하고 도 2a에 예시한 집적회로 소자(100B)와 동일한 구성을 가진다.
보다 구체적으로 설명하면, 도 2c에 예시한 바와 같이, 제1 영역(I)에서 제1 핀형 활성 영역(F1) 중 제1 바텀부(BS11)에 인접한 최저부에는 상기 제1 핀형 활성 영역(F1)의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제1 삽입층(FL1)이 형성되고, 제2 영역(II)에서 제2 핀형 활성 영역(F2) 중 제2 바텀부(BS12)에 인접한 최저부에는 상기 제2 핀형 활성 영역(F2)의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제2 삽입층(FL2)이 형성될 수 있다. 예를 들면, 상기 제1 및 제2 삽입층(FL1, FL2)은 Ge로 이루어지고, 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 나머지 부분은 Si로 이루어질 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(200A)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 3b는 도 3a의 B - B' 선 단면도이다.
도 3a 및 도 3b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
집적회로 소자(200A)는 제1 영역(I)에서 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되어 있는 복수의 제1 핀형 활성 영역(F1)과, 제2 영역(II)에서 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되어 있는 복수의 제2 핀형 활성 영역(F2)을 포함한다.
상기 복수의 제1 핀형 활성 영역(F1)은 기판(110) 상에서 길이 방향 (Y 방향)을 따라 상호 평행하게 선형적으로 연장되고, 폭 방향 (X 방향)에서 제1 베이스 폭(WB1)을 가지는 제1 베이스부(B1)를 가진다. 상기 복수의 제1 핀형 활성 영역(F1) 중 제1 소자분리막(120)의 상부로 돌출된 복수의 제1 도전형 채널 영역(CH1)은 각각 상기 제1 베이스 폭(WB1)보다 작은 제1 상부 폭(WT1)을 갖는다.
상기 복수의 제2 핀형 활성 영역(F2)은 기판(110) 상에서 길이 방향 (Y 방향)을 따라 상호 평행하게 선형적으로 연장되고, 폭 방향 (X 방향)에서 상기 제1 베이스 폭(WB1)보다 작은 제2 베이스 폭(WB2)을 가진다. 상기 복수의 제2 핀형 활성 영역(F2) 중 제2 소자분리막(130)의 상부로 돌출된 복수의 제2 도전형 채널 영역(CH2)은 상기 제2 베이스 폭(WB2)보다 작고 상기 제1 상부 폭(WT1)보다 작은 제2 상부 폭(WT2)을 갖는다.
상기 집적회로 소자(200A)의 기판(110)은 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2) 각각의 사이에 배치되는 복수의 바텀 표면(BS2)을 가진다. 상기 복수의 바텀 표면(BS2) 중 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)과의 사이의 경계 부분에 있는 영역간 분리 영역(IR1)에 있는 바텀 표면(BS2)에는 영역간 단차부(108B)가 형성되어 있다.
상기 영역간 단차부(108B)는 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 길이 방향 (Y 방향)을 따라 연장될 수 있다. 상기 영역간 단차부(108B)는 도 3a에서 점선으로 표시한 바와 같은 제1 영역(I)과 제2 영역(II)과의 경계부(BN)를 따라 연장될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 상기 영역간 단차부(108B)를 사이에 두고 상호 평행하게 연장되고, 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 폭 방향 (X 방향)에서 상기 복수의 제1 핀형 활성 영역(F1) 및 상기 복수의 제2 핀형 활성 영역(F2)은 제1 피치(PCH1) 및 제2 피치(PCH2)로 배치되어 있다. 상기 제1 피치(PCH1) 및 제2 피치(PCH2)는 동일할 수 있다.
상기 폭 방향 (X 방향)에서 복수의 제1 핀형 활성 영역(F1)은 제1 간격(D11)을 사이에 두고 상호 이격되어 있고, 복수의 제2 핀형 활성 영역(F2)은 제2 간격(D12)을 사이에 두고 상호 이격되어 있다. 상기 제2 간격(D12)은 상기 제1 간격(D11)보다 더 클 수 있다.
상기 영역간 분리 영역(IR1)을 사이에 두고 서로 대면하는 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)이 제3 간격(D13)을 사이에 두고 상호 이격되어 있다. 상기 제3 간격(D13)은 상기 제1 간격(D11)보다 더 크고 상기 제2 간격(D12)보다 더 작을 수 있다.
상기 기판(110) 중 복수의 제1 핀형 활성 영역(F1) 각각의 양 측 및 복수의 제2 핀형 활성 영역(F2) 각각의 양 측에 있는 바텀 표면(BS2)은 제1 영역(I) 및 제2 영역(II)에서 서로 다른 레벨의 높이로 연장된다. 도 3b에 예시한 바와 같이, 상기 바텀 표면(BS2)은 제1 영역(I)에서 제1 베이스 레벨(LB21)의 높이로 연장되는 제1 바텀부(BS21)와 제2 영역(II)에서 상기 제1 베이스 레벨(LB21)보다 낮은 제2 베이스 레벨(LB22)의 높이로 연장되는 제2 바텀부(BS22)를 포함할 수 있다. 상기 제1 베이스 레벨(LB21)과 상기 제2 베이스 레벨(LB22)의 높이 차이(ΔH2)로 인해 상기 영역간 단차부(108B)가 형성될 수 있다.
상기 영역간 단차부(108B)는 상기 제1 바텀부(BS21)와 상기 제2 바텀부(BS22)와의 경계부를 따라 연장될 수 있다. 상기 복수의 제1 핀형 활성 영역(F1) 중 제1 바텀부(BS21)에 인접한 부분인 최저부는 상기 복수의 제2 핀형 활성 영역(F2) 중 제2 바텀부(BS22)에 인접한 부분인 최저부보다 더 높은 레벨에 위치될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 중 상기 기판(110)으로부터 가장 먼 제1 팁 부분(T21)은 제1 팁 레벨(LT21)에 위치될 수 있다. 상기 복수의 제2 핀형 활성 영역(F2) 중 상기 기판(110)으로부터 가장 먼 제2 팁 부분(T22)은 제2 팁 레벨(LT22)에 위치될 수 있다. 일부 실시예들에서, 상기 제1 팁 레벨(LT21) 및 상기 제2 팁 레벨(LT22)은 서로 동일한 레벨일 수 있다. 다른 일부 실시예들에서, 상기 제2 팁 레벨(LT22)은 상기 제1 팁 레벨(LT21)보다 더 낮은 레벨일 수도 있다.
상기 제2 바텀부(BS22)의 제2 베이스 레벨(LB22)이 상기 제1 바텀부(BS21)의 제1 베이스 레벨(LB21)보다 낮아짐에 따라, 상기 제1 핀형 활성 영역(F1)의 높이(H21)보다 상기 제2 핀형 활성 영역(F2)의 높이(H22)가 더 클 수 있다.
상기 영역간 단차부(108B)로부터 복수의 제1 핀형 활성 영역(F1) 중 상기 영역간 단차부(108B)에 가장 가까운 제1 핀형 활성 영역(F1)까지의 최단 거리(L21)는 상기 영역간 단차부(108B)로부터 복수의 제2 핀형 활성 영역(F2) 중 상기 영역간 단차부(108B)에 가장 가까운 제2 핀형 활성 영역(F2)까지의 최단 거리(L22)보다 더 클 수 있다.
상기 제1 소자분리막(120)은 제1 영역(I)에서 상기 기판(110)의 바텀 표면(BS2) 위에 형성되어 복수의 제1 핀형 활성 영역(F1) 각각의 제1 베이스부(B1)의 양 측벽을 덮는다. 상기 제2 소자분리막(130)은 제2 영역(II)에서 상기 기판(110)의 바텀 표면(BS2) 위에 형성되어 복수의 제2 핀형 활성 영역(F2) 각각의 제2 베이스부(B2)의 양 측벽을 덮는다.
제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)을 사이에 두고 상기 영역간 단차부(108B)와 이격된 위치에 제1 딥 트렌치(DT21)가 형성되어 있다. 상기 제1 딥 트렌치(DT21)는 상기 제1 베이스 레벨(LB21)보다 낮은 제1 딥 레벨(LD21)에서 연장되는 저면을 가진다. 상기 제1 딥 트렌치(DT21)는 제1 소자간 분리막(112)으로 채워져 있다.
제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)을 사이에 두고 상기 영역간 단차부(108B)와 이격된 위치에 제2 딥 트렌치(DT22)가 형성되어 있다. 상기 제2 딥 트렌치(DT22)는 상기 제2 베이스 레벨(LB22)보다 낮은 제2 딥 레벨(LD22)에서 연장되는 저면을 가진다. 상기 제2 딥 트렌치(DT22)는 제2 소자간 분리막(114)으로 채워져 있다.
상기 제1 소자간 분리막(112) 및 제2소자간 분리막(114)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108B)와 일직선상에 정렬될 수 있으며, 이에 따라 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부가 상기 영역간 단차부(108B)와 수직으로 오버랩될 수 있다.
제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108B)와 일직선상에 정렬될 수 있다.
또한, 상기 영역간 단차부(108B)와, 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부와, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 일직선 상에 배치되도록 정렬될 수 있다.
도 3a 및 도 3b에는 제1 영역(I)에 4 개의 제1 핀형 활성 영역(F1)이 형성되고 제2 영역(II)에 4 개의 제2 핀형 활성 영역(F2)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 2 개, 3 개, 또는 5 개 이상의 핀형 활성 영역이 상호 평행하게 연장되도록 형성될 수도 있다. 또한, 도 3b에는 상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)이 각각 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선을 기준으로 그 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2) 중 적어도 일부는 양 측벽의 프로파일이 비대칭 형상을 가질 수 있다.
도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(200A)는 기판(110)의 바텀 표면(BS2)의 레벨이 제1 영역(I) 및 제2 영역(II)에서 서로 다른 높이를 가지고, 제1 영역(I)에 형성된 제1 핀형 활성 영역(F1) 및 제2 영역(II)에 형성된 제2 핀형 활성 영역(F2)이 서로 다른 폭을 가지도록 형성되어 있다. 따라서, 제1 영역(I) 및 제2 영역(II)에 형성되는 각각의 소자의 구조 및 특성에 맞도록 상기 바텀 표면(BS2)의 레벨과 제1 및 제2 핀형 활성 영역(F1, F2)의 폭을 제1 영역(I) 및 제2 영역(II)에서 서로 다르게 형성함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있다.
일부 실시예들에서, 상기 집적회로 소자(200A)에서 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 도전형 채널 영역(CH2)의 다른 부분과 다른 물질로) 이루어질 수 있다. 예를 들면, 상기 복수의 제2 핀형 활성 영역(F2) 각각의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 도전형 채널 영역(CH2)의 나머지 영역은 Si으로 이루어질 수 있다.
일부 실시예들에서, 상기 집적회로 소자(200A)에서 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 각각 도 2b에 예시한 제1 삽입층(FL1) 및 제2 삽입층(FL2)을 더 포함할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(200B)의 단면도로서, 도 3a의 B - B' 선 단면에 대응하는 단면도이다. 도 4a에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4a에 예시한 집적회로 소자(200B)는 제1 소자분리막(120) 및 제2 소자분리막(130) 대신 제1 소자분리막(120A) 및 제2 소자분리막(130A)을 포함하는 것을 제외하고, 도 3a 및 도 3b에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다.
도 4a에 예시한 집적회로 소자(200B)에서, 상기 제1 소자분리막(120A)과 상기 제2 소자분리막(130A)은 서로 다른 적층 구조를 가진다. 상기 제1 소자분리막(120A)과 상기 제2 소자분리막(130A)에 대한 상세한 사항은 도 2a를 참조하여 설명한 바와 같다.
도 4a에 예시한 집적회로 소자(200B)에서, 상기 영역간 단차부(108B)와, 제1 스트레서 라이너(124)와 제2 스트레서 라이너(134)와의 경계부와, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 일직선 상에 배치되어 수직으로 오버랩될 수 있다.
도 4b는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(200C)의 일부 구성을 도시한 단면도이다. 도 4b에는 도 4a의 "IVB"로 표시된 일점 쇄선 영역에 대응하는 부분의 다른 실시예가 도시되어 있다. 도 4b에 있어서, 도 1a 내지 도 4a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4b에 예시한 집적회로 소자(200C)는 도 4a에 예시한 집적회로 소자(200B)와 대체로 동일한 구성을 가진다. 단, 제1 영역(I)에서 제1 소자분리막(120B)에 포함된 제1 스트레서 라이너(124B)의 두께(D1)가 제2 영역(II)에서 제2 소자분리막(130B)에 포함된 제2 스트레서 라이너(134B)의 두께(D2)보다 더 크다.
일부 실시예들에서, 제1 도전형 채널 영역(CH1)은 N 형 채널 영역이고, 제2 도전형 채널 영역(CH2)은 P 형 채널 영역일 수 있다. 이 경우, 상기 제1 스트레서 라이너(124B)는 제1 도전형 채널 영역(CH1)에 인장 응력을 인가하는 물질로 이루어지고, 상기 제2 스트레서 라이너(134B)는 제2 도전형 채널 영역(CH2)에 압축 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124B)는 SiN으로 이루어지고, 상기 제2 스트레서 라이너(134B)는 폴리실리콘으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124B)는 약 30 ∼ 100 Å의 두께를 가지고, 상기 제2 스트레서 라이너(134B)는 약 10 ∼ 30 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 영역(I)에서 제1 핀형 활성 영역(F1) 중 제1 베이스부(B1)의 양 측벽을 덮는 제1 소자분리막(120B)의 상면에는 상기 제1 스트레서 라이너(124B)의 상면과 제1 매립 절연막(126)의 상면과의 사이에 제1 단차부(ST1)가 형성되어 있다. 상기 제1 단차부(ST1)에서 상기 제1 스트레서 라이너(124B)가 상기 제1 매립 절연막(126)의 상면으로부터 제1 높이(S1)만큼 상부로 돌출될 수 있다. 제1 게이트 절연막(142B) 중 상기 제1 단차부(ST1)를 덮는 부분에는 상기 제1 단차부(ST1)의 상면 형상에 상응하는 제1 돌출부(PR1)가 형성되어 있다. 그리고, 제2 영역(II)에서 제2 핀형 활성 영역(F2) 중 제2 베이스부(B2)의 양 측벽을 덮는 제2 소자분리막(130B)의 상면에는 상기 제2 스트레서 라이너(134B)의 상면과 제2 매립 절연막(136)의 상면과의 사이에 제2 단차부(ST2)가 형성되어 있다. 상기 제2 단차부(ST2)에서 상기 제2 스트레서 라이너(134B)가 상기 제2 매립 절연막(136)의 상면으로부터 상기 제1 높이(S1)보다 낮은 제2 높이(S2)만큼 상부로 돌출될 수 있다. 제2 게이트 절연막(142B) 중 상기 제2 단차부(ST2)를 덮는 부분에는 상기 제1 단차부(ST1)의 상면 형상에 상응하는 제2 돌출부(PR2)가 형성되어 있다. 상기 제2 돌출부(PR2)의 크기는 상기 제1 돌출부(PR1)보다 더 작을 수 있다.
도 4b를 참조하여 1 개의 제1 핀형 활성 영역(F1) 및 1 개의 제2 핀형 활성 영역(F2)과 이들 주변의 일부 구성들에 대하여만 설명하였으나, 도 4a에 예시한 바와 같이 복수의 제2 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)을 포함하는 구성에 대하여도 도 4b를 참조하여 설명한 바와 동일한 구성이 적용될 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(200B, 200C)에서, 제1 영역(I)에 형성된 제1 소자분리막(120A, 120B)에는 복수의 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)에 제1 응력을 인가하도록 상기 복수의 제1 핀형 활성 영역(F1)의 양 측벽을 따라 연장된 제1 스트레서 라이너(124, 124B)가 포함되어 있고, 제2 영역(II)에 형성된 제2 소자분리막(130A, 130B)에는 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에 상기 제1 응력과 다른 제2 응력을 인가하도록 상기 복수의 제2 핀형 활성 영역(F2)의 양 측벽을 따라 연장된 제2 스트레서 라이너(134, 134B)가 포함되어 있다. 이에 따라, 상기 복수의 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1) 및 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에서 각각의 캐리어 이동도를 독립적으로 향상시킬 수 있도록 서로 다른 응력이 인가됨으로써, 제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터들의 퍼포먼스가 향상될 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(300)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 5b는 도 5a의 B - B' 선 단면도이다.
도 5a 및 도 5b에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
집적회로 소자(300)는 제1 영역(I)에서 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되어 있는 복수의 제1 핀형 활성 영역(F1)과, 제2 영역(II)에서 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되어 있는 복수의 제2 핀형 활성 영역(F2)을 포함한다.
상기 집적회로 소자(300)의 기판(110)은 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2) 각각의 사이에 배치되는 복수의 바텀 표면(BS3)을 가진다. 상기 복수의 바텀 표면(BS3) 중 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)과의 사이의 경계 부분에 있는 영역간 분리 영역(IR2)에 있는 바텀 표면(BS3)에는 영역간 단차부(108C)가 형성되어 있다.
상기 영역간 단차부(108C)는 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 길이 방향 (Y 방향)을 따라 연장될 수 있다. 상기 영역간 단차부(108C)는 도 5a에서 점선으로 표시한 바와 같은 제1 영역(I)과 제2 영역(II)과의 경계부(BN)를 따라 연장될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 상기 영역간 단차부(108C)를 사이에 두고 상호 평행하게 연장되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 폭 방향 (X 방향)에서 제1 피치(PCH1)로 배치되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 폭 방향 (X 방향)에서 제2 피치(PCH2)로 배치되어 있다. 상기 제1 피치(PCH1) 및 제2 피치(PCH2)는 동일할 수 있다.
상기 폭 방향 (X 방향)에서 복수의 제1 핀형 활성 영역(F1)은 제1 간격(D21)을 사이에 두고 상호 이격되어 있고, 복수의 제2 핀형 활성 영역(F2)은 제2 간격(D22)을 사이에 두고 상호 이격되어 있다. 상기 제2 간격(D22)은 상기 제1 간격(D21)보다 더 클 수 있다.
상기 영역간 분리 영역(IR2)을 사이에 두고 서로 대면하는 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)이 제3 간격(D23)을 사이에 두고 상호 이격되어 있다. 상기 제3 간격(D23)은 상기 제1 간격(D21)보다도 더 크고 상기 제2 간격(D22)보다도 더 클 수 있다.
상기 기판(110) 중 복수의 제1 핀형 활성 영역(F1) 각각의 양 측 및 복수의 제2 핀형 활성 영역(F2) 각각의 양 측에 있는 바텀 표면(BS3)은 제1 영역(I) 및 제2 영역(II)에서 서로 다른 레벨의 높이로 연장된다. 도 5b에 예시한 바와 같이, 상기 바텀 표면(BS3)은 제1 영역(I)에서 제1 베이스 레벨(LB31)의 높이로 연장되는 제1 바텀부(BS31)와 제2 영역(II)에서 상기 제1 베이스 레벨(LB31)보다 낮은 제2 베이스 레벨(LB32)의 높이로 연장되는 제2 바텀부(BS32)를 포함할 수 있다. 상기 제1 베이스 레벨(LB31)과 상기 제2 베이스 레벨(LB32)의 높이 차이(ΔH3)로 인해 상기 영역간 단차부(108C)가 형성될 수 있다.
상기 영역간 단차부(108C)는 상기 제1 바텀부(BS31)와 상기 제2 바텀부(BS32)와의 경계부를 따라 연장될 수 있다. 상기 복수의 제1 핀형 활성 영역(F1) 중 제1 바텀부(BS31)에 인접한 부분인 최저부는 상기 복수의 제2 핀형 활성 영역(F2) 중 제2 바텀부(BS32)에 인접한 부분인 최저부보다 더 높은 레벨에 위치될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 중 상기 기판(110)으로부터 가장 먼 제1 팁 부분(T31)은 제1 팁 레벨(LT31)에 위치될 수 있다. 상기 복수의 제2 핀형 활성 영역(F2) 중 상기 기판(110)으로부터 가장 먼 제2 팁 부분(T32)은 제2 팁 레벨(LT32)에 위치될 수 있다. 일부 실시예들에서, 상기 제1 팁 레벨(LT31) 및 상기 제2 팁 레벨(LT32)은 서로 동일한 레벨일 수 있다. 다른 일부 실시예들에서, 상기 제2 팁 레벨(LT32)은 상기 제1 팁 레벨(LT31)보다 더 낮은 레벨일 수 있다.
상기 제2 바텀부(BS32)의 제2 베이스 레벨(LB32)이 상기 제1 바텀부(BS31)의 제1 베이스 레벨(LB31)보다 낮아짐에 따라, 상기 제1 핀형 활성 영역(F1)의 높이(H31)보다 상기 제2 핀형 활성 영역(F2)의 높이(H32)가 더 클 수 있다.
상기 영역간 단차부(108C)로부터 복수의 제1 핀형 활성 영역(F1) 중 상기 영역간 단차부(108C)에 가장 가까운 제1 핀형 활성 영역(F1)까지의 최단 거리(L31)는 상기 영역간 단차부(108C)로부터 복수의 제2 핀형 활성 영역(F2) 중 상기 영역간 단차부(108C)에 가장 가까운 제2 핀형 활성 영역(F2)까지의 최단 거리(L32)보다 더 클 수 있다.
제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)을 사이에 두고 상기 영역간 단차부(108C)와 이격된 위치에 제1 딥 트렌치(DT31)가 형성되어 있다. 상기 제1 딥 트렌치(DT31)는 상기 제1 베이스 레벨(LB31)보다 낮은 제1 딥 레벨(LD31)에서 연장되는 저면을 가진다. 상기 제1 딥 트렌치(DT31)는 제1 소자간 분리막(112)으로 채워져 있다.
제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)을 사이에 두고 상기 영역간 단차부(108C)와 이격된 위치에 제2 딥 트렌치(DT32)가 형성되어 있다. 상기 제2 딥 트렌치(DT32)는 상기 제2 베이스 레벨(LB32)보다 낮은 제2 딥 레벨(LD32)에서 연장되는 저면을 가진다. 상기 제2 딥 트렌치(DT32)는 제2 소자간 분리막(114)으로 채워져 있다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108C)와 일직선상에 정렬될 수 있으며, 이에 따라 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부가 상기 영역간 단차부(108C)와 수직으로 오버랩될 수 있다.
제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108C)와 일직선상에 정렬될 수 있다.
또한, 상기 영역간 단차부(108C)와, 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부와, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 일직선 상에 배치되도록 정렬될 수 있다.
일부 실시예들에서, 상기 집적회로 소자(300)는 상기 제1 소자분리막(120) 및 제2 소자분리막(130) 대신 도 2a를 참조하여 설명한 제1 소자분리막(120A) 및 제2 소자분리막(130A)을 포함할 수 있다.
일부 실시예들에서, 상기 집적회로 소자(300)에서 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 도전형 채널 영역(CH2)의 다른 부분과 다른 물질로) 이루어질 수 있다. 예를 들면, 상기 복수의 제2 핀형 활성 영역(F2) 각각의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 도전형 채널 영역(CH2)의 나머지 영역은 Si으로 이루어질 수 있다.
일부 실시예들에서, 상기 집적회로 소자(300)에서 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 각각 도 2b에 예시한 제1 삽입층(FL1) 및 제2 삽입층(FL2)을 더 포함할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(400)의 주요 구성을 도시한 단면도이다.
도 6에 있어서, 도 1a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 집적회로 소자(400)의 기판(110)은 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2) 각각의 사이에 배치되는 복수의 바텀 표면(BS4)을 가진다. 상기 복수의 바텀 표면(BS4) 중 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)과의 사이의 경계 부분에 있는 바텀 표면(BS4)에는 영역간 단차부(108D)가 형성되어 있다.
상기 영역간 단차부(108D)는 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 길이 방향 (Y 방향)을 따라 연장될 수 있다. 상기 영역간 단차부(108D)는 제1 영역(I)과 제2 영역(II)과의 경계부를 따라 연장될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 상기 영역간 단차부(108D)를 사이에 두고 상호 평행하게 연장되어 있다.
상기 기판(110)에서 복수의 바텀 표면(BS4)은 제1 영역(I) 및 제2 영역(II)에서 서로 다른 레벨의 높이로 연장된다. 상기 바텀 표면(BS4)은 제1 영역(I)에서 제1 베이스 레벨(LB41)의 높이로 연장되는 제1 바텀부(BS41)와 제2 영역(II)에서 상기 제1 베이스 레벨(LB41)보다 낮은 제2 베이스 레벨(LB42)의 높이로 연장되는 제2 바텀부(BS42)를 포함할 수 있다. 상기 제1 베이스 레벨(LB41)과 상기 제2 베이스 레벨(LB42)의 높이 차이(ΔH4)로 인해 상기 영역간 단차부(108D)가 형성될 수 있다.
상기 영역간 단차부(108D)는 상기 제1 바텀부(BS41)와 상기 제2 바텀부(BS42)와의 경계부를 따라 연장될 수 있다. 상기 복수의 제1 핀형 활성 영역(F1) 중 제1 바텀부(BS41)에 인접한 부분인 최저부는 상기 복수의 제2 핀형 활성 영역(F2) 중 제2 바텀부(BS42)에 인접한 부분인 최저부보다 더 높은 레벨에 위치될 수 있다.
제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)을 사이에 두고 상기 영역간 단차부(108D)와 이격된 위치에 딥 트렌치(DT4)가 형성되어 있다. 상기 딥 트렌치(DT4)는 상기 제1 베이스 레벨(LB41)보다 낮은 딥 레벨(LD4)에서 연장되는 저면을 가진다. 상기 딥 트렌치(DT4)는 제1 소자간 분리막(112)으로 채워져 있다.
제2 영역(II)에 있는 제2 바텀부(BS42)의 제2 베이스 레벨(LB42)은 상기 딥 트렌치(DT4)의 저면 레벨인 딥 레벨(LD4)과 같거나 유사할 수 있다. 이에 따라, 제2 영역(II)에 있는 제2 소자분리막(130)의 저면은 상기 딥 트렌치(DT4)의 저면과 같거나 유사한 레벨에 위치될 수 있다. 일부 실시예들에서, 상기 제2 베이스 레벨(LB42)은 상기 딥 레벨(LD4)보다 더 낮을 수 있다. 다른 일부 실시예들에서, 상기 제2 베이스 레벨(LB42)은 상기 제1 베이스 레벨(LB41)보다 낮고 상기 딥 레벨(LD4)보다 높을 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 중 상기 기판(110)으로부터 가장 먼 제1 팁 부분(T41)은 제1 팁 레벨(LT41)에 위치될 수 있다. 상기 복수의 제2 핀형 활성 영역(F2) 중 상기 기판(110)으로부터 가장 먼 제2 팁 부분(T42)은 제2 팁 레벨(LT42)에 위치될 수 있다. 일부 실시예들에서, 상기 제1 팁 레벨(LT41) 및 상기 제2 팁 레벨(LT42)은 서로 동일한 레벨일 수 있다. 다른 일부 실시예들에서, 상기 제2 팁 레벨(LT42)은 상기 제1 팁 레벨(LT41)보다 더 낮은 레벨일 수 있다.
상기 제2 바텀부(BS42)의 제2 베이스 레벨(LB42)이 상기 제1 바텀부(BS41)의 제1 베이스 레벨(LB41)보다 낮아짐에 따라, 상기 제1 핀형 활성 영역(F1)의 높이(H41)보다 상기 제2 핀형 활성 영역(F2)의 높이(H42)가 더 클 수 있다.
상기 영역간 단차부(108D)로부터 복수의 제1 핀형 활성 영역(F1) 중 상기 영역간 단차부(108D)에 가장 가까운 제1 핀형 활성 영역(F1)까지의 최단 거리(L41)는 상기 영역간 단차부(108D)로부터 복수의 제2 핀형 활성 영역(F2) 중 상기 영역간 단차부(108D)에 가장 가까운 제2 핀형 활성 영역(F2)까지의 최단 거리(L42)보다 더 클 수 있다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108D)와 일직선상에 정렬될 수 있으며, 이에 따라 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부가 상기 영역간 단차부(108D)와 수직으로 오버랩될 수 있다.
제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108D)와 일직선상에 정렬될 수 있다.
또한, 상기 영역간 단차부(108D)와, 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부와, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 일직선 상에 배치되도록 정렬될 수 있다.
일부 실시예들에서, 상기 집적회로 소자(400)에서 상기 제1 소자분리막(120) 및 제2 소자분리막(130) 대신 도 2a를 참조하여 설명한 제1 소자분리막(120A) 및 제2 소자분리막(130A)을 포함할 수 있다.
일부 실시예들에서, 상기 집적회로 소자(400)에서 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 도전형 채널 영역(CH2)의 다른 부분과 다른 물질로) 이루어질 수 있다. 예를 들면, 상기 복수의 제2 핀형 활성 영역(F2) 각각의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 도전형 채널 영역(CH2)의 나머지 영역은 Si으로 이루어질 수 있다.
일부 실시예들에서, 상기 집적회로 소자(400)에서 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 각각 도 2b에 예시한 제1 삽입층(FL1) 및 제2 삽입층(FL2)을 더 포함할 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500A)를 도시한 도면들이다. 보다 구체적으로, 도 7a는 집적회로 소자(500A)의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 7b는 도 7a의 B - B' 선 단면도이고, 도 7c는 도 7a의 C - C' 선 단면도이고, 도 7d는 도 7a의 D - D' 선 단면도이고, 도 7e는 도 7a의 E - E' 선 단면도이다. 도 7a 내지 도 7e에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 내지 도 7e를 참조하면, 집적회로 소자(500A)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다.
상기 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1A, F1B)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)은 제1 도전형 채널 영역(CH1)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 제1 소자분리막(120)으로 덮여 있다.
상기 기판(110)의 제2 영역(II)으로부터 제1 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2A, F2B)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)은 제1 도전형 채널 영역(CH2)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)은 각각 상기 제1 도전형 채널 영역(CH2)의 하부에서 양 측벽이 제2 소자분리막(130)으로 덮여 있다.
상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)은 기판(110) 상에서 일 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1A)은 각각 상기 복수의 제1 핀형 활성 영역(F1B) 중 어느 하나와 일직선상에 배치되도록 연장되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A)과 상기 복수의 제1 핀형 활성 영역(F1B)은 이들의 연장 방향에서 제1 핀 분리 영역(FS1)을 사이에 두고 서로 이격되어 있다.
상기 복수의 제2 핀형 활성 영역(F2A)은 각각 상기 복수의 제2 핀형 활성 영역(F2B) 중 어느 하나와 일직선상에 배치되도록 연장되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A)과 상기 복수의 제2 핀형 활성 영역(F2B)은 이들의 연장 방향에서 제2 핀 분리 영역(FS2)을 사이에 두고 서로 이격되어 있다.
일부 실시예들에서, 상기 제1 핀 분리 영역(FS1) 및 제2 핀 분리 영역(FS2)은 상호 연결될 수 있으며, 일 직선을 따라 연장될 수 있다. 다른 일부 실시예들에서, 상기 제1 핀 분리 영역(FS1) 및 제2 핀 분리 영역(FS2)은 서로 이격될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)의 개수는 도 7a 내지 도 7e에 예시한 바에 한정되지 않으며, 기판(110) 상에 구현하고자 하는 소자에 따라 다양하게 선택될 수 있다.
제1 영역(I) 및 제2 영역(II)에서 복수의 노말(normal) 게이트 라인(NG1, NG2)과 더미(dummy) 게이트 라인(DG1, DG2)이 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다. 상기 더미 게이트 라인(DG1, DG2)은 제1 및 제2 핀 분리 영역(FS1, FS2)에 배치될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 대한 보다 상세한 사항은 도 3a 및 도 3b를 참조하여 복수의 제1 핀형 활성 영역(F1)에 대하여 설명한 바와 대체로 동일하다.
상기 집적회로 소자(500A)의 기판(110)은 복수의 제1 핀형 활성 영역(F1A, F1B)과 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 사이에 배치되는 복수의 바텀 표면(BS5)을 가진다. 상기 복수의 바텀 표면(BS5) 중 복수의 제1 핀형 활성 영역(F1A, F1B)과 복수의 제2 핀형 활성 영역(F2A, F2B)과의 사이의 경계 부분에 있는 영역간 분리 영역(IR5)에 있는 바텀 표면(BS5)에는 영역간 단차부(108E)가 형성되어 있다.
상기 영역간 단차부(108E)는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)의 길이 방향 (Y 방향)을 따라 연장될 수 있다. 상기 영역간 단차부(108E)는 도 7a에서 점선으로 표시한 바와 같은 제1 영역(I)과 제2 영역(II)과의 경계부(BN)를 따라 연장될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1A, F1B)과 복수의 제2 핀형 활성 영역(F2A, F2B)은 상기 영역간 단차부(108E)를 사이에 두고 상호 평행하게 연장되고, 복수의 제1 핀형 활성 영역(F1A, F1B)과 복수의 제2 핀형 활성 영역(F2A, F2B)의 폭 방향 (X 방향)에서 복수의 제1 핀형 활성 영역(F1A, F1B)과 복수의 제2 핀형 활성 영역(F2A, F2B)은 제1 피치(PCH1) 및 제2 피치(PCH2)로 배치되어 있다. 상기 제1 피치(PCH1) 및 제2 피치(PCH2)는 동일할 수 있다.
상기 폭 방향 (X 방향)에서 복수의 제1 핀형 활성 영역(F1A, F1B)은 제1 간격(D51)을 사이에 두고 상호 이격되어 있고, 복수의 제2 핀형 활성 영역(F2A, F2B)은 제2 간격(D52)을 사이에 두고 상호 이격되어 있다. 상기 제2 간격(D52)은 상기 제1 간격(D51)보다 더 클 수 있다.
상기 영역간 분리 영역(IR5)을 사이에 두고 서로 대면하는 제1 핀형 활성 영역(F1A, F1B)과 제2 핀형 활성 영역(F2A, F2B)이 제3 간격(D53)을 사이에 두고 상호 이격되어 있다. 상기 제3 간격(D53)은 상기 제1 간격(D51)보다 더 크고 상기 제2 간격(D52)보다 더 작을 수 있다.
상기 바텀 표면(BS5)은 제1 영역(I) 및 제2 영역(II)에서 서로 다른 레벨의 높이로 연장된다. 제1 영역(I) 및 제2 영역(II)에서의 바텀 표면(BS5)의 높이 차이(ΔH5)로 인해 상기 영역간 단차부(108E)가 형성될 수 있다.
상기 영역간 단차부(108E)는 제1 영역(I)의 제1 바텀부(BS51)와 제2 영역(II)의 제2 바텀부(BS22)와의 경계부를 따라 연장될 수 있다.
상기 영역간 단차부(108E)로부터 복수의 제1 핀형 활성 영역(F1A, F1B) 중 상기 영역간 단차부(108E)에 가장 가까운 제1 핀형 활성 영역(F1A, F1B)까지의 최단 거리(L51)는 상기 영역간 단차부(108E)로부터 복수의 제2 핀형 활성 영역(F2A, F2B) 중 상기 영역간 단차부(108E)에 가장 가까운 제2 핀형 활성 영역(F2A, F2B)까지의 최단 거리(L52)보다 더 클 수 있다.
도 7b에 일부가 예시된 바와 같이, 제1 영역(I)에서 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 제1 도전형 채널 영역(CH1)과 복수의 노말 게이트 라인(NG1)과의 사이에는 제1 인터페이스막(IL1) 및 제1 게이트 절연막(142)이 개재되어 있고, 제2 영역(II)에서 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 제2 도전형 채널 영역(CH2)과 복수의 노말 게이트 라인(NG2)과의 사이에는 제2 인터페이스막(IL2) 및 제2 게이트 절연막(144)이 개재되어 있다.
상기 집적회로 소자(500A)의 제1 영역(I)에서 제1 소자분리막(120)은 복수의 제1 핀형 활성 영역(F1A) 각각의 사이 및 복수의 제1 핀형 활성 영역(F1B) 각각의 사이에 절연 영역을 제공한다. 상기 제1 영역(I) 중 일부 영역에 형성된 제1 딥 트렌치(DT51)는 제1 소자간 분리막(112)으로 채워져 있다.
제1 영역(I) 중 복수의 제1 핀형 활성 영역(F1A)과 복수의 제1 핀형 활성 영역(F1B)과의 사이에서 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장되는 제1 핀 분리 영역(FS1)에는 제1 핀 분리 절연막(522)이 형성되어 있다.
상기 제1 핀 분리 절연막(522)은 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 장축 방향 (도 7a에서 X 방향)에서 서로 이웃하는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이의 영역에 배치되고, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)과 교차하는 방향으로 연장된다.
도 7d에 예시한 바와 같이, 상기 제1 핀 분리 절연막(522)은 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 7d에 예시한 바에 한정되는 것은 아니며, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨과 동일한 레벨의 상면을 가질 수도 있다. 도 7d에 예시한 바와 같이, 상기 제1 핀 분리 절연막(522)은 일직선 상에서 서로 이웃하는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 있는 제1 핀 분리 영역(FS1)에서 상기 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 각각의 일단에 대면하는 측벽을 가진다. 상기 제1 핀 분리 절연막(522)은 상기 복수의 노말 게이트 라인(NG1) 및 더미 게이트 라인(DG1)와 평행한 방향으로 연장되는 핀 분리 트렌치(T53)를 채우는 제1 하부 핀 분리 절연막(526)과, 상기 핀 분리 트렌치(T53)에 연통되도록 상기 핀 분리 트렌치(T53)의 상부에 형성되고 상기 핀 분리 트렌치(T53)보다 더 큰 폭을 가지는 상부 트렌치(T54)를 채우는 제1 상부 핀 분리 절연막(528)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 하부 핀 분리 절연막(526) 및 제1 상부 핀 분리 절연막(528)은 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 하부 핀 분리 절연막(526) 및 제1 상부 핀 분리 절연막(528)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
도 7a에 예시한 바와 같이, 상기 제1 핀 분리 절연막(522) 및 상기 더미 게이트 라인(DG1)이 일대일 대응하도록 1 개의 제1 핀 분리 절연막(522) 위에 1 개의 더미 게이트 라인(DG1)이 형성될 수 있다. 상기 더미 게이트 라인(DG1)은 이웃하는 한 쌍의 노말 게이트 라인(NG1) 사이에 배치될 수 있다. 상기 제1 핀 분리 절연막(522)은 상기 더미 게이트 라인(DG1)과 수직으로 오버랩되도록 배치될 수 있으며, 상기 더미 게이트 라인(DG1)와 함께 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다.
상기 집적회로 소자(500A)의 제2 영역(II)에서 제2 소자분리막(130)은 복수의 제2 핀형 활성 영역(F2A) 각각의 사이 및 복수의 제2 핀형 활성 영역(F2B) 각각의 사이에 절연 영역을 제공한다. 상기 제2 영역(II) 중 일부 영역에 형성된 제2 딥 트렌치(DT52)는 제2 소자간 분리막(114)으로 채워져 있다.
제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2A)과 복수의 제2 핀형 활성 영역(F2B)과의 사이에서 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장되는 제2 핀 분리 영역(FS2)에는 제2 핀 분리 절연막(532)이 형성되어 있다.
상기 제2 핀 분리 절연막(532)은 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 장축 방향 (도 7a에서 Y 방향)에서 서로 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이의 영역에 배치되고, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)과 교차하는 방향으로 연장된다.
도 7e에 예시한 바와 같이, 상기 제2 핀 분리 절연막(532)은 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 7e에 예시한 바에 한정되는 것은 아니며, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨과 동일한 레벨의 상면을 가질 수도 있다.
도 7e에 예시한 바와 같이, 상기 제1 핀 분리 절연막(532)은 일직선 상에서 서로 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이에 있는 제2 핀 분리 영역(FS2)에서 상기 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 각각의 일단에 대면하는 측벽을 가진다. 상기 제2 핀 분리 절연막(532)은 제2 핀 분리 영역(FS2)에서 상기 복수의 노말 게이트 라인(NG2) 및 더미 게이트 라인(DG2)과 평행한 방향으로 연장되는 핀 분리 트렌치(T55)를 채우는 제2 하부 핀 분리 절연막(536)과, 상기 핀 분리 트렌치(T55)에 연통되도록 상기 핀 분리 트렌치(T55)의 상부에 형성되고 상기 핀 분리 트렌치(T55)보다 더 큰 폭을 가지는 상부 트렌치(T56)를 채우는 제2 상부 핀 분리 절연막(538)을 포함할 수 있다.
일부 실시예들에서, 상기 제2 하부 핀 분리 절연막(536) 및 제2 상부 핀 분리 절연막(538)은 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 하부 핀 분리 절연막(536) 및 제2 상부 핀 분리 절연막(538)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
제1 영역(I)에 형성된 핀 분리 트렌치(T53)의 저면과 제2 영역(II)에 형성된 핀 분리 트렌치(T53)의 저면은 동일한 레벨의 높이로 연장될 수 있다.
제1 영역(I)에서 제1 딥 트렌치(DT51)를 채우는 제1 소자간 분리막(112)은 상부 트렌치(T54)를 채우는 제1 상부 핀 분리 절연막(528)으로 덮이는 상면을 가질 수 있다. 제2 영역(II)에서 제2 딥 트렌치(DT62)를 채우는 제2 소자간 분리막(114)은 상부 트렌치(T56)를 채우는 제2 상부 핀 분리 절연막(588)으로 덮이는 상면을 가질 수 있다.
도 7a에 예시한 바와 같이, 상기 제2 핀 분리 절연막(532) 및 상기 더미 게이트 라인(DG2)이 일대일 대응하도록 1 개의 제2 핀 분리 절연막(532) 위에 1 개의 더미 게이트 라인(DG2)이 형성될 수 있다. 상기 더미 게이트 라인(DG2)은 이웃하는 한 쌍의 노말 게이트 라인(NG2) 사이에 배치될 수 있다. 상기 제2 핀 분리 절연막(532)은 상기 더미 게이트 라인(DG2)과 수직으로 오버랩되도록 배치될 수 있으며, 상기 더미 게이트 라인(DG2)와 함께 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다.
일부 실시예들에서, 제1 및 제2 딥 트렌치(DT51, DT52)(도 7b 및 도 7c 참조) 내에 형성된 제1 및 제2 소자간 분리막(112, 114)의 저면 레벨(LVDT)은 상기 제1 핀 분리 절연막(522) 및 제2 핀 분리 절연막(532)의 저면 레벨(LVH)보다 더 낮을 수 있다.
상기 제1 영역(I)에 형성된 복수의 노말 게이트 라인(NG1) 및 더미 게이트 라인(DG1)과, 상기 제2 영역(II)에 형성된 복수의 노말 게이트 라인(NG2) 및 더미 게이트 라인(DG2)은 도 1a 및 도 1b를 참조하여 제1 게이트 라인(152) 및 제2 게이트 라인(152)에 대하여 설명한 바와 대체로 유사한 구성을 가질 수 있다.
상기 제1 영역(I)에 형성된 복수의 노말 게이트 라인(NG1) 및 더미 게이트 라인(DG1)와, 상기 제2 영역(II)에 형성된 복수의 노말 게이트 라인(NG2) 및 더미 게이트 라인(DG2) 각각의 양 측벽은 절연 스페이서(552) 및 게이트간 절연막(554)으로 덮일 수 있다. 일부 실시예들에서, 상기 절연 스페이서(552)는 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트간 절연막(554)은 TEOS (tetra ethyl ortho silicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
일부 실시예들에서, 상기 복수의 노말 게이트 라인(NG1, NG2) 및 더미 게이트 라인(DG1, DG2)은 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7d에 예시한 바와 같이, 상기 제1 영역(I)에서, 복수의 노말 게이트 라인(NG1)과 복수의 제1 핀형 활성 영역(F1A, F1B)과의 사이, 및 더미 게이트 라인(DG1)과 제1 상부 핀 분리 절연막(528)과의 사이에는 각각 제1 게이트 절연막(142)이 개재되어 있다.
도 7d에 예시한 바와 같이, 상기 제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 중 상기 복수의 노말 게이트 라인(NG1)의 양 측에는 각각 소스/드레인 영역(562)이 형성되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 형성된 복수의 소스/드레인 영역(562) 중 제1 핀 분리 영역(FS1)을 중심으로 그 양 측에 있는 소스/드레인 영역(562)의 일부는 상기 상부 트렌치(T54) 내에 형성된 제1 상부 핀 분리 절연막(528) 및 상기 절연 스페이서(552)와 수직으로 오버랩되도록 형성됨으로써, 제1 상부 핀 분리 절연막(528)의 하부로 밀어 넣어진 형상인 턱(tuck) 형상을 가질 수 있다.
상기 제2 영역(II)에서, 복수의 노말 게이트 라인(NG2)과 복수의 제2 핀형 활성 영역(F2A, F2B)과의 사이, 및 더미 게이트 라인(DG2)과 제2 상부 핀 분리 절연막(538)과의 사이에는 각각 제2 게이트 절연막(144)이 개재되어 있다.
도 7e에 예시한 바와 같이, 상기 제2 영역(II)에서, 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 중 상기 복수의 노말 게이트 라인(NG2)의 양 측에는 각각 소스/드레인 영역(564)이 형성되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)에 형성된 복수의 소스/드레인 영역(564) 중 제2 핀 분리 영역(FS2)을 중심으로 그 양 측에 있는 소스/드레인 영역(564)의 일부는 상기 상부 트렌치(T56) 내에 형성된 제2 상부 핀 분리 절연막(538) 및 상기 절연 스페이서(552)와 수직으로 오버랩되도록 형성됨으로써, 제2 상부 핀 분리 절연막(538)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
일부 실시예들에서, 상기 집적회로 소자(500A)는 제1 소자분리막(120) 및 제2 소자분리막(130) 대신 도 2a를 참조하여 제1 소자분리막(120A) 및 제2 소자분리막(130A)를 포함할 수 있다.
일부 실시예들에서, 상기 집적회로 소자(500A)에서 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2A, F2B)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 핀형 활성 영역(F2A, F2B)의 다른 부분과 다른 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 도전형 채널 영역(CH2)의 나머지 영역은 Si으로 이루어질 수 있다.
일부 실시예들에서, 상기 집적회로 소자(500A)에서 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)은 각각 도 2b에 예시한 제1 삽입층(FL1) 및 제2 삽입층(FL2)을 더 포함할 수 있다.
도 7a 내지 도 7e에 예시한 집적회로 소자(500A)로부터 얻어질 수 있는 효과는 도 3a 및 도 3b를 참조하여 집적회로 소자(200A)에 대하여 설명한 바와 대체로 동일하다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500B)를 도시한 도면들이다. 도 8a 및 도 8b에 예시한 집적회로 소자(500B)는 도 7a에 예시한 바와 동일한 평면 레이아웃을 가질 수 있다. 도 8a는 도 7a의 D - D' 선 단면에 대응하는 부분의 단면도이고, 도 8b는 도 7a의 E - E' 선 단면에 대응하는 부분의 단면도이다. 도 8a 및 도 8b에 있어서, 도 1a 내지 도 7e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 집적회로 소자(500B)는 도 7a 내지 도 7e를 참조하여 설명한 집적회로 소자(500A)와 대체로 동일한 구성을 가진다. 단, 제1 영역(I) 및 제2 영역(II)에서 각각 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)에는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가지는 소스/드레인 영역(572, 574)이 형성되어 있다.
보다 구체적으로 설명하면, 상기 제1 영역(I)에서, 복수의 제1 핀형 활성 영역(F1A, F1B) 중 노말 게이트 라인(NG1)의 양 측에는 각각 RSD 구조의 소스/드레인 영역(572)이 형성되어 있다. 그리고, 상기 제2 영역(II)에서, 복수의 제2 핀형 활성 영역(F2A, F2B) 중 노말 게이트 라인(NG2)의 양 측에는 각각 RSD 구조의 소스/드레인 영역(574)이 형성되어 있다.
상기 제1 영역(I) 및 제2 영역(II)에서 각각 소스/드레인 영역(572, 574)을 형성하기 위하여, 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 일부를 제거하여 리세스(572R, 574R)를 형성할 수 있다. 그 후, 상기 리세스(572R, 574R) 내부로부터 에피택셜 성장 공정에 의해 상기 소스/드레인 영역(572, 574) 형성에 필요한 반도체층을 형성할 수 있다. 일부 실시예들에서, 제1 영역(I)에서는 Si 또는 SiC로 이루어지는 소스/드레인 영역(572)을 형성할 수 있다. 제1 영역(I)에서 Si 또는 SiC로 이루어지는 반도체층을 에피택셜 성장시키는 동안 N+ 도핑이 동시에 수행될 수 있다. 제2 영역(II)에서는 SiGe로 이루어지는 소스/드레인 영역(574)을 형성할 수 있다. 상기 제2 영역(II)에서 SiGe로 이루어지는 반도체층을 에피택셜 성장시키는 동안 P+ 도핑이 동시에 수행될 수 있다.
상기 소스/드레인 영역(572, 574)은 상기 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면보다 더 높은 레벨의 상면을 가지도록 형성될 수 있다.
제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 형성된 복수의 소스/드레인 영역(572) 중 제1 핀 분리 영역(FS1)을 중심으로 그 양 측에 있는 소스/드레인 영역(572)의 일부는 상기 상부 트렌치(T54) 내에 형성된 제1 상부 핀 분리 절연막(528) 및 상기 절연 스페이서(552)와 수직으로 오버랩되도록 형성됨으로써, 제1 상부 핀 분리 절연막(528)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
상기 제2 영역(II)에서, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)에 형성된 복수의 소스/드레인 영역(574) 중 제2 핀 분리 영역(FS2)을 중심으로 그 양 측에 있는 소스/드레인 영역(574)의 일부는 상기 상부 트렌치(T56) 내에 형성된 제2 상부 핀 분리 절연막(538) 및 상기 절연 스페이서(552)와 수직으로 오버랩되도록 형성됨으로써, 제2 상부 핀 분리 절연막(538)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
도 7a 내지 도 8b에 예시한 집적회로 소자(500A, 500B)에서, 제1 영역(I)에서 더미 게이트 라인(DG1)의 하부에 배치되는 제1 핀 분리 절연막(522)과, 제2 영역(II)상에서 더미 게이트 라인(DG2)의 하부에 배치되는 제2 핀 분리 절연막(532)은 각각 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면과 동일하거나 더 높은 레벨의 상면을 가질 수 있다. 이에 따라, 상기 더미 게이트 라인(DG1, DG2)은 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 사이의 공간에는 배치되지 않게 된다. 따라서, 상기 제1 핀 분리 절연막(522) 및 제2 핀 분리 절연막(532) 각각의 상면의 레벨이 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면의 레벨보다 더 낮은 경우에 비해, 상기 더미 게이트 라인(DG1, DG2)와 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과의 사이에 형성되는 기생 커패시턴스가 작아질 수 있다. 또한, 상기 더미 게이트 라인(DG1, DG2)과 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과의 이격 거리를 확보함으로써 누설 전류를 억제할 수 있다. 또한, 상기 제1 핀 분리 절연막(522) 및 제2 핀 분리 절연막(532)에서, 제1 및 제2 상부 핀 분리 영역(528, 538)의 폭을 더미 게이트 라인(DG1, DG2)의 폭보다 더 크게 형성함으로써, 상기 제1 핀 분리 절연막(522) 및 제2 핀 분리 절연막(532) 위에 더미 게이트 라인(DG1, DG2)를 형성할 때 얼라인 마진을 확보할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500C)를 도시한 단면도이다. 도 9에 예시한 집적회로 소자(500C)는 도 7a에 예시한 바와 동일한 평면 레이아웃을 가질 수 있다. 도 9는 도 7a의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 9에 있어서, 도 1a 내지 도 7e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9에 예시한 집적회로 소자(500C)는 도 7a 내지 도 7e에 예시한 집적회로 소자(500A)와 대체로 동일한 구성을 가진다. 단, 제1 영역(I)에 형성된 핀 분리 트렌치(T53)의 저면과 제2 영역(II)에 형성된 핀 분리 트렌치(T53)의 저면과의 사이에 영역간 단차부(108F)가 형성되어 있다. 제1 영역(I)에 형성된 핀 분리 트렌치(T53)의 저면과 제2 영역(II)에 형성된 핀 분리 트렌치(T53)의 저면은 서로 다른 레벨의 높이로 연장된다. 제1 영역(I) 및 제2 영역(II)에서의 핀 분리 트렌치(T53, T55)의 높이 차이(ΔH6)로 인해 상기 영역간 단차부(108F)가 형성될 수 있다.
상기 제1 및 제2 핀 분리 절연막(522, 532)은 상기 영역간 단차부(108F)의 일부를 덮으면서 상기 영역간 단차부(108F)의 연장 방향과 교차하는 방향으로 연장될 수 있다.
도 7a에 예시한 평면 레이아웃에서와 같이, 상기 제1 및 제2 핀 분리 절연막(522, 532)의 일 측벽은 복수의 제1 핀형 활성 영역(F1A) 및 복수의 제2 핀형 활성 영역(F2A) 각각의 일단에 대면하고, 상기 제1 및 제2 핀 분리 절연막(522, 532)의 타 측벽은 복수의 제1 핀형 활성 영역(F1B) 및 복수의 제2 핀형 활성 영역(F2B) 각각의 일단에 대면하도록 배치될 수 있다. 또한, 더미 게이트 라인(DG1, DG2)은 상기 제1 및 제2 핀 분리 절연막(522, 532) 위에서 노말 게이트 라인(NG1, MG2)과 평행하게 연장될 수 있다.
제1 영역(I)에서 제1 딥 트렌치(DT61)를 채우는 제1 소자간 분리막(112)은 핀 분리 트렌치(T53)를 채우는 제1 하부 핀 분리 절연막(526)의 측벽을 덮을 수 있다. 상기 제1 소자간 분리막(112)의 상면은 상부 트렌치(T54)를 채우는 제1 상부 핀 분리 절연막(528)으로 덮일 수 있다.
제2 영역(II)에서 제2 딥 트렌치(DT62)를 채우는 제2 소자간 분리막(114)은 핀 분리 트렌치(T55)를 채우는 제2 하부 핀 분리 절연막(536)의 측벽을 덮을 수 있다. 상기 제2 소자간 분리막(114)의 상면은 상부 트렌치(T56)를 채우는 제2 상부 핀 분리 절연막(588)으로 덮일 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500D)를 도시한 평면 레이아웃 다이어그램이다.
집적회로 소자(500D)는 도 7a 내지 도 7e에 예시한 집적회로 소자(500A)와 대체로 동일한 구성을 가진다. 단, 제1 및 제2 핀 분리 영역(FS1, FS2)에서 제1 핀 분리 절연막(522) 및 제2 핀 분리 절연막(532)의 상부에는 더미 게이트가 존재하지 않는다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500E)를 도시한 단면도들이다.
집적회로 소자(500E)는 도 10에 예시한 바와 같은 평면 레이아웃을 가질 수 있다. 보다 구체적으로, 도 11a는 도 10의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 11b는 도 10의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 11a 및 도 11b에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11a 및 도 11b를 참조하면, 집적회로 소자(500E)는 도 7a 내지 도 7e에 예시한 집적회로 소자(500A)와 대체로 동일한 구성을 가진다. 단, 제1 영역(I)에서 도 10에 예시한 제1 핀 분리 절연막(522) 대신 제1 핀 분리 절연막(522A)을 포함한다. 상기 제1 핀 분리 절연막(522A)은 복수의 제1 핀형 활성 영역(F1A)과 복수의 제1 핀형 활성 영역(F1B)에 접하면서 제1 핀 분리 영역(FS1)을 채우는 제1 핀 분리 절연막(524A)과, 상기 제1 핀 분리 절연막(524A) 위에서 노말 게이트 라인(NG1)과 평행하게 연장되는 절연 라인(526A)을 포함한다. 또한, 제2 영역(II)에서 도 10에 예시한 제2 핀 분리 절연막(532) 대신 제2 핀 분리 절연막(532A)을 포함한다. 상기 제2 핀 분리 절연막(532A)은 복수의 제2 핀형 활성 영역(F2A)과 복수의 제2 핀형 활성 영역(F2B)에 접하면서 제2 핀 분리 영역(FS2)을 채우는 제2 핀 분리 절연막(534A)과, 상기 제1 핀 분리 절연막(534A) 위에서 노말 게이트 라인(NG2)과 평행하게 연장되는 절연 라인(536A)을 포함한다.
제1 및 제2 핀 분리 영역(FS1, FS2)에서 제1 핀 분리 절연막(522A) 및 제2 핀 분리 절연막(532A)의 상부에는 더미 게이트가 존재하지 않는다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500F)를 도시한 단면도들이다.
집적회로 소자(500F)는 도 10에 예시한 바와 같은 평면 레이아웃을 가질 수 있다. 보다 구체적으로, 도 12a는 도 10의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 12b는 도 10의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 12a 및 도 12b에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 집적회로 소자(500F)는 도 7a 내지 도 7e에 예시한 집적회로 소자(500A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500F)는 도 10에 예시한 제1 핀 분리 절연막(522) 대신, 노말 게이트 라인(NG1)의 상면과 대략 동일한 레벨의 상면을 가지는 제1 핀 분리 절연막(522B)을 포함한다. 또한, 도 10에 예시한 제2 핀 분리 절연막(532) 대신, 노말 게이트 라인(NG2)의 상면과 대략 동일한 레벨의 상면을 가지는 제2 핀 분리 절연막(532B)을 포함한다.
상기 제1 핀 분리 절연막(522B)은 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1A)과 복수의 제1 핀형 활성 영역(F1B)에 접하면서 제1 핀 분리 영역(FS1)을 채우도록 형성된다. 상기 제1 핀 분리 절연막(522B)의 상부는 노말 게이트 라인(NG1)와 동일 레벨에서 상기 노말 게이트 라인(NG1)와 평행하게 연장되도록 형성될 수 있다.
상기 제2 핀 분리 절연막(532B)은 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2A)과 복수의 제2 핀형 활성 영역(F2B)에 접하면서 제2 핀 분리 영역(FS2)을 채우도록 형성된다. 상기 제2 핀 분리 절연막(532B)의 상부는 노말 게이트 라인(NG2)와 동일 레벨에서 상기 노말 게이트 라인(NG2)와 평행하게 연장되도록 형성될 수 있다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)를 도시한 도면들이다. 보다 구체적으로, 도 13a는 집적회로 소자(600)의 평면 레이아웃 다이어그램이다. 도 13b는 도 13a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 13c는 도 13a의 C - C' 선 단면도이다. 도 13a 내지 도 13c에 있어서, 도 1a 내지 도 7e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a 내지 도 13c를 참조하면, 집적회로 소자(600)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다. 기판(110) 상에서 제1 영역(I) 및 제2 영역(II)은 핀 분리 영역(FS)을 사이에 두고 서로 이격되어 있다.
상기 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 제1 도전형 채널 영역(CH1)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 제1 소자분리막(120)으로 덮여 있다.
상기 기판(110)의 제2 영역(II)으로부터 제1 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 제1 도전형 채널 영역(CH2)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 각각 상기 제1 도전형 채널 영역(CH2)의 하부에서 양 측벽이 제2 소자분리막(130)으로 덮여 있다.
상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 기판(110) 상에서 일 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1)은 각각 상기 복수의 제2 핀형 활성 영역(F2) 중 어느 하나와 일직선상에 배치되도록 연장되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)과 상기 복수의 제2 핀형 활성 영역(F2)은 이들의 연장 방향에서 핀 분리 영역(FS)을 사이에 두고 서로 이격되어 있다.
제1 영역(I) 및 제2 영역(II)에서 복수의 노말 게이트 라인(NG1, NG2)과 더미 게이트 라인(DG)이 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다. 상기 더미 게이트 라인(DG)은 상기 핀 분리 영역(FS)에 배치될 수 있다.
상기 집적회로 소자(600)의 기판(110)은 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2) 각각의 사이에 배치되는 복수의 바텀 표면(BS7)을 가진다. 상기 복수의 바텀 표면(BS7) 중 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1) 각각의 사이에 있는 제1 바텀부(BS71)와, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2) 각각의 사이에 있는 제2 바텀부(BS72)는 서로 다른 레벨 상에서 연장된다. 이에 따라, 상기 제1 바텀부(BS71)와 제2 바텀부(BS72)와의 사이에 높이 차이(ΔH7)가 존재할 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 중 상기 바텀 표면(BS7)에 인접한 최저부는 상기 복수의 제2 핀형 활성 영역(F2) 중 상기 바텀 표면(BS7)에 인접한 최저부보다 더 높은 레벨에 위치될 수 있다.
상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)에 대한 보다 상세한 사항은 도 3a 및 도 3b를 참조하여 설명한 바와 대체로 동일하다.
제1 영역(I)과 제2 영역(II)과의 경계 영역에 배치된 핀 분리 영역(FS)에는 핀 분리 트렌치(T6)가 형성되어 있다. 상기 핀 분리 트렌치(T6)는 핀 분리 절연막(620)으로 채워져 있다. 상기 핀 분리 트렌치(T6)의 저면에는 영역간 단차부(108G)가 형성되어 있다. 상기 영역간 단차부(108G)는 도 13a에서 점선으로 표시한 바와 같이 상기 핀 분리 절연막(620)의 길이 방향을 따라 연장될 수 있다.
상기 영역간 단차부(108G)는 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)과의 사이에서 제1 영역(I)과 제2 영역(II)과의 경계부를 따라 연장되어 있다. 상기 영역간 단차부(108G)는 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 연장 방향과 평행한 방향으로 연장될 수 있다.
상기 핀 분리 트렌치(T6)의 저면은 영역간 단차부(108G)에 의해 구분되는 서로 다른 높이를 가지는 제1 저면부(T61) 및 제2 저면부(T62)를 포함한다. 상기 제1 저면부(T61) 및 제2 저면부(T62) 중 비교적 높은 레벨의 제1 저면부(T61)는 제1 핀형 활성 영역(F1)의 일단과 상기 영역간 단차부(108G)와의 사이에 배치되고, 상기 제1 저면부(T61) 및 제2 저면부(T62) 중 비교적 낮은 레벨의 제2 저면부(T62)는 제2 핀형 활성 영역(F2)의 일단과 상기 영역간 단차부(108G)와의 사이에 배치된다.
일부 실시예들에서, 상기 제1 저면부(T61)와 상기 제2 저면부(T62)와의 높이 차이(ΔH8)는 상기 제1 영역(I)에 있는 바텀 표면(BS7)과 제2 영역(II)에 있는 바텀 표면(BS7)과의 사이의 높이 차이(ΔH7)와 동일할 수 있다.
일부 실시예들에서, 상기 핀 분리 트렌치(T6)의 폭 방향 (X 방향)에서, 제1 핀형 활성 영역(F1)의 일단과 상기 영역간 단차부(108G)와의 사이의 거리(L71)는 제2 핀형 활성 영역(F2)의 일단과 상기 영역간 단차부(108G)와의 사이의 거리(L72)보다 더 클 수 있다.
상기 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)의 폭 방향 (Y 방향)에서 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)은 제1 피치(PCH1) 및 제2 피치(PCH2)로 배치되어 있다. 상기 제1 피치(PCH1) 및 제2 피치(PCH2)는 동일할 수 있다.
상기 복수의 제1 핀형 활성 영역(F1)은 제1 베이스 폭(WB1) 및 제1 상부 폭(WT1)을 가진다. 상기 복수의 제2 핀형 활성 영역(F2)은 제1 베이스 폭(WB1)보다 작은 제2 베이스 폭(WB2)을 가질 수 있다. 또한, 상기 복수의 제2 핀형 활성 영역(F2)은 제1 상부 폭(WT1)보다 작은 제2 상부 폭(WT2)을 가질 수 있다.
상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 폭 방향 (Y 방향)에서 복수의 제1 핀형 활성 영역(F1)은 제1 간격(D61)을 사이에 두고 상호 이격되어 있고, 복수의 제2 핀형 활성 영역(F2)은 제2 간격(D62)을 사이에 두고 상호 이격되어 있다. 상기 제2 간격(D62)은 상기 제1 간격(D61)보다 더 클 수 있다.
상기 복수의 노말 게이트 라인(NG1, NG2)과 더미 게이트 라인(DG)에 대한 보다 상세한 사항은 도 7a 내지 도 7e를 참조하여 노말 게이트 라인(NG1, NG2)과 더미 게이트 라인(DG1, DG2)에 대하여 설명한 바를 참조한다.
일부 실시예들에서, 상기 집적회로 소자(600)에서 제1 소자분리막(120) 및 제2 소자분리막(130) 대신 도 2a를 참조하여 설명한 제1 소자분리막(120A) 및 제2 소자분리막(130A)을 포함할 수 있다.
일부 실시예들에서, 상기 집적회로 소자(600)에서 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 도전형 채널 영역(CH2)의 다른 부분과 다른 물질로) 이루어질 수 있다. 예를 들면, 상기 복수의 제2 핀형 활성 영역(F2) 각각의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 도전형 채널 영역(CH2)의 나머지 영역은 Si으로 이루어질 수 있다.
일부 실시예들에서, 상기 집적회로 소자(600)에서 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 각각 도 2b에 예시한 제1 삽입층(FL1) 및 제2 삽입층(FL2)을 더 포함할 수 있다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(700A)의 주요 구성을 도시한 도면들이다. 보다 구체적으로, 도 14a는 집적회로 소자(700A)의 평면 레이아웃 다이어그램이다. 도 14b는 도 14a의 B - B' 선 단면도이다. 도 14c는 도 14a의 C - C' 선 단면도이다. 도 14a 내지 도 14c에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
집적회로 소자(700A)의 기판(110)은 한 방향 (도 14b에서 X 방향)을 따라 하나씩 교대로 배치되는 복수의 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)에서는 복수의 제1 핀형 활성 영역(F1)이 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되어 있다. 이웃하는 2 개의 제1 영역(I) 사이에 개재된 제2 영역(II)에서는 복수의 제2 핀형 활성 영역(F2)이 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 폭 방향 (X 방향)에서 상기 복수의 제1 핀형 활성 영역(F1)보다 더 작은 폭을 가진다.
상기 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2) 위에서 이들의 연장 방향과 교차하는 방향으로 복수의 게이트 라인(GL)(도 14a 참조)이 연장될 수 있다. 상기 복수의 게이트 라인(GL)은 제1 영역(I)에 위치되는 제1 게이트 라인(152)(도 14b 참조)과 제2 영역(II)에 위치되는 제2 게이트 라인(154)(도 14b 참조)을 포함할 수 있다.
상기 집적회로 소자(700A)의 일부 영역에서, 상기 복수의 게이트 라인(GL)의 길이 방향을 따라 서로 이웃하는 2 개의 게이트 라인(GL) 사이에 게이트 컷 절연막(750)(도 14b 참조)이 개재될 수 있다. 상기 게이트 컷 절연막(750)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(110)은 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2) 각각의 사이에 배치되는 복수의 바텀 표면(BS8)을 가진다. 상기 복수의 바텀 표면(BS8) 중 복수의 제1 핀형 활성 영역(F1)과 복수의 제2 핀형 활성 영역(F2)과의 사이의 경계 부분에 있는 바텀 표면(BS8)에는 영역간 단차부(108H)가 형성되어 있다.
상기 영역간 단차부(108H)는 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 길이 방향 (Y 방향)을 따라 연장될 수 있다. 상기 영역간 단차부(108H)는 제1 영역(I)과 제2 영역(II)과의 경계부를 따라 연장될 수 있다.
폭 방향 (X 방향)에서 상기 복수의 제1 핀형 활성 영역(F1) 사이의 간격은 상기 복수의 제2 핀형 활성 영역(F2) 사이의 간격보다 더 작을 수 있다.
상기 기판(110)의 바텀 표면(BS8) 중 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1) 각각의 양 측에 있는 제1 바텀부(BS81)와, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2) 각각의 양 측에 있는 제2 바텀부(BS82)는 서로 다른 레벨의 높이로 연장된다. 도 14b 및 도 14c에 예시한 바와 같이, 제1 영역(I)에 있는 제1 바텀부(BS81)의 레벨보다 제2 영역(II)에 있는 제2 바텀부(BS82)의 레벨이 더 낮을 수 있다. 상기 제1 바텀부(BS81)와 상기 제2 바텀부(BS82)와의 사이의 높이 차이(ΔH9)로 인해 상기 영역간 단차부(108H)가 형성될 수 있다.
상기 복수의 제1 핀형 활성 영역(F1) 중 제1 바텀부(BS81)에 인접한 부분인 최저부는 상기 복수의 제2 핀형 활성 영역(F2) 중 제2 바텀부(BS82)에 인접한 부분인 최저부보다 더 높은 레벨에 위치될 수 있다.
일부 실시예들에서, 상기 복수의 제1 핀형 활성 영역(F1)의 제1 팁 부분(T81)의 레벨은 상기 복수의 제2 핀형 활성 영역(F2)의 제2 팁 부분(T82)의 레벨과 서로 동일할 수 있다. 다른 일부 실시예들에서, 상기 제1 팁 부분(T81)의 레벨의 레벨보다 상기 제2 팁 부분(T82)의 레벨이 더 낮을 수도 있다. 일부 실시예들에서, 상기 제1 핀형 활성 영역(F1)의 높이보다 상기 제2 핀형 활성 영역(F2)의 높이가 더 클 수 있다.
상기 영역간 단차부(108H)로부터 복수의 제1 핀형 활성 영역(F1) 중 상기 영역간 단차부(108H)에 가장 가까운 제1 핀형 활성 영역(F1)까지의 최단 거리(L81)는 상기 영역간 단차부(108H)로부터 복수의 제2 핀형 활성 영역(F2) 중 상기 영역간 단차부(108H)에 가장 가까운 제2 핀형 활성 영역(F2)까지의 최단 거리(L82)보다 더 클 수 있다.
상기 집적회로 소자(700A)의 일부 영역에서, 제1 소자분리막(120)과 제2 소자분리막(130)과의 사이의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108H)와 정렬되어, 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부가 상기 영역간 단차부(108H)와 수직으로 오버랩될 수 있다.
상기 집적회로 소자(700A)의 일부 영역에서, 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108H)와 정렬되어, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부가 상기 영역간 단차부(108H)와 수직으로 오버랩될 수 있다.
상기 집적회로 소자(700A)의 일부 영역에서, 상기 영역간 단차부(108H), 상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)과의 사이의 경계부와, 상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 경계부는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 일직선 상에 배치되도록 정렬될 수 있다.
상기 집적회로 소자(700A)의 다른 일부 영역에서, 상기 영역간 단차부(108H)는 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 게이트 컷 절연막(750)과 정렬될 수 있다.
도 14b에는 상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)이 각각 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선을 기준으로 그 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2) 중 적어도 일부는 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선을 기준으로 그 양 측벽의 프로파일이 비대칭 형상을 가질 수 있다.
제1 영역(I)에서, 상기 제1 게이트 라인(152)의 양 측에서 제1 핀형 활성 영역(F1) 상에 제1 소스/드레인 영역(762)이 형성되어 있다. 상기 제1 소스/드레인 영역(762)은 상기 제1 핀형 활성 영역(F1)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 제1 소스/드레인 영역(762)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
제2 영역(II)에서, 상기 제2 게이트 라인(154)의 양 측에서 제2 핀형 활성 영역(F2) 상에 제2 소스/드레인 영역(764)이 형성되어 있다. 상기 제2 소스/드레인 영역(764)은 상기 제2 핀형 활성 영역(F2)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 제2 소스/드레인 영역(764)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다.
상기 제1 소스/드레인 영역(762) 및 상기 제2 소스/드레인 영역(764)은 각각 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상면보다 더 높은 레벨의 상면을 가지는 반도체층을 포함함으로써 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다. 도 14c에는 상기 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764) 각각의 단면 형상을 특정 형상으로 예시하였으나, 상기 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764) 각각의 단면 형상이 도 14c에 예시된 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764)은 다이아몬드형, 원형, 사각형, 오각형, 육각형 등과 같은 다양한 단면 형상을 가질 수 있다.
상기 제1 게이트 라인(152)과 상기 제2 게이트 라인(154)과의 사이에서 상기 제1 및 제2 소자분리막(120, 130) 위에는 게이트간 절연막(554)이 형성될 수 있다. 일부 실시예들에서, 상기 게이트간 절연막(554)은 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전막으로 이루어질 수 있다. 예를 들면, 상기 게이트간 절연막(554)은 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(554)은 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있으나, 상기 게이트간 절연막(554)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764) 위에는 적어도 하나의 콘택 플러그(CNT)가 형성되어 있다. 상기 콘택 플러그(CNT)는 상기 게이트간 절연막(554)을 관통하여 상기 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764)에 전기적으로 연결될 수 있다.
도 14a 및 도 14c에 예시한 바와 같이, 상기 콘택 플러그(CNT)는 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764)을 통해 복수의 제1 및 제2 핀형 활성 영역(F1 F2) 중 이웃하는 적어도 2 개의 핀형 활성 영역(F1, F2)에 동시에 연결될 수 있다.
상기 콘택 플러그(CNT)는 도전성 배리어막(774)과 상기 도전성 배리어막(774) 위에 형성된 도전성 플러그(776)를 포함할 수 있다. 상기 도전성 배리어막(774)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(774)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 상기 도전성 플러그(776)는 금속으로 이루어질 수 있다. 예를 들면, 도전성 플러그(776)는 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
상기 제1 소스/드레인 영역(762) 및 제2 소스/드레인 영역(764)과 상기 도전성 배리어막(774)과의 사이에는 금속 실리사이드막(772)이 형성되어 있다. 상기 금속 실리사이드막(772)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어지는 금속을 포함할 수 있다.
상기 콘택 플러그(CNT)는 제1 영역(I)과 제2 영역(II)과의 경계부를 가로지르도록 연장될 수 있으며, 이에 따라 상기 콘택 플러그(CNT)가 상기 영역간 단차부(108H)와 수직으로 오버랩되도록 배치될 수 있다.
도 14a 내지 도 14c를 참조하여 설명한 집적회로 소자(700A)는 기판(110)의 바텀 표면(BS8)의 레벨이 제1 영역(I) 및 제2 영역(II)에서 서로 다른 높이를 가지고, 제1 영역(I)에 형성된 제1 핀형 활성 영역(F1) 및 제2 영역(II)에 형성된 제2 핀형 활성 영역(F2)이 서로 다른 폭을 가지도록 형성되어 있다. 따라서, 제1 영역(I) 및 제2 영역(II)에 형성되는 각각의 소자의 구조 및 특성에 맞도록 제1 영역(I) 및 제2 영역(II)에서 기판(110)의 바텀 표면(BS8)의 레벨이 서로 다르고 제1 영역(I) 및 제2 영역(II)에서 핀형 활성 영역의 폭이 서로 다른 구조를 가짐으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자(700B)의 주요 구성을 도시한 단면도이다. 도 15는 도 14a에 예시한 평면 레이아웃과 동일한 평면 레이아웃을 가질 수 있다. 도 15는 도 14a의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 15에 있어서, 도 1a 내지 도 14c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 15에 예시한 집적회로 소자(700B)는 도 14a 내지 도 14c에 예시한 집적회로 소자(700)와 대체로 동일한 구성을 가진다. 단, 상기 집적회로 소자(700B)는 기판(110)과 콘택 플러그(CNT)와의 사이에서 게이트간 절연막(554)에 의해 포위되는 적어도 하나의 에어 갭(air gap)(AG)을 포함할 수 있다. 상기 적어도 하나의 에어 갭(AG)은 이웃하는 2 개의 제1 핀형 활성 영역(F1) 사이, 또는 영역간 단차부(108H)를 사이에 두고 서로 이웃하는 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)과의 사이에 형성될 수 있다. 일부 실시예들에서, 상기 제1 핀형 활성 영역(F1)과 제2 핀형 활성 영역(F2)과의 사이에 형성되는 에어 갭(AG)은 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 높이 방향 (Z 방향)을 따라 상기 영역간 단차부(108H)와 정렬되어, 상기 에어 갭(AG)의 적어도 일부가 상기 영역간 단차부(108H)와 수직으로 오버랩될 수 있다.
도 14a 내지 도 14c에 예시한 집적회로 소자(700A)와 도 15에 예시한 집적회로 소자(700B)에서 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2) 중 적어도 일부는 상기 제2 도전형 채널 영역(CH2)의 다른 부분과 다른 물질로) 이루어질 수 있다. 예를 들면, 상기 복수의 제2 핀형 활성 영역(F2) 각각의 제2 도전형 채널 영역(CH2)에서 선택되는 일부 영역은 Ge로 이루어지고, 상기 제2 도전형 채널 영역(CH2)의 나머지 영역은 Si으로 이루어질 수 있다.
도 14a 내지 도 14c에 예시한 집적회로 소자(700A)와 도 15에 예시한 집적회로 소자(700B)에서 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 각각 도 2b에 예시한 제1 삽입층(FL1) 및 제2 삽입층(FL2)을 더 포함할 수 있다.
도 16a 내지 도 16k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16k를 참조하여, 도 4a에 예시한 집적회로 소자(200B)의 예시적인 제조 방법을 설명한다. 도 16a 내지 도 16k에 있어서, 도 1a 내지 도 4a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 16a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 위에 복수의 패드산화막 패턴(812) 및 복수의 마스크 패턴(814)을 형성한다.
상기 복수의 패드산화막 패턴(812) 및 복수의 마스크 패턴(814)은 기판(110) 상에서 일 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(812)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(814)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 16b를 참조하면, 복수의 마스크 패턴(814)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 상기 기판(110)에 복수의 제1 및 제2 트렌치(T1, T2)를 형성한다. 상기 복수의 제1 및 제2 트렌치(T1, T2)가 형성됨에 따라, 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (Y 방향)으로 연장되는 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2)이 얻어질 수 있다.
도 16c를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 노출 표면을 덮는 제1 절연 라이너(122)를 형성한다.
상기 제1 절연 라이너(122)는 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 제1 절연 라이너(122)는 열 산화 공정을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 절연 라이너(122)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
도 16d를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 절연 라이너(122) 위에 제1 스트레서 라이너(124)를 형성한다.
상기 제1 스트레서 라이너(124)는 상기 제1 절연 라이너(122)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다.
제1 영역(I)에 NMOS 트랜지스터를 형성하고자 하는 경우, 상기 제1 스트레서 라이너(124)는 복수의 제1 핀형 활성 영역(F1) (도 4a 참조)의 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 스트레서 라이너(124)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 스트레서 라이너(124)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
도 16d에 예시한 공정에서, 상기 제1 스트레서 라이너(124)의 두께를 적절히 선택함으로써, 도 2a에 예시한 집적회로 소자(100B) 또는 도 4b에 예시한 집적회로 소자(200C)를 제조할 수도 있다.
일부 실시예들에서, 상기 제1 스트레서 라이너(124)를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다.
도 16e를 참조하면, 기판(110) 상에 제2 영역(II)을 노출시키도록 제1 영역(I)을 덮는 마스크 패턴(520)을 형성하고, 제2 영역(II)에서 상기 제1 스트레서 라이너(124) 및 제1 절연 라이너(122)를 제거한 후, 노출되는 복수의 제2 예비 핀형 활성 영역(P2) 및 제2 트렌치(T2)의 저면으로부터 노출되는 기판(110)을 그 노출 표면으로부터 소정 두께만큼 제거하여, 상기 복수의 제2 예비 핀형 활성 영역(P2)의 X 방향에서의 폭을 감소시키고 상기 제2 트렌치(T2)의 저면 레벨을 낮춘다. 그 결과, 제1 트렌치(T1)의 저면에 의해 제공되는 제1 바텀부(BS21)와 제1 트렌치(T2)의 저면에 의해 제공되는 제2 바텀부(BS22)와의 사이의 높이 차이(ΔH2)로 인해 상기 영역간 단차부(108B)가 형성될 수 있다.
도 16f를 참조하면, 도 16e의 결과물에서 제2 영역(II)에서 노출된 복수의 제2 예비 핀형 활성 영역(P2)의 노출 표면 위에 제2 절연 라이너(132) 및 제2 스트레서 라이너(134)를 차례로 형성한 후, 제1 영역(I)에 남아 있는 마스크 패턴(520)을 제거하여 제1 영역에서 제1 스트레스 라이너(124)를 노출시킨다.
상기 제2 스트레서 라이너(134)는 상기 제2 절연 라이너(132)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다.
제2 영역(II)에 PMOS 트랜지스터를 형성하고자 하는 경우, 상기 제2 스트레서 라이너(134)는 복수의 제2 핀형 활성 영역(F2) (도 4a 참조)의 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 스트레서 라이너(134)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
도 16f를 참조하여 설명한 공정에서, 상기 제2 스트레서 라이너(134)의 두께를 적절히 선택함으로써, 도 2a에 예시한 집적회로 소자(100B) 또는 도 4b에 예시한 집적회로 소자(200C)를 제조할 수도 있다.
일부 실시예들에서, 상기 제2 스트레서 라이너(134)를 형성하기 위하여 PECVD, HDP CVD, ICP CVD, 또는 CCP CVD 공정을 이용할 수 있다.
도 16g를 참조하면, 제1 영역(I)에서 복수의 제1 트렌치(T1)를 채우는 제1 매립 절연막(126)과, 제2 영역(II)에서 복수의 제2 트렌치(T2)를 채우는 제2 매립 절연막(136)을 형성한다. 그 결과, 제1 영역(I)에는 제1 소자분리막(120A)이 형성되고, 제2 영역(II)에는 제2 소자분리막(130A)이 형성된다.
상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 동시에 형성될 수 있으며, 동일한 물질막으로 이루어질 수 있다. 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)을 형성하기 위하여, 복수의 제1 트렌치(T1) 및 복수의 제2 트렌치(T2) 각각의 내부를 채우도록 산화물을 퇴적한 후, 상기 퇴적된 산화물을 어닐링(annealing)할 수 있다. 그 후, 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)을 상부로부터 일부 제거하여 복수의 마스크 패턴(814)의 상면이 노출되도록 할 수 있다.
상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)을 구성하는 산화막은 상기 제1 매립 절연막(126)을 구성하는 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다.
도 16h를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 예비 핀형 활성 영역(P1)의 일부, 복수의 제2 예비 핀형 활성 영역(P2)의 일부, 및 이들의 주위를 감싸는 절연막들을 제거하여 제1 및 제2 딥 트렌치(DT1, DT2)를 형성한다.
상기 복수의 마스크 패턴(814)의 상면으로부터 상기 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 저면까지의 깊이(D1, D2)보다 상기 제1 및 제2 딥 트렌치(DT1, DT2) 각각의 저면까지의 깊이(D3, D4)가 더 크다. 예를 들면, 상기 제1 및 제2 딥 트렌치(DT1, DT2)의 깊이(D3, D4)는 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 깊이(D1, D2)보다 약 50 ∼ 150 nm 더 클 수 있다. 또한, 제2 영역(II)에서 제2 바텀부(BS22)의 깊이보다 상기 제1 및 제2 딥 트렌치(DT1, DT2) 각각의 깊이가 더 크다.
상기 제1 및 제2 딥 트렌치(DT1, DT2)를 형성하기 위하여, 도 16f의 결과물의 상면을 일부 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 결과물의 노출된 부분을 건식 식각한 후, 상기 포토레지스트 패턴을 제거하는 공정을 이용할 수 있다.
도 16i를 참조하면, 상기 제1 및 제2 딥 트렌치(DT1, DT2)를 채우는 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성한다.
상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성하기 위하여, 코팅 공정 또는 증착 공정을 이용할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)은 각각 USG로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 및 제2 소자영역간 분리용 절연막(112, 114)을 형성하기 위하여, 상기 제1 및 제2 딥 트렌치(DT1, DT2)를 채우는 절연막을 형성한 후, 복수의 마스크 패턴(814)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 상기 복수의 마스크 패턴(814)의 일부와, 제1 및 제2 매립 절연막(126, 136) 각각의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 16j를 참조하면, 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2) 각각의 상면과 측벽들이 노출되도록 복수의 마스크 패턴(814) 및 복수의 패드산화막 패턴(812)(도 16h 참조), 제1 및 제2 소자영역간 분리용 절연막(112, 114)의 일부, 및 제1 및 제2 소자분리막(120A, 130A)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 소자분리막(120A, 130A)의 상면의 높이가 낮아지면서 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2)으로부터 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 제1 및 제2 예비 핀형 활성 영역(P1, P2) 각각의 상부가 식각 분위기 및/또는 후속의 세정 분위기에 노출될 수 있다. 그 결과, 식각, 산화 및/또는 세정에 의해 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 외측 표면으로부터 일부가 소모되어, 도 16j에 예시한 바와 같이 상부의 폭이 감소된 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 16k를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 노출된 표면을 덮는 제1 및 제2 인터페이스막(IL1, IL2)과, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1) 각각의 상부를 차례로 덮는 제1 게이트 절연막(142) 및 제1 게이트 라인(152)과, 제2 영역(II)에서 노출된 복수의 제2 핀형 활성 영역(F2) 각각의 상부를 차례로 덮는 제2 게이트 절연막(144) 및 제2 게이트 라인(152)과, 제1 및 제2 소스/드레인 영역(162, 164)(도 1a 참조)을 형성하여 도 4a에 예시한 집적회로 소자(200B)를 제조할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(152, 154)은 RPG 공정에 의해 형성될 수 있다. 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부는 각각 제1 및 제2 도전형 채널 영역(CH1, CH2)이 될 수 있다.
도 16a 내지 도 16k를 참조하여 설명한 집적회로 소자(200B)의 제조 방법에 따르면, 제1 영역(I) 및 제2 영역(II)에서 기판(110)의 바텀 표면(BS1)의 레벨이 서로 다르고 제1 영역(I) 및 제2 영역(II)에서 핀형 활성 영역의 폭이 서로 다른 구조를 가지는 집적회로 소자를 용이하고 간단한 공정에 의해 구현할 수 있다. 따라서, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있으며, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 16a 내지 도 16k를 참조하여 도 4a에 예시한 집적회로 소자(200B)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들, 예를 들면, 도 1a 및 도 1b에 예시한 집적회로 소자(100A), 도 2a 내지 도 2c에 예시한 집적회로 소자(100B, 100C, 100D), 도 3에 예시한 집적회로 소자(200A), 도 4b에 예시한 집적회로 소자(200C), 및 도 5a 및 도 5b에 예시한 집적회로 소자(300)를 용이하게 구현할 수 있다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다. 도 17을 참조하여, 도 6에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다. 단, 본 예에서는 도 6에 예시한 제1 및 제2 소자분리막(120, 130) 대신 도 4a에 예시한 제1 및 제2 소자분리막(120A, 130A)을 포함하는 경우를 예로 들어 설명한다. 도 17에 있어서, 도 1a 내지 도 16k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17을 참조하면, 도 16a 내지 도 16g를 참조하여 설명한 바에 따라 제1 및 제2 소자분리막(120A, 130A)을 형성한 후, 도 16h를 참조하여 설명한 바와 유사한 방법으로 제1 영역(I)에 제1 딥 트렌치(DT1)를 형성한다.
단, 본 실시예에서는 상기 제1 딥 트렌치(DT1)를 형성하기 위한 식각 마스크로 사용되는 마스크 패턴(912)을 제1 영역(I)에만 형성하여, 상기 마스크 패턴(912)이 제1 영역(I)의 일부 영역을 덮고, 제2 영역(II)은 상기 마스크 패턴(912)에 의해 덮이지 않도록 할 수 있다. 이에 따라, 제1 영역(I)에 제1 딥 트렌치(DT1)를 형성하는 동안, 제2 영역(II)에서는 복수의 마스크 패턴(814) 사이에서 노출되는 제2 소자분리막(130A) 및 그 하부의 기판(110)의 일부가 식각되어, 제1 영역(I)에 형성된 제1 딥 트렌치(DT1)의 저면과 대략 동일하거나 유사한 레벨의 저면을 가지는 제2 바텀부(BS42)가 형성될 수 있다.
상기 제1 딥 트렌치(DT1) 및 제2 바텀부(BS42)를 형성하는 동안 복수의 마스크 패턴(814)이 상면으로부터 일부 소모되어 높이가 낮아지고, 복수의 제2 예비 핀형 활성 영역(P2)의 폭이 감소될 수 있다.
도 17에 도시하지는 않았으나, 일부 실시예들에서, 제2 영역(II) 중 일부 영역에는 제2 소자분리막(130A) 및 복수의 마스크 패턴(814)을 덮는 마스크 패턴(921)을 형성하여 도 16h에 예시한 바와 같은 제2 딥 트렌치(DT2)를 형성하고 제2 영역(II)의 일부 영역에서 제2 바텀부(BS22)(도 16h 참조) 및 그 상부의 제2 소자분리막(130A)이 남아 있도록 할 수 있다.
그 후, 도 17의 결과물 상에 도 16f를 참조하여 설명한 바와 같은 방법으로 제2 절연 라이너(132) 및 제2 스트레서 라이너(134)를 차례로 다시 형성한 후, 마스크 패턴(912)을 제거하고, 도 16i 내지 도 16k를 참조하여 설명한 바와 같은 공정들을 수행하여, 도 6에 예시한 바와 같이 제1 영역(I)에 있는 제1 바텀부(BS41)와 제2 영역(II)에 있는 제2 바텀부(BS42)와의 사이에 높이 차이(ΔH4)를 제공하는 영역간 단차부(108D)를 가지는 집적회로 소자(400)를 제조할 수 있다.
도 18은 도 6에 예시한 집적회로 소자(400)의 다른 예시적인 제조 방법을 설명하기 위한 단면도이다. 도 18에 있어서, 도 1a 내지 도 16k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18을 참조하면, 도 16a 내지 도 16d를 참조하여 설명한 바에 따라 제1 영역(I) 및 제2 영역(II)에서 제1 절연 라이너(122) 위에 제1 스트레서 라이너(124)를 형성한 후, 도 16e를 참조하여 설명한 바와 유사하게 마스크 패턴(520)을 식각 마스크로 이용하여 제2 영역(II)에서 노출되는 복수의 제2 예비 핀형 활성 영역(P2) 및 제2 트렌치(T2)의 저면으로부터 노출되는 기판(110)을 그 노출 표면으로부터 소정 두께만큼 제거하여, 상기 복수의 제2 예비 핀형 활성 영역(P2)의 X 방향에서의 폭을 감소시키고 상기 제2 트렌치(T2)의 저면 레벨을 낮출 수 있다. 단, 본 예에서는 도 16e에 예시한 경우에 비해 제2 트렌치(T2)의 저면에서 노출되는 기판(110)의 식각 깊이를 증가시켜, 제1 트렌치(T1)의 저면에 의해 제공되는 제1 바텀부(BS41)와 제1 트렌치(T2)의 저면에 의해 제공되는 제2 바텀부(BS42)와의 사이의 높이 차이(ΔH4)로 인한 영역간 단차부(108D)를 형성할 수 있다.
그 후, 도 16f 내지 도 16k를 참조하여 설명한 바와 같은 공정들을 수행하여, 도 6에 예시한 바와 같이 제1 영역(I)에 있는 제1 바텀부(BS41)와 제2 영역(II)에 있는 제2 바텀부(BS42)와의 사이에 높이 차이(ΔH4)를 제공하는 영역간 단차부(108D)를 가지는 집적회로 소자(400)를 제조할 수 있다.
이상, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 상술한 바로부터, 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 18을 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자(1000)의 블록 다이어그램이다.
도 19를 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 상기 메모리 영역(1020) 중 적어도 하나의 영역은 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 20을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 15에 예시한 집적회로 소자(100A, 100B, 100C, 100D, 200A, 200B, 200C, 300, 400, 500A. 500B, 500C, 500D, 500E, 500F, 600, 700A, 700B) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
108A: 영역간 단차부, 120, 120A, 120B: 제1 소자분리막, 124: 제1 스트레서 라이너, 130, 130A, 130B: 제2 소자분리막, 134: 제2 스트레서 라이너, 152: 제1 게이트 라인, 154: 게2 게이트 라인, F1: 제1 핀형 활성 영역, F2: 제2 핀형 활성 영역. FL1: 제1 삽입층, FL2: 제2 삽입층.
Claims (20)
- 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향에서 제1 폭을 가지는 제1 핀형 활성 영역과,
상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향에서 상기 제1 폭보다 작은 제2 폭을 가지는 제2 핀형 활성 영역과,
상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 부분인 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 경계부에 형성된 영역간 단차부를 포함하고,
상기 제1 핀형 활성 영역은 상기 제1 핀형 활성 영역의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제1 삽입층을 포함하고,
상기 제2 핀형 활성 영역은 상기 제2 핀형 활성 영역의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제2 삽입층을 포함하는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역은 서로 다른 도전형의 채널 영역을 가지는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 방향에서 상기 영역간 단차부로부터 상기 제1 핀형 활성 영역까지의 제1 거리와, 상기 영역간 단차부로부터 상기 제2 핀형 활성 영역까지의 제2 거리는 서로 다른 것을 특징으로 하는 집적회로 소자. - 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향에서 제1 폭을 가지는 제1 핀형 활성 영역과,
상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향에서 상기 제1 폭보다 작은 제2 폭을 가지는 제2 핀형 활성 영역과,
상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 부분인 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 경계부에 형성된 영역간 단차부와,
상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역 위에서 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 게이트 라인을 포함하고,
상기 게이트 라인은
상기 제1 영역에서 상기 제1 핀형 활성 영역을 덮고 제1 도전층 적층 구조를 가지는 제1 게이트 라인과,
상기 제2 영역에서 상기 제2 핀형 활성 영역을 덮고 제2 도전층 적층 구조를 가지는 제2 게이트 라인을 포함하고,
상기 제1 도전층 적층 구조와 상기 제2 도전층 적층 구조는 서로 다른 것을 특징으로 하는 집적회로 소자. - 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향에서 제1 폭을 가지는 제1 핀형 활성 영역과,
상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향에서 상기 제1 폭보다 작은 제2 폭을 가지는 제2 핀형 활성 영역과,
상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 부분인 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 경계부에 형성된 영역간 단차부와,
상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이를 채우는 소자분리막을 포함하고,
상기 소자분리막은
상기 제1 핀형 활성 영역의 제1 측벽을 덮고 상기 제1 핀형 활성 영역에 제1 응력을 인가하는 제1 스트레서 라이너 (stressor liner)와,
상기 제2 핀형 활성 영역 중 상기 제1 측벽에 대면하는 제2 측벽을 덮고 상기 제2 핀형 활성 영역에 상기 제1 응력과 다른 제2 응력을 인가하는 제2 스트레서 라이너를 포함하는 것을 특징으로 하는 집적회로 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 서로 이웃하는 제1 영역 및 제2 영역을 가지는 기판과,
상기 제1 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되는 복수의 제1 핀형 활성 영역과,
상기 제2 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되고 제1 방향에서 상기 복수의 제1 핀형 활성 영역 중 어느 하나의 제1 핀형 활성 영역의 폭보다 작은 폭을 가지는 복수의 제2 핀형 활성 영역과,
상기 기판 중 상기 복수의 제1 핀형 활성 영역과 상기 복수의 제2 핀형 활성 영역과의 사이에 있는 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 사이의 경계부에 형성된 영역간 단차부를 가지는 영역간 분리 영역을 포함하고,
상기 복수의 제1 핀형 활성 영역은 각각 상기 복수의 제1 핀형 활성 영역 각각의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제1 삽입층을 포함하고,
상기 복수의 제2 핀형 활성 영역은 각각 상기 복수의 제2 핀형 활성 영역 각각의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제2 삽입층을 포함하는 것을 특징으로 하는 집적회로 소자. - 삭제
- 제12항에 있어서,
상기 바텀 표면은 상기 제1 영역에서 상기 기판 상의 제1 레벨에 있는 제1 바텀부와 상기 제2 영역에서 상기 제1 레벨과 다른 제2 레벨에 있는 제2 바텀부를 포함하고,
상기 복수의 제1 핀형 활성 영역은 상기 제1 바텀부로부터 제1 높이만큼 돌출되고, 상기 복수의 제2 핀형 활성 영역은 상기 제2 바텀부로부터 상기 제1 높이보다 더 큰 제2 높이만큼 돌출된 것을 특징으로 하는 집적회로 소자. - 삭제
- 제12항에 있어서,
상기 복수의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역에 형성된 제1 소스/드레인 영역과,
상기 복수의 제2 핀형 활성 영역 중 적어도 하나의 제2 핀형 활성 영역에 형성된 제2 소스/드레인 영역과,
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역에 연결되도록 연장되어 있는 콘택 플러그를 더 포함하고,
상기 콘택 플러그는 상기 영역간 단차부와 수직으로 오버랩되어 있는 것을 특징으로 하는 집적회로 소자. - 삭제
- 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역과,
상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장되어 상기 제1 핀형 활성 영역과 일직선상에 배치되고 상기 제1 핀형 활성 영역의 폭보다 작은 폭을 가지는 제2 핀형 활성 영역과,
상기 기판 중 상기 제1 핀형 활성 영역과 상기 제2 핀형 활성 영역과의 사이에 있는 바텀(bottom) 표면에서 상기 제1 영역과 상기 제2 영역과의 사이의 경계부에 형성된 영역간 단차부를 포함하는 핀 분리 영역을 포함하고,
상기 제1 핀형 활성 영역은 상기 제1 핀형 활성 영역의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제1 삽입층을 포함하고,
상기 제2 핀형 활성 영역은 상기 제2 핀형 활성 영역의 다른 부분의 구성 물질과 다른 물질로 이루어지는 제2 삽입층을 포함하는 것을 특징으로 하는 집적회로 소자. - 제18항에 있어서,
상기 영역간 단차부는 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역의 연장 방향과 교차하는 방향으로 연장되어 있는 것을 특징으로 하는 집적회로 소자. - 삭제
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |