KR102443127B1 - 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치 - Google Patents

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Abstract

본 발명의 실시예는, 기판 상부에 배치된 제1 게이트전극; 제1 게이트전극을 덮는 버퍼절연막 상에 배치되며 채널영역과 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며 소오스영역은 제1 게이트전극과 오버랩지역을 갖고 드레인영역은 채널영역과 접하여 오프셋지역을 갖는 액티브층, 액티브층을 덮는 게이트절연막 상에 배치되며 적어도 소오스영역의 오버랩지역 및 채널영역과 오버랩하고 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극, 및 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며 적어도 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극을 포함하는 구동 박막트랜지스터를 제공한다.

Description

구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치{Driving thin film transistor and organic light emitting display device comprising the same}
본 발명은 동작 특성을 개선시킨 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치에 관한 것이다.
표시장치(Display device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에, 표시장치의 박형화, 경량화 및 저소비전력화 등을 구현하기 위한 연구가 계속되고 있다.
표시장치의 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 표시장치들은 상호 대향하여 합착된 한 쌍의 기판과 이들 사이에 배치된 편광물질 또는 발광물질을 포함하는 것이 일반적이다. 그리고, 각 표시장치는 실질적으로 영상이 표시되는 표시영역에 복수의 화소에 대응하는 복수의 화소영역을 정의하고, 각 화소영역을 구동하는 박막트랜지스터(Thin Film Transistor) 어레이 기판을 포함할 수 있다. 그리고, 이러한 박막트랜지스터 어레이 기판은 각 화소영역에 마련되는 적어도 하나 이상의 박막트랜지스터를 포함할 수 있다.
한편, 표시장치는 더욱 선명한 화질을 구현하기 위해 고해상도가 요구되고 있으며, 이에 따라, 각 화소영역의 면적은 축소되고 있다. 3D VR 장치(3-Dimension Virtual Reality Device)의 경우, 각 화소영역의 면적은 일반적인 표시장치의 그것에 비해 1/20배 이상 축소될 수 있다.
그런데, 각 화소영역의 면적이 축소될수록 각 화소영역에서 박막트랜지스터에 할당되는 면적이 감소되고, 이는 박막트랜지스터의 동작 특성 저하로 이루어진다.
예시적으로, 유기발광표시장치의 박막트랜지스터 어레이 기판은 각 화소영역의 유기발광소자에 구동전류를 공급하는 구동 박막트랜지스터, 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터, 및 유기발광소자(OLED)에 공급되는 구동전류를 초기화하는 보조 박막트랜지스터 등을 포함할 수 있다.
이와 같은 박막트랜지스터들에 있어서, 구동 박막트랜지스터의 경우는 아일랜드 형태의 액티브층을 포함함에 따라 소오스전극과 드레인전극 사이의 전류(Ids)가 변동되는 킨크효과(Kink Effect)가 발생될 수 있다. 특히, 액티브층 물질로 저온 다결정 실리콘(Low-Temperature Polycrystalline Silicon; 이하, LTPS)이 적용된 LTPS 박막트랜지스터는 액티브층의 채널 길이(channel length)가 작아질수록 킨크효과 및 드레인 전압으로 인해 에너지 장벽이 저하되는 DIBL(Drain Induced Barrier Lowering) 현상이 심화되어 안정적인 구동이 어렵다.
여기서, 킨크효과는 게이트-소오스 전압(Vgs)이 클수록 드레인-소오스 전압(Vds)의 증가에 따라 드레인전극에 흐르는 전류(Ids)가 급속도로 증가하여 포화 상태에 이르지 못하는 현상을 의미하며, 이러한 킨크효과로 인해 구동 박막트랜지스터는 전압이 증가할수록 전류가 안정화되지 못하고 불안정하게 지속적으로 상승함으로써 안정적으로 구동되지 못한다.
또한, 채널 길이 감소에 따른 박막트랜지스터 동작 특성 저하를 보완하기 위해서는 오프 전류 제어(off current control)가 가능한 필드 릴리프(field relief) 구조가 추가로 요구되므로, 종래의 LTPS 박막트랜지스터로는 초고해상도 어레이 구성이 어렵다.
게다가, 종래의 박막트랜지스터 구조로 구동 박막트랜지스터를 구성할 경우, 박막트랜지스터의 좁은 폭 및 길이 감소로 인해 아웃풋(output) 특성 저하가 일어나며, 이러한 아웃풋 특성 저하는 유기발광표시장치의 휘도 불균일을 발생시킨다.
본 발명은 채널길이 감소에도 불구하고 킨크효과 및 DIBL 현상을 억제할 수 있는 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공함에 그 목적이 있다.
또한, 본 발명은 오프 전류 제어가 가능한 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 휘도 불균일을 유발하지 않는 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공함에 그 또 다른 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시 예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적들 및 장점들은 청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 실시예는, 기판 상부에 배치된 제1 게이트전극; 제1 게이트전극을 덮는 버퍼절연막 상에 배치되며 채널영역과 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며 소오스영역은 제1 게이트전극과 오버랩지역을 갖고 드레인영역은 채널영역과 접하여 오프셋지역을 갖는 액티브층, 액티브층을 덮는 게이트절연막 상에 배치되며 적어도 소오스영역의 오버랩지역 및 채널영역과 오버랩하고 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극, 및 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며 적어도 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극을 포함하는 구동 박막트랜지스터를 제공한다.
본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서, 채널영역은 2∼2.5㎛의 길이를 갖고, 오프셋지역은 1∼1.5㎛의 길이를 가질 수 있다.
본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서, 제3 게이트전극은 제2 게이트전극 및 오프셋영역 모두와 오버랩하게 배치될 수 있다.
본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서, 제3 게이트전극은 오프셋지역만 오버랩하게 배치될 수 있다.
본 발명의 실시예에 따른 구동 박막트랜지스터는, 제3 게이트전극을 덮는 제2 층간절연막 상에 배치되며 소오스영역과 연결되는 소오스전극 및 드레인영역과 연결되는 드레인전극을 더 포함할 수 있다.
본 발명의 실시예는, 표시영역에 정의된 복수의 복수의 화소영역에 각각 배치되는 유기발광소자, 및 각각의 화소영영에 해당 화소영역의 유기발광소자에 구동전류를 공급하도록 배치되는 구동 박막트랜지스터를 포함하며, 구동 박막트랜지스터는, 기판 상부에 배치된 제1 게이트전극, 제1 게이트전극을 덮는 버퍼절연막 상에 배치되고 채널영역과 상기 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며 소오스영역은 제1 게이트전극과 오버랩지역을 갖고 드레인영역은 채널영역과 접하여 오프셋지역을 갖는 액티브층, 액티브층을 덮는 게이트절연막 상에 배치되며 소오스영역의 오버랩지역 및 채널영역과 오버랩하고 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극, 및 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며 적어도 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극을 포함하는 유기발광표시장치를 제공한다.
본 발명의 실시예에 따른 유기발광표시장치는, 제1 게이트전극 아래의 기판 상에 제1 게이트전극과 오버랩하도록 배치되며 드레인영역과 전기적으로 연결되는 스토리지전극, 및 스토리지전극과 제1 게이트전극 사이에 개재되는 캡절연막을 더 포함할 수 있다.
본 발명의 실시예에 따른 유기발광표시장치에 있어서, 채널영역은 2∼2.5㎛의 길이를 갖고, 오프셋지역은 1∼1.5㎛의 길이를 가질 수 있다.
본 발명의 실시예에 따른 유기발광표시장치에 있어서, 제3 게이트전극은 제2 게이트전극 및 오프셋영역 모두와 오버랩하게 배치될 수 있다.
본 발명의 실시예에 따른 유기발광표시장치에 있어서, 제3 게이트전극은 오프셋영역만 오버랩하게 배치될 수 있다.
본 발명의 실시예에 따른 유기발광표시장치는, 구동 박막트랜지스터에 턴-온 신호를 공급하는 스위칭 박막트랜지스터, 구동 박막트랜지스터의 문턱전압을 보상하는 보상 박막트랜지스터, 구동 박막트랜지스터의 드레인영역 및 스위칭 박막트랜지스터의 소오스영역과 연결되는 데이터라인, 구동 박막트랜지스터의 상기 소오스영역에 연결되는 제1 전원(VDD), 구동 박막트랜지스터의 제3 게이트전극 및 보상 박막트랜지스터의 소오스전극에 연결되어 레퍼런스전압을 인가하며 데이터라인과 평행하게 배치되는 레퍼런스라인, 및 데이터라인과 교차 배치되며 스위칭 박막트랜지스터의 게이트전극 및 보상 박막트랜지스터의 게이트전극으로 역할하는 스캔라인을 더 포함할 수 있다.
본 발명의 실시예에 따른 구동 박막트랜지스터는 LTPS의 액티브층을 포함하는 피모스 박막트랜지스터로 구성되며, 특히, 이중 게이트 구조를 포함한다. 이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터는 이중 게이트 구조를 갖는 것으로 인해서 채널길이 감소에 따라 나타나는 드레인 전압으로 인한 에너지 장벽 저하 형상인 DIBL 현상이 억제될 수 있다.
또한, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 소오스영역의 일부가 게이트전극과 오버랩되는 구조를 가지며, 이에 따라, 게이트전극과 소오스영역간 오버랩을 통해 유효채널길이(effective channel length)가 감소됨으로써 온 전류(On current) 증가 및 스위칭 특성이 개선된다.
게다가, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 드레인단에 오프셋이 적용되며, 이에 따라, 전계가 저감됨으로써 오프 전류 제어(Off current control)가 가능하다.
부가해서, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 드레인단의 오프셋과 오버랩되게 서브게이트가 추가 설치되는 구조를 가지며, 이에 따라, 서브게이트에의 전압 인가에 따른 상단 수직 전계(vertical field)의 영향으로 측면 전계(lateral field) 영향성이 감소됨으로써, 킨크효과를 효과적으로 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 각 화소영역의 등가회로도이다.
도 2는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 각 화소영역의 평면도이다.
도 3은 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 도 2의 A-A'선에 따른 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 제조방법을 설명하기 위한 화소영역에 대한 평면도들이다.
도 5는 본 발명의 실시예에 따른 구동 박막트랜지스터를 설명하기 위한 모식도이다.
도 6은 본 발명의 다른 실시예에 따른 구동 박막트랜지스터를 설명하기 위한 모식도이다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 구동 박막트랜지스터 제조방법을 설명하기 위한 모식도들이다.
도 8a 내지 도 8c는 종래 구동 박막트랜지스터의 단면도와 채널길이 감소에 따른 킨크효과 및 오프 전류를 포함한 DIBL 현상을 설명하기 위한 그래프들이다.
도 9는 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터의 오프 전류 특성을 보여주는 그래프이다.
도 10a 및 도 10b는 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터에 대한 특성 시뮬레이션 결과 도면들이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서의 서브게이트 유무에 따른 특성 시뮬레이션 결과를 보여주는 그래프들이다.
도 12a 및 도 12b는 본 발명의 실시예에 따른 구동 박막트랜지스터에 대한 서브게이트 형성 위치에 따른 특성 비교를 위한 그래프들이다.
전술한 목적들, 특징들 및 효과는 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 실시예에 따른 유기발광표시장치를 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 각 화소영역의 등가회로도이다.
유기발광표시장치는 영상이 표시되는 표시영역에 정의된 복수의 화소영역을 포함한다. 복수의 화소영역은 서브화소에 대응한다. 복수의 서브화소 중 상호 이웃하고 서로 다른 색상을 표시하는 둘 이상의 서브화소는 소정의 휘도 및 색상을 표시하는 어느 하나의 화소를 구성한다.
유기발광표시장치는 상호 대향 합착되는 한 쌍의 기판 사이에 배열되는 박막트랜지스터 어레이 및 유기발광소자 어레이를 포함한다.
유기발광소자 어레이는 박막트랜지스터 어레이에 의해 구동되며, 복수의 화소영역에 대응하여 배치되는 복수의 유기발광소자를 포함한다. 박막트랜지스터 어레이는 표시영역에 복수의 화소영역을 정의하며, 복수의 화소영역에 대응하여 배치된 복수의 유기발광소자를 개별 구동하기 위한 화소회로를 포함한다.
도 1에 도시된 바와 같이, 유기발광표시장치의 각 화소영역은 광을 방출하는 유기발광소자(OLED), 유기발광소자(OLED)에 구동전류를 공급하는 제1 박막트랜지스터(T1), 제1 박막트랜지스터(T1)의 턴온신호를 공급하는 제2 박막트랜지스터(T2) 및 제1박막트랜지스터(T1)의 턴온신호로 충전되는 스토리지 캐패시터(Cst)를 포함한다. 또한, 유기발광표시장치의 각 화소영역은 유기발광소자(OLED)에 공급되는 구동전류를 초기화하는 제3 박막트랜지스터(T3)를 더 포함할 수 있다.
실시예에서, 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 액티브층 물질로서 저온다결정실리콘(LTPS)이 적용되고, 소오스영역 및 드레인영역이 P형 불순물로 도핑된 LTPS 피모스의 박막트랜지스터이다.
구체적으로, LTPS 피모스 박막트랜지스터로 이루어지는 구동용 제1 박막트랜지스터(T1)는 제1 전원(VDD) 및 제2 전원(VSS) 사이에서 유기발광소자(OLED)와 직렬로 연결된다. 즉, 제1 박막트랜지스터(T1)의 소오스전극 및 드레인전극 중 어느 하나, 바람직하게, 소오스전극은 제1 전원(VDD)에 연결되고, 나머지 하나, 즉, 드레인전극은 유기발광소자(OLED)의 애노드전극에 연결된다. 그리고, 유기발광소자(OLED)의 캐소드전극은 제2 전원(VSS)에 연결된다. 제1 박막트랜지스터(T1)는 제2 박막트랜지스터(T2)로부터 공급된 턴온신호에 기초하여 턴온되면, 유기발광소자(OLED)에 구동전류를 공급한다.
스위치용 제2 박막트랜지스터(T2)는 상호 교차하는 스캔라인(SL)과 데이터라인(DL)에 연결된다. 제2 박막트랜지스터(T2)는 스캔라인(SL)의 화소 스캔신호에 기초하여 턴온되면, 데이터라인(DL)의 데이터신호를 제1 박막트랜지스터(T1)의 턴온신호로 공급한다. 이때, 제1노드(N1)에 공급된 제1 박막트랜지스터(T1)의 턴온신호에 기초하여 스토리지 캐패시터(Cst)가 충전된다.
보조용 제3 박막트랜지스터(T3)는 상호 교차하게 배치되는 스캔라인(SL)과 레퍼런스라인(RL)에 연결된다. 제3 박막트랜지스터(T3)는 스캔라인(SL)의 화소 스캔신호에 기초하여 턴온되면, 스토리지 캐패시터(Cst), 그리고, 유기발광소자(OLED)와 제1 박막트랜지스터(T1) 사이의 제2노드(N2)를 레퍼런스라인(RL)에 연결한다.
이와 같은 화소회로를 갖는 유기발광표시장치에서, 구동 박막트랜지스터인 제1 박막트랜지스터는 고해상도 요구에 따른 단채널효과(Short channel effect)를 제어할 수 있도록 설계될 필요가 있다.
또한, 구동 박막트랜지스터인 제1 박막트랜지스터는 채널길이 감소에 따른 DIBL 현상 및 문턱전압(Vth) 변동 등의 특성 저하를 개선하고, 좁은 폭 및 길이 감소에 의한 아웃풋(output) 특성 저하에 기인하는 휘도 불균일 발생을 억제시킬 수 있는 구조로 설계될 필요가 있다.
게다가, 구동 박막트랜지스터인 제1 박막트랜지스터는 피모스(PMOS)의 오프 전류(Ioff) 제어가 가능한 구조로 설계될 필요가 있다.
이하에서는 도 2 및 도 3을 참조하여 새로운 구조를 갖는 본 발명의 실시예에 따른 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 자세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 각 화소영역의 평면도이고, 도 3은 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 도 2의 A-A'선에 따른 단면도이다.
도 2에 도시된 바와 같이, 유기발광표시장치는 스캔라인(SL), 상기 스캔라인(SL)과 교차 배치되는 데이터라인(DL) 및 레퍼런스라인(RL)을 포함한다. 스캔라인(SL)은 제1 방향(도 2의 좌우방향)으로 배치되고, 데이터라인(DL) 및 레퍼런스라인(RL)은 제1 방향에 교차하는 제2 방향(도 2의 상하방향)으로 배치될 수 있다.
구동 박막트랜지스터인 제1 박막트랜지스터(T1)는 LTPS 피모스의 박막트랜지스터로 구성된다. 제1 박막트랜지스터(T1)는 제1 게이트전극(23; 이하, '바텀게이트'라 칭함), 채널영역(25a)과 소오스영역(25b) 및 드레인영역(25c)을 포함하는 액티브층(25), 제2 게이트전극(27; 이하, '탑게이트'라 칭함), 소오스영역(25b) 및 드레인영역(25c)에 각각 연결된 소오스전극(31) 및 드레인전극(32), 그리고, 제3 게이트전극(29; 이하, '서브게이트'라 칭함)을 포함한다. 여기서, 소오스전극(31)은 제1 전원(VDD)의 일부일 수 있다.
이러한 제1 박막트랜지스터(T1)에 있어서, 바텀게이트(23)와 탑게이트(27)는 제6 콘택(C6)을 통해 상호 연결되어 이중 게이트(double gate) 구조를 구성한다.
소오스영역(25b)은 바텀게이트(23) 및 탑게이트(27)와 오버랩하는 오버랩지역(overlap area; R1)을 포함하며, 제1 콘택(C1)을 통해 제1 전원(VDD)에 연결된다.
드레인단은 오프셋지역(offset area; R2)을 포함한다. 다시 말해, 드레인영역(25c)은 채널영역(25a)과 접하는 부분에 배치된 오프셋지역(offset area; R2)을 포함한다. 여기서, 오프셋지역(R2)은 채널영역(25a)과 마찬가지로 P형 불순물이 도핑되지 않은 지역일 수 있다. 드레인영역(25c)은 제2 콘택(C2)을 통해 데이터라인(DL)으로부터 분기된 드레인전극(32)에 연결된다. 예를 들어, 채널영역(25a), 소오스영역(25b) 및 드레인영역(25c)이 각각 대략 2∼2.5㎛의 길이를 갖는 경우, 오프셋지역(R2)은 마진(margin)을 얻기 위해 1㎛ 이상, 바람직하게 1∼1.5㎛의 길이를 가질 수 있다.
서브게이트(29)는 적어도 오프셋지역(R2)과 오버랩하도록 배치된다. 예를 들어, 서브게이트(29)는 탑게이트(27) 및 오프셋지역(R2) 모두와 오버랩하도록 배치될 수 있다. 서브게이트(29)는 바텀게이트(23)와도 오버랩될 수 있다. 실시예에서, 서브게이트(29)는 아일랜드 패턴(Island pattern) 형상이 아닌 대체로 라인 패턴(Line pattern) 형상으로 마련될 수 있으며, 도시되지 않았으나, 이러한 라인 패턴 형상의 서브게이트(29)는 정전압 인가를 위해 표시영역 외곽부에서 레퍼런스라인(RL)과 연결될 수 있다.
한편, 도시하지 않았으나, 서브게이트(29)는 오프셋지역(R2)만 오버랩하게 배치될 수도 있다.
스위칭 박막트랜지스터인 제2 박막트랜지스터(T2)는 LTPS 피모스의 박막트랜지스터로 이루어질 수 있다. 제2 박막트랜지스터(T2)에 있어서, 게이트전극은 스캔라인(SL)의 일부일 수 있다. 액티브층(25)은 스캔라인(SL)과 오버랩하도록 배치되며, 소오스영역 및 드레인영역 중에서 어느 하나는 제3 콘택(C3)을 통해 데이터라인(DL)과 연결되고, 나머지 하나는 제4 콘택(C4)을 통해 제1 박막트랜지스터(T1)의 바텀게이트(23)와 연결된다.
보조 박막트랜지스터인 제3 박막트랜지스터(T3)는 LTPS 피모스의 박막트랜지스터로 이루어질 수 있다. 제3 박막트랜지스터(T3)에 있어서, 게이트전극(37)은 스캔라인(SL)의 일부일 수 있으며, 액티브층(25)과 오버랩한다. 소오스전극(31)과 드레인전극(32) 중 어느 하나, 바람직하게, 소오스전극(31)은 레퍼런스라인(RL)에 연결되고, 다른 나머지 하나인 드레인전극(32)은 유기발광소자(도 1의 OLED)의 애노드전극에 연결됨은 물론 제2 콘택(C2)을 통해 스토리지 캐패시터(도 1의 Cst)를 발생시키는 스토리지전극(21)에 연결된다.
도 3에 도시된 바와 같이, 유기발광표시장치는 기판(20), 기판(20) 상에 배치되는 캡절연막(22), 버퍼절연막(24), 게이트절연막(26), 제1 및 제2 층간절연막(28, 30)을 더 포함할 수 있다.
제1 박막트랜지스터(T1)에 있어서, 바텀게이트(23)는 스토리지전극(21)을 덮도록 기판(20) 상에 배치되는 캡절연막(22) 상에 배치된다. 액티브층(25)은 바텀게이트(23)을 덮도록 배치되는 버퍼절연막(24) 상에 배치된다. 탑게이트(27)는 액티브층(25)을 덮도록 배치되는 게이트절연막(26) 상에 배치된다. 서브게이트(29)는 탑게이트(27)를 덮도록 배치되는 제1 층간절연막(28) 상에 배치된다.
그리고, 제1 전원(VDD), 드레인전극(32)을 포함한 데이터라인(도 2의 DL), 그리고, 레퍼런스라인(RL)은 서브게이트(29)를 덮도록 배치되는 제2 층간절연막(30) 상에 배치된다.
제1 박막트랜지스터(T1)에 있어서, 제1 콘택(C1)을 통해 소오스영역(25a)과 제1 전원(VDD)이 상호 연결되며, 제2 콘택(C2)을 통해 드레인영역(25c)과 데이터라인의 드레인전극(32)이 상호 연결된다. 여기서, 제2 콘택(C2)은 제1 박막트랜지스터(T1)의 드레인영역(25c)과 연결됨은 물론 스토리지전극(21)과도 연결된다. 이에 따라, 캡절연막(22)의 개재하에 스토리지전극(21)과 바텀게이트(23) 사이에 스토리지 캐패시터(Cst)가 구성된다.
제3 박막트랜지스터(T3)에 있어서, 제5 콘택(C5)을 통해 소오스영역(25b)과 레퍼런스라인(RL)이 상호 연결된다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 제조방법을 설명하기 위한 화소영역에 대한 평면도들이다.
도 4a를 참조하면, 기판(20) 상에 스토리지전극(21)이 형성된다. 스토리지전극(21)은 스토리지 캐패시터를 구성하기 위한 것으로, 화소영역의 설계에 따라 달라질 수 있겠으나, 다른 요소들에 영향을 주지 않는 범위에서 화소영역 내에 최대 크기로 형성될 수 있다.
도 4b를 참조하면, 스토리지전극(21)이 형성된 기판(20) 상부에 바텀게이트(23)가 형성된다. 바텀게이트(23)는 스토리지 캐패시터(Cst)의 형성을 위해 일부분이 스토리지전극(21)와 오버랩하도록 배치되며, 바텀게이트(23)의 형상은 제한되지는 않는다.
도 4c를 참조하면, 기판(20) 상부에 액티브층(25)이 형성된다. 액티브층(25)은 그의 일부분이 바텀게이트(23)와 오버랩되도록 배치된다. 또한, 액티브층(25)은 구동용 제1 박막트랜지스터 및 보조용 제3 박막트랜지스터의 구현을 위해 라인 형상의 패턴으로 형성될 수 있다. 액티브층(25)은 스위치용 제2 박막트랜지스터의 형성을 위해 라인 형상의 패턴과 이격 배치되고 이후에 형성될 스캔라인과 오버랩하는 추가 패턴을 더 포함하며, 추가 패턴의 일부분은 바텀게이트(23)와 오버랩하도록 형성된다.
도시하지 않았으나, 이온주입 마스크를 이용한 이온주입 공정을 통해 액티브층(25)의 소오스영역 및 드레인영역 예정 부분들에 P형 불순물이 도핑된다. 여기서, 후속에서 다시 설명되겠지만, 적어도 제1 박막트랜지스터(T1)에서의 소오스영역은 그의 일부분이 바텀게이트(23)와 오버랩하도록 형성되며, 드레인영역은 채널영역과 접한 부분에 P형 불순물이 도핑되지 않은 오프셋지역을 갖도록 형성된다. 소오스영역의 오버랩지역 및 드레인영역의 오프셋지역 형성은 이온주입 공정에서의 이온주입 마스크의 위치 조절을 통해 구현될 수 있다.
도 4d를 참조하면, 바텁게이트(23)와 전기적으로 연결되게 제6 콘택(C6)이 형성된다. 예를 들어, 제6 콘택(C6)은 바텀게이트(23)를 덮도록 배치되는 버퍼절연막(도 3의 24) 및 액티브층(25)을 덮도록 버퍼절연막 상에 배치되는 게이트절연막(도 3의 26)을 식각하여 바텀게이트(23)를 노출하는 홀을 형성한 후, 홀 내에 도전막을 매립하는 것에 의해 형성될 수 있다.
도 4e를 참조하면, 액티브층(25)의 상부에 탑게이트(27)가 형성된다. 탑게이트(27)는 적어도 제1 박막트랜지스터에서 바텀게이트(23)와 동일 길이를 가지면서 상호간에 오버랩하도록 형성되며, 이에 따라, 탑게이트(27) 또한 소오스영역과 오버랩지역을 갖는다. 탑게이트(27)는 그의 일부분이 제6 콘택(C6)과 연결되도록 형성되며, 이에 따라, 바텀게이트(23) 및 탑게이트(27)를 포함하는 이중 게이트 구조가 구성된다.
부가해서, 탑게이트(27)와 함께 일부가 제3 박막트랜지스터의 게이트전극(37)이 되는 스캔라인(SL)이 형성된다. 스캔라인(SL)은 탑게이트(27)와 이격하여 제1 방향(도면에서 좌우 방향)을 따라 형성된다.
도 4f를 참조하면, 탑게이트(27)의 상부에 서브게이트(29)가 형성된다. 서브게이트(29)는 적어도 드레인영역의 오프셋지역과 오버랩하도록 형성된다. 즉, 서브게이트(29)는 탑게이트(27) 및 오프셋지역 모두와 오버랩하도록 형성된다. 이와 다르게, 도시하지 않았으나 서브게이트(29)는 탑게이트(27)는 제외하고 오프셋지역만 오버랩하도록 형성될 수 있다. 서브게이트(29)는 대체로 라인 패턴 형상으로 형성된다. 이러한 라인 패턴 형상의 서브게이트(29)는, 도시되지 않았으나, 유기발광표시장치의 표시영역 외곽부에서 레퍼런스라인(RL)과 연결될 수 있다.
한편, 도시하지 않았으나, 서브게이트(29)의 형성 시, 이웃하는 화소영역에서의 액티브층과의 연결을 위한 연결 패턴이 함께 형성될 수 있다.
도 4g를 참조하면, 제1, 제2 및 제3 박막트랜지스터의 소오스영역들 및 드레인영역들과의 연결을 위한 제1 내지 제5 콘택들(C1, C2, C3, C4, C5)이 형성된다. 제1 내지 제5 콘택들(C1, C2, C3, C4, C5)은 제2층간절연막, 제1층간절연막, 게이트절연막, 버퍼절연막 및 캡절화막을 식각하여 홀들을 형성한 후, 각 홀들 내에 도전막을 형성하는 것에 의해 구현될 수 있다. 특히, 제2 콘택(C2)은 구동용 제1 박막트랜지스터의 드레인영역을 관통하여 스토리지전극(21)에 도달하도록 형성함으로써 스토리지전극(21)과 제1 박막트랜지스터(T1)의 바텀게이트(23) 사이에서 스토리지 캐패시터가 형성되도록 한다.
도 4h를 참조하면, 소오스전극 및 드레인전극을 포함한 데이터라인(DL)과 레퍼런스라인(RL) 및 제1 전원(VDD)이 형성된다. 데이터라인(DL) 및 레퍼런스라인(RL)은 제1 방향을 따라 배치된 스캔라인(SL)과 교차하는 제2 방향(상하 방향)을 따라 배치되게 형성될 수 있다.
실시예에서, 제1 전원(VDD)은 제1 콘택(C1)을 통해 구동용 제1 박막트랜지스터(T1)의 소오스영역과 연결되도록 형성되며, 레퍼런스라인(RL)은 제5 콘택(C5)을 통해 보조용 제3 박막트랜지스터(T3)의 소오스영역과 연결되도록 형성된다. 데이터라인(DL)은 레퍼런스라인(RL)과 제1 전원(VDD) 사이에 배치되며, 제2 콘택(C2)을 통해 구동용 제1 박막트랜지스터(T1)의 드레인영역과 연결되면서 제3 콘택(C)을 통해 스위치용 제2 박막트랜지스터(T2)의 소오스영역과 연결될 수 있다.
이와 같은 본 발명의 실시예에 따른 유기발광표시장치에 있어서, 제1, 제2, 및 제3 박막트랜지스터는 LTPS 피모스의 박막트랜지스터로 이루어지며, 특히, 구동 박막트랜지스터인 제1 박막트랜지스터는, 이중 게이트 구조를 갖고, 게이트전극과 소오스영역 사이에 오버랩지역을 가지며, 드레인단에 오프셋지역을 갖고, 서브게이트를 포함한다.
이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터는 채널길이 감소에도 불구하고 킨크효과 및 DIBL 현상이 개선되고, 오프 전류 제어가 가능하게 되며, 휘도 불균일을 유발하지 않는다.
이하에서는 본 발명의 실시예에 따른 구동 박막트랜지스터를 상세하게 설명하도록 한다.
도 5는 본 발명의 실시예에 따른 구동 박막트랜지스터를 설명하기 위한 모식도이다. 여기서, 이전 실시예의 구성요소들과 동일한 구성요소들에 대해서는 동일한 도면번호를 부여하도록 한다.
LTPS 피모스 박막트랜지스터로 이루어지는 실시예에 따른 구동 박막트랜지스터는, 도시된 바와 같이, 제1 게이트전극(23; 이하, '바텀게이트'라 칭함)과 제2 게이트전극(27; 이하, '탑게이트'라 칭함)을 포함한다. 이러한 바텀게이트(23)와 탑게이트(27)은 상호 연결(도 2의 C4 참조)되어 이중 게이트(Double gate)를 구성한다.
바텀게이트(23)는 스토리지전극(미도시)을 덮도록 형성된 캡절연막(22) 상에 배치될 수 있고, 탑게이트(27)는 액티브층(25)을 덮도록 형성된 게이트절연막(26) 상에 배치될 수 있다. 실시예에서, 탑게이트(27)은 제1 방향(도면에서 좌우방향)으로 바텀게이트(21)과 대체로 동일 길이를 가지며, 바텀게이트(23)의 연직 상부에 배치될 수 있다.
LTPS 피모스 박막트랜지스터로 이루어지는 실시예에 따른 구동 박막트랜지스터는 바텀게이트(23)와 탑게이트(27) 사이에 배치되는 액티브층(25)을 포함한다. 액티브층(25)은 바텀게이트전극(23)을 덮도록 배치되는 버퍼절연막(24) 상에 배치되며, 또한, 탑게이트(27)가 배치되는 게이트절연막(26)으로 덮힌다. 액티브층(23)은 LTPS로 이루어지며, 채널영역(25a)과 그 양측에 각각 배치되는 소오스영역(25b)및 드레인영역(25c)을 포함한다.
실시예에서, 소오스영역(25b)은 채널영역(25a)과 접한 부분에 바텀 및 탑 게이트들(23, 27)와의 오버랩지역(R1)을 갖는다. 드레인영역(25c)은 채널영역(25a)과 접한 부분에 오프셋지역(R2)을 갖는다. 오프셋지역(R2)은 채널영역(25a)과 동일하게 P형 불순물이 도핑되지 않은 지역일 수 있다. 예를 들어, 채널영역(25a), 소오스영역(25b) 및 드레인영역(25c)의 길이가 각각 2∼2.5㎛ 일 때, 오프셋지역(R2)은 마진 확보를 위해 1㎛ 이상, 바람직하게, 1∼1.5㎛의 길이를 가질 수 있다.
LTPS 피모스 박막트랜지스터로 이루어지는 실시예에 따른 구동 박막트랜지스터는 탑게이트(27)를 덮도록 배치되는 제1 층간절연막(28) 및 제1 층간절연막(28) 상에 배치되는 제3 게이트전극(29; 이하, '서브게이트'라 칭함)을 포함한다. 서브게이트(29)는 탑게이트(27) 및 오프셋지역(R2)과 오버랩하도록 배치될 수 있다. 다시말해, 서브게이트(29)는 탑게이트(27) 및 드레인영역(25c)의 오프셋지역(R2)과 모두 오버랩하는 크기로 형성될 수 있다.
이와 다르게, 도 6에 도시된 바와 같이, 서브게이트(29)는 드레인영역(25c)의 오프셋지역(R2)만 오버랩하도록 배치될 수 있다.
이것은 서브게이트(29)가 탑게이트(27) 및 오프셋지역(R2) 모두와 오버랩하도록 배치되는 도 5의 실시예에 따른 LPTS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터와 오프셋지역(R2)만 오버랩하도록 배치되는 도 6의 실시예에 따른 LPTS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터의 동작 특성들간 차이가 크지 않기 때문이며, 이에 대해서는 이후에 다시 자세하게 설명하도록 한다.
도 6에서, 서브게이트(29)를 제외하고, 나머지 구성요소들은 도 5 실시예의 그것들과 동일하며, 여기서는 동일한 구성요소들에 대한 상세한 설명은 생략하도록 한다.
이하에서는 LPTS 피모스 박막트랜지스터로 이루어지는 본 발명의 실시예에 따른 따른 구동 박막트랜지스터의 제조방법을 설명하도록 한다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 구동 박막트랜지스터 제조방법을 설명하기 위한 모식도들이다.
도 7a를 참조하면, 기판(20) 상부에 바텀게이트(21)를 형성한다. 실시예에서, 바텀게이트(21)는 제1 방향, 즉, 도면에서 좌우 방향으로 제1 길이를 가질 수 있다. 기판(20)은 유리기판 또는 플라스틱기판과 같은 투명성을 갖는 기판일 수 있다.
도 7b를 참조하면, 바텀게이트(23)를 덮도록 기판(20) 상부에 버퍼절연막(24)을 형성한다. 그런 다음, 버퍼절연막(24) 상에 액티브층(25)을 형성한다. 실시예에서, 액티브층(25)은 LTPS로 이루어질 수 있다. 액티브층(25)은 그의 일부분이 바텀게이트(21)와 오버랩하도록 형성될 수 있다.
도 7c를 참조하면, 액티브층(25)을 덮도록 버퍼절연막(24) 상에 게이트절연막(26)를 형성한다. 그런 다음, 게이트절연막(26) 상에 소오스/드레인 영역 형성을 위한 이온주입 마스크(40)를 형성한다. 이온주입 마스크(40)는 게이트 물질로 형성할 수 있음은 물론 포토레지스트로 형성할 수 있다.
예시적으로, 게이트 물질로 이루어진 이온주입 마스크(40)의 경우, 게이트절연막(26) 상에 게이트 물질층을 형성한 다음, 게이트 물질층을 패터닝하는 것을 통해 형성될 수 있다. 반면, 포토레지스트로 이루어진 이온주입 마스크(40)는 게이트절연막(26) 상에 포토레지스트막을 도포한 다음, 포토레지스트막을 노광 및 현상하는 것을 통해 형성될 수 있다.
실시예에서, 이온주입 마스크(40)는 소오스 예정 영역과 접한 채널 예정 영역의 일부 지역과 오버랩하지 않고, 반면, 채널 예정 영역과 접한 드레인 예정 영역의 일부 지역과 오버랩하도록 형성된다. 이것은 소오스영역에 오버랩 지역을 형성하고, 드레인영역에 오프셋 지역을 형성하기 위함이다.
이어서, 액티브층(25)에 대해 이온주입 마스크(40)를 이용한 P형 불순물 이온주입을 실시하고, 이를 통해, LTPS로 이루어진 액티브층(25) 내에 채널영역(25a)과 그 양측 각각에 배치되는 소오스영역(25b) 및 드레인영역(25c)을 형성한다. 실시예에서, 소오스영역(25b)은 채널영역(25a)과 접한 부분에 바텁게이트(23) 및 탑게이트(27)와의 오버랩 지역(R1)을 가지며, 드레인영역(25c)은 채널영역(25a)과 접합 부분에 P형 불순물이 도핑되지 않은 오프셋 지역(R2)을 갖는다. 오프셋지역(R2)은 채널영역(25a)이 2∼2.5㎛의 길이를 갖는 경우, 1㎛ 이상, 바람직하게 1∼1.5㎛의 길이를 가질 수 있다.
도 7d를 참조하면, 식각 공정 또는 산소 에슁 공정 등을 통해 이온주입 마스크를 제거한다.
그런 다음, 도시하지 않았으나, 콘택 공정을 통해 바텀게이트(23)의 일부를 노출하는 홀을 형성한 후, 홀 내에 도전성 물질을 매립하여 바텀게이트(23)와 연결되는 제1 콘택(미도시)을 형성한다.
도 7e를 참조하면, 게이트절연막(26) 상에 탑게이트(27)를 형성한다. 탑게이트(27)는 제1 방향, 즉, 도면에서 좌우 방향으로 바텀게이트(23)와 동일한 제1 길이를 가지면서 바텀게이트(23)의 연직 상부에 배치되도록 형성한다. 또한, 탑게이트(27)는 소오스영역(25b)의 오버랩지역(R1)과는 오버랩하고, 드레인영역(25c)의 오프셋지역(R2)과는 오버랩하지 않도록 형성한다. 아울러, 탑게이트(27)는 제1 콘택을 통해 바텀게이트(23)와 전기적으로 연결되며, 이에 따라, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 이중 게이트 구조를 갖게 된다.
도 7f를 참조하면, 탑게이트(27)를 덮도록 게이트절연막(26) 상에 제1 층간절연막(28)을 형성한다. 그런 다음, 제1 층간절연막(28) 상에 서브게이트(29)를 형성한다. 실시예에서, 서브게이트(29)는 탑게이트(27) 및 드레인영역(25c)의 오프셋지역(R2) 모두와 오버랩하도록 형성될 수 있다.
이와 다르게, 서브게이트(27)는 드레인영역(25c)의 오프셋지역(R2)만 오버랩하도록 형성될 수 있다.(도 6 참조)
한편, 도시하지 않았으나, 서브게이트(29)는 정전압 인가를 위해 레퍼런스라인과 연결된다.
이와 같이, 본 발명의 실시예에 따른 구동용 박막트랜지스터는 LTPS PMOS 박막트랜지스터로 이루어지되, 이중 게이트 구조를 갖고, 소오스영역과 게이트 사이에 오버랩지역이 마련되고, 드레인단에 오프셋지역이 마련되며, 그리고, 서브게이트가 설치된다.
이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치는 채널길이 감소에 기인하는 문제들, 즉, 킨크효과, DIBL 심화, 오프 전류 제어의 어려움 및 휘도 불균일 등의 문제들을 개선할 수 있다.
이하에서는 LTPS 피모스 박막트랜지스터로 이루어지는 본 발명의 실시예에 따른 구동 박막트랜지스터의 동작 특성을 설명하도록 한다.
먼저, 도 8a 내지 도 8c는 종래 구동 박막트랜지스터의 단면도와 채널길이 감소에 따른 킨크효과 및 오프 전류를 포함한 DIBL 현상을 설명하기 위한 그래프들이다.
종래의 박막트랜지스터는 아일랜드 형태의 액티브층(85) 및 액티브층(85)의 채널영역(85a) 상부에 배치되는 단일의 게이트전극(87)을 포함한다.
이와 같은 종래의 구동 박막트랜지스터에 있어서, 액티브층(85)의 채널길이가 2㎛ 이하로 축소되면, 킨크효과로 인해 채널에 대한 드레인전압의 영향이 커지게 된다.
이에 따라, 도 8b에서와 같이, 킨크효과로 인해 드레인전압(Vds)이 임계 이상, 예를 들어, -6V 이하로 낮아지면, 전류(Ids)가 불안정하게 상승할 수 있다.
또한, 도 8c에서와 같이, DIBL 현상이 심화되며, 게이트전압(Vgs)이 임계 이상, 예를 들어, 0V 이상으로 증가되면, 오프 전류(Ioff)가 상승할 수 있다.
따라서, 종래의 구동 박막트랜지스터에 있어서는 채널길이가 감소함에 따라 안정적인 박막트랜지스터 동작이 어렵다. 또한, 이러한 종래의 박막트랜지스터를 이용하여 유기발광소자에 구동전류를 공급하는 경우, 채널의 좁은 폭 및 길이 감소에 따른 아웃풋(output) 특성 저하로 인해 유기발광소자의 휘도가 안정적으로 제어되기 어렵다. 아울러, 채널길이 감소에 따라 오프 전류 제어가 가능한 필드 릴리프 구조 추가가 요구되므로 유기발광표시장치의 초고해상도 어레이의 구성이 어렵다.
도 9는 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터의 오프 전류 특성을 보여주는 그래프이다.
도 9를 참조하면, 종래 구동 박막트랜지스터의 경우(C)는 채널길이가 감소함에 따라 드레인단에 전계 집중 현상이 일어나서 오프 전류(Ioff)가 증가하게 되고, 이에 따라, 안정적인 동작 특성 확보가 어렵다.
반면, 본 발명의 실시예에 따른 박막트랜지스터의 경우(D)는 드레인단에 오프셋지역을 마련함에 따라 채널길이 감소에도 불구하고 드레인단에의 전계 집중 현상이 저감되며, 이로 인해, 오프 전류(Ioff) 개선 효과가 얻어진다.
도 10a 및 도 10b는 채널영역의 폭(width) 및 길이(length)를 각각 1.5㎛ 및 2㎛로 설정한 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터의 특성 시뮬레이션 결과를 보여주는 도면들이다.
도 10a를 참조하면, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 이중 게이트 구조를 갖는 것으로 인해 단일 게이트 구조를 갖는 종래의 구동 박막트랜지스터(C)와 비교하여, 특성 시뮬레이션 결과, 채널길이 감소에 따른 DIBL 현상이 감소됨을 볼 수 있다.
또한, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 드레인단에 오프셋을 적용함에 따라, 종래의 구동 박막트랜지스터(C)와 비교하여, 드레인단에서의 전계 저감으로 인해 오프 전류(Ioff)가 감소됨을 볼 수 있으며, 이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터는 오프 전류 제어가 가능하다.
한편, 도시되지 않았으나, 본 발명의 실시예에 따른 구동 박막트랜지스터는 소오스영역과 게이트전극을 오버랩시킴으로써 소오스영역과 게이트전극이 오버랩되지 않는 종래의 그것과 비교하여 유효 채널 길이(effective channel length)가 감소하여 온 전류(Ion) 증가 및 스위칭 특성 개선 효과가 얻을 수 있다.
도 10b를 참조하면, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 드레인영역 오프셋지역에 정전압을 인가하는 서브게이트를 적용함에 따라 상단 수직 전계의 영향으로 측면 전계 영향성이 감소한다. 이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 종래의 구동 박막트랜지스터(C)와 비교하여, 소오스전극과 드레인전극 사이의 전류(Ids)가 변동되는 킨크효과가 개선된다.
즉, 킨크효과의 주된 원인은 드레인영역 쪽에의 케리어 밀집 현상에 기인하는 것이며, 채널길이가 감소됨에 따라 그 정도가 심화된다. 그런데, 본 발명의 실시예에 따른 박막트랜지스터(D)는 채널영역과 접한 드레인영역 부분에 오프셋지역을 마련하며, 또한, 서브게이트를 통해 오프셋지역에 정전압을 인가해주기 때문에 측면 전계 영향성이 감소되므로, 드레인영역 쪽에의 케리어 밀집 현상이 개선되어, 결과적으로, 킨크효과가 개선된다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서의 서브게이트 유무에 따른 특성 시뮬레이션 결과를 보여주는 그래프들이다.
도시된 바와 같이, 게이트전압(Vgs) 대비 드레인전류(Ids) 특성 및 드레인전압 대비 드레인전류 특성을 보면, 서브게이트 없이 이중 게이트, 소오스영역의 게이트와의 오버랩, 및 드레인단에의 오프셋의 3가지 구조적 특징만을 갖는 구동 박막트랜지스터(E)는 서브게이트가 적용되어 4가지 구조적 특징을 모두 갖는 본 발명의 실시예에 따른 구동 박막트랜지스터(D)에 비해 온 전류 감소 및 아웃풋 특성 저하가 발생함을 볼 수 있다.
반면, 서브게이트를 포함하여 4가지 구조적 특징을 모두 포함하는 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 전계 영향성 감소로 인해 온 전류(Ion) 및 아웃풋 특성이 개선됨을 볼 수 있다.
도 12a 및 도 12b는 도 5 및 도 6에 도시된 본 발명의 실시예에 따른 구동 박막트랜지스터들에 대한 서브게이트 형성 위치에 따른 특성 비교를 위한 그래프들이다.
도시된 바와 같이, 서브게이트가 탑게이트 및 오프셋지역과 모두 오버랩하도록 형성된 도 5 구조의 구동 박막트랜지스터(F)는 서브게이트가 오프셋지역만 오버랩하도록 형성된 도 6 구조의 구동 박막트랜지스터(G)와 비교하여 게이트전압(Vgs) 대비 드레인전류(Ids) 특성 및 드레인전압 대비 드레인전류 특성이 거의 차이가 없음을 볼 수 있다.
따라서, 이와 같은 결과들로부터 LTPS 피모스 박막트랜지스터로 구성되는 본 발명의 실시예에 따른 구동 박막트랜지스터는 서브게이트를 적어도 오프셋지역만 오버랩하도록 배치하면, 오프 전류 제어가 가능하고, 킨크효과의 개선이 가능해짐을 알 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 구동 박막트랜지스터는 LTPS 피모스 박막트랜지스터로 구성되도록 하면서 이중 게이트 구조를 갖고, 소오스영역과 게이트전극간 오버랩 및 드레인단에 오프셋을 적용하며, 추가로 정전압 인가를 위한 서브게이트를 갖도록 구성한다.
이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치는 채널길이의 감소에도 불구하고 킨크효과 및 DIBL 현상이 개선되어 안정적인 구동이 가능하고, 오프 전류 제어가 가능하여 별도의 필드 릴리프 구조가 필요치 않아 초고해상도 어레이의 구성이 가능하며, 아웃풋 특성 개선을 통해 균일한 휘도 특성을 얻을 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
20: 기판 21: 스토리지전극
22: 캡절연막 23: 제1 게이트전극(바텀게이트)
24: 버퍼절연막 25: 액티브층
25a: 채널영역 25b: 소오스영역
25c: 드레인영역 26: 게이트절연막
27: 제2 게이트전극(탑게이트) 28: 제1 층간절연막
29: 제3 게이트전극(서브게이트) 30: 제2 층간절연막
31: 소오스전극 32: 드레인전극
40: 이온주입 마스크 R1: 오버랩지역
R2: 오프셋지역

Claims (11)

  1. 기판 상부에 배치된 제1 게이트전극;
    상기 제1 게이트전극을 덮는 버퍼절연막 상에 배치되고, 채널영역과 상기 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며, 상기 소오스영역은 상기 제1 게이트전극과 오버랩지역을 갖고, 상기 드레인영역은 상기 채널영역과 접하여 오프셋지역을 갖는 액티브층;
    상기 액티브층을 덮는 게이트절연막 상에 배치되며, 적어도 상기 소오스영역의 오버랩지역 및 상기 채널영역과 오버랩하고, 상기 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극; 및
    상기 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며, 적어도 상기 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극;
    을 포함하는 구동 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 채널영역은 2∼2.5㎛의 길이를 갖고, 상기 오프셋지역은 1∼1.5㎛의 길이를 갖는 구동 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 제3 게이트전극은 상기 제2 게이트전극 및 상기 오프셋영역 모두와 오버랩하게 배치되는 구동 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 제3 게이트전극은 상기 오프셋지역만 오버랩하게 배치되는 구동 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 제3 게이트전극을 덮는 제2 층간절연막 상에 배치되며, 상기 소오스영역과 연결되는 소오스전극 및 상기 드레인영역과 연결되는 드레인전극을 더 포함하는 구동 박막트랜지스터.
  6. 표시영역에 정의된 복수의 화소영역에 각각 배치되는 유기발광소자; 및
    각각의 화소영영에 해당 화소영역의 유기발광소자에 구동전류를 공급하도록 배치되는 구동 박막트랜지스터;
    를 포함하며,
    상기 구동 박막트랜지스터는,
    기판 상부에 배치된 제1 게이트전극;
    상기 제1 게이트전극을 덮는 버퍼절연막 상에 배치되며, 채널영역과 상기 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며, 상기 소오스영역은 상기 제1 게이트전극과 오버랩지역을 갖고, 상기 드레인영역은 상기 채널영역과 접하여 오프셋지역을 갖는 액티브층;
    상기 액티브층을 덮는 게이트절연막 상에 배치되며, 적어도 상기 소오스영역의 오버랩지역 및 상기 채널영역과 오버랩하고, 상기 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극; 및
    상기 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며, 적어도 상기 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극;
    을 포함하는 유기발광표시장치.
  7. 제 6 항에 있어서,
    상기 제1 게이트전극 아래의 상기 기판 상에 상기 제1 게이트전극과 오버랩하도록 배치되며, 상기 드레인영역과 전기적으로 연결되는 스토리지전극; 및
    상기 스토리지전극과 상기 제1 게이트전극 사이에 개재되는 캡절연막;
    을 더 포함하는 유기발광표시장치.
  8. 제 6 항에 있어서,
    상기 채널영역은 2∼2.5㎛의 길이를 갖고, 상기 오프셋지역은 1∼1.5㎛의 길이를 갖는 유기발광표시장치.
  9. 제 6 항에 있어서,
    상기 제3 게이트전극은 상기 제2 게이트전극 및 오프셋영역 모두와 오버랩하게 배치되는 유기발광표시장치.
  10. 제 6 항에 있어서,
    상기 제3 게이트전극은 상기 오프셋영역만 오버랩하게 배치되는 유기발광표시장치.
  11. 제 6 항에 있어서,
    상기 구동 박막트랜지스터에 턴-온 신호를 공급하는 스위칭 박막트랜지스터;
    상기 구동 박막트랜지스터의 문턱전압을 보상하는 보상 박막트랜지스터;
    상기 구동 박막트랜지스터의 상기 드레인영역 및 상기 스위칭 박막트랜지스터의 소오스영역과 연결되는 데이터라인;
    상기 구동 박막트랜지스터의 상기 소오스영역에 연결되는 제1 전원(VDD);
    상기 구동 박막트랜지스터의 상기 제3 게이트전극 및 상기 보상 박막트랜지스터의 소오스전극에 연결되어 레퍼런스전압을 인가하며, 상기 데이터라인과 평행하게 배치되는 레퍼런스라인; 및
    상기 데이터라인과 교차 배치되며, 상기 스위칭 박막트랜지스터의 게이트전극 및 상기 보상 박막트랜지스터의 게이트전극으로 역할하는 스캔라인;
    을 더 포함하는 유기발광표시장치.
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