KR102443127B1 - Driving thin film transistor and organic light emitting display device comprising the same - Google Patents
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Abstract
본 발명의 실시예는, 기판 상부에 배치된 제1 게이트전극; 제1 게이트전극을 덮는 버퍼절연막 상에 배치되며 채널영역과 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며 소오스영역은 제1 게이트전극과 오버랩지역을 갖고 드레인영역은 채널영역과 접하여 오프셋지역을 갖는 액티브층, 액티브층을 덮는 게이트절연막 상에 배치되며 적어도 소오스영역의 오버랩지역 및 채널영역과 오버랩하고 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극, 및 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며 적어도 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극을 포함하는 구동 박막트랜지스터를 제공한다. In an embodiment of the present invention, a first gate electrode disposed on a substrate; It is disposed on the buffer insulating layer covering the first gate electrode and includes a channel region and a source region and a drain region doped with a P-type impurity, respectively, disposed on both sides of the channel region, the source region having an overlapping region with the first gate electrode and a drain region is disposed on the active layer having an offset region in contact with the channel region and on the gate insulating layer covering the active layer, overlapping at least the overlap region of the source region and the channel region, and connected to the first gate electrode to form a double gate and a third gate electrode disposed on the first interlayer insulating film covering the second gate electrode and overlapping at least an offset region of the drain region.
Description
본 발명은 동작 특성을 개선시킨 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치에 관한 것이다. The present invention relates to a driving thin film transistor having improved operating characteristics and an organic light emitting display device including the same.
표시장치(Display device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에, 표시장치의 박형화, 경량화 및 저소비전력화 등을 구현하기 위한 연구가 계속되고 있다.A display device is applied to various electronic devices such as TVs, mobile phones, laptops, and tablets. Accordingly, research for realizing thinning, lightening, and low power consumption of the display device is continuing.
표시장치의 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. Examples of the display device include a Liquid Crystal Display device (LCD), a Plasma Display Panel device (PDP), a Field Emission Display device (FED), and an Electro Luminescence Display. device: ELD), an electro-wetting display device (EWD), an organic light emitting display device (OLED), and the like.
이러한 표시장치들은 상호 대향하여 합착된 한 쌍의 기판과 이들 사이에 배치된 편광물질 또는 발광물질을 포함하는 것이 일반적이다. 그리고, 각 표시장치는 실질적으로 영상이 표시되는 표시영역에 복수의 화소에 대응하는 복수의 화소영역을 정의하고, 각 화소영역을 구동하는 박막트랜지스터(Thin Film Transistor) 어레이 기판을 포함할 수 있다. 그리고, 이러한 박막트랜지스터 어레이 기판은 각 화소영역에 마련되는 적어도 하나 이상의 박막트랜지스터를 포함할 수 있다.Such display devices generally include a pair of substrates bonded to each other and a polarizing material or a light emitting material disposed therebetween. In addition, each display device may include a thin film transistor array substrate that defines a plurality of pixel regions corresponding to a plurality of pixels in a display region where an image is substantially displayed and drives each pixel region. In addition, the thin film transistor array substrate may include at least one or more thin film transistors provided in each pixel area.
한편, 표시장치는 더욱 선명한 화질을 구현하기 위해 고해상도가 요구되고 있으며, 이에 따라, 각 화소영역의 면적은 축소되고 있다. 3D VR 장치(3-Dimension Virtual Reality Device)의 경우, 각 화소영역의 면적은 일반적인 표시장치의 그것에 비해 1/20배 이상 축소될 수 있다.On the other hand, the display device is required to have a high resolution in order to realize a clearer picture quality, and accordingly, the area of each pixel area is reduced. In the case of a 3D VR device (3-Dimension Virtual Reality Device), the area of each pixel area may be reduced by 1/20 times or more compared to that of a general display device.
그런데, 각 화소영역의 면적이 축소될수록 각 화소영역에서 박막트랜지스터에 할당되는 면적이 감소되고, 이는 박막트랜지스터의 동작 특성 저하로 이루어진다. However, as the area of each pixel region is reduced, the area allocated to the thin film transistor in each pixel region decreases, which results in deterioration of the operating characteristics of the thin film transistor.
예시적으로, 유기발광표시장치의 박막트랜지스터 어레이 기판은 각 화소영역의 유기발광소자에 구동전류를 공급하는 구동 박막트랜지스터, 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터, 및 유기발광소자(OLED)에 공급되는 구동전류를 초기화하는 보조 박막트랜지스터 등을 포함할 수 있다. Illustratively, the thin film transistor array substrate of the organic light emitting display device includes a driving thin film transistor for supplying a driving current to the organic light emitting device in each pixel area, a switching thin film transistor for supplying a gate signal to the driving thin film transistor, and an organic light emitting diode (OLED). ) may include an auxiliary thin film transistor for initializing the driving current supplied to the .
이와 같은 박막트랜지스터들에 있어서, 구동 박막트랜지스터의 경우는 아일랜드 형태의 액티브층을 포함함에 따라 소오스전극과 드레인전극 사이의 전류(Ids)가 변동되는 킨크효과(Kink Effect)가 발생될 수 있다. 특히, 액티브층 물질로 저온 다결정 실리콘(Low-Temperature Polycrystalline Silicon; 이하, LTPS)이 적용된 LTPS 박막트랜지스터는 액티브층의 채널 길이(channel length)가 작아질수록 킨크효과 및 드레인 전압으로 인해 에너지 장벽이 저하되는 DIBL(Drain Induced Barrier Lowering) 현상이 심화되어 안정적인 구동이 어렵다.In such thin film transistors, in the case of the driving thin film transistor, the kink effect in which the current Ids between the source electrode and the drain electrode fluctuates as an island-shaped active layer is included may occur. In particular, in the LTPS thin film transistor to which Low-Temperature Polycrystalline Silicon (LTPS) is applied as the active layer material, as the channel length of the active layer decreases, the energy barrier decreases due to the kink effect and drain voltage. Stable operation is difficult because the DIBL (Drain Induced Barrier Lowering) phenomenon is intensifying.
여기서, 킨크효과는 게이트-소오스 전압(Vgs)이 클수록 드레인-소오스 전압(Vds)의 증가에 따라 드레인전극에 흐르는 전류(Ids)가 급속도로 증가하여 포화 상태에 이르지 못하는 현상을 의미하며, 이러한 킨크효과로 인해 구동 박막트랜지스터는 전압이 증가할수록 전류가 안정화되지 못하고 불안정하게 지속적으로 상승함으로써 안정적으로 구동되지 못한다.Here, the kink effect refers to a phenomenon in which, as the gate-source voltage Vgs increases, the current Ids flowing through the drain electrode rapidly increases as the drain-source voltage Vds increases, and thus does not reach the saturation state. Due to the effect, as the voltage increases, the current is not stabilized and the driving thin film transistor is not stably driven because it continues to rise in an unstable manner.
또한, 채널 길이 감소에 따른 박막트랜지스터 동작 특성 저하를 보완하기 위해서는 오프 전류 제어(off current control)가 가능한 필드 릴리프(field relief) 구조가 추가로 요구되므로, 종래의 LTPS 박막트랜지스터로는 초고해상도 어레이 구성이 어렵다.In addition, since a field relief structure capable of off current control is additionally required to compensate for the deterioration of the thin film transistor operating characteristics due to the decrease in the channel length, the conventional LTPS thin film transistor constitutes an ultra-high-resolution array. This is difficult.
게다가, 종래의 박막트랜지스터 구조로 구동 박막트랜지스터를 구성할 경우, 박막트랜지스터의 좁은 폭 및 길이 감소로 인해 아웃풋(output) 특성 저하가 일어나며, 이러한 아웃풋 특성 저하는 유기발광표시장치의 휘도 불균일을 발생시킨다. In addition, when a driving thin film transistor is configured with a conventional thin film transistor structure, output characteristics decrease due to a decrease in the narrow width and length of the thin film transistor. .
본 발명은 채널길이 감소에도 불구하고 킨크효과 및 DIBL 현상을 억제할 수 있는 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공함에 그 목적이 있다.An object of the present invention is to provide a driving thin film transistor capable of suppressing a kink effect and a DIBL phenomenon despite a decrease in channel length, and an organic light emitting display device including the same.
또한, 본 발명은 오프 전류 제어가 가능한 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a driving thin film transistor capable of controlling off current and an organic light emitting display device including the same.
게다가, 본 발명은 휘도 불균일을 유발하지 않는 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 제공함에 그 또 다른 목적이 있다. In addition, it is another object of the present invention to provide a driving thin film transistor that does not cause luminance non-uniformity and an organic light emitting display device including the same.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시 예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적들 및 장점들은 청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention not mentioned may be understood by the following description, and will be more clearly understood by the embodiments of the present invention. It will also be readily apparent that the objects and advantages of the present invention can be realized by means of the instrumentalities and combinations thereof indicated in the claims.
본 발명의 실시예는, 기판 상부에 배치된 제1 게이트전극; 제1 게이트전극을 덮는 버퍼절연막 상에 배치되며 채널영역과 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며 소오스영역은 제1 게이트전극과 오버랩지역을 갖고 드레인영역은 채널영역과 접하여 오프셋지역을 갖는 액티브층, 액티브층을 덮는 게이트절연막 상에 배치되며 적어도 소오스영역의 오버랩지역 및 채널영역과 오버랩하고 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극, 및 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며 적어도 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극을 포함하는 구동 박막트랜지스터를 제공한다. In an embodiment of the present invention, a first gate electrode disposed on a substrate; It is disposed on the buffer insulating layer covering the first gate electrode and includes a channel region and a source region and a drain region doped with a P-type impurity, respectively, disposed on both sides of the channel region, the source region having an overlapping region with the first gate electrode and a drain region is disposed on the active layer having an offset region in contact with the channel region and on the gate insulating layer covering the active layer, overlapping at least the overlap region of the source region and the channel region, and connected to the first gate electrode to form a double gate and a third gate electrode disposed on the first interlayer insulating film covering the second gate electrode and overlapping at least an offset region of the drain region.
본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서, 채널영역은 2∼2.5㎛의 길이를 갖고, 오프셋지역은 1∼1.5㎛의 길이를 가질 수 있다. In the driving thin film transistor according to the embodiment of the present invention, the channel region may have a length of 2 to 2.5 μm, and the offset region may have a length of 1 to 1.5 μm.
본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서, 제3 게이트전극은 제2 게이트전극 및 오프셋영역 모두와 오버랩하게 배치될 수 있다. In the driving thin film transistor according to the embodiment of the present invention, the third gate electrode may be disposed to overlap both the second gate electrode and the offset region.
본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서, 제3 게이트전극은 오프셋지역만 오버랩하게 배치될 수 있다. In the driving thin film transistor according to the embodiment of the present invention, the third gate electrode may be disposed to overlap only the offset region.
본 발명의 실시예에 따른 구동 박막트랜지스터는, 제3 게이트전극을 덮는 제2 층간절연막 상에 배치되며 소오스영역과 연결되는 소오스전극 및 드레인영역과 연결되는 드레인전극을 더 포함할 수 있다. The driving thin film transistor according to an embodiment of the present invention may further include a source electrode connected to the source region and a drain electrode connected to the drain region, which is disposed on the second interlayer insulating film covering the third gate electrode.
본 발명의 실시예는, 표시영역에 정의된 복수의 복수의 화소영역에 각각 배치되는 유기발광소자, 및 각각의 화소영영에 해당 화소영역의 유기발광소자에 구동전류를 공급하도록 배치되는 구동 박막트랜지스터를 포함하며, 구동 박막트랜지스터는, 기판 상부에 배치된 제1 게이트전극, 제1 게이트전극을 덮는 버퍼절연막 상에 배치되고 채널영역과 상기 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며 소오스영역은 제1 게이트전극과 오버랩지역을 갖고 드레인영역은 채널영역과 접하여 오프셋지역을 갖는 액티브층, 액티브층을 덮는 게이트절연막 상에 배치되며 소오스영역의 오버랩지역 및 채널영역과 오버랩하고 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극, 및 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며 적어도 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극을 포함하는 유기발광표시장치를 제공한다. According to an embodiment of the present invention, an organic light emitting device disposed in each of a plurality of pixel areas defined in a display area, and a driving thin film transistor disposed to supply a driving current to the organic light emitting device of the corresponding pixel area in each pixel area The driving thin film transistor includes a first gate electrode disposed on the substrate, a source region doped with a P-type impurity disposed on a buffer insulating layer covering the first gate electrode, and doped with a channel region and a P-type impurity disposed on both sides of the channel region, respectively and a drain region, wherein the source region has an overlap region with the first gate electrode, the drain region is disposed on an active layer having an offset region in contact with the channel region, and a gate insulating layer covering the active layer, the overlap region and the channel region of the source region a second gate electrode overlapping with the first gate electrode and connected to the first gate electrode to constitute a double gate, and a third gate electrode disposed on the first interlayer insulating film covering the second gate electrode and overlapping at least an offset region of the drain region; An organic light emitting display device is provided.
본 발명의 실시예에 따른 유기발광표시장치는, 제1 게이트전극 아래의 기판 상에 제1 게이트전극과 오버랩하도록 배치되며 드레인영역과 전기적으로 연결되는 스토리지전극, 및 스토리지전극과 제1 게이트전극 사이에 개재되는 캡절연막을 더 포함할 수 있다. In an organic light emitting display device according to an embodiment of the present invention, a storage electrode disposed on a substrate under a first gate electrode to overlap a first gate electrode and electrically connected to a drain region, and between the storage electrode and the first gate electrode It may further include a cap insulating film interposed therebetween.
본 발명의 실시예에 따른 유기발광표시장치에 있어서, 채널영역은 2∼2.5㎛의 길이를 갖고, 오프셋지역은 1∼1.5㎛의 길이를 가질 수 있다. In the organic light emitting diode display according to an embodiment of the present invention, the channel region may have a length of 2 to 2.5 μm, and the offset region may have a length of 1 to 1.5 μm.
본 발명의 실시예에 따른 유기발광표시장치에 있어서, 제3 게이트전극은 제2 게이트전극 및 오프셋영역 모두와 오버랩하게 배치될 수 있다. In the organic light emitting diode display according to an embodiment of the present invention, the third gate electrode may be disposed to overlap both the second gate electrode and the offset region.
본 발명의 실시예에 따른 유기발광표시장치에 있어서, 제3 게이트전극은 오프셋영역만 오버랩하게 배치될 수 있다.In the organic light emitting diode display according to the embodiment of the present invention, the third gate electrode may be disposed to overlap only the offset region.
본 발명의 실시예에 따른 유기발광표시장치는, 구동 박막트랜지스터에 턴-온 신호를 공급하는 스위칭 박막트랜지스터, 구동 박막트랜지스터의 문턱전압을 보상하는 보상 박막트랜지스터, 구동 박막트랜지스터의 드레인영역 및 스위칭 박막트랜지스터의 소오스영역과 연결되는 데이터라인, 구동 박막트랜지스터의 상기 소오스영역에 연결되는 제1 전원(VDD), 구동 박막트랜지스터의 제3 게이트전극 및 보상 박막트랜지스터의 소오스전극에 연결되어 레퍼런스전압을 인가하며 데이터라인과 평행하게 배치되는 레퍼런스라인, 및 데이터라인과 교차 배치되며 스위칭 박막트랜지스터의 게이트전극 및 보상 박막트랜지스터의 게이트전극으로 역할하는 스캔라인을 더 포함할 수 있다. An organic light emitting display device according to an embodiment of the present invention includes a switching thin film transistor for supplying a turn-on signal to a driving thin film transistor, a compensation thin film transistor for compensating a threshold voltage of the driving thin film transistor, a drain region of the driving thin film transistor, and a switching thin film A data line connected to the source region of the transistor, the first power source (VDD) connected to the source region of the driving thin film transistor, the third gate electrode of the driving thin film transistor, and the source electrode of the compensation thin film transistor are connected to apply a reference voltage, It may further include a reference line disposed parallel to the data line, and a scan line intersecting the data line and serving as a gate electrode of the switching TFT and a gate electrode of the compensation TFT.
본 발명의 실시예에 따른 구동 박막트랜지스터는 LTPS의 액티브층을 포함하는 피모스 박막트랜지스터로 구성되며, 특히, 이중 게이트 구조를 포함한다. 이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터는 이중 게이트 구조를 갖는 것으로 인해서 채널길이 감소에 따라 나타나는 드레인 전압으로 인한 에너지 장벽 저하 형상인 DIBL 현상이 억제될 수 있다.The driving thin film transistor according to an embodiment of the present invention is composed of a PMOS thin film transistor including an active layer of LTPS, and in particular, includes a double gate structure. Accordingly, since the driving thin film transistor according to the embodiment of the present invention has a double gate structure, the DIBL phenomenon, which is an energy barrier lowering shape due to a drain voltage that appears as a channel length decreases, can be suppressed.
또한, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 소오스영역의 일부가 게이트전극과 오버랩되는 구조를 가지며, 이에 따라, 게이트전극과 소오스영역간 오버랩을 통해 유효채널길이(effective channel length)가 감소됨으로써 온 전류(On current) 증가 및 스위칭 특성이 개선된다. In addition, the driving thin film transistor made of the LTPS PMOS thin film transistor according to the embodiment of the present invention has a structure in which a part of the source region overlaps the gate electrode, and accordingly, the effective channel length through the overlap between the gate electrode and the source region. channel length) is reduced, thereby increasing the on current and improving the switching characteristics.
게다가, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 드레인단에 오프셋이 적용되며, 이에 따라, 전계가 저감됨으로써 오프 전류 제어(Off current control)가 가능하다. In addition, in the driving thin film transistor made of the LTPS PMOS thin film transistor according to the embodiment of the present invention, an offset is applied to the drain terminal, and thus, an off current control is possible by reducing an electric field.
부가해서, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 드레인단의 오프셋과 오버랩되게 서브게이트가 추가 설치되는 구조를 가지며, 이에 따라, 서브게이트에의 전압 인가에 따른 상단 수직 전계(vertical field)의 영향으로 측면 전계(lateral field) 영향성이 감소됨으로써, 킨크효과를 효과적으로 억제할 수 있다. In addition, the driving thin film transistor made of the LTPS PMOS thin film transistor according to the embodiment of the present invention has a structure in which a subgate is additionally installed to overlap the offset of the drain stage, and thus, the upper end according to the voltage application to the subgate Since the influence of the lateral field is reduced by the influence of the vertical field, the Kinck effect can be effectively suppressed.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 각 화소영역의 등가회로도이다.
도 2는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 각 화소영역의 평면도이다.
도 3은 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 도 2의 A-A'선에 따른 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 제조방법을 설명하기 위한 화소영역에 대한 평면도들이다.
도 5는 본 발명의 실시예에 따른 구동 박막트랜지스터를 설명하기 위한 모식도이다.
도 6은 본 발명의 다른 실시예에 따른 구동 박막트랜지스터를 설명하기 위한 모식도이다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 구동 박막트랜지스터 제조방법을 설명하기 위한 모식도들이다.
도 8a 내지 도 8c는 종래 구동 박막트랜지스터의 단면도와 채널길이 감소에 따른 킨크효과 및 오프 전류를 포함한 DIBL 현상을 설명하기 위한 그래프들이다.
도 9는 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터의 오프 전류 특성을 보여주는 그래프이다.
도 10a 및 도 10b는 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터에 대한 특성 시뮬레이션 결과 도면들이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서의 서브게이트 유무에 따른 특성 시뮬레이션 결과를 보여주는 그래프들이다.
도 12a 및 도 12b는 본 발명의 실시예에 따른 구동 박막트랜지스터에 대한 서브게이트 형성 위치에 따른 특성 비교를 위한 그래프들이다. 1 is an equivalent circuit diagram of each pixel area of an organic light emitting diode display according to an exemplary embodiment of the present invention.
2 is a plan view of each pixel area of an organic light emitting diode display including a driving thin film transistor according to an exemplary embodiment of the present invention.
3 is a cross-sectional view taken along line A-A' of FIG. 2 of an organic light emitting diode display including a driving thin film transistor according to an exemplary embodiment of the present invention.
4A to 4H are plan views of a pixel area for explaining a method of manufacturing an organic light emitting diode display including a driving thin film transistor according to an embodiment of the present invention.
5 is a schematic diagram for explaining a driving thin film transistor according to an embodiment of the present invention.
6 is a schematic diagram for explaining a driving thin film transistor according to another embodiment of the present invention.
7A to 7F are schematic diagrams for explaining a method of manufacturing a driving thin film transistor according to an embodiment of the present invention.
8A to 8C are cross-sectional views of a conventional driving thin film transistor and graphs for explaining a DIBL phenomenon including a kink effect and an off current according to a decrease in channel length.
9 is a graph showing off-current characteristics of a driving thin film transistor according to the prior art and an embodiment of the present invention.
10A and 10B are diagrams of characteristic simulation results for a driving thin film transistor according to an embodiment of the present invention and in the related art.
11A and 11B are graphs showing a characteristic simulation result according to the presence or absence of a sub-gate in a driving thin film transistor according to an embodiment of the present invention.
12A and 12B are graphs for comparing characteristics according to a sub-gate formation position for a driving thin film transistor according to an embodiment of the present invention.
전술한 목적들, 특징들 및 효과는 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. The above-described objects, features and effects will be described below in detail with reference to the accompanying drawings, whereby those of ordinary skill in the art to which the present invention pertains will be able to easily implement the technical idea of the present invention. In describing the present invention, if it is determined that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 실시예에 따른 유기발광표시장치를 설명하도록 한다.First, an organic light emitting display device according to an embodiment of the present invention will be described.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 각 화소영역의 등가회로도이다.1 is an equivalent circuit diagram of each pixel area of an organic light emitting diode display according to an exemplary embodiment of the present invention.
유기발광표시장치는 영상이 표시되는 표시영역에 정의된 복수의 화소영역을 포함한다. 복수의 화소영역은 서브화소에 대응한다. 복수의 서브화소 중 상호 이웃하고 서로 다른 색상을 표시하는 둘 이상의 서브화소는 소정의 휘도 및 색상을 표시하는 어느 하나의 화소를 구성한다.The organic light emitting diode display includes a plurality of pixel regions defined in a display region in which an image is displayed. The plurality of pixel areas correspond to sub-pixels. Among the plurality of sub-pixels, two or more sub-pixels adjacent to each other and displaying different colors constitute any one pixel displaying a predetermined luminance and color.
유기발광표시장치는 상호 대향 합착되는 한 쌍의 기판 사이에 배열되는 박막트랜지스터 어레이 및 유기발광소자 어레이를 포함한다. The organic light emitting diode display includes a thin film transistor array and an organic light emitting diode array arranged between a pair of substrates facing each other.
유기발광소자 어레이는 박막트랜지스터 어레이에 의해 구동되며, 복수의 화소영역에 대응하여 배치되는 복수의 유기발광소자를 포함한다. 박막트랜지스터 어레이는 표시영역에 복수의 화소영역을 정의하며, 복수의 화소영역에 대응하여 배치된 복수의 유기발광소자를 개별 구동하기 위한 화소회로를 포함한다. The organic light emitting device array is driven by a thin film transistor array and includes a plurality of organic light emitting devices disposed to correspond to a plurality of pixel areas. The thin film transistor array defines a plurality of pixel regions in a display region and includes a pixel circuit for individually driving a plurality of organic light emitting devices disposed to correspond to the plurality of pixel regions.
도 1에 도시된 바와 같이, 유기발광표시장치의 각 화소영역은 광을 방출하는 유기발광소자(OLED), 유기발광소자(OLED)에 구동전류를 공급하는 제1 박막트랜지스터(T1), 제1 박막트랜지스터(T1)의 턴온신호를 공급하는 제2 박막트랜지스터(T2) 및 제1박막트랜지스터(T1)의 턴온신호로 충전되는 스토리지 캐패시터(Cst)를 포함한다. 또한, 유기발광표시장치의 각 화소영역은 유기발광소자(OLED)에 공급되는 구동전류를 초기화하는 제3 박막트랜지스터(T3)를 더 포함할 수 있다. As shown in FIG. 1 , each pixel region of the organic light emitting display device includes an organic light emitting diode (OLED) emitting light, a first thin film transistor (T1) supplying a driving current to the organic light emitting diode (OLED), and a first and a storage capacitor Cst charged with the turn-on signal of the second thin film transistor T2 and the first thin film transistor T1 for supplying the turn-on signal of the thin film transistor T1. In addition, each pixel area of the organic light emitting diode display may further include a third thin film transistor T3 for initializing a driving current supplied to the organic light emitting diode OLED.
실시예에서, 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)는 액티브층 물질로서 저온다결정실리콘(LTPS)이 적용되고, 소오스영역 및 드레인영역이 P형 불순물로 도핑된 LTPS 피모스의 박막트랜지스터이다. In the embodiment, the first, second, and third thin film transistors T1, T2, and T3 are formed using low-temperature polysilicon (LTPS) as an active layer material, and source and drain regions of LTPS doped with P-type impurities. This is a MOS thin film transistor.
구체적으로, LTPS 피모스 박막트랜지스터로 이루어지는 구동용 제1 박막트랜지스터(T1)는 제1 전원(VDD) 및 제2 전원(VSS) 사이에서 유기발광소자(OLED)와 직렬로 연결된다. 즉, 제1 박막트랜지스터(T1)의 소오스전극 및 드레인전극 중 어느 하나, 바람직하게, 소오스전극은 제1 전원(VDD)에 연결되고, 나머지 하나, 즉, 드레인전극은 유기발광소자(OLED)의 애노드전극에 연결된다. 그리고, 유기발광소자(OLED)의 캐소드전극은 제2 전원(VSS)에 연결된다. 제1 박막트랜지스터(T1)는 제2 박막트랜지스터(T2)로부터 공급된 턴온신호에 기초하여 턴온되면, 유기발광소자(OLED)에 구동전류를 공급한다.Specifically, the driving first thin film transistor T1 made of the LTPS PMOS thin film transistor is connected in series with the organic light emitting diode OLED between the first power source VDD and the second power source VSS. That is, any one of the source electrode and the drain electrode of the first thin film transistor T1, preferably, the source electrode is connected to the first power source VDD, and the other, that is, the drain electrode, is the organic light emitting diode (OLED). connected to the anode electrode. In addition, the cathode electrode of the organic light emitting diode (OLED) is connected to the second power source (VSS). When the first thin film transistor T1 is turned on based on the turn-on signal supplied from the second thin film transistor T2 , the first thin film transistor T1 supplies a driving current to the organic light emitting diode OLED.
스위치용 제2 박막트랜지스터(T2)는 상호 교차하는 스캔라인(SL)과 데이터라인(DL)에 연결된다. 제2 박막트랜지스터(T2)는 스캔라인(SL)의 화소 스캔신호에 기초하여 턴온되면, 데이터라인(DL)의 데이터신호를 제1 박막트랜지스터(T1)의 턴온신호로 공급한다. 이때, 제1노드(N1)에 공급된 제1 박막트랜지스터(T1)의 턴온신호에 기초하여 스토리지 캐패시터(Cst)가 충전된다.The second thin film transistor T2 for the switch is connected to the scan line SL and the data line DL that cross each other. When the second thin film transistor T2 is turned on based on the pixel scan signal of the scan line SL, the data signal of the data line DL is supplied as the turn-on signal of the first thin film transistor T1 . At this time, the storage capacitor Cst is charged based on the turn-on signal of the first thin film transistor T1 supplied to the first node N1 .
보조용 제3 박막트랜지스터(T3)는 상호 교차하게 배치되는 스캔라인(SL)과 레퍼런스라인(RL)에 연결된다. 제3 박막트랜지스터(T3)는 스캔라인(SL)의 화소 스캔신호에 기초하여 턴온되면, 스토리지 캐패시터(Cst), 그리고, 유기발광소자(OLED)와 제1 박막트랜지스터(T1) 사이의 제2노드(N2)를 레퍼런스라인(RL)에 연결한다.The auxiliary third thin film transistor T3 is connected to the scan line SL and the reference line RL which are disposed to cross each other. When the third thin film transistor T3 is turned on based on the pixel scan signal of the scan line SL, the storage capacitor Cst and the second node between the organic light emitting diode OLED and the first thin film transistor T1 are turned on. (N2) is connected to the reference line (RL).
이와 같은 화소회로를 갖는 유기발광표시장치에서, 구동 박막트랜지스터인 제1 박막트랜지스터는 고해상도 요구에 따른 단채널효과(Short channel effect)를 제어할 수 있도록 설계될 필요가 있다. In the organic light emitting diode display having such a pixel circuit, the first thin film transistor, which is a driving thin film transistor, needs to be designed to control a short channel effect according to a high resolution requirement.
또한, 구동 박막트랜지스터인 제1 박막트랜지스터는 채널길이 감소에 따른 DIBL 현상 및 문턱전압(Vth) 변동 등의 특성 저하를 개선하고, 좁은 폭 및 길이 감소에 의한 아웃풋(output) 특성 저하에 기인하는 휘도 불균일 발생을 억제시킬 수 있는 구조로 설계될 필요가 있다. In addition, the first thin film transistor, which is a driving thin film transistor, improves the degradation of characteristics such as DIBL phenomenon and threshold voltage (Vth) fluctuation due to a decrease in the channel length, and luminance due to the decrease in output characteristics due to a decrease in narrow width and length It needs to be designed in a structure that can suppress the occurrence of non-uniformity.
게다가, 구동 박막트랜지스터인 제1 박막트랜지스터는 피모스(PMOS)의 오프 전류(Ioff) 제어가 가능한 구조로 설계될 필요가 있다. In addition, the first thin film transistor, which is the driving thin film transistor, needs to be designed in a structure capable of controlling the off current Ioff of the PMOS.
이하에서는 도 2 및 도 3을 참조하여 새로운 구조를 갖는 본 발명의 실시예에 따른 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치를 자세하게 설명하도록 한다. Hereinafter, a driving thin film transistor having a new structure and an organic light emitting diode display including the same according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3 .
도 2는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 각 화소영역의 평면도이고, 도 3은 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 도 2의 A-A'선에 따른 단면도이다.2 is a plan view of each pixel region of an organic light emitting diode display including a driving thin film transistor according to an embodiment of the present invention, and FIG. 3 is a diagram of an organic light emitting display including a driving thin film transistor according to an exemplary embodiment of the present invention. 2 is a cross-sectional view taken along line A-A'.
도 2에 도시된 바와 같이, 유기발광표시장치는 스캔라인(SL), 상기 스캔라인(SL)과 교차 배치되는 데이터라인(DL) 및 레퍼런스라인(RL)을 포함한다. 스캔라인(SL)은 제1 방향(도 2의 좌우방향)으로 배치되고, 데이터라인(DL) 및 레퍼런스라인(RL)은 제1 방향에 교차하는 제2 방향(도 2의 상하방향)으로 배치될 수 있다. As shown in FIG. 2 , the organic light emitting diode display includes a scan line SL, a data line DL intersecting the scan line SL, and a reference line RL. The scan line SL is disposed in a first direction (left and right direction in FIG. 2 ), and the data line DL and the reference line RL are disposed in a second direction (vertical direction in FIG. 2 ) crossing the first direction. can be
구동 박막트랜지스터인 제1 박막트랜지스터(T1)는 LTPS 피모스의 박막트랜지스터로 구성된다. 제1 박막트랜지스터(T1)는 제1 게이트전극(23; 이하, '바텀게이트'라 칭함), 채널영역(25a)과 소오스영역(25b) 및 드레인영역(25c)을 포함하는 액티브층(25), 제2 게이트전극(27; 이하, '탑게이트'라 칭함), 소오스영역(25b) 및 드레인영역(25c)에 각각 연결된 소오스전극(31) 및 드레인전극(32), 그리고, 제3 게이트전극(29; 이하, '서브게이트'라 칭함)을 포함한다. 여기서, 소오스전극(31)은 제1 전원(VDD)의 일부일 수 있다.The first thin film transistor T1 as the driving thin film transistor is composed of a thin film transistor of LTPS PMOS. The first thin film transistor T1 is an
이러한 제1 박막트랜지스터(T1)에 있어서, 바텀게이트(23)와 탑게이트(27)는 제6 콘택(C6)을 통해 상호 연결되어 이중 게이트(double gate) 구조를 구성한다. In the first thin film transistor T1 , the
소오스영역(25b)은 바텀게이트(23) 및 탑게이트(27)와 오버랩하는 오버랩지역(overlap area; R1)을 포함하며, 제1 콘택(C1)을 통해 제1 전원(VDD)에 연결된다. The
드레인단은 오프셋지역(offset area; R2)을 포함한다. 다시 말해, 드레인영역(25c)은 채널영역(25a)과 접하는 부분에 배치된 오프셋지역(offset area; R2)을 포함한다. 여기서, 오프셋지역(R2)은 채널영역(25a)과 마찬가지로 P형 불순물이 도핑되지 않은 지역일 수 있다. 드레인영역(25c)은 제2 콘택(C2)을 통해 데이터라인(DL)으로부터 분기된 드레인전극(32)에 연결된다. 예를 들어, 채널영역(25a), 소오스영역(25b) 및 드레인영역(25c)이 각각 대략 2∼2.5㎛의 길이를 갖는 경우, 오프셋지역(R2)은 마진(margin)을 얻기 위해 1㎛ 이상, 바람직하게 1∼1.5㎛의 길이를 가질 수 있다. The drain stage includes an offset area (R2). In other words, the
서브게이트(29)는 적어도 오프셋지역(R2)과 오버랩하도록 배치된다. 예를 들어, 서브게이트(29)는 탑게이트(27) 및 오프셋지역(R2) 모두와 오버랩하도록 배치될 수 있다. 서브게이트(29)는 바텀게이트(23)와도 오버랩될 수 있다. 실시예에서, 서브게이트(29)는 아일랜드 패턴(Island pattern) 형상이 아닌 대체로 라인 패턴(Line pattern) 형상으로 마련될 수 있으며, 도시되지 않았으나, 이러한 라인 패턴 형상의 서브게이트(29)는 정전압 인가를 위해 표시영역 외곽부에서 레퍼런스라인(RL)과 연결될 수 있다.The sub-gate 29 is disposed to overlap at least the offset region R2. For example, the sub-gate 29 may be disposed to overlap both the
한편, 도시하지 않았으나, 서브게이트(29)는 오프셋지역(R2)만 오버랩하게 배치될 수도 있다. Meanwhile, although not shown, the
스위칭 박막트랜지스터인 제2 박막트랜지스터(T2)는 LTPS 피모스의 박막트랜지스터로 이루어질 수 있다. 제2 박막트랜지스터(T2)에 있어서, 게이트전극은 스캔라인(SL)의 일부일 수 있다. 액티브층(25)은 스캔라인(SL)과 오버랩하도록 배치되며, 소오스영역 및 드레인영역 중에서 어느 하나는 제3 콘택(C3)을 통해 데이터라인(DL)과 연결되고, 나머지 하나는 제4 콘택(C4)을 통해 제1 박막트랜지스터(T1)의 바텀게이트(23)와 연결된다.The second thin film transistor T2, which is a switching thin film transistor, may be formed of a thin film transistor of LTPS PMOS. In the second thin film transistor T2 , the gate electrode may be a part of the scan line SL. The
보조 박막트랜지스터인 제3 박막트랜지스터(T3)는 LTPS 피모스의 박막트랜지스터로 이루어질 수 있다. 제3 박막트랜지스터(T3)에 있어서, 게이트전극(37)은 스캔라인(SL)의 일부일 수 있으며, 액티브층(25)과 오버랩한다. 소오스전극(31)과 드레인전극(32) 중 어느 하나, 바람직하게, 소오스전극(31)은 레퍼런스라인(RL)에 연결되고, 다른 나머지 하나인 드레인전극(32)은 유기발광소자(도 1의 OLED)의 애노드전극에 연결됨은 물론 제2 콘택(C2)을 통해 스토리지 캐패시터(도 1의 Cst)를 발생시키는 스토리지전극(21)에 연결된다.The third thin film transistor T3, which is an auxiliary thin film transistor, may be formed of a thin film transistor of LTPS PMOS. In the third thin film transistor T3 , the
도 3에 도시된 바와 같이, 유기발광표시장치는 기판(20), 기판(20) 상에 배치되는 캡절연막(22), 버퍼절연막(24), 게이트절연막(26), 제1 및 제2 층간절연막(28, 30)을 더 포함할 수 있다. As shown in FIG. 3 , the organic light emitting diode display includes a
제1 박막트랜지스터(T1)에 있어서, 바텀게이트(23)는 스토리지전극(21)을 덮도록 기판(20) 상에 배치되는 캡절연막(22) 상에 배치된다. 액티브층(25)은 바텀게이트(23)을 덮도록 배치되는 버퍼절연막(24) 상에 배치된다. 탑게이트(27)는 액티브층(25)을 덮도록 배치되는 게이트절연막(26) 상에 배치된다. 서브게이트(29)는 탑게이트(27)를 덮도록 배치되는 제1 층간절연막(28) 상에 배치된다. In the first thin film transistor T1 , the
그리고, 제1 전원(VDD), 드레인전극(32)을 포함한 데이터라인(도 2의 DL), 그리고, 레퍼런스라인(RL)은 서브게이트(29)를 덮도록 배치되는 제2 층간절연막(30) 상에 배치된다. In addition, the first power source VDD, the data line (DL in FIG. 2 ) including the
제1 박막트랜지스터(T1)에 있어서, 제1 콘택(C1)을 통해 소오스영역(25a)과 제1 전원(VDD)이 상호 연결되며, 제2 콘택(C2)을 통해 드레인영역(25c)과 데이터라인의 드레인전극(32)이 상호 연결된다. 여기서, 제2 콘택(C2)은 제1 박막트랜지스터(T1)의 드레인영역(25c)과 연결됨은 물론 스토리지전극(21)과도 연결된다. 이에 따라, 캡절연막(22)의 개재하에 스토리지전극(21)과 바텀게이트(23) 사이에 스토리지 캐패시터(Cst)가 구성된다.In the first thin film transistor T1, the
제3 박막트랜지스터(T3)에 있어서, 제5 콘택(C5)을 통해 소오스영역(25b)과 레퍼런스라인(RL)이 상호 연결된다.In the third thin film transistor T3 , the
도 4a 내지 도 4h는 본 발명의 실시예에 따른 구동 박막트랜지스터를 포함하는 유기발광표시장치의 제조방법을 설명하기 위한 화소영역에 대한 평면도들이다.4A to 4H are plan views of a pixel area for explaining a method of manufacturing an organic light emitting diode display including a driving thin film transistor according to an embodiment of the present invention.
도 4a를 참조하면, 기판(20) 상에 스토리지전극(21)이 형성된다. 스토리지전극(21)은 스토리지 캐패시터를 구성하기 위한 것으로, 화소영역의 설계에 따라 달라질 수 있겠으나, 다른 요소들에 영향을 주지 않는 범위에서 화소영역 내에 최대 크기로 형성될 수 있다.Referring to FIG. 4A , the
도 4b를 참조하면, 스토리지전극(21)이 형성된 기판(20) 상부에 바텀게이트(23)가 형성된다. 바텀게이트(23)는 스토리지 캐패시터(Cst)의 형성을 위해 일부분이 스토리지전극(21)와 오버랩하도록 배치되며, 바텀게이트(23)의 형상은 제한되지는 않는다.Referring to FIG. 4B , the
도 4c를 참조하면, 기판(20) 상부에 액티브층(25)이 형성된다. 액티브층(25)은 그의 일부분이 바텀게이트(23)와 오버랩되도록 배치된다. 또한, 액티브층(25)은 구동용 제1 박막트랜지스터 및 보조용 제3 박막트랜지스터의 구현을 위해 라인 형상의 패턴으로 형성될 수 있다. 액티브층(25)은 스위치용 제2 박막트랜지스터의 형성을 위해 라인 형상의 패턴과 이격 배치되고 이후에 형성될 스캔라인과 오버랩하는 추가 패턴을 더 포함하며, 추가 패턴의 일부분은 바텀게이트(23)와 오버랩하도록 형성된다. Referring to FIG. 4C , the
도시하지 않았으나, 이온주입 마스크를 이용한 이온주입 공정을 통해 액티브층(25)의 소오스영역 및 드레인영역 예정 부분들에 P형 불순물이 도핑된다. 여기서, 후속에서 다시 설명되겠지만, 적어도 제1 박막트랜지스터(T1)에서의 소오스영역은 그의 일부분이 바텀게이트(23)와 오버랩하도록 형성되며, 드레인영역은 채널영역과 접한 부분에 P형 불순물이 도핑되지 않은 오프셋지역을 갖도록 형성된다. 소오스영역의 오버랩지역 및 드레인영역의 오프셋지역 형성은 이온주입 공정에서의 이온주입 마스크의 위치 조절을 통해 구현될 수 있다.Although not shown, P-type impurities are doped into predetermined portions of the source region and drain region of the
도 4d를 참조하면, 바텁게이트(23)와 전기적으로 연결되게 제6 콘택(C6)이 형성된다. 예를 들어, 제6 콘택(C6)은 바텀게이트(23)를 덮도록 배치되는 버퍼절연막(도 3의 24) 및 액티브층(25)을 덮도록 버퍼절연막 상에 배치되는 게이트절연막(도 3의 26)을 식각하여 바텀게이트(23)를 노출하는 홀을 형성한 후, 홀 내에 도전막을 매립하는 것에 의해 형성될 수 있다.Referring to FIG. 4D , a sixth contact C6 is formed to be electrically connected to the
도 4e를 참조하면, 액티브층(25)의 상부에 탑게이트(27)가 형성된다. 탑게이트(27)는 적어도 제1 박막트랜지스터에서 바텀게이트(23)와 동일 길이를 가지면서 상호간에 오버랩하도록 형성되며, 이에 따라, 탑게이트(27) 또한 소오스영역과 오버랩지역을 갖는다. 탑게이트(27)는 그의 일부분이 제6 콘택(C6)과 연결되도록 형성되며, 이에 따라, 바텀게이트(23) 및 탑게이트(27)를 포함하는 이중 게이트 구조가 구성된다. Referring to FIG. 4E , a
부가해서, 탑게이트(27)와 함께 일부가 제3 박막트랜지스터의 게이트전극(37)이 되는 스캔라인(SL)이 형성된다. 스캔라인(SL)은 탑게이트(27)와 이격하여 제1 방향(도면에서 좌우 방향)을 따라 형성된다. In addition, along with the
도 4f를 참조하면, 탑게이트(27)의 상부에 서브게이트(29)가 형성된다. 서브게이트(29)는 적어도 드레인영역의 오프셋지역과 오버랩하도록 형성된다. 즉, 서브게이트(29)는 탑게이트(27) 및 오프셋지역 모두와 오버랩하도록 형성된다. 이와 다르게, 도시하지 않았으나 서브게이트(29)는 탑게이트(27)는 제외하고 오프셋지역만 오버랩하도록 형성될 수 있다. 서브게이트(29)는 대체로 라인 패턴 형상으로 형성된다. 이러한 라인 패턴 형상의 서브게이트(29)는, 도시되지 않았으나, 유기발광표시장치의 표시영역 외곽부에서 레퍼런스라인(RL)과 연결될 수 있다.Referring to FIG. 4F , a sub-gate 29 is formed on the
한편, 도시하지 않았으나, 서브게이트(29)의 형성 시, 이웃하는 화소영역에서의 액티브층과의 연결을 위한 연결 패턴이 함께 형성될 수 있다. Meanwhile, although not shown, when the sub-gate 29 is formed, a connection pattern for connection with an active layer in a neighboring pixel region may be formed together.
도 4g를 참조하면, 제1, 제2 및 제3 박막트랜지스터의 소오스영역들 및 드레인영역들과의 연결을 위한 제1 내지 제5 콘택들(C1, C2, C3, C4, C5)이 형성된다. 제1 내지 제5 콘택들(C1, C2, C3, C4, C5)은 제2층간절연막, 제1층간절연막, 게이트절연막, 버퍼절연막 및 캡절화막을 식각하여 홀들을 형성한 후, 각 홀들 내에 도전막을 형성하는 것에 의해 구현될 수 있다. 특히, 제2 콘택(C2)은 구동용 제1 박막트랜지스터의 드레인영역을 관통하여 스토리지전극(21)에 도달하도록 형성함으로써 스토리지전극(21)과 제1 박막트랜지스터(T1)의 바텀게이트(23) 사이에서 스토리지 캐패시터가 형성되도록 한다.Referring to FIG. 4G , first to fifth contacts C1 , C2 , C3 , C4 , and C5 are formed for connection with source regions and drain regions of the first, second and third thin film transistors. . The first to fifth contacts C1, C2, C3, C4, and C5 are formed by etching the second interlayer insulating layer, the first interlayer insulating layer, the gate insulating layer, the buffer insulating layer, and the cap insulating layer to form holes, and then conduction in each of the holes. It can be implemented by forming a film. In particular, the second contact C2 penetrates through the drain region of the first driving thin film transistor to reach the
도 4h를 참조하면, 소오스전극 및 드레인전극을 포함한 데이터라인(DL)과 레퍼런스라인(RL) 및 제1 전원(VDD)이 형성된다. 데이터라인(DL) 및 레퍼런스라인(RL)은 제1 방향을 따라 배치된 스캔라인(SL)과 교차하는 제2 방향(상하 방향)을 따라 배치되게 형성될 수 있다. Referring to FIG. 4H , a data line DL including a source electrode and a drain electrode, a reference line RL, and a first power source VDD are formed. The data line DL and the reference line RL may be formed to be disposed along a second direction (up and down direction) crossing the scan line SL disposed along the first direction.
실시예에서, 제1 전원(VDD)은 제1 콘택(C1)을 통해 구동용 제1 박막트랜지스터(T1)의 소오스영역과 연결되도록 형성되며, 레퍼런스라인(RL)은 제5 콘택(C5)을 통해 보조용 제3 박막트랜지스터(T3)의 소오스영역과 연결되도록 형성된다. 데이터라인(DL)은 레퍼런스라인(RL)과 제1 전원(VDD) 사이에 배치되며, 제2 콘택(C2)을 통해 구동용 제1 박막트랜지스터(T1)의 드레인영역과 연결되면서 제3 콘택(C)을 통해 스위치용 제2 박막트랜지스터(T2)의 소오스영역과 연결될 수 있다.In the embodiment, the first power source VDD is formed to be connected to the source region of the first driving thin film transistor T1 through the first contact C1, and the reference line RL connects the fifth contact C5. It is formed to be connected to the source region of the auxiliary third thin film transistor T3 through the. The data line DL is disposed between the reference line RL and the first power source VDD, is connected to the drain region of the driving first thin film transistor T1 through the second contact C2, and is connected to the third contact ( C) may be connected to the source region of the second thin film transistor T2 for the switch.
이와 같은 본 발명의 실시예에 따른 유기발광표시장치에 있어서, 제1, 제2, 및 제3 박막트랜지스터는 LTPS 피모스의 박막트랜지스터로 이루어지며, 특히, 구동 박막트랜지스터인 제1 박막트랜지스터는, 이중 게이트 구조를 갖고, 게이트전극과 소오스영역 사이에 오버랩지역을 가지며, 드레인단에 오프셋지역을 갖고, 서브게이트를 포함한다.In the organic light emitting display device according to the embodiment of the present invention, the first, second, and third thin film transistors are made of thin film transistors of LTPS PMOS, and in particular, the first thin film transistor which is a driving thin film transistor, It has a double gate structure, has an overlap region between the gate electrode and the source region, has an offset region at the drain end, and includes a sub-gate.
이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터는 채널길이 감소에도 불구하고 킨크효과 및 DIBL 현상이 개선되고, 오프 전류 제어가 가능하게 되며, 휘도 불균일을 유발하지 않는다.Accordingly, in the driving thin film transistor according to the embodiment of the present invention, the kink effect and the DIBL phenomenon are improved despite the decrease in the channel length, the off-current control is possible, and the luminance unevenness is not caused.
이하에서는 본 발명의 실시예에 따른 구동 박막트랜지스터를 상세하게 설명하도록 한다. Hereinafter, a driving thin film transistor according to an embodiment of the present invention will be described in detail.
도 5는 본 발명의 실시예에 따른 구동 박막트랜지스터를 설명하기 위한 모식도이다. 여기서, 이전 실시예의 구성요소들과 동일한 구성요소들에 대해서는 동일한 도면번호를 부여하도록 한다. 5 is a schematic diagram for explaining a driving thin film transistor according to an embodiment of the present invention. Here, the same reference numerals are assigned to the same components as those of the previous embodiment.
LTPS 피모스 박막트랜지스터로 이루어지는 실시예에 따른 구동 박막트랜지스터는, 도시된 바와 같이, 제1 게이트전극(23; 이하, '바텀게이트'라 칭함)과 제2 게이트전극(27; 이하, '탑게이트'라 칭함)을 포함한다. 이러한 바텀게이트(23)와 탑게이트(27)은 상호 연결(도 2의 C4 참조)되어 이중 게이트(Double gate)를 구성한다. The driving thin film transistor according to the embodiment made of the LTPS PMOS thin film transistor, as shown, includes a first gate electrode 23 (hereinafter, referred to as a 'bottom gate') and a second gate electrode 27 (hereinafter referred to as a 'top gate'). ') are included. The
바텀게이트(23)는 스토리지전극(미도시)을 덮도록 형성된 캡절연막(22) 상에 배치될 수 있고, 탑게이트(27)는 액티브층(25)을 덮도록 형성된 게이트절연막(26) 상에 배치될 수 있다. 실시예에서, 탑게이트(27)은 제1 방향(도면에서 좌우방향)으로 바텀게이트(21)과 대체로 동일 길이를 가지며, 바텀게이트(23)의 연직 상부에 배치될 수 있다.The
LTPS 피모스 박막트랜지스터로 이루어지는 실시예에 따른 구동 박막트랜지스터는 바텀게이트(23)와 탑게이트(27) 사이에 배치되는 액티브층(25)을 포함한다. 액티브층(25)은 바텀게이트전극(23)을 덮도록 배치되는 버퍼절연막(24) 상에 배치되며, 또한, 탑게이트(27)가 배치되는 게이트절연막(26)으로 덮힌다. 액티브층(23)은 LTPS로 이루어지며, 채널영역(25a)과 그 양측에 각각 배치되는 소오스영역(25b)및 드레인영역(25c)을 포함한다. The driving thin film transistor according to the embodiment made of the LTPS PMOS thin film transistor includes the
실시예에서, 소오스영역(25b)은 채널영역(25a)과 접한 부분에 바텀 및 탑 게이트들(23, 27)와의 오버랩지역(R1)을 갖는다. 드레인영역(25c)은 채널영역(25a)과 접한 부분에 오프셋지역(R2)을 갖는다. 오프셋지역(R2)은 채널영역(25a)과 동일하게 P형 불순물이 도핑되지 않은 지역일 수 있다. 예를 들어, 채널영역(25a), 소오스영역(25b) 및 드레인영역(25c)의 길이가 각각 2∼2.5㎛ 일 때, 오프셋지역(R2)은 마진 확보를 위해 1㎛ 이상, 바람직하게, 1∼1.5㎛의 길이를 가질 수 있다. In the embodiment, the
LTPS 피모스 박막트랜지스터로 이루어지는 실시예에 따른 구동 박막트랜지스터는 탑게이트(27)를 덮도록 배치되는 제1 층간절연막(28) 및 제1 층간절연막(28) 상에 배치되는 제3 게이트전극(29; 이하, '서브게이트'라 칭함)을 포함한다. 서브게이트(29)는 탑게이트(27) 및 오프셋지역(R2)과 오버랩하도록 배치될 수 있다. 다시말해, 서브게이트(29)는 탑게이트(27) 및 드레인영역(25c)의 오프셋지역(R2)과 모두 오버랩하는 크기로 형성될 수 있다.The driving thin film transistor according to the embodiment made of the LTPS PMOS thin film transistor includes a first
이와 다르게, 도 6에 도시된 바와 같이, 서브게이트(29)는 드레인영역(25c)의 오프셋지역(R2)만 오버랩하도록 배치될 수 있다. Alternatively, as shown in FIG. 6 , the sub-gate 29 may be disposed to overlap only the offset region R2 of the
이것은 서브게이트(29)가 탑게이트(27) 및 오프셋지역(R2) 모두와 오버랩하도록 배치되는 도 5의 실시예에 따른 LPTS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터와 오프셋지역(R2)만 오버랩하도록 배치되는 도 6의 실시예에 따른 LPTS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터의 동작 특성들간 차이가 크지 않기 때문이며, 이에 대해서는 이후에 다시 자세하게 설명하도록 한다.This is such that the sub-gate 29 overlaps both the
도 6에서, 서브게이트(29)를 제외하고, 나머지 구성요소들은 도 5 실시예의 그것들과 동일하며, 여기서는 동일한 구성요소들에 대한 상세한 설명은 생략하도록 한다. In FIG. 6, except for the
이하에서는 LPTS 피모스 박막트랜지스터로 이루어지는 본 발명의 실시예에 따른 따른 구동 박막트랜지스터의 제조방법을 설명하도록 한다. Hereinafter, a method of manufacturing a driving thin film transistor made of an LPTS PMOS thin film transistor according to an embodiment of the present invention will be described.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 구동 박막트랜지스터 제조방법을 설명하기 위한 모식도들이다. 7A to 7F are schematic diagrams for explaining a method of manufacturing a driving thin film transistor according to an embodiment of the present invention.
도 7a를 참조하면, 기판(20) 상부에 바텀게이트(21)를 형성한다. 실시예에서, 바텀게이트(21)는 제1 방향, 즉, 도면에서 좌우 방향으로 제1 길이를 가질 수 있다. 기판(20)은 유리기판 또는 플라스틱기판과 같은 투명성을 갖는 기판일 수 있다. Referring to FIG. 7A , the
도 7b를 참조하면, 바텀게이트(23)를 덮도록 기판(20) 상부에 버퍼절연막(24)을 형성한다. 그런 다음, 버퍼절연막(24) 상에 액티브층(25)을 형성한다. 실시예에서, 액티브층(25)은 LTPS로 이루어질 수 있다. 액티브층(25)은 그의 일부분이 바텀게이트(21)와 오버랩하도록 형성될 수 있다. Referring to FIG. 7B , a
도 7c를 참조하면, 액티브층(25)을 덮도록 버퍼절연막(24) 상에 게이트절연막(26)를 형성한다. 그런 다음, 게이트절연막(26) 상에 소오스/드레인 영역 형성을 위한 이온주입 마스크(40)를 형성한다. 이온주입 마스크(40)는 게이트 물질로 형성할 수 있음은 물론 포토레지스트로 형성할 수 있다. Referring to FIG. 7C , a
예시적으로, 게이트 물질로 이루어진 이온주입 마스크(40)의 경우, 게이트절연막(26) 상에 게이트 물질층을 형성한 다음, 게이트 물질층을 패터닝하는 것을 통해 형성될 수 있다. 반면, 포토레지스트로 이루어진 이온주입 마스크(40)는 게이트절연막(26) 상에 포토레지스트막을 도포한 다음, 포토레지스트막을 노광 및 현상하는 것을 통해 형성될 수 있다.For example, the
실시예에서, 이온주입 마스크(40)는 소오스 예정 영역과 접한 채널 예정 영역의 일부 지역과 오버랩하지 않고, 반면, 채널 예정 영역과 접한 드레인 예정 영역의 일부 지역과 오버랩하도록 형성된다. 이것은 소오스영역에 오버랩 지역을 형성하고, 드레인영역에 오프셋 지역을 형성하기 위함이다.In an embodiment, the
이어서, 액티브층(25)에 대해 이온주입 마스크(40)를 이용한 P형 불순물 이온주입을 실시하고, 이를 통해, LTPS로 이루어진 액티브층(25) 내에 채널영역(25a)과 그 양측 각각에 배치되는 소오스영역(25b) 및 드레인영역(25c)을 형성한다. 실시예에서, 소오스영역(25b)은 채널영역(25a)과 접한 부분에 바텁게이트(23) 및 탑게이트(27)와의 오버랩 지역(R1)을 가지며, 드레인영역(25c)은 채널영역(25a)과 접합 부분에 P형 불순물이 도핑되지 않은 오프셋 지역(R2)을 갖는다. 오프셋지역(R2)은 채널영역(25a)이 2∼2.5㎛의 길이를 갖는 경우, 1㎛ 이상, 바람직하게 1∼1.5㎛의 길이를 가질 수 있다. Then, P-type impurity ions are implanted into the
도 7d를 참조하면, 식각 공정 또는 산소 에슁 공정 등을 통해 이온주입 마스크를 제거한다. Referring to FIG. 7D , the ion implantation mask is removed through an etching process or an oxygen ashing process.
그런 다음, 도시하지 않았으나, 콘택 공정을 통해 바텀게이트(23)의 일부를 노출하는 홀을 형성한 후, 홀 내에 도전성 물질을 매립하여 바텀게이트(23)와 연결되는 제1 콘택(미도시)을 형성한다.Then, although not shown, a first contact (not shown) connected to the
도 7e를 참조하면, 게이트절연막(26) 상에 탑게이트(27)를 형성한다. 탑게이트(27)는 제1 방향, 즉, 도면에서 좌우 방향으로 바텀게이트(23)와 동일한 제1 길이를 가지면서 바텀게이트(23)의 연직 상부에 배치되도록 형성한다. 또한, 탑게이트(27)는 소오스영역(25b)의 오버랩지역(R1)과는 오버랩하고, 드레인영역(25c)의 오프셋지역(R2)과는 오버랩하지 않도록 형성한다. 아울러, 탑게이트(27)는 제1 콘택을 통해 바텀게이트(23)와 전기적으로 연결되며, 이에 따라, 본 발명의 실시예에 따른 LTPS 피모스 박막트랜지스터로 이루어지는 구동 박막트랜지스터는 이중 게이트 구조를 갖게 된다. Referring to FIG. 7E , a
도 7f를 참조하면, 탑게이트(27)를 덮도록 게이트절연막(26) 상에 제1 층간절연막(28)을 형성한다. 그런 다음, 제1 층간절연막(28) 상에 서브게이트(29)를 형성한다. 실시예에서, 서브게이트(29)는 탑게이트(27) 및 드레인영역(25c)의 오프셋지역(R2) 모두와 오버랩하도록 형성될 수 있다. Referring to FIG. 7F , a first
이와 다르게, 서브게이트(27)는 드레인영역(25c)의 오프셋지역(R2)만 오버랩하도록 형성될 수 있다.(도 6 참조) Alternatively, the sub-gate 27 may be formed to overlap only the offset region R2 of the
한편, 도시하지 않았으나, 서브게이트(29)는 정전압 인가를 위해 레퍼런스라인과 연결된다. Meanwhile, although not shown, the sub-gate 29 is connected to a reference line for applying a constant voltage.
이와 같이, 본 발명의 실시예에 따른 구동용 박막트랜지스터는 LTPS PMOS 박막트랜지스터로 이루어지되, 이중 게이트 구조를 갖고, 소오스영역과 게이트 사이에 오버랩지역이 마련되고, 드레인단에 오프셋지역이 마련되며, 그리고, 서브게이트가 설치된다. As such, the driving thin film transistor according to the embodiment of the present invention is made of a LTPS PMOS thin film transistor, has a double gate structure, an overlap region is provided between the source region and the gate, and an offset region is provided at the drain end, Then, a subgate is installed.
이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치는 채널길이 감소에 기인하는 문제들, 즉, 킨크효과, DIBL 심화, 오프 전류 제어의 어려움 및 휘도 불균일 등의 문제들을 개선할 수 있다. Accordingly, the driving thin film transistor and the organic light emitting display device including the same according to the embodiment of the present invention have problems due to the decrease in channel length, that is, problems such as the kink effect, deepening of DIBL, difficulty in controlling off current, and luminance unevenness. can improve them
이하에서는 LTPS 피모스 박막트랜지스터로 이루어지는 본 발명의 실시예에 따른 구동 박막트랜지스터의 동작 특성을 설명하도록 한다. Hereinafter, the operating characteristics of the driving thin film transistor according to the embodiment of the present invention made of the LTPS PMOS thin film transistor will be described.
먼저, 도 8a 내지 도 8c는 종래 구동 박막트랜지스터의 단면도와 채널길이 감소에 따른 킨크효과 및 오프 전류를 포함한 DIBL 현상을 설명하기 위한 그래프들이다. First, FIGS. 8A to 8C are cross-sectional views of a conventional driving thin film transistor and graphs for explaining the DIBL phenomenon including a kink effect and an off current according to a decrease in channel length.
종래의 박막트랜지스터는 아일랜드 형태의 액티브층(85) 및 액티브층(85)의 채널영역(85a) 상부에 배치되는 단일의 게이트전극(87)을 포함한다. A conventional thin film transistor includes an island-shaped
이와 같은 종래의 구동 박막트랜지스터에 있어서, 액티브층(85)의 채널길이가 2㎛ 이하로 축소되면, 킨크효과로 인해 채널에 대한 드레인전압의 영향이 커지게 된다. In such a conventional driving thin film transistor, when the channel length of the
이에 따라, 도 8b에서와 같이, 킨크효과로 인해 드레인전압(Vds)이 임계 이상, 예를 들어, -6V 이하로 낮아지면, 전류(Ids)가 불안정하게 상승할 수 있다.Accordingly, as shown in FIG. 8B , when the drain voltage Vds is lower than the threshold, for example, -6V or less due to the kink effect, the current Ids may rise unstable.
또한, 도 8c에서와 같이, DIBL 현상이 심화되며, 게이트전압(Vgs)이 임계 이상, 예를 들어, 0V 이상으로 증가되면, 오프 전류(Ioff)가 상승할 수 있다. Also, as shown in FIG. 8C , when the DIBL phenomenon is aggravated and the gate voltage Vgs is increased above a threshold, for example, 0V or more, the off current Ioff may increase.
따라서, 종래의 구동 박막트랜지스터에 있어서는 채널길이가 감소함에 따라 안정적인 박막트랜지스터 동작이 어렵다. 또한, 이러한 종래의 박막트랜지스터를 이용하여 유기발광소자에 구동전류를 공급하는 경우, 채널의 좁은 폭 및 길이 감소에 따른 아웃풋(output) 특성 저하로 인해 유기발광소자의 휘도가 안정적으로 제어되기 어렵다. 아울러, 채널길이 감소에 따라 오프 전류 제어가 가능한 필드 릴리프 구조 추가가 요구되므로 유기발광표시장치의 초고해상도 어레이의 구성이 어렵다. Therefore, in the conventional driving thin film transistor, as the channel length decreases, it is difficult to stably operate the thin film transistor. In addition, when a driving current is supplied to an organic light emitting device using such a conventional thin film transistor, it is difficult to stably control the luminance of the organic light emitting device due to deterioration of output characteristics due to a decrease in the narrow width and length of the channel. In addition, since it is required to add a field relief structure capable of controlling an off current according to a decrease in the channel length, it is difficult to construct an ultra-high resolution array of the organic light emitting diode display.
도 9는 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터의 오프 전류 특성을 보여주는 그래프이다. 9 is a graph showing off-current characteristics of a driving thin film transistor according to the prior art and an embodiment of the present invention.
도 9를 참조하면, 종래 구동 박막트랜지스터의 경우(C)는 채널길이가 감소함에 따라 드레인단에 전계 집중 현상이 일어나서 오프 전류(Ioff)가 증가하게 되고, 이에 따라, 안정적인 동작 특성 확보가 어렵다. Referring to FIG. 9 , in the case of the conventional driving thin film transistor (C), as the channel length decreases, an electric field concentration phenomenon occurs at the drain terminal, thereby increasing the off current Ioff, and thus, it is difficult to secure stable operating characteristics.
반면, 본 발명의 실시예에 따른 박막트랜지스터의 경우(D)는 드레인단에 오프셋지역을 마련함에 따라 채널길이 감소에도 불구하고 드레인단에의 전계 집중 현상이 저감되며, 이로 인해, 오프 전류(Ioff) 개선 효과가 얻어진다.On the other hand, in the case (D) of the thin film transistor according to the embodiment of the present invention, since the offset region is provided at the drain terminal, the concentration of the electric field at the drain terminal is reduced despite the decrease in the channel length, and thus, the off current Ioff ), an improvement effect is obtained.
도 10a 및 도 10b는 채널영역의 폭(width) 및 길이(length)를 각각 1.5㎛ 및 2㎛로 설정한 종래 및 본 발명의 실시예에 따른 구동 박막트랜지스터의 특성 시뮬레이션 결과를 보여주는 도면들이다.10A and 10B are diagrams showing characteristics simulation results of driving thin film transistors according to the prior art and embodiments of the present invention in which the width and length of the channel region are set to 1.5 μm and 2 μm, respectively.
도 10a를 참조하면, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 이중 게이트 구조를 갖는 것으로 인해 단일 게이트 구조를 갖는 종래의 구동 박막트랜지스터(C)와 비교하여, 특성 시뮬레이션 결과, 채널길이 감소에 따른 DIBL 현상이 감소됨을 볼 수 있다. Referring to FIG. 10A , the driving thin film transistor (D) according to the embodiment of the present invention has a double gate structure and thus compared with the conventional driving thin film transistor (C) having a single gate structure, the result of the characteristic simulation, the channel length It can be seen that the DIBL phenomenon is reduced with the decrease.
또한, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 드레인단에 오프셋을 적용함에 따라, 종래의 구동 박막트랜지스터(C)와 비교하여, 드레인단에서의 전계 저감으로 인해 오프 전류(Ioff)가 감소됨을 볼 수 있으며, 이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터는 오프 전류 제어가 가능하다. In addition, in the driving thin film transistor (D) according to the embodiment of the present invention, as an offset is applied to the drain terminal, as compared to the conventional driving thin film transistor (C), the off current (Ioff) due to the reduction of the electric field at the drain terminal It can be seen that is reduced, and accordingly, the driving thin film transistor according to the embodiment of the present invention can control the off current.
한편, 도시되지 않았으나, 본 발명의 실시예에 따른 구동 박막트랜지스터는 소오스영역과 게이트전극을 오버랩시킴으로써 소오스영역과 게이트전극이 오버랩되지 않는 종래의 그것과 비교하여 유효 채널 길이(effective channel length)가 감소하여 온 전류(Ion) 증가 및 스위칭 특성 개선 효과가 얻을 수 있다. On the other hand, although not shown, the driving thin film transistor according to the embodiment of the present invention overlaps the source region and the gate electrode, thereby reducing the effective channel length compared to the conventional one in which the source region and the gate electrode do not overlap. Thus, the effect of increasing the on current Ion and improving the switching characteristics can be obtained.
도 10b를 참조하면, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 드레인영역 오프셋지역에 정전압을 인가하는 서브게이트를 적용함에 따라 상단 수직 전계의 영향으로 측면 전계 영향성이 감소한다. 이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 종래의 구동 박막트랜지스터(C)와 비교하여, 소오스전극과 드레인전극 사이의 전류(Ids)가 변동되는 킨크효과가 개선된다. Referring to FIG. 10B , in the driving thin film transistor D according to the embodiment of the present invention, the influence of the lateral electric field decreases due to the influence of the upper vertical electric field as a sub-gate for applying a constant voltage to the offset region of the drain region is applied. Accordingly, the kinking effect in which the current Ids between the source electrode and the drain electrode fluctuates is improved in the driving thin film transistor D according to the embodiment of the present invention, compared to the conventional driving thin film transistor C.
즉, 킨크효과의 주된 원인은 드레인영역 쪽에의 케리어 밀집 현상에 기인하는 것이며, 채널길이가 감소됨에 따라 그 정도가 심화된다. 그런데, 본 발명의 실시예에 따른 박막트랜지스터(D)는 채널영역과 접한 드레인영역 부분에 오프셋지역을 마련하며, 또한, 서브게이트를 통해 오프셋지역에 정전압을 인가해주기 때문에 측면 전계 영향성이 감소되므로, 드레인영역 쪽에의 케리어 밀집 현상이 개선되어, 결과적으로, 킨크효과가 개선된다. That is, the main cause of the kink effect is due to the carrier concentration on the drain region, and the degree of the kink effect is increased as the channel length is reduced. However, since the thin film transistor D according to the embodiment of the present invention provides an offset region in a portion of the drain region in contact with the channel region, and also applies a constant voltage to the offset region through the subgate, the influence of the lateral electric field is reduced. , the carrier density phenomenon on the drain region side is improved, and consequently, the kink effect is improved.
도 11a 및 도 11b는 본 발명의 실시예에 따른 구동 박막트랜지스터에 있어서의 서브게이트 유무에 따른 특성 시뮬레이션 결과를 보여주는 그래프들이다. 11A and 11B are graphs showing a characteristic simulation result according to the presence or absence of a sub-gate in a driving thin film transistor according to an embodiment of the present invention.
도시된 바와 같이, 게이트전압(Vgs) 대비 드레인전류(Ids) 특성 및 드레인전압 대비 드레인전류 특성을 보면, 서브게이트 없이 이중 게이트, 소오스영역의 게이트와의 오버랩, 및 드레인단에의 오프셋의 3가지 구조적 특징만을 갖는 구동 박막트랜지스터(E)는 서브게이트가 적용되어 4가지 구조적 특징을 모두 갖는 본 발명의 실시예에 따른 구동 박막트랜지스터(D)에 비해 온 전류 감소 및 아웃풋 특성 저하가 발생함을 볼 수 있다. As shown, when looking at the characteristics of the drain current (Ids) versus the gate voltage (Vgs) and the drain current versus the drain voltage, there are three types: a double gate without a sub-gate, an overlap with the gate of the source region, and an offset to the drain terminal. It can be seen that the driving thin film transistor (E) having only structural features has a sub-gate applied to it, and as compared to the driving thin film transistor (D) according to the embodiment of the present invention having all four structural features, on-current reduction and output characteristic deterioration occur. can
반면, 서브게이트를 포함하여 4가지 구조적 특징을 모두 포함하는 본 발명의 실시예에 따른 구동 박막트랜지스터(D)는 전계 영향성 감소로 인해 온 전류(Ion) 및 아웃풋 특성이 개선됨을 볼 수 있다. On the other hand, it can be seen that in the driving thin film transistor D according to the embodiment of the present invention including all four structural features including the subgate, the on-current Ion and output characteristics are improved due to the reduction of the influence of the electric field.
도 12a 및 도 12b는 도 5 및 도 6에 도시된 본 발명의 실시예에 따른 구동 박막트랜지스터들에 대한 서브게이트 형성 위치에 따른 특성 비교를 위한 그래프들이다. 12A and 12B are graphs for comparing characteristics according to sub-gate formation positions of the driving TFTs according to the embodiment of the present invention shown in FIGS. 5 and 6 .
도시된 바와 같이, 서브게이트가 탑게이트 및 오프셋지역과 모두 오버랩하도록 형성된 도 5 구조의 구동 박막트랜지스터(F)는 서브게이트가 오프셋지역만 오버랩하도록 형성된 도 6 구조의 구동 박막트랜지스터(G)와 비교하여 게이트전압(Vgs) 대비 드레인전류(Ids) 특성 및 드레인전압 대비 드레인전류 특성이 거의 차이가 없음을 볼 수 있다. As shown, the driving thin film transistor F of FIG. 5 in which the subgate overlaps both the top gate and the offset region is compared with the driving thin film transistor G of FIG. 6 in which the subgate overlaps only the offset region Accordingly, it can be seen that there is almost no difference in the characteristics of the drain current (Ids) compared to the gate voltage (Vgs) and the drain current characteristics compared to the drain voltage.
따라서, 이와 같은 결과들로부터 LTPS 피모스 박막트랜지스터로 구성되는 본 발명의 실시예에 따른 구동 박막트랜지스터는 서브게이트를 적어도 오프셋지역만 오버랩하도록 배치하면, 오프 전류 제어가 가능하고, 킨크효과의 개선이 가능해짐을 알 수 있다. Therefore, from these results, in the driving thin film transistor according to the embodiment of the present invention composed of the LTPS PMOS thin film transistor, if the subgates are arranged to overlap at least the offset region, the off current can be controlled and the kink effect can be improved. It can be seen that it is possible
전술한 바와 같이, 본 발명의 실시예에 따른 구동 박막트랜지스터는 LTPS 피모스 박막트랜지스터로 구성되도록 하면서 이중 게이트 구조를 갖고, 소오스영역과 게이트전극간 오버랩 및 드레인단에 오프셋을 적용하며, 추가로 정전압 인가를 위한 서브게이트를 갖도록 구성한다. As described above, the driving thin film transistor according to the embodiment of the present invention has a double gate structure while being composed of an LTPS PMOS thin film transistor, overlaps between the source region and the gate electrode, and an offset is applied to the drain terminal, and additionally a constant voltage It is configured to have a subgate for application.
이에 따라, 본 발명의 실시예에 따른 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치는 채널길이의 감소에도 불구하고 킨크효과 및 DIBL 현상이 개선되어 안정적인 구동이 가능하고, 오프 전류 제어가 가능하여 별도의 필드 릴리프 구조가 필요치 않아 초고해상도 어레이의 구성이 가능하며, 아웃풋 특성 개선을 통해 균일한 휘도 특성을 얻을 수 있다. Accordingly, the driving thin film transistor and the organic light emitting display device including the same according to the embodiment of the present invention have improved kink effect and DIBL phenomenon despite a decrease in the channel length, enabling stable driving, and controlling the off current. Because it does not require a field relief structure of
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.As described above, although the present invention has been described with reference to the limited embodiments and drawings, the present invention is not limited to the above embodiments, which are various modifications and Transformation is possible. Accordingly, the spirit of the present invention should be understood only by the claims set forth below, and all equivalents or equivalent modifications thereof will fall within the scope of the spirit of the present invention.
20: 기판 21: 스토리지전극
22: 캡절연막 23: 제1 게이트전극(바텀게이트)
24: 버퍼절연막 25: 액티브층
25a: 채널영역 25b: 소오스영역
25c: 드레인영역 26: 게이트절연막
27: 제2 게이트전극(탑게이트) 28: 제1 층간절연막
29: 제3 게이트전극(서브게이트) 30: 제2 층간절연막
31: 소오스전극 32: 드레인전극
40: 이온주입 마스크 R1: 오버랩지역
R2: 오프셋지역20: substrate 21: storage electrode
22: cap insulating layer 23: first gate electrode (bottom gate)
24: buffer insulating layer 25: active layer
25a:
25c: drain region 26: gate insulating film
27: second gate electrode (top gate) 28: first interlayer insulating film
29: third gate electrode (sub-gate) 30: second interlayer insulating film
31: source electrode 32: drain electrode
40: ion implantation mask R1: overlap area
R2: Offset area
Claims (11)
상기 제1 게이트전극을 덮는 버퍼절연막 상에 배치되고, 채널영역과 상기 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며, 상기 소오스영역은 상기 제1 게이트전극과 오버랩지역을 갖고, 상기 드레인영역은 상기 채널영역과 접하여 오프셋지역을 갖는 액티브층;
상기 액티브층을 덮는 게이트절연막 상에 배치되며, 적어도 상기 소오스영역의 오버랩지역 및 상기 채널영역과 오버랩하고, 상기 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극; 및
상기 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며, 적어도 상기 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극;
을 포함하는 구동 박막트랜지스터.
a first gate electrode disposed on the substrate;
a channel region and a source region and a drain region doped with a P-type impurity disposed on a buffer insulating layer covering the first gate electrode and disposed on both sides of the channel region, respectively, wherein the source region includes the first gate electrode and an active layer having an overlap region, wherein the drain region is in contact with the channel region and has an offset region;
a second gate electrode disposed on a gate insulating layer covering the active layer, overlapping at least an overlap region of the source region and the channel region, and connected to the first gate electrode to form a double gate; and
a third gate electrode disposed on the first interlayer insulating layer covering the second gate electrode and overlapping at least an offset region of the drain region;
A driving thin film transistor comprising a.
상기 채널영역은 2∼2.5㎛의 길이를 갖고, 상기 오프셋지역은 1∼1.5㎛의 길이를 갖는 구동 박막트랜지스터.
The method of claim 1,
The channel region has a length of 2 to 2.5 μm, and the offset region has a length of 1 to 1.5 μm.
상기 제3 게이트전극은 상기 제2 게이트전극 및 상기 오프셋영역 모두와 오버랩하게 배치되는 구동 박막트랜지스터.
The method of claim 1,
and the third gate electrode is disposed to overlap both the second gate electrode and the offset region.
상기 제3 게이트전극은 상기 오프셋지역만 오버랩하게 배치되는 구동 박막트랜지스터.
The method of claim 1,
and the third gate electrode is disposed to overlap only the offset region.
상기 제3 게이트전극을 덮는 제2 층간절연막 상에 배치되며, 상기 소오스영역과 연결되는 소오스전극 및 상기 드레인영역과 연결되는 드레인전극을 더 포함하는 구동 박막트랜지스터.
The method of claim 1,
The driving TFT further comprising a source electrode connected to the source region and a drain electrode connected to the drain region, disposed on a second interlayer insulating film covering the third gate electrode.
각각의 화소영영에 해당 화소영역의 유기발광소자에 구동전류를 공급하도록 배치되는 구동 박막트랜지스터;
를 포함하며,
상기 구동 박막트랜지스터는,
기판 상부에 배치된 제1 게이트전극;
상기 제1 게이트전극을 덮는 버퍼절연막 상에 배치되며, 채널영역과 상기 채널영역 양측에 각각 배치되는 P형 불순물로 도핑된 소오스영역 및 드레인영역을 포함하며, 상기 소오스영역은 상기 제1 게이트전극과 오버랩지역을 갖고, 상기 드레인영역은 상기 채널영역과 접하여 오프셋지역을 갖는 액티브층;
상기 액티브층을 덮는 게이트절연막 상에 배치되며, 적어도 상기 소오스영역의 오버랩지역 및 상기 채널영역과 오버랩하고, 상기 제1 게이트전극과 연결되어 이중 게이트를 구성하는 제2 게이트전극; 및
상기 제2 게이트전극을 덮는 제1 층간절연막 상에 배치되며, 적어도 상기 드레인영역의 오프셋영역과 오버랩하는 제3 게이트전극;
을 포함하는 유기발광표시장치.
an organic light emitting device respectively disposed in a plurality of pixel areas defined in the display area; and
a driving thin film transistor disposed in each pixel area to supply a driving current to the organic light emitting device of the corresponding pixel area;
includes,
The driving thin film transistor,
a first gate electrode disposed on the substrate;
a channel region and a source region and a drain region doped with a P-type impurity disposed on a buffer insulating layer covering the first gate electrode and disposed on both sides of the channel region, respectively, wherein the source region includes the first gate electrode and an active layer having an overlap region, wherein the drain region is in contact with the channel region and has an offset region;
a second gate electrode disposed on a gate insulating layer covering the active layer, overlapping at least an overlap region of the source region and the channel region, and connected to the first gate electrode to form a double gate; and
a third gate electrode disposed on the first interlayer insulating layer covering the second gate electrode and overlapping at least an offset region of the drain region;
An organic light emitting display device comprising a.
상기 제1 게이트전극 아래의 상기 기판 상에 상기 제1 게이트전극과 오버랩하도록 배치되며, 상기 드레인영역과 전기적으로 연결되는 스토리지전극; 및
상기 스토리지전극과 상기 제1 게이트전극 사이에 개재되는 캡절연막;
을 더 포함하는 유기발광표시장치.
7. The method of claim 6,
a storage electrode disposed on the substrate under the first gate electrode to overlap the first gate electrode and electrically connected to the drain region; and
a cap insulating layer interposed between the storage electrode and the first gate electrode;
An organic light emitting display device further comprising a.
상기 채널영역은 2∼2.5㎛의 길이를 갖고, 상기 오프셋지역은 1∼1.5㎛의 길이를 갖는 유기발광표시장치.
7. The method of claim 6,
The channel region has a length of 2 to 2.5 μm, and the offset region has a length of 1 to 1.5 μm.
상기 제3 게이트전극은 상기 제2 게이트전극 및 오프셋영역 모두와 오버랩하게 배치되는 유기발광표시장치.
7. The method of claim 6,
The third gate electrode is disposed to overlap both the second gate electrode and the offset region.
상기 제3 게이트전극은 상기 오프셋영역만 오버랩하게 배치되는 유기발광표시장치.
7. The method of claim 6,
and the third gate electrode is disposed to overlap only the offset region.
상기 구동 박막트랜지스터에 턴-온 신호를 공급하는 스위칭 박막트랜지스터;
상기 구동 박막트랜지스터의 문턱전압을 보상하는 보상 박막트랜지스터;
상기 구동 박막트랜지스터의 상기 드레인영역 및 상기 스위칭 박막트랜지스터의 소오스영역과 연결되는 데이터라인;
상기 구동 박막트랜지스터의 상기 소오스영역에 연결되는 제1 전원(VDD);
상기 구동 박막트랜지스터의 상기 제3 게이트전극 및 상기 보상 박막트랜지스터의 소오스전극에 연결되어 레퍼런스전압을 인가하며, 상기 데이터라인과 평행하게 배치되는 레퍼런스라인; 및
상기 데이터라인과 교차 배치되며, 상기 스위칭 박막트랜지스터의 게이트전극 및 상기 보상 박막트랜지스터의 게이트전극으로 역할하는 스캔라인;
을 더 포함하는 유기발광표시장치. 7. The method of claim 6,
a switching thin film transistor for supplying a turn-on signal to the driving thin film transistor;
a compensation thin film transistor for compensating for a threshold voltage of the driving thin film transistor;
a data line connected to the drain region of the driving thin film transistor and the source region of the switching thin film transistor;
a first power source (VDD) connected to the source region of the driving thin film transistor;
a reference line connected to the third gate electrode of the driving thin film transistor and the source electrode of the compensation thin film transistor to apply a reference voltage and arranged parallel to the data line; and
a scan line intersecting the data line and serving as a gate electrode of the switching thin film transistor and a gate electrode of the compensation thin film transistor;
An organic light emitting display device further comprising a.
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