KR20220075103A - 박막 트랜지스터 기판, 표시 장치, 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판, 표시 장치, 및 이의 제조 방법 Download PDF

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KR20220075103A
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Abstract

본 발명은 마스크 공정의 수를 증가시키지 않으면서 박막 트랜지스터의 오프 전류 특성과 같은 전기적 특성을 개선할 수 있는 박막 트랜지스터 기판, 표시 장치, 및 이의 제조 방법을 위하여, 기판; 상기 기판 상에 배치되고, 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 제1 반도체 영역을 포함하는 반도체층; 상기 반도체층 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 하부 전극; 및 상기 하부 전극 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 상부 전극을 포함하고, 제1 방향을 따르는 상기 제1 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고, 평면 상에서, 상기 제1 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지와 일치하고, 평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지와 일치하는 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판, 표시 장치, 및 이의 제조 방법{Thin film transistor substrate, display apparatus, and method of manufacturing the same}
본 발명은 박막 트랜지스터 기판, 표시 장치, 및 이의 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 표시 요소로 포함한다.
일반적으로 유기 발광 표시 장치는 화소들의 발광을 제어하기 위해 박막 트랜지스터들과 커패시터를 포함한다. 박막 트랜지스터는 예컨대 폴리 실리콘으로 이루어진 반도체층과, 상기 반도체층과 적어도 일부 중첩하는 게이트 전극을 포함한다. 상기 반도체층은 반도체 영역(채널 영역이라고도 함)과 반도체 영역의 양 옆에 불순물이 도핑된 도전 영역(불순물 영역이라고도 함)을 포함한다. 상기 도전 영역과 상기 게이트 전극 사이에서 강한 전기장이 유도될 수 있다. 강한 전기장은 쇼트 채널 효과(short channel effect) 또는 고온 전자 효과(hot electron effect)를 유발하여, 누설 전류가 증가하고 오프 전류 특성이 저하되는 문제가 발생할 수 있다.
본 발명의 실시예들은 마스크 공정의 수를 증가시키지 않으면서 박막 트랜지스터의 오프 전류 특성과 같은 전기적 특성을 개선할 수 있는 박막 트랜지스터 기판, 표시 장치, 및 이의 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되고, 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 제1 반도체 영역을 포함하는 반도체층; 상기 반도체층 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 하부 전극; 및 상기 하부 전극 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 상부 전극을 포함하고, 제1 방향을 따르는 상기 제1 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고, 평면 상에서, 상기 제1 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지와 일치하고, 평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지와 일치하는 박막 트랜지스터 기판이 제공된다.
일 예에 따르면, 평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지와 일치하고, 상기 하부 전극과 상기 제1 경계의 제1 이격 거리는 상기 하부 전극과 상기 제2 경계의 제2 이격 거리보다 클 수 있다.
일 예에 따르면, 평면 상에서, 상기 하부 전극과 상기 제1 반도체 영역이 서로 중첩되는 제1 면적은 상기 상부 전극과 상기 제1 반도체 영역이 서로 중첩되는 제2 면적보다 작을 수 있다.
일 예에 따르면, 상기 제1 반도체 영역은 상기 하부 전극과 중첩하는 제1 채널 영역, 및 상기 하부 전극과 중첩하지 않고 상기 상부 전극과 중첩하는 제2 채널 영역을 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 상기 제2 채널 영역의 적어도 일부를 포함하는 비결정화 영역 및 상기 제2 도전 영역을 포함하는 결정화 영역을 포함할 수 있다.
일 예에 따르면, 상기 비결정화 영역은 상기 제1 도전 영역의 일부, 상기 제1 채널 영역의 일부, 또는 상기 제1 도전 영역의 일부와 상기 제1 채널 영역의 일부를 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 상기 제2 채널 영역에 대응하는 비결정화 영역, 상기 제1 및 제2 도전 영역 및 상기 제1 채널 영역에 대응하는 결정화 영역을 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 제3 도전 영역, 제4 도전 영역, 및 상기 제3 도전 영역과 상기 제4 도전 영역 사이의 제2 반도체 영역을 더 포함하고, 상기 박막 트랜지스터 기판은 상기 반도체층 상에 배치되고, 상기 제2 반도체 영역과 적어도 일부 중첩되는 게이트 전극을 더 포함하고, 평면 상에서, 상기 제2 반도체 영역과 상기 제3 도전 영역 사이의 제3 경계는 상기 게이트 전극의 에지와 일치하고, 평면 상에서, 상기 제2 반도체 영역과 상기 제4 도전 영역 사이의 제4 경계는 상기 게이트 전극의 에지와 일치할 수 있다.
일 예에 따르면, 상기 반도체층은 적어도 1회 이상 굴곡된 부분을 포함할 수 있다.
일 예에 따르면, 상기 하부 전극과 상기 상부 전극은 커패시터를 구성할 수 있다.
본 발명의 다른 관점에 따르면, 기판; 상기 기판 상에 배치된 복수의 박막 트랜지스터들 및 커패시터; 및 상기 복수의 박막 트랜지스터들 중 하나에 전기적으로 연결된 표시 요소를 포함하고, 상기 복수의 박막 트랜지스터들 중 하나인 제1 박막 트랜지스터는 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 제1 반도체 영역을 포함하는 반도체층과, 상기 반도체층 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 하부 전극을 포함하고, 상기 커패시터는 상기 하부 전극과, 상기 하부 전극 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 상부 전극을 포함하고, 제1 방향을 따르는 상기 제1 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고, 평면 상에서, 상기 제1 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지와 일치하고, 평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지와 일치하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 반도체 영역은 상기 하부 전극과 중첩하는 제1 채널 영역, 및 상기 하부 전극과 중첩하지 않고 상기 상부 전극과 중첩하는 제2 채널 영역을 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 상기 제2 채널 영역의 적어도 일부를 포함하는 비결정화 영역 및 상기 제2 도전 영역을 포함하는 결정화 영역을 포함할 수 있다.
일 예에 따르면, 상기 복수의 박막 트랜지스터들 중 하나인 제2 박막 트랜지스터는 제3 도전 영역, 제4 도전 영역, 및 상기 제3 도전 영역과 상기 제4 도전 영역 사이의 제2 반도체 영역을 더 포함하는 상기 반도체층과, 상기 반도체층 상에 배치되고, 상기 제2 반도체 영역과 적어도 일부 중첩되는 게이트 전극을 포함하고, 평면 상에서, 상기 제2 반도체 영역과 상기 제3 도전 영역 사이의 제3 경계는 상기 게이트 전극의 에지와 일치하고, 평면 상에서, 상기 제2 반도체 영역과 상기 제4 도전 영역 사이의 제4 경계는 상기 게이트 전극의 에지와 일치할 수 있다.
일 예에 따르면, 상기 제1 박막 트랜지스터는 상기 표시 요소에 구동 전류를 공급하는 구동 박막 트랜지스터일 수 있다.
본 발명의 또 다른 관점에 따르면, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 하부 전극 및 상부 전극을 순차적으로 형성하는 단계; 및 상기 상부 전극을 도핑 마스크로 하여 상기 반도체층에 불순물을 주입하고, 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 반도체 영역을 포함하는 상기 반도체층을 형성하는 단계를 포함하고, 제1 방향을 따르는 상기 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고, 상기 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지에 의해 결정되고, 상기 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지에 의해 결정되는 박막 트랜지스터 기판의 제조 방법이 제공된다.
일 예에 따르면, 상기 반도체 영역은 상기 하부 전극과 중첩하는 제1 채널 영역, 및 상기 하부 전극과 중첩하지 않고 상기 상부 전극과 중첩하는 제2 채널 영역을 포함할 수 있다.
일 예에 따르면, 상기 반도체층의 적어도 일부를 결정화하는 단계를 더 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 상기 제2 채널 영역의 적어도 일부를 포함하는 비결정화 영역 및 상기 제2 도전 영역을 포함하는 결정화 영역을 포함할 수 있다.
일 예에 따르면, 상기 비결정화 영역은 상기 제1 도전 영역의 일부, 상기 제1 채널 영역의 일부, 또는 상기 제1 도전 영역의 일부와 상기 제1 채널 영역의 일부를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막 트랜지스터의 반도체층의 도전 영역과 게이트 전극 사이의 이격 거리를 증가함으로써 도전 영역과 게이트 전극 사이에 형성되는 전기장의 세기를 약하게 할 수 있다. 따라서, 강한 전기장에 의해 발생하는 쇼트 채널 효과나 고온 전자 효과에 의해 누설 전류가 방지될 수 있다. 뿐만 아니라, 도전 영역과 게이트 전극 사이의 이격 거리를 증가하기 위해 게이트 전극 상에 배치되는 상부 전극을 마스크로 이용하므로, 추가적인 마스크가 필요하지 않는다. 따라서, 비용의 증가가 생기지 않는다.
도 1a는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 I-I'을 따라 절취한 단면도이다.
도 2a 내지 도 2d는 도 1b에 도시된 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 3a는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이다.
도 3b는 도 3a의 박막 트랜지스터 기판을 II-II'을 따라 절취한 단면도이다.
도 4는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 7a 내지 도 7d는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 9는 본 발명의 다양한 실시예들에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 10은 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1a는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이고, 도 1b는 도 1a의 박막 트랜지스터 기판을 I-I'을 따라 절취한 단면도이다.
도 1a 및 도 1b를 참조하면, 박막 트랜지스터 기판(10)은 기판(100), 및 기판(100) 상의 박막 트랜지스터(TFT)를 포함할 수 있다. 박막 트랜지스터 기판(10)은 박막 트랜지스터(TFT) 상의 커패시터(Cst)를 더 포함할 수 있다. 박막 트랜지스터 기판(10)은 박막 트랜지스터(TFT)를 포함하는 모든 장치를 의미한다. 예컨대, 박막 트랜지스터 기판(10)은 유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치일 수 있다.
이하, 도 1b를 참조하여 박막 트랜지스터 기판(10)에 포함된 구성을 적층 순서에 따라 보다 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100) 상에는 버퍼층(미도시)이 배치될 수 있다. 버퍼층은 불순물 이온의 확산 및 수분이나 외기의 침투를 방지하고, 평탄화된 표면을 제공할 수 있다. 기판(100)과 버퍼층 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(120)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100) 상에 박막 트랜지스터(TFT)가 배치될 수 있다. 박막 트랜지스터(TFT)는 채널이 형성되는 반도체층(120), 채널이 형성되도록 전계를 인가하는 하부 전극(130), 및 반도체층(120)과 하부 전극(130) 사이에 개재되는 제1 게이트 절연층(111)을 포함할 수 있다.
반도체층(120)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(120)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층(120)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
일 실시예에 있어서, 반도체층(120)은 적어도 1회 이상 굴곡된 부분을 포함할 수 있다. 예를 들어, 도 1a에 도시된 것처럼, 반도체층(120)은 오메가(Ω) 형상일 수 있다. 다른 예로, 반도체층(120)은 알파벳 "S"와 같이 복수 회 절곡된 형상일 수 있으며, 반도체층(120)의 형상은 설계에 따라 다양할 수 있다.
반도체층(120)은 채널이 형성되는 제1 반도체 영역(120c)과 제1 반도체 영역(120c)의 양 쪽에 배치되는 제1 도전 영역(120d)과 제2 도전 영역(120s)을 포함할 수 있다. 반도체층(120)이 적어도 1회 이상 굴곡된 부분을 포함하는 경우, 제1 반도체 영역(120c)의 길이는 증가할 수 있다. 예를 들어, 도 1a에 도시된 것처럼, 반도체층(120)이 오메가 형상인 경우, 제1 반도체 영역(120c)의 길이는 증가할 수 있다.
일 예로, 제1 반도체 영역(120c)의 길이는 약 10 um 내지 약 40 um 일 수 있다. 만약 10um 미만의 길이를 갖는 반도체 영역을 포함하는 박막 트랜지스터를 이용하여 표시 요소를 구동하는 경우, 짧은 반도체 영역으로 인해 박막 트랜지스터는 민감하게 동작할 수 있다. 따라서, 민감한 박막 트랜지스터를 이용하여 표시 요소를 구동하는 경우, 표시 요소의 휘도가 감소하거나 암점 불량이 발생할 수 있다. 또한, 40 um 초과의 길이를 갖는 반도체 영역을 포함하는 박막 트랜지스터는 동작 속도가 느릴 수 있다. 따라서, 상기 박막 트랜지스터를 표시 패널에 이용하는 경우, 매우 긴 반도체 영역으로 인해 표시 패널의 충전 불량이 발생할 수 있다.
일 실시예에 있어서, 반도체층(120)이 p형 반도체인 경우 제1 도전 영역(120d)은 드레인 영역이고, 제2 도전 영역(120s)은 소스 영역일 수 있다.
반도체층(120) 상에 배치되는 제1 게이트 절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
하부 전극(130)은 제1 게이트 절연층(111) 상에 배치될 수 있다. 하부 전극(130)은 반도체층(120)과 적어도 일부 중첩될 수 있다. 하부 전극(130)은 박막 트랜지스터(TFT)의 게이트 전극으로 기능할 수 있다. 하부 전극(130)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 하부 전극(130)은 제1 반도체 영역(120c)의 일부분과 중첩되지 않도록 형성될 수 있다. 하부 전극(130)과 중첩되지 않는 제1 반도체 영역(120c)의 일부분은 후술할 제2 채널 영역(120cb)일 수 있다. 예를 들어, 도 1a에 도시된 것처럼, 하부 전극(130)은 둥근 사각형(rounded rectangle)의 평면 형상을 가질 수 있고, 하부 전극(130)의 모퉁이들 중 적어도 하나는 모따기될 수 있다. 하부 전극(130)은 오목 다각형(concave polygon)의 평면 형상을 가질 수 있다. 예를 들어, 하부 전극(130)의 평면 형상은 자음 'ㄱ' 일 수 있다. 도 1a에서는 하부 전극(130)이 곡선을 갖도록 도시하고 있으나, 하부 전극(130)은 곡선을 갖지 않을 수도 있다.
일 실시예에 있어서, 도 1b에 도시된 것처럼, 제1 방향(예를 들어, 기판(100)의 두께 방향과 수직인 방향 또는 채널 길이 방향)을 따르는 제1 반도체 영역(120c)의 제1 너비(w1)는 상기 제1 방향을 따르는 하부 전극(130)의 제2 너비(w2)보다 클 수 있다.
하부 전극(130) 상에는 제2 게이트 절연층(113)이 배치될 수 있다. 제2 게이트 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2 게이트 절연층(113) 상에는 상부 전극(140)이 배치될 수 있다. 상부 전극(140)은 제1 반도체 영역(120c)과 적어도 일부 중첩될 수 있다. 상부 전극(140)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
상부 전극(140)은 제2 게이트 절연층(113)을 사이에 두고 하부 전극(130)과 중첩할 수 있다. 이러한 경우, 상부 전극(140)과 하부 전극(130)은 커패시터(Cst)를 구성할 수 있다. 이때, 제2 게이트 절연층(113)은 커패시터(Cst)의 유전막으로 기능할 수 있으며, 하부 전극(130)과 상부 전극(140)은 각각 커패시터(Cst)의 제1 전극 및 제2 전극으로 기능할 수 있다. 전술한 바와 같이, 하부 전극(130)은 커패시터(Cst)의 제1 전극으로 기능하면서 박막 트랜지스터(TFT)의 게이트 전극으로 기능할 수 있다.
상부 전극(140)의 채널 길이 방향의 제3 너비(w3)는 제1 반도체 영역(120c)의 채널 길이인 제1 너비(w1)와 동일할 수 있다. 상부 전극(140)의 채널 길이 방향의 양 에지는 제1 반도체 영역(120c)의 채널 길이를 한정할 수 있다. 즉, 도 1a 및 도 1b에 도시된 것처럼, 평면 상에서, 제1 도전 영역(120d)과 제1 반도체 영역(120c) 사이의 제1 경계(b1)는 상부 전극(140)의 에지와 일치할 수 있다. 제1 도전 영역(120d)과 제1 반도체 영역(120c) 사이의 제1 경계(b1)는 상부 전극(140)의 에지에 의해 결정될 수 있다. 또한, 평면 상에서, 제2 도전 영역(120s)과 제1 반도체 영역(120c) 사이의 제2 경계(b2)는 상부 전극(140)의 에지와 일치할 수 있다. 제2 도전 영역(120s)과 제1 반도체 영역(120c) 사이의 제2 경계(b2)는 상부 전극(140)의 에지에 의해 결정될 수 있다.
일 실시예에 있어서, 제1 반도체 영역(120c)은 제1 채널 영역(120ca)과 제2 채널 영역(120cb)을 포함할 수 있다. 제1 채널 영역(120ca)은 하부 전극(130)과 중첩할 수 있다. 제1 채널 영역(120ca)은 상부 전극(140)과 중첩할 수 있다. 제2 채널 영역(120cb)은 하부 전극(130)과 중첩하지 않고, 상부 전극(140)과 중첩할 수 있다.
도 1a에 도시된 것처럼, 평면 상에서, 하부 전극(130)과 제1 반도체 영역(120c)이 서로 중첩되는 제1 면적(a1)은 상부 전극(140)과 제1 반도체 영역(120c)이 서로 중첩되는 제2 면적(a2)보다 작을 수 있다. 하부 전극(130)과 제1 반도체 영역(120c)이 서로 중첩되는 제1 면적(a1)은 제1 채널 영역(120ca)의 면적과 동일한 경우 가장 클 수 있다. 상부 전극(140)과 제1 반도체 영역(120c)이 서로 중첩되는 제2 면적(a2)은 제1 채널 영역(120ca)의 면적과 제2 채널 영역(120cb)의 면적의 합과 동일할 수 있다. 따라서, 하부 전극(130)과 제1 반도체 영역(120c)이 서로 중첩되는 제1 면적(a1)은 상부 전극(140)과 제1 반도체 영역(120c)이 서로 중첩되는 제2 면적(a2)보다 작을 수 있다.
일 실시예에 있어서, 도 1b에 도시된 것처럼, 하부 전극(130)과, 제1 반도체 영역(120c)과 제1 도전 영역(120d) 사이의 제1 경계(b1)의 제1 이격 거리(d1)는 상부 전극(140)과, 제1 반도체 영역(120c)과 제2 도전 영역(120s) 사이의 제2 경계(b2)의 제2 이격 거리(d2)보다 클 수 있다. 여기서, 제1 이격 거리(d1)는 제1 경계(b1)와 가장 인접한 하부 전극(130)의 에지와, 제1 경계(b1) 사이의 간격일 수 있다. 제2 이격 거리(d2)는 제2 경계(b2)와 가장 인접한 하부 전극(130)의 에지와, 제2 경계(b2) 사이의 간격일 수 있다. 또는, 제1 이격 거리(d1)는 하부 전극(130)의 중심과 제1 경계(b1) 사이의 간격일 수 있다. 제2 이격 거리(d2)는 하부 전극(130)의 중심과 제2 경계(b2) 사이의 간격일 수 있다. 하부 전극(130)의 중심은 제1 방향(예를 들어, 기판(100)의 두께 방향과 수직인 방향 또는 채널 길이 방향)으로의 중심일 수 있다.
본 발명의 일 실시예에 따르면, 하부 전극(130)은 제1 도전 영역(120d)보다 제2 도전 영역(120s)에 가깝게 배치될 수 있다. 제1 도전 영역(120d)과 하부 전극(130) 사이의 제1 이격 거리(d1)는 제2 도전 영역(120s)과 하부 전극(130) 사이의 제2 이격 거리(d2)보다 클 수 있다. 그 결과, 제1 도전 영역(120d)과 하부 전극(130) 사이에는 제1 이격 거리(d1)와 동일한 두께를 갖는 제1 게이트 절연층(111)이 개재되는 것으로 이해될 수 있다. 유사하게 제2 도전 영역(120s)과 하부 전극(130) 사이에는 제2 이격 거리(d2)와 동일한 두께를 갖는 제1 게이트 절연층(111)이 개재되는 것으로 이해될 수 있다. 제1 도전 영역(120d)과 하부 전극(130) 사이에 개재되는 제1 게이트 절연층(111)의 두께는 상대적으로 제2 도전 영역(120s)과 하부 전극(130) 사이에 개재되는 제1 게이트 절연층(111)의 두께보다 클 수 있다.
따라서, 제1 도전 영역(120d)과 하부 전극(130) 사이에 형성되는 전기장의 세기를 약하게 할 수 있다. 전술한 바와 같이 반도체층(120)이 p형 반도체인 경우 제1 도전 영역(120d)은 드레인 영역이고, 제2 도전 영역(120s)은 소스 영역일 수 있다. 드레인 영역과 하부 전극(130) 사이에 형성되는 전기장의 세기를 약하게 할 수 있으며, GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있다. 하부 전극(130)에 의해 야기된 드레인 누설 전류를 감소시킬 수 있다.
제2 게이트 절연층(113) 및 상부 전극(140) 상에는 층간 절연층(115)이 배치될 수 있다. 층간 절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 층간 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 또는, 층간 절연층(115)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물도 포함할 수 있다.
도 1b에 도시되지는 않았지만, 층간 절연층(115) 상에는 배선으로 기능하는 전극 패턴들이 배치될 수 있으며, 상기 전극 패턴들은 층간 절연층(115)을 관통하는 콘택홀들을 이용하여 박막 트랜지스터(TFT) 및 커패시터(Cst)에 전기적으로 연결될 수 있다. 상기 전극 패턴들은 제1 도전 영역(120d)에 연결되는 드레인 전극, 제2 도전 영역(120s)에 연결되는 소스 전극, 하부 전극(130)에 연결되는 게이트 배선, 상부 전극(140)에 연결되는 배선일 수 있다.
도 1b에 도시되지는 않았지만, 박막 트랜지스터 기판(10)은 제1 게이트 절연층(111)과 제2 게이트 절연층(113)을 모두 게이트 절연층으로 이용하는 박막 트랜지스터를 더 포함할 수도 있다. 이 박막 트랜지스터는 반도체층(120)과 동일 평면 상에 배치되는 반도체층과 상부 전극(140)과 동일 평면 상에 배치되는 게이트 전극을 포함할 수 있다. 이 때, 상기 반도체층과 상기 게이트 전극 사이에는 제1 게이트 절연층(111)과 제2 게이트 절연층(113)만이 배치될 수 있다. 이 박막 트랜지스터는 제1 게이트 절연층(111)만을 게이트 절연층으로 이용하는 박막 트랜지스터(TFT)에 비해 게이트 전극에 더 높은 전압을 인가해야 채널을 형성할 수 있기 때문에, 동작 범위가 넓다는 장점을 갖는다.
도 2a 내지 도 2d는 도 1b에 도시된 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 2a를 참조하면, 기판(100), 기판(100) 상의 반도체층(120), 반도체층(120)을 덮는 제1 게이트 절연층(111), 및 하부 전극(130)이 도시된다.
기판(100)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(100)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재질로 형성할 수도 있다. 이때, 기판(100)을 형성하는 플라스틱 재질은 다양한 유기물들 중 선택된 하나 이상일 수 있다.
도 2a에 도시되지는 않았지만 기판(100) 상에 버퍼층이 형성될 수 있다. 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 포함할 수 있다. 버퍼층은 폴리이미드, 폴리에스테르, 아크릴 등의 유기 절연 물질을 함유할 수도 있고, 예시한 물질들의 적층체 또는 유기 절연 물질과 무기 절연 물질의 적층체로 형성될 수 있다. 버퍼층은 필수 구성 요소는 아니므로 공정 조건에 따라 생략될 수도 있다.
기판(100) 상에 반도체층(120)이 형성될 수 있다. 구체적으로, 기판(100) 상부에 반도체 물질층(미도시), 예컨대, 비정질 실리콘층을 먼저 증착한 후 이를 결정화함으로써 폴리 실리콘층(미도시)이 형성될 수 있다. 상기 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 이와 같이 형성된 폴리 실리콘층은 제1 마스크(미도시)를 이용한 포토리소그래피 공정에 의해, 반도체층(120)으로 패터닝될 수 있다.
또한, 다른 예에 따르면, 비정질 실리콘층을 먼저 패터닝한 후, 결정화함으로써, 폴리 실리콘으로 이루어진 반도체층(120)이 형성될 수도 있다.
반도체층(120)은 실리콘 기반의 원소 반도체로 형성될 수도 있지만, 다른 예들에 따르면 반도체층(120)은 화합물 반도체, 예컨대, 산화물 반도체나 유기물 반도체로 형성될 수도 있다.
기판(100) 상에 반도체층(120)을 덮는 제1 게이트 절연층(111)이 형성될 수 있다. 제1 게이트 절연층(111)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
제1 게이트 절연층(111) 상에 반도체층(120)과 적어도 일부 중첩하는 하부 전극(130)이 형성될 수 있다. 구체적으로, 제1 게이트 절연층(111) 상에 제1 도전층(미도시)이 적층되고, 제1 도전층은 제2 마스크(미도시)를 이용한 포토리소그래피 공정 및 식각 공정을 통해 하부 전극(130)으로 패터닝될 수 있다.
도 2b를 참조하면, 하부 전극(130)을 덮는 제2 게이트 절연층(113) 및 상부 전극(140)이 도시된다.
제1 게이트 절연층(111) 상에 하부 전극(130)을 덮는 제2 게이트 절연층(113)이 형성될 수 있다. 제2 게이트 절연층(113)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제2 게이트 절연층(113)은 제1 게이트 절연층(111)과 동일한 물질로 형성될 수 있으며, 다른 예에 따르면 상이한 물질로 형성될 수도 있다.
제2 게이트 절연층(113) 상에 반도체층(120)과 중첩하는 상부 전극(140)이 형성될 수 있다. 구체적으로, 제2 게이트 절연층(113) 상에 제2 도전층(미도시)이 적층되고, 제2 도전층은 제3 마스크(미도시)를 이용한 포토리소그래피 공정 및 식각 공정을 통해 상부 전극(140)으로 패터닝될 수 있다.
도 2c를 참조하면, 상부 전극(140)을 도핑 마스크로 이용한 이온 주입 공정이 수행될 수 있다. 불순물 이온은 반도체층(120) 중에서 상부 전극(140)에 의해 덮이지 않은 부분에 주입될 수 있다. 그 결과, 반도체층(120) 중에서, 상부 전극(140)에 의해 덮인 제1 반도체 영역(120c)이 형성되고, 상부 전극(140)에 의해 덮이지 않은 부분에는 제1 도전 영역(120d) 및 제2 도전 영역(120s)이 형성된다. 반도체층(120)은 제1 반도체 영역(120c), 제1 도전 영역(120d), 및 제2 도전 영역(120s)으로 구분될 수 있다.
도 2c에서는 하부 전극(130)이 반도체층(120)의 채널 길이 방향으로 상부 전극(140)과 중첩되어 있으므로, 상부 전극(140)만이 도핑 마스크로 이용되었다. 다른 예에 따르면, 후술할 도 3a 및 도 3b에 도시된 것처럼, 하부 전극(130)은 상부 전극(140)과 일부 중첩될 수 있고, 하부 전극(130)과 상부 전극(140)이 도핑 마스크로 이용될 수 있다.
도 2d를 참조하면, 제2 게이트 절연층(113) 상에 상부 전극(140)을 덮는 층간 절연층(115)이 형성될 수 있다.
제1 반도체 영역(120c), 제1 도전 영역(120d), 및 제2 도전 영역(120s)은 상부 전극(140)을 도핑 마스크로 하여 형성되므로, 제1 도전 영역(120d)과 제1 반도체 영역(120c) 사이의 제1 경계(b1)는 상부 전극(140)의 에지에 의해 결정될 수 있다. 또한, 제2 도전 영역(120s)과 제1 반도체 영역(120c) 사이의 제2 경계(b2)는 상부 전극(140)의 에지에 의해 결정될 수 있다.
일 실시예에 있어서, 제1 반도체 영역(120c)은 제1 채널 영역(120ca)과 제2 채널 영역(120cb)을 포함할 수 있다. 제1 채널 영역(120ca)은 하부 전극(130)과 중첩할 수 있다. 제1 채널 영역(120ca)은 상부 전극(140)과 중첩할 수 있다. 제2 채널 영역(120cb)은 하부 전극(130)과 중첩하지 않고, 상부 전극(140)과 중첩할 수 있다.
도 3a는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이고, 도 3b는 도 3a의 박막 트랜지스터 기판을 II-II'을 따라 절취한 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 박막 트랜지스터 기판(10a)은 기판(100), 및 기판(100) 상의 박막 트랜지스터(TFT')를 포함할 수 있다. 박막 트랜지스터 기판(10a)은 박막 트랜지스터(TFT') 상의 커패시터(Cst')를 더 포함할 수 있다.
기판(100) 상에 박막 트랜지스터(TFT')가 배치될 수 있다. 박막 트랜지스터(TFT')는 채널이 형성되는 반도체층(121), 채널이 형성되도록 전계를 인가하는 하부 전극(131), 및 반도체층(121)과 하부 전극(131) 사이에 개재되는 제1 게이트 절연층(111)을 포함할 수 있다.
반도체층(121)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(121)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 실시예에 있어서, 반도체층(121)은 적어도 1회 이상 굴곡된 부분을 포함할 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 반도체층(121)은 오메가(Ω) 형상일 수 있다. 다른 예로, 반도체층(121)은 알파벳 "S"와 같이 복수 회 절곡된 형상일 수 있으며, 반도체층(121)의 형상은 설계에 따라 다양할 수 있다.
반도체층(121)은 채널이 형성되는 제1 반도체 영역(121c)과 제1 반도체 영역(121c)의 양 쪽에 배치되는 제1 도전 영역(121d)과 제2 도전 영역(121s)을 포함할 수 있다. 반도체층(121)이 적어도 1회 이상 굴곡된 부분을 포함하는 경우, 제1 반도체 영역(121c)의 길이는 증가할 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 반도체층(121)이 오메가 형상인 경우, 제1 반도체 영역(121c)의 길이는 증가할 수 있다.
일 실시예에 있어서, 반도체층(121)이 p형 반도체인 경우 제1 도전 영역(121d)은 드레인 영역이고, 제2 도전 영역(121s)은 소스 영역일 수 있다.
하부 전극(131)은 제1 게이트 절연층(111) 상에 배치될 수 있다. 하부 전극(131)은 반도체층(121)과 적어도 일부 중첩될 수 있다. 하부 전극(131)은 박막 트랜지스터(TFT')의 게이트 전극으로 기능할 수 있다. 하부 전극(131)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
일 실시예에 있어서, 하부 전극(131)은 제1 반도체 영역(121c)의 일부분과 중첩되지 않도록 형성될 수 있다. 하부 전극(131)과 중첩되지 않는 제1 반도체 영역(121c)의 일부분은 후술할 제2 채널 영역(121cb)일 수 있다. 예를 들어, 도 3a에 도시된 것처럼, 하부 전극(131)은 둥근 사각형(rounded rectangle)의 평면 형상을 가질 수 있고, 하부 전극(131)의 모퉁이들 중 적어도 하나는 모따기될 수 있다. 하부 전극(131)은 오목 다각형(concave polygon)의 평면 형상을 가질 수 있다. 예를 들어, 하부 전극(131)의 평면 형상은 자음 'ㄱ' 일 수 있다. 도 3a에서는 하부 전극(131)이 곡선을 갖도록 도시하고 있으나, 하부 전극(131)은 곡선을 갖지 않을 수도 있다.
일 실시예에 있어서, 도 3b에 도시된 것처럼, 제1 방향(예를 들어, 기판(100)의 두께 방향과 수직인 방향 또는 채널 길이 방향)을 따르는 제1 반도체 영역(121c)의 제1 너비(w1')는 상기 제1 방향을 따르는 하부 전극(131)의 제2 너비(w2')보다 클 수 있다.
제2 게이트 절연층(113) 상에는 상부 전극(141)이 배치될 수 있다. 상부 전극(141)은 제1 반도체 영역(121c)과 적어도 일부 중첩될 수 있다. 상부 전극(141)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
상부 전극(141)은 제2 게이트 절연층(113)을 사이에 두고 하부 전극(131)과 중첩할 수 있다. 이러한 경우, 상부 전극(141)과 하부 전극(131)은 커패시터(Cst')를 구성할 수 있다. 이때, 제2 게이트 절연층(113)은 커패시터(Cst')의 유전막으로 기능할 수 있으며, 하부 전극(131)과 상부 전극(141)은 각각 커패시터(Cst')의 제1 전극 및 제2 전극으로 기능할 수 있다. 전술한 바와 같이, 하부 전극(131)은 커패시터(Cst')의 제1 전극으로 기능하면서 박막 트랜지스터(TFT')의 게이트 전극으로 기능할 수 있다.
일 실시예에 있어서, 상부 전극(141)의 채널 길이 방향의 제3 너비(w3')는 제1 반도체 영역(121c)의 채널 길이인 제1 너비(w1')보다 작을 수 있다.
전술한 바와 같이 하부 전극(131)의 채널 길이 방향의 제2 너비(w2')는 제1 반도체 영역(121c)의 채널 길이인 제1 너비(w1')보다 작을 수 있다. 상부 전극(141)과 하부 전극(131)은 채널 길이 방향으로 서로 중첩할 수 있고, 중첩된 부분을 제외한 상부 전극(141)과 하부 전극(131)의 채널 길이 방향의 총 너비(w4')는 제1 반도체 영역(121c)의 채널 길이인 제1 너비(w1')와 동일할 수 있다.
상부 전극(141)의 채널 길이 방향의 한쪽 에지와 하부 전극(131)의 채널 길이 방향의 한쪽 에지는 제1 반도체 영역(121c)의 채널 길이를 한정할 수 있다. 즉, 도 2c의 이온 주입 공정 시 도핑 마스크로 하부 전극(131)과 상부 전극(141)이 이용될 수 있다.
도 3a 및 도 3b에 도시된 것처럼, 평면 상에서, 제1 도전 영역(121d)과 제1 반도체 영역(121c) 사이의 제1 경계(b1')는 상부 전극(141)의 에지와 일치할 수 있다. 제1 도전 영역(121d)과 제1 반도체 영역(121c) 사이의 제1 경계(b1')는 상부 전극(141)의 에지에 의해 결정될 수 있다. 또한, 평면 상에서, 제2 도전 영역(121s)과 제1 반도체 영역(121c) 사이의 제2 경계(b2')는 하부 전극(131)의 에지와 일치할 수 있다. 제2 도전 영역(121s)과 제1 반도체 영역(121c) 사이의 제2 경계(b2')는 하부 전극(131)의 에지에 의해 결정될 수 있다.
일 실시예에 있어서, 제1 반도체 영역(121c)은 제1 채널 영역(121ca)과 제2 채널 영역(121cb)을 포함할 수 있다. 제1 채널 영역(121ca)은 하부 전극(131)과 중첩할 수 있다. 제1 채널 영역(121ca)은 상부 전극(141)과 중첩할 수 있다. 제2 채널 영역(121cb)은 하부 전극(131)과 중첩하지 않고, 상부 전극(141)과 중첩할 수 있다.
도 3a에 도시된 것처럼, 평면 상에서, 하부 전극(131)과 제1 반도체 영역(121c)이 서로 중첩되는 제1 면적(a1')은 상부 전극(141)과 제1 반도체 영역(121c)이 서로 중첩되는 제2 면적(a2')보다 작을 수 있다. 다른 예로, 하부 전극(131)과 제1 반도체 영역(121c)이 서로 중첩되는 제1 면적(a1')은 상부 전극(141)과 제1 반도체 영역(121c)이 서로 중첩되는 제2 면적(a2')과 동일할 수 있다. 또 다른 예로, 하부 전극(131)과 제1 반도체 영역(121c)이 서로 중첩되는 제1 면적(a1')은 상부 전극(141)과 제1 반도체 영역(121c)이 서로 중첩되는 제2 면적(a2')보다 클 수 있다.
일 실시예에 있어서, 도 3b에 도시된 것처럼, 하부 전극(131)과, 제1 반도체 영역(121c)과 제1 도전 영역(121d) 사이의 제1 경계(b1')의 제1 이격 거리(d1')는 상부 전극(141)과, 제1 반도체 영역(121c)과 제2 도전 영역(121s) 사이의 제2 경계(b2')의 제2 이격 거리(d2')보다 클 수 있다. 여기서, 제1 이격 거리(d1')는 제1 경계(b1')와 가장 인접한 하부 전극(131)의 에지와, 제1 경계(b1') 사이의 간격일 수 있다. 제2 이격 거리(d2')는 제2 경계(b2')와 가장 인접한 하부 전극(131)의 에지와, 제2 경계(b2') 사이의 간격일 수 있다. 또는, 제1 이격 거리(d1')는 하부 전극(131)의 중심과 제1 경계(b1') 사이의 간격일 수 있다. 제2 이격 거리(d2')는 하부 전극(131)의 중심과 제2 경계(b2') 사이의 간격일 수 있다. 하부 전극(131)의 중심은 제1 방향(예를 들어, 기판(100)의 두께 방향과 수직인 방향 또는 채널 길이 방향)으로의 중심일 수 있다.
본 발명의 일 실시예에 따르면, 하부 전극(131)은 제1 도전 영역(121d)보다 제2 도전 영역(121s)에 가깝게 배치될 수 있다. 제1 도전 영역(121d)과 하부 전극(131) 사이의 제1 이격 거리(d1')는 제2 도전 영역(121s)과 하부 전극(131) 사이의 제2 이격 거리(d2')보다 클 수 있다. 따라서, 제1 도전 영역(121d)과 하부 전극(131) 사이에 형성되는 전기장의 세기를 약하게 할 수 있다.
반도체층(121)이 p형 반도체인 경우 제1 도전 영역(121d)은 드레인 영역이고, 제2 도전 영역(121s)은 소스 영역일 수 있다. 드레인 영역과 하부 전극(131) 사이에 형성되는 전기장의 세기를 약하게 할 수 있으며, GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있다. 하부 전극(131)에 의해 야기된 드레인 누설 전류를 감소시킬 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다. 도 4에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 박막 트랜지스터 기판(10b)은 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)를 포함할 수 있다. 여기서, 제1 박막 트랜지스터(TFT1)는 도 1b의 박막 트랜지스터(TFT), 또는 도 3b의 박막 트랜지스터(TFT'), 또는 후술할 도 5의 박막 트랜지스터(TFT'')일 수 있다. 도 4에서는 제1 박막 트랜지스터(TFT1)가 도 1b의 박막 트랜지스터(TFT)인 경우를 도시한다. 제1 박막 트랜지스터(TFT1)에 대해서는 도 1b, 또는 도 3b, 또는 도 5의 설명으로 갈음하고, 제2 박막 트랜지스터(TFT2)를 중심으로 이하 설명한다.
기판(100) 상에 제2 박막 트랜지스터(TFT2)가 배치될 수 있다. 제2 박막 트랜지스터(TFT2)는 채널이 형성되는 반도체층(122), 채널이 형성되도록 전계를 인가하는 게이트 전극(132), 및 반도체층(122)과 게이트 전극(132) 사이에 개재되는 제1 게이트 절연층(111)을 포함할 수 있다.
반도체층(122)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(122)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층(122)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
도 4에서는 제1 박막 트랜지스터(TFT1)의 반도체층(120)과 제2 박막 트랜지스터(TFT2)의 반도체층(122)이 분리된 패턴들로 형성되도록 도시하고 있으나, 제1 박막 트랜지스터(TFT1)의 반도체층(120)과 제2 박막 트랜지스터(TFT2)의 반도체층(122)은 하나의 패턴으로 형성될 수 있다. 제1 박막 트랜지스터(TFT1)의 반도체층(120)과 제2 박막 트랜지스터(TFT2)의 반도체층(122)은 설계에 따라 다양한 형상을 가질 수 있다.
반도체층(122)은 채널이 형성되는 제2 반도체 영역(122c)과 제2 반도체 영역(122c)의 양 쪽에 배치되는 제3 도전 영역(122d)과 제4 도전 영역(122s)을 포함할 수 있다.
게이트 전극(132)은 제1 게이트 절연층(111) 상에 배치될 수 있다. 게이트 전극(132)은 반도체층(122)과 적어도 일부 중첩될 수 있다. 게이트 전극(132)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
게이트 전극(132)의 채널 길이 방향의 제5 너비(w5)는 제2 반도체 영역(122c)의 채널 길이인 제6 너비(w6)와 동일할 수 있다. 게이트 전극(132)의 채널 길이 방향의 양 에지는 제2 반도체 영역(122c)의 채널 길이를 한정할 수 있다. 즉, 제3 도전 영역(122d)과 제2 반도체 영역(122c) 사이의 제3 경계(b3)는 게이트 전극(132)의 에지와 일치할 수 있다. 제3 도전 영역(122d)과 제2 반도체 영역(122c) 사이의 제3 경계(b3)는 게이트 전극(132)의 에지에 의해 결정될 수 있다. 또한, 제4 도전 영역(122s)과 제2 반도체 영역(122c) 사이의 제4 경계(b4)는 게이트 전극(132)의 에지와 일치할 수 있다. 제4 도전 영역(122s)과 제2 반도체 영역(122c) 사이의 제4 경계(b4)는 게이트 전극(132)의 에지에 의해 결정될 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다. 도 5에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, 박막 트랜지스터 기판(10c)은 기판(100), 및 기판(100) 상의 박막 트랜지스터(TFT'')를 포함할 수 있다.
기판(100) 상에 박막 트랜지스터(TFT'')가 배치될 수 있다. 박막 트랜지스터(TFT'')는 채널이 형성되는 반도체층(123), 채널이 형성되도록 전계를 인가하는 하부 전극(133), 및 반도체층(123)과 하부 전극(133) 사이에 개재되는 제1 게이트 절연층(111)을 포함할 수 있다. 박막 트랜지스터(TFT'') 상에는 상부 전극(143)이 배치될 수 있다.
박막 트랜지스터(TFT'')의 반도체층(123)은 도 1b에 도시된 박막 트랜지스터(TFT)의 반도체층(120)과 대응되고, 박막 트랜지스터(TFT'')의 하부 전극(133)은 도 1b에 도시된 박막 트랜지스터(TFT)의 하부 전극(130)과 대응되고, 상부 전극(143)은 도 1b에 도시된 상부 전극(140)에 대응될 수 있다. 따라서, 공통적인 특징은 도 1b의 설명으로 갈음하고 차이점을 중심으로 이하 설명한다.
반도체층(123)은 채널이 형성되는 제1 반도체 영역(123c)과 제1 반도체 영역(123c)의 양 쪽에 배치되는 제1 도전 영역(123d)과 제2 도전 영역(123s)을 포함할 수 있다.
일 실시예에 있어서, 반도체층(123)이 p형 반도체인 경우 제1 도전 영역(123d)은 드레인 영역이고, 제2 도전 영역(123s)은 소스 영역일 수 있다.
제2 게이트 절연층(113) 상에는 상부 전극(143)이 배치될 수 있다. 상부 전극(143)은 제1 반도체 영역(123c)과 적어도 일부 중첩될 수 있다.
일 실시예에 있어서, 상부 전극(143)의 채널 길이 방향의 양 에지는 제1 반도체층(123c)의 채널 길이를 한정할 수 있다. 도 5에 도시된 것처럼, 제1 도전 영역(123d)과 제1 반도체 영역(123c) 사이의 제1 경계(b1'')는 상부 전극(143)의 에지와 일치할 수 있다. 제1 도전 영역(123d)과 제1 반도체 영역(123c) 사이의 제1 경계(b1'')는 상부 전극(143)의 에지에 의해 결정될 수 있다. 또한, 제2 도전 영역(123s)과 제1 반도체 영역(123c) 사이의 제2 경계(b2'')는 상부 전극(143)의 에지와 일치할 수 있다. 제2 도전 영역(123s)과 제1 반도체 영역(123c) 사이의 제2 경계(b2'')는 상부 전극(143)의 에지에 의해 결정될 수 있다.
도 5에 도시된 것과 다르게 상부 전극(143)의 채널 길이 방향의 한쪽 에지와 하부 전극(133)의 채널 길이 방향의 한쪽 에지는 제1 반도체 영역(123c)의 채널 길이를 한정할 수 있다. 즉, 제1 도전 영역(123d)과 제1 반도체 영역(123c) 사이의 제1 경계(b1'')는 상부 전극(143)의 에지와 일치할 수 있다. 제1 도전 영역(123d)과 제1 반도체 영역(123c) 사이의 제1 경계(b1'')는 상부 전극(143)의 에지에 의해 결정될 수 있다. 또한, 제2 도전 영역(123s)과 제1 반도체 영역(123c) 사이의 제2 경계(b2'')는 하부 전극(133)의 에지와 일치할 수 있다. 제2 도전 영역(123s)과 제1 반도체 영역(123c) 사이의 제2 경계(b2'')는 하부 전극(133)의 에지에 의해 결정될 수 있다.
일 실시예에 있어서, 제1 반도체 영역(123c)은 제1 채널 영역(123ca)과 제2 채널 영역(123cb)을 포함할 수 있다. 제1 채널 영역(123ca)은 하부 전극(133)과 중첩할 수 있다. 제1 채널 영역(123ca)은 상부 전극(143)과 중첩할 수 있다. 제2 채널 영역(123cb)은 하부 전극(133)과 중첩하지 않고, 상부 전극(143)과 중첩할 수 있다.
일 실시예에 있어서, 반도체층(123)은 비결정화 영역(NCR)과 결정화 영역(CR)을 포함할 수 있다. 반도체층(123)의 비결정화 영역(NCR)은 비정질 실리콘(amorphous silicon, a-Si)을 포함할 수 있다. 반도체층(123)의 결정화 영역(CR)은 폴리 실리콘을 포함할 수 있다. 폴리 실리콘은 비정질 실리콘을 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화하여 형성될 수 있다.
비결정화 영역(NCR)은 제1 반도체 영역(123c)의 제2 채널 영역(123cb)의 적어도 일부를 포함할 수 있다. 예를 들어, 도 5에 도시된 것처럼, 비결정화 영역(NCR)은 제1 반도체 영역(123c)의 제2 채널 영역(123cb)을 포함할 수 있다. 비결정화 영역(NCR)과 제2 채널 영역(123cb)은 서로 대응될 수 있다.
결정화 영역(CR)은 비결정화 영역(NCR)에 포함되는 영역 이외의 영역을 포함할 수 있다. 예를 들어, 도 5에 도시된 것처럼, 결정화 영역(CR)은 제1 도전 영역(123d), 제2 도전 영역(123s), 및 제1 반도체 영역(123c)의 제1 채널 영역(123ca)을 포함할 수 있다. 결정화 영역(CR)과, 제1 도전 영역(123d), 제2 도전 영역(123s), 및 제1 반도체 영역(123c)의 제1 채널 영역(123ca)은 서로 대응될 수 있다.
다른 실시예에 있어서, 도 5에 도시된 제2 채널 영역(123cb)에 대응하는 비결정화 영역(NCR)은 제1 도전 영역(123d)보다 도핑 농도가 낮은 저농도 도전 영역으로 대체될 수 있다. 하부 전극(133)을 도핑 마스크로 제2 채널 영역(123cb)에 저농도 도핑을 진행할 수 있고, 제2 채널 영역(123cb)에 대응하는 비결정화 영역(NCR)은 저농도 도전 영역으로 대체될 수 있다.
본 발명의 일 실시예에 따르면, 하부 전극(133)은 제1 도전 영역(123d)보다 제2 도전 영역(123s)에 가깝게 배치될 수 있다. 그 결과, 제1 도전 영역(123d)과 하부 전극(133) 사이에 형성되는 전기장의 세기를 약하게 할 수 있다.
반도체층(123)이 p형 반도체인 경우 제1 도전 영역(123d)은 드레인 영역이고, 제2 도전 영역(123s)은 소스 영역일 수 있다. 드레인 영역과 하부 전극(133) 사이에 형성되는 전기장의 세기를 약하게 할 수 있으며, GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있다. 하부 전극(133)에 의해 야기된 드레인 누설 전류를 감소시킬 수 있다.
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 6a를 참조하면, 기판(100) 및 기판(100) 상의 반도체 물질층(123')이 도시된다.
반도체 물질층(123')은 비정질 실리콘층일 수 있다. 반도체 물질층(123')은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 6a에서는 레이저(L)를 통해 반도체 물질층(123')을 결정화하는 방법을 도시한다. 이때, 반도체 물질층(123') 상에 마스크(M)를 배치하여 반도체 물질층(123')의 일부분은 결정화되지 않도록 조절할 수 있다. 그 결과, 도 6b에 도시된 것처럼, 반도체 물질층(123') 중에서, 마스크(M)에 의해 가려진 비결정화 영역(NCR)이 형성되고, 마스크(M)에 의해 가려지지 않은 부분에는 결정화 영역(CR)이 형성된다. 반도체 물질층(123')은 비결정화 영역(NCR) 및 결정화 영역(CR)으로 구분될 수 있다.
그 다음, 반도체 물질층(123')은 제1 마스크(미도시)를 이용한 포토리소그래피 공정에 의해, 반도체층(123)으로 패터닝될 수 있다. 또한, 다른 예에 따르면, 반도체 물질층(123')을 먼저 패터닝한 후, 결정화함으로써, 비결정화 영역(NCR) 및 결정화 영역(CR)을 포함하는 반도체층(123)이 형성될 수도 있다.
도 6c를 참조하면, 기판(100) 상에 반도체층(123)을 덮는 제1 게이트 절연층(111)이 형성될 수 있다. 제1 게이트 절연층(111)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
제1 게이트 절연층(111) 상에 반도체층(123)과 적어도 일부 중첩하는 하부 전극(133)이 형성될 수 있다. 구체적으로, 제1 게이트 절연층(111) 상에 제1 도전층(미도시)이 적층되고, 제1 도전층은 제2 마스크(미도시)를 이용한 포토리소그래피 공정 및 식각 공정을 통해 하부 전극(133)으로 패터닝될 수 있다.
그 다음, 제1 게이트 절연층(111) 상에 하부 전극(133)을 덮는 제2 게이트 절연층(113)이 형성될 수 있다. 제2 게이트 절연층(113)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제2 게이트 절연층(113)은 제1 게이트 절연층(111)과 동일한 물질로 형성될 수 있으며, 다른 예에 따르면 상이한 물질로 형성될 수도 있다.
제2 게이트 절연층(113) 상에 반도체층(123)과 중첩하는 상부 전극(143)이 형성될 수 있다. 구체적으로, 제2 게이트 절연층(113) 상에 제2 도전층(미도시)이 적층되고, 제2 도전층은 제3 마스크(미도시)를 이용한 포토리소그래피 공정 및 식각 공정을 통해 상부 전극(143)으로 패터닝될 수 있다.
그 다음, 상부 전극(143)을 도핑 마스크로 이용한 이온 주입 공정이 수행될 수 있다. 불순물 이온은 반도체층(123) 중에서 상부 전극(143)에 의해 덮이지 않은 부분에 주입될 수 있다. 그 결과, 반도체층(123) 중에서, 상부 전극(143)에 의해 덮인 제1 반도체 영역(123c)이 형성되고, 상부 전극(143)에 의해 덮이지 않은 부분에는 제1 도전 영역(123d) 및 제2 도전 영역(123s)이 형성된다. 반도체층(123)은 제1 반도체 영역(123c), 제1 도전 영역(123d), 및 제2 도전 영역(123s)으로 구분될 수 있다.
도 6c에서는 하부 전극(133)이 반도체층(123)의 채널 길이 방향으로 상부 전극(143)과 중첩되어 있으므로, 상부 전극(143)만이 도핑 마스크로 이용되었다. 다른 예에 따르면, 도 3a 및 도 3b에 도시된 것처럼, 하부 전극(133)은 상부 전극(143)과 일부 중첩될 수 있고, 하부 전극(133)과 상부 전극(143)이 도핑 마스크로 이용될 수 있다.
불순물 이온이 주입되지 않은 제1 반도체 영역(123c)의 일부분은 비결정화 영역(NCR)을 포함할 수 있다. 도 6c에 도시된 것처럼, 하부 전극(133)과 중첩되지 않는 제1 반도체 영역(123c)의 제2 채널 영역(123cb)은 비결정화 영역(NCR)을 포함할 수 있다. 다른 예로, 도 6c에 도시된 하부 전극(133)과 상부 전극(143)이 형성되는 위치에 따라 비결정화 영역(NCR)의 위치는 달라질 수 있다. 이에 대해서는 도 7a 내지 도 7d에서 후술하고자 한다.
도 6d를 참조하면, 제2 게이트 절연층(113) 상에 상부 전극(140)을 덮는 층간 절연층(115)이 형성될 수 있다.
도 7a 내지 도 7d는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다. 도 7a 내지 도 7d에 있어서, 도 5와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 7a 내지 도 7d를 참조하면, 반도체층(123)은 비결정화 영역(NCR)과 결정화 영역(CR)을 포함할 수 있다. 반도체층(123)의 비결정화 영역(NCR)은 비정질 실리콘(amorphous silicon, a-Si)을 포함할 수 있다. 반도체층(123)의 결정화 영역(CR)은 폴리 실리콘을 포함할 수 있다. 폴리 실리콘은 비정질 실리콘을 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화하여 형성될 수 있다.
일 실시예에 있어서, 도 7a에 도시된 것처럼, 비결정화 영역(NCR)은 제1 도전 영역(123d)의 일부와 제2 채널 영역(123cb)의 일부를 포함할 수 있다. 결정화 영역(CR)은 비결정화 영역(NCR)에 포함되는 영역 이외의 영역을 포함할 수 있다. 예를 들어, 결정화 영역(CR)은 제1 도전 영역(123d)의 일부, 제2 채널 영역(123cb)의 일부, 제2 도전 영역(123s), 및 제1 채널 영역(123ca)을 포함할 수 있다.
일 실시예에 있어서, 도 7b에 도시된 것처럼, 비결정화 영역(NCR)은 제1 채널 영역(123ca)의 일부와 제2 채널 영역(123cb)의 일부를 포함할 수 있다. 결정화 영역(CR)은 비결정화 영역(NCR)에 포함되는 영역 이외의 영역을 포함할 수 있다. 예를 들어, 결정화 영역(CR)은 제1 도전 영역(123d), 제1 채널 영역(123ca)의 일부, 제2 채널 영역(123cb)의 일부, 및 제2 도전 영역(123s)을 포함할 수 있다.
일 실시예에 있어서, 도 7c에 도시된 것처럼, 비결정화 영역(NCR)은 제2 채널 영역(123cb)의 일부만을 포함할 수 있다. 결정화 영역(CR)은 비결정화 영역(NCR)에 포함되는 영역 이외의 영역을 포함할 수 있다. 예를 들어, 결정화 영역(CR)은 제1 도전 영역(123d), 제1 채널 영역(123ca), 제2 채널 영역(123cb)의 일부, 및 제2 도전 영역(123s)을 포함할 수 있다.
일 실시예에 있어서, 도 7d에 도시된 것처럼, 비결정화 영역(NCR)은 제1 도전 영역(123d)의 일부, 제1 채널 영역(123ca)의 일부, 및 제2 채널 영역(123cb)을 포함할 수 있다. 결정화 영역(CR)은 비결정화 영역(NCR)에 포함되는 영역 이외의 영역을 포함할 수 있다. 예를 들어, 결정화 영역(CR)은 제1 도전 영역(123d)의 일부, 제1 채널 영역(123ca)의 일부, 및 제2 도전 영역(123s)을 포함할 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 8을 참조하면, 표시 장치(1)는 이미지를 구현하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함한다. 표시 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시 요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)들은 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시 영역(DA)을 평면 형상으로 볼 때, 표시 영역(DA)는 도 8과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 9를 참조하면, 하나의 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결된 유기 발광 다이오드(OLED)를 포함할 수 있다.
일 예로, 화소 회로(PC)는, 도 10에 도시된 바와 같이, 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함한다. 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 및 커패시터(Cst)는 제1 내지 제3 스캔 신호(Sn, Sn-1, Sn+1)을 각각 전달하는 제1 내지 제3 스캔 라인(SL, SL-1, SL+1), 데이터 전압(Dm)을 전달하는 데이터 라인(DL), 발광 제어 신호(En)를 전달하는 발광 제어 라인(EL), 구동 전압(ELVDD)을 전달하는 구동 전압선(PL), 초기화 전압(Vint)을 전달하는 초기화 전압선(VL) 및 공통 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 박막 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 박막 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터로 지칭되고, 제2 박막 트랜지스터(T2)는 스캔 박막 트랜지스터로 지칭되고, 제3 박막 트랜지스터(T3)는 보상 박막 트랜지스터로 지칭되고, 제4 박막 트랜지스터(T4)는 게이트 초기화 박막 트랜지스터로 지칭되고, 제5 박막 트랜지스터(T5)는 제1 발광 제어 박막 트랜지스터로 지칭되고, 제6 박막 트랜지스터(T6)는 제2 발광 제어 박막 트랜지스터로 지칭되고, 제7 박막 트랜지스터(T7)는 애노드 초기화 박막 트랜지스터로 지칭될 수 있다.
커패시터(Cst)는 구동 전압선(PL)과 구동 박막 트랜지스터(T1)의 구동 게이트(G1) 사이에 연결된다. 커패시터(Cst)는 구동 전압선(PL)에 연결되는 상부 전극(CE2), 및 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 연결되는 하부 전극(CE1)을 가질 수 있다.
구동 박막 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전압선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 구동 전류(IOLED)의 크기를 제어할 수 있다. 구동 박막 트랜지스터(T1)는 커패시터(Cst)의 하부 전극(CE1)에 연결되는 구동 게이트(G1), 제1 발광 제어 박막 트랜지스터(T5)를 통해 구동 전압선(PL)에 연결되는 구동 소스(S1), 제2 발광 제어 박막 트랜지스터(T6)를 통해 유기 발광 다이오드(OLED)에 연결되는 구동 드레인(D1)을 가질 수 있다.
구동 박막 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(IOLED)를 유기 발광 다이오드(OLED)에 출력할 수 있다. 구동 전류(IOLED)의 크기는 구동 박막 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(IOLED)를 수신하고, 구동 전류(IOLED)의 크기에 따른 밝기로 발광할 수 있다.
스캔 박막 트랜지스터(T2)는 제1 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)을 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 전달한다. 스캔 박막 트랜지스터(T2)는 제1 스캔 라인(SL)에 연결되는 스캔 게이트(G2), 데이터 라인(DL)에 연결되는 스캔 소스(S2), 및 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 연결되는 스캔 드레인(D2)을 가질 수 있다.
보상 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T1)의 구동 드레인(D1)과 구동 게이트(G1) 사이에 직렬로 연결되며, 제1 스캔 신호(Sn)에 응답하여 구동 박막 트랜지스터(T1)의 구동 드레인(D1)과 구동 게이트(G1)를 서로 연결한다. 보상 박막 트랜지스터(T3)는 제1 스캔 라인(SL)에 연결되는 보상 게이트(G3), 구동 박막 트랜지스터(T1)의 구동 드레인(D1)에 연결되는 보상 소스(S3), 및 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 연결되는 보상 드레인(D3)을 가질 수 있다. 도 9에서는 보상 박막 트랜지스터(T3)가 서로 직렬로 연결되는 2개의 박막 트랜지스터를 포함하는 것으로 도시하고 있으나, 보상 박막 트랜지스터(T3)는 한 개의 박막 트랜지스터로 구성될 수 있다.
게이트 초기화 박막 트랜지스터(T4)는 제2 스캔 신호(Sn-1)에 응답하여 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 인가한다. 게이트 초기화 박막 트랜지스터(T4)는 제2 스캔 라인(SL-1)에 연결되는 제1 초기화 게이트(G4), 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 연결되는 제1 초기화 소스(S4), 및 초기화 전압선(VL)에 연결되는 제1 초기화 드레인(D4)을 가질 수 있다. 도 9에서는 게이트 초기화 박막 트랜지스터(T4)가 서로 직렬로 연결되는 2개의 박막 트랜지스터를 포함하는 것으로 도시하고 있으나, 게이트 초기화 박막 트랜지스터(T4)는 한 개의 박막 트랜지스터로 구성될 수 있다.
애노드 초기화 박막 트랜지스터(T7)는 제3 스캔 신호(Sn+1)에 응답하여 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가한다. 애노드 초기화 박막 트랜지스터(T7)는 제3 스캔 라인(SL+1)에 연결되는 제2 초기화 게이트(G7), 유기 발광 다이오드(OLED)의 애노드에 연결되는 제2 초기화 소스(S7), 및 초기화 전압선(VL)에 연결되는 제2 초기화 드레인(D7)을 가질 수 있다.
제1 발광 제어 박막 트랜지스터(T5)는 발광 제어 신호(En)에 응답하여 구동 전압선(PL)과 구동 박막 트랜지스터(T1)의 구동 소스(S1)를 서로 접속할 수 있다. 제1 발광 제어 박막 트랜지스터(T5)는 발광 제어 라인(EL)에 연결되는 제1 발광 제어 게이트(G5), 구동 전압선(PL)에 연결되는 제1 발광 제어 소스(S5), 및 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 연결되는 제1 발광 제어 드레인(D5)을 가질 수 있다.
제2 발광 제어 박막 트랜지스터(T6)는 발광 제어 신호(En)에 응답하여 구동 박막 트랜지스터(T1)의 구동 드레인(D1)과 유기 발광 다이오드(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어 라인(EL)에 연결되는 제2 발광 제어 게이트(G6), 구동 박막 트랜지스터(T1)의 구동 드레인(D1)에 연결되는 제2 발광 제어 소스(S6), 및 유기 발광 다이오드(OLED)의 애노드에 연결되는 제2 발광 제어 드레인(D6)을 가질 수 있다.
제2 스캔 신호(Sn-1)는 이전 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(Sn+1)는 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(Sn+1)는 다음 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다.
본 실시예에서, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 실리콘을 포함하는 반도체층을 포함할 수 있다. 일 예로, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 반도체층을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)의 반도체층들은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 또 다른 예로, 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 중 일부 반도체층은 저온 폴리실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 산화물 반도체(IGZO 등)로 형성될 수도 있다.
이하에서 일 실시예에 따른 표시 장치(1)의 한 화소(PX)의 구체적인 동작 과정을 상세히 설명한다. 도 9에 도시된 바와 같이, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 p형 MOSFET인 것으로 가정한다.
우선, 하이 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 박막 트랜지스터(T5)와 제2 발광 제어 박막 트랜지스터(T6)가 턴 오프되고, 구동 박막 트랜지스터(T1)는 구동 전류(IOLED)의 출력을 멈추고, 유기 발광 다이오드(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(Sn-1)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 박막 트랜지스터(T4)가 턴 온되며, 초기화 전압(Vint)은 구동 박막 트랜지스터(T1)의 구동 게이트(G1), 즉, 커패시터(Cst)의 하부 전극(CE1)에 인가된다. 커패시터(Cst)에는 구동 전압(ELVDD)과 초기화 전압(Vint)의 차(ELVDD - Vint)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(Sn)가 수신되는 데이터 기입 기간 동안, 스캔 박막 트랜지스터(T2)와 보상 박막 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm)은 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 수신된다. 보상 박막 트랜지스터(T3)에 의해 구동 박막 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 박막 트랜지스터(T1)의 게이트 전압은 초기화 전압(Vint)에서 상승한다. 구동 박막 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm - |Vth|)과 동일해지면, 구동 박막 트랜지스터(T1)이 턴 오프되면서 구동 박막 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dm - |Vth|)의 차(ELVDD - Dm + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(Sn+1)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 박막 트랜지스터(T7)가 턴 온되며, 초기화 전압(Vint)은 유기 발광 다이오드(OLED)의 애노드에 인가된다. 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가하여 유기 발광 다이오드(OLED)를 완전히 비발광시킴으로써, 다음 프레임에 화소(PX)가 블랙 계조에 대응하는 데이터 전압(Dm)을 수신하였지만, 유기 발광 다이오드(OLED)가 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(Sn)와 제3 스캔 신호(Sn+1)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 박막 트랜지스터(T5)와 제2 발광 제어 박막 트랜지스터(T6)가 턴 온되고, 구동 박막 트랜지스터(T1)는 커패시터(Cst)에 저장되었던 전압, 즉, 구동 박막 트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm + |Vth|)에서 구동 박막 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm)에 대응하는 구동 전류(IOLED)를 출력하고, 유기 발광 다이오드(OLED)는 구동 전류(IOLED)의 크기에 대응하는 휘도로 발광할 수 있다.
제1 내지 제7 박막 트랜지스터(T1 내지 T7)가 p형 MOSFET인 경우로 가정하고 표시 장치(1)의 한 화소(PX)의 동작 과정을 서술하였으나, 다른 예로, 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 중 일부는 p형 MOSFET으로 형성되고, 다른 일부는 n형 MOSFET으로 형성될 수도 있다.
도 9에서는 화소 회로(PC)가 7개의 박막 트랜지스터 및 1개의 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소 회로(PC)는 2개의 박막 트랜지스터 및 1개의 커패시터를 포함할 수 있다. 다른 예로, 3개 이상의 박막 트랜지스터 및/또는 2개 이상의 커패시터를 포함할 수 있다.
도 10은 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 단면도이다. 도 10에는 일부 부재가 생략되어 있을 수 있다. 또한, 도 10에 있어서, 도 1a 및 도 1b와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 표시 장치(1)는 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 제2 발광 제어 박막 트랜지스터(T6), 및 표시 요소(200)를 포함한다.
구동 박막 트랜지스터(T1)와 제2 발광 제어 박막 트랜지스터(T6)는 기판(100) 상에 배치된다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(CE2)이 배치되며, 구동 게이트 전극(G1)과 상부 전극(CE2)는 스토리지 커패시터(Cst)를 구성한다. 반도체층들(A1, A6)과 게이트 전극들(G1, G6) 사이에는 제1 게이트 절연층(111)이 개재되고, 구동 게이트 전극(G1)과 상부 전극(CE2) 사이에는 제2 게이트 절연층(113)이 개재된다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 및 제2 발광 제어 박막 트랜지스터(T6)는 층간 절연층(115)에 의해 덮인다.
구동 박막 트랜지스터(T1)는 도 1b의 박막 트랜지스터(TFT) 또는 도 3b의 박막 트랜지스터(TFT')에 대응하고, 제2 발광 제어 박막 트랜지스터(T6)는 도 5의 제2 박막 트랜지스터(TFT2)에 대응할 수 있다. 스토리지 커패시터(Cst)는 도 1b의 커패시터(Cst) 또는 도 3b의 커패시터(Cst)에 대응할 수 있다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 제2 발광 제어 박막 트랜지스터(T6), 제1 게이트 절연층(111), 제2 게이트 절연층(113), 및 층간 절연층(115)에 대해서는 도 1b, 도 3b 및 도 5를 참조로 앞에서 설명되어 있으므로, 여기서는 반복하여 설명하지 않는다.
층간 절연층(115) 상에는 전극층(E)이 배치된다. 전극층(E)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
전극층(E)은 제1 게이트 절연층(111), 제2 게이트 절연층(113), 및 층간 절연층(115)에 각각 형성된 콘택홀들을 통해 제2 발광 제어 박막 트랜지스터(T6)의 반도체층(A6)과 연결될 수 있다.
층간 절연층(115) 상에는 전극층(E)을 덮도록 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(117) 상에는 표시 요소(200)가 배치될 수 있다. 표시 요소(200)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220) 및 대향 전극(230)을 포함한다. 표시 요소(200)는 평탄화층(117)에 형성된 콘택홀을 통해 전극층(E)과 연결될 수 있으며, 전극층(E)을 통해 제2 발광 제어 박막 트랜지스터(T6)와 연결될 수 있다.
화소 전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(210)은 삼중막을 가질 수 있다. 예를 들어, 화소 전극(210)의 삼중막은 ITO/Ag/ITO로 구비될 수 있다.
평탄화층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 화소 정의막(119)은 화소 전극(210)의 가장자리를 덮으며 화소 전극(210)의 일부를 노출하는 개구(OP)를 가질 수 있다. 화소 정의막(119)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 화소 정의막(119)에 의해 정의된 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시 영역(DA, 도 8 참조)에 걸쳐 배치되며, 중간층(220)과 화소 정의막(119)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 표시 요소(200)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(210)에 대응할 수 있다.
도 10에서 도시되지는 않았지만, 유기 발광 소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 박막 봉지층이 유기 발광 소자를 덮어 이들을 보호하도록 할 수 있다. 박막 봉지층은 제1 무기 봉지막, 유기 봉지막 및 제2 무기 봉지막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 구동 게이트 전극(G1)은 구동 드레인 영역(D1)보다 구동 소스 영역(S1)에 가깝게 배치될 수 있다. 구동 드레인 영역(D1)과 구동 게이트 전극(G1) 사이의 이격 거리는 구동 소스 영역(S1)과 게이트 전극(G1) 사이의 이격 거리보다 클 수 있다. 따라서, 구동 드레인 영역(D1)과 게이트 전극(G1) 사이에 형성되는 전기장의 세기를 약하게 할 수 있다. 구동 드레인 영역(D1)과 게이트 전극(G1) 사이에 형성되는 전기장의 세기를 약하게 하는 경우 GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있다. 게이트 전극(G1)에 의해 야기된 드레인 누설 전류를 감소시킬 수 있다. 따라서, 구동 박막 트랜지스터(T1)의 오프 상태 누설 전류를 감소시킬 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 단면도이다. 도 11에는 일부 부재가 생략되어 있을 수 있다. 또한, 도 11에 있어서, 도 10과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 11을 참조하면, 표시 장치(1a)는 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 제2 발광 제어 박막 트랜지스터(T6), 및 표시 요소(200)를 포함한다.
구동 박막 트랜지스터(T1)와 제2 발광 제어 박막 트랜지스터(T6)는 기판(100) 상에 배치된다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(CE2)이 배치되며, 구동 게이트 전극(G1)과 상부 전극(CE2)는 스토리지 커패시터(Cst)를 구성한다. 반도체층들(A1, A6)과 게이트 전극들(G1, G6) 사이에는 제1 게이트 절연층(111)이 개재되고, 구동 게이트 전극(G1)과 상부 전극(CE2) 사이에는 제2 게이트 절연층(113)이 개재된다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 및 제2 발광 제어 박막 트랜지스터(T6)는 층간 절연층(115)에 의해 덮인다.
구동 박막 트랜지스터(T1)는 도 5의 박막 트랜지스터(TFT'')에 대응하고, 제2 발광 제어 박막 트랜지스터(T6)는 도 5의 제2 박막 트랜지스터(TFT2)에 대응할 수 있다. 스토리지 커패시터(Cst)는 도 1b의 커패시터(Cst) 또는 도 3b의 커패시터(Cst)에 대응할 수 있다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 제2 발광 제어 박막 트랜지스터(T6), 제1 게이트 절연층(111), 제2 게이트 절연층(113), 층간 절연층(115), 평탄화층(117), 및 표시 요소(200)에 대해서는 도 1b, 도 3b, 도 5, 및 도 10을 참조로 앞에서 설명되어 있으므로, 여기서는 반복하여 설명하지 않는다.
일 실시예에 있어서, 구동 박막 트랜지스터(T1)의 반도체층(A1)은 비결정화 영역(NCR)과 결정화 영역(CR)을 포함할 수 있다. 구동 박막 트랜지스터(T1)의 반도체층(A1)의 비결정화 영역(NCR)은 비정질 실리콘(amorphous silicon, a-Si)을 포함할 수 있다. 구동 박막 트랜지스터(T1)의 반도체층(A1)의 결정화 영역(CR)은 폴리 실리콘을 포함할 수 있다. 폴리 실리콘은 비정질 실리콘을 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화하여 형성될 수 있다.
비결정화 영역(NCR)은 제1 반도체 영역(C1)의 제2 채널 영역(C1b)의 적어도 일부를 포함할 수 있다. 예를 들어, 도 11에 도시된 것처럼, 비결정화 영역(NCR)은 제1 반도체 영역(C1)의 제2 채널 영역(C1b)을 포함할 수 있다. 비결정화 영역(NCR)과 제2 채널 영역(C1b)은 서로 대응될 수 있다.
결정화 영역(CR)은 비결정화 영역(NCR)에 포함되는 영역 이외의 영역을 포함할 수 있다. 예를 들어, 도 11에 도시된 것처럼, 결정화 영역(CR)은 구동 드레인 영역(D1), 구동 소스 영역(S1), 및 제1 반도체 영역(C1)의 제1 채널 영역(C1a)을 포함할 수 있다. 결정화 영역(CR)과, 구동 드레인 영역(D1), 구동 소스 영역(S1), 및 제1 반도체 영역(C1)의 제1 채널 영역(C1a)은 서로 대응될 수 있다.
다른 예로, 도 7a 내지 도 7d에 도시된 것처럼, 비결정화 영역(NCR)은 구동 드레인 영역(D1)의 일부, 제1 채널 영역(C1a)의 일부, 또는 구동 드레인 영역(D1)의 일부와 제1 채널 영역(C1a)의 일부를 포함할 수도 있다.
도 12는 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 단면도이다. 도 12에 있어서, 도 10과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다. 구체적으로, 도 12는 화소 회로가 p형 MOSFET과 n형 MOSFET을 모두 포함하는 경우를 도시한다.
도 12를 참조하면, 표시 장치(1b)는 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 보상 박막 트랜지스터(T3), 및 표시 요소(200)를 포함한다.
구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T3)는 기판(100) 상에 배치된다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(CE2)이 배치되며, 구동 게이트 전극(G1)과 상부 전극(CE2)는 스토리지 커패시터(Cst)를 구성한다. 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T3) 사이에는 절연층(114)이 개재되고, 절연층(114) 상에 보상 박막 트랜지스터(T3)가 배치된다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 및 보상 박막 트랜지스터(T3)는 층간 절연층(115)에 의해 덮인다.
구동 박막 트랜지스터(T1)는 도 1b의 박막 트랜지스터(TFT)에 대응할 수 있다. 도 12에서는 구동 박막 트랜지스터(T1)가 도 1b의 박막 트랜지스터(TFT)에 대응하도록 도시하고 있으나, 구동 박막 트랜지스터(T1)는 도 3b의 박막 트랜지스터(TFT') 또는 도 5의 박막 트랜지스터(TFT'')에 대응할 수도 있다. 스토리지 커패시터(Cst)는 도 1b의 커패시터(Cst) 또는 도 3b의 커패시터(Cst)에 대응할 수 있다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 제1 게이트 절연층(111), 제2 게이트 절연층(113), 층간 절연층(115), 평탄화층(117), 및 표시 요소(200)에 대해서는 도 1b, 도 3b, 도 5, 및 도 10을 참조로 앞에서 설명되어 있으므로, 여기서는 반복하여 설명하지 않는다.
보상 박막 트랜지스터(T3)는 반도체층(A3)과 보상 게이트 전극(G3)을 포함한다.
보상 박막 트랜지스터(T3)의 반도체층(A3)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 보상 박막 트랜지스터(T3)의 반도체층(A3)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
일 실시예로, 도 12에 도시된 것과 같이 제3 게이트 절연층(116)은 보상 박막 트랜지스터(T3)의 반도체층(A3)의 일부와 중첩되도록 패터닝될 수 있다. 제3 게이트 절연층(116)과 보상 박막 트랜지스터(T3)의 반도체층(A3)이 중첩되는 영역은 채널 영역(C3)으로 이해될 수 있다. 소스 영역(S3) 및 드레인 영역(D3)은 플라즈마 처리에 의한 도체화 또는 불순물 도핑 등의 과정을 거치는데, 이때 보상 박막 트랜지스터(T3)의 반도체층(A3)에서 제3 게이트 절연층(116)과 중첩된 부분은 플라즈마 처리 또는 불순물 도핑에 노출되지 않아 소스 영역(S3) 및 드레인 영역(D3)과는 다른 성질을 갖게 된다. 즉, 보상 박막 트랜지스터(T3)의 반도체층(A3)에 플라즈마 처리 또는 불순물 도핑 시 제3 게이트 절연층(116) 상부에 위치하는 보상 게이트 전극(G3)을 셀프 얼라인(self align) 마스크로 사용함으로써, 제3 게이트 절연층(116)과 중첩하는 위치에 불순물이 도핑되지 않는 채널 영역(C3)이 형성되고, 채널 영역(C3)의 양측에는 각각 불순물이 도핑된 소스 영역(S3)과 드레인 영역(D3)이 형성될 수 있다.
다른 실시예로, 제1 게이트 절연층(111) 및 제2 게이트 절연층(113)이 기판(100) 상에 적층된 것처럼 제3 게이트 절연층(116) 또한, 보상 박막 트랜지스터(T3)의 반도체층(A3)을 덮도록 배치될 수도 있다.
층간 절연층(115) 상에는 전극층(E')이 배치될 수 있다. 전극층(E')은 층간 절연층(115)에 형성된 콘택홀을 통해 보상 박막 트랜지스터(T3)의 반도체층(A3)과 연결될 수 있다. 전극층(E')은 제1 게이트 절연층(111), 제2 게이트 절연층(113), 절연층(114), 층간 절연층(115)에 형성된 콘택홀을 통해 구동 박막 트랜지스터(T1)의 반도체층(A1)과 연결될 수 있다. 전극층(E')은 보상 박막 트랜지스터(T3)의 반도체층(A3)과 구동 박막 트랜지스터(T1)의 반도체층(A1)을 연결하는 브릿지(bridge) 역할을 할 수 있다.
도 12에서는 보상 박막 트랜지스터(T3)가 n형 MOSFET인 경우를 예로 들어 설명하였으나, 제1 내지 제7 박막 트랜지스터(T1 내지 T7, 도 9 참조) 중 적어도 어느 하나는 n형 MOSFET일 수 있다.
본 발명의 일 실시예에 따르면, 구동 게이트 전극(G1)은 구동 드레인 영역(D1)보다 구동 소스 영역(S1)에 가깝게 배치될 수 있다. 구동 드레인 영역(D1)과 구동 게이트 전극(G1) 사이의 이격 거리는 구동 소스 영역(S1)과 게이트 전극(G1) 사이의 이격 거리보다 클 수 있다. 따라서, 구동 드레인 영역(D1)과 게이트 전극(G1) 사이에 형성되는 전기장의 세기를 약하게 할 수 있다. 구동 드레인 영역(D1)과 게이트 전극(G1) 사이에 형성되는 전기장의 세기를 약하게 하는 경우 GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있다. 게이트 전극(G1)에 의해 야기된 드레인 누설 전류를 감소시킬 수 있다. 따라서, 구동 박막 트랜지스터(T1)의 오프 상태 누설 전류를 감소시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 박막 트랜지스터 기판
120: 반도체층
120d, 120s: 제1 및 제2 도전 영역
120c: 제1 반도체 영역
120ca, 120cb: 제1 및 제2 채널 영역
130: 하부 전극
140: 상부 전극
NCR: 비결정화 영역
CR: 결정화 영역

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 제1 반도체 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 하부 전극; 및
    상기 하부 전극 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 상부 전극을 포함하고,
    제1 방향을 따르는 상기 제1 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고,
    평면 상에서, 상기 제1 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지와 일치하고,
    평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지와 일치하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지와 일치하고,
    상기 하부 전극과 상기 제1 경계의 제1 이격 거리는 상기 하부 전극과 상기 제2 경계의 제2 이격 거리보다 큰 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    평면 상에서, 상기 하부 전극과 상기 제1 반도체 영역이 서로 중첩되는 제1 면적은 상기 상부 전극과 상기 제1 반도체 영역이 서로 중첩되는 제2 면적보다 작은 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 제1 반도체 영역은 상기 하부 전극과 중첩하는 제1 채널 영역, 및 상기 하부 전극과 중첩하지 않고 상기 상부 전극과 중첩하는 제2 채널 영역을 포함하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 반도체층은 상기 제2 채널 영역의 적어도 일부를 포함하는 비결정화 영역 및 상기 제2 도전 영역을 포함하는 결정화 영역을 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 비결정화 영역은 상기 제1 도전 영역의 일부, 상기 제1 채널 영역의 일부, 또는 상기 제1 도전 영역의 일부와 상기 제1 채널 영역의 일부를 포함하는 박막 트랜지스터 기판.
  7. 제4 항에 있어서,
    상기 반도체층은 상기 제2 채널 영역에 대응하는 비결정화 영역, 상기 제1 및 제2 도전 영역 및 상기 제1 채널 영역에 대응하는 결정화 영역을 포함하는 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 반도체층은 제3 도전 영역, 제4 도전 영역, 및 상기 제3 도전 영역과 상기 제4 도전 영역 사이의 제2 반도체 영역을 더 포함하고,
    상기 박막 트랜지스터 기판은 상기 반도체층 상에 배치되고, 상기 제2 반도체 영역과 적어도 일부 중첩되는 게이트 전극을 더 포함하고,
    평면 상에서, 상기 제2 반도체 영역과 상기 제3 도전 영역 사이의 제3 경계는 상기 게이트 전극의 에지와 일치하고,
    평면 상에서, 상기 제2 반도체 영역과 상기 제4 도전 영역 사이의 제4 경계는 상기 게이트 전극의 에지와 일치하는 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    상기 반도체층은 적어도 1회 이상 굴곡된 부분을 포함하는 박막 트랜지스터 기판.
  10. 제1 항에 있어서,
    상기 하부 전극과 상기 상부 전극은 커패시터를 구성하는 박막 트랜지스터 기판.
  11. 기판;
    상기 기판 상에 배치된 복수의 박막 트랜지스터들 및 커패시터; 및
    상기 복수의 박막 트랜지스터들 중 하나에 전기적으로 연결된 표시 요소를 포함하고,
    상기 복수의 박막 트랜지스터들 중 하나인 제1 박막 트랜지스터는 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 제1 반도체 영역을 포함하는 반도체층과, 상기 반도체층 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 하부 전극을 포함하고,
    상기 커패시터는 상기 하부 전극과, 상기 하부 전극 상에 배치되고, 상기 제1 반도체 영역과 적어도 일부 중첩되는 상부 전극을 포함하고,
    제1 방향을 따르는 상기 제1 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고,
    평면 상에서, 상기 제1 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지와 일치하고,
    평면 상에서, 상기 제1 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지와 일치하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 반도체 영역은 상기 하부 전극과 중첩하는 제1 채널 영역, 및 상기 하부 전극과 중첩하지 않고 상기 상부 전극과 중첩하는 제2 채널 영역을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 반도체층은 상기 제2 채널 영역의 적어도 일부를 포함하는 비결정화 영역 및 상기 제2 도전 영역을 포함하는 결정화 영역을 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 복수의 박막 트랜지스터들 중 하나인 제2 박막 트랜지스터는 제3 도전 영역, 제4 도전 영역, 및 상기 제3 도전 영역과 상기 제4 도전 영역 사이의 제2 반도체 영역을 더 포함하는 상기 반도체층과, 상기 반도체층 상에 배치되고, 상기 제2 반도체 영역과 적어도 일부 중첩되는 게이트 전극을 포함하고,
    평면 상에서, 상기 제2 반도체 영역과 상기 제3 도전 영역 사이의 제3 경계는 상기 게이트 전극의 에지와 일치하고,
    평면 상에서, 상기 제2 반도체 영역과 상기 제4 도전 영역 사이의 제4 경계는 상기 게이트 전극의 에지와 일치하는 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 박막 트랜지스터는 상기 표시 요소에 구동 전류를 공급하는 구동 박막 트랜지스터인 표시 장치.
  16. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 하부 전극 및 상부 전극을 순차적으로 형성하는 단계; 및
    상기 상부 전극을 도핑 마스크로 하여 상기 반도체층에 불순물을 주입하고, 제1 도전 영역, 제2 도전 영역, 및 상기 제1 도전 영역과 상기 제2 도전 영역 사이의 반도체 영역을 포함하는 상기 반도체층을 형성하는 단계를 포함하고,
    제1 방향을 따르는 상기 반도체 영역의 제1 너비는 상기 제1 방향을 따르는 상기 하부 전극의 제2 너비보다 크고,
    상기 반도체 영역과 상기 제1 도전 영역 사이의 제1 경계는 상기 상부 전극의 에지에 의해 결정되고,
    상기 반도체 영역과 상기 제2 도전 영역 사이의 제2 경계는 상기 하부 전극의 에지 또는 상기 상부 전극의 에지에 의해 결정되는 박막 트랜지스터 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 반도체 영역은 상기 하부 전극과 중첩하는 제1 채널 영역, 및 상기 하부 전극과 중첩하지 않고 상기 상부 전극과 중첩하는 제2 채널 영역을 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17 항에 있어서,
    상기 반도체층의 적어도 일부를 결정화하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18 항에 있어서,
    상기 반도체층은 상기 제2 채널 영역의 적어도 일부를 포함하는 비결정화 영역 및 상기 제2 도전 영역을 포함하는 결정화 영역을 포함하는 박막 트랜지스터 기판의 제조 방법.
  20. 제19 항에 있어서,
    상기 비결정화 영역은 상기 제1 도전 영역의 일부, 상기 제1 채널 영역의 일부, 또는 상기 제1 도전 영역의 일부와 상기 제1 채널 영역의 일부를 포함하는 박막 트랜지스터 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
KR100542982B1 (ko) 2001-10-09 2006-01-20 삼성에스디아이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
US6897099B2 (en) 2002-07-23 2005-05-24 Lg. Philips Lcd Co., Ltd. Method for fabricating liquid crystal display panel
KR100710158B1 (ko) 2002-07-23 2007-04-20 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
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JP2008046427A (ja) 2006-08-18 2008-02-28 Sony Corp 画像表示装置
KR102081283B1 (ko) * 2013-02-14 2020-04-16 삼성디스플레이 주식회사 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
KR102259231B1 (ko) 2014-10-08 2021-06-01 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102478470B1 (ko) 2015-06-25 2022-12-19 삼성디스플레이 주식회사 박막 트랜지스터 기판, 및 유기 발광 표시 장치
KR102566551B1 (ko) 2016-12-05 2023-08-14 삼성디스플레이주식회사 표시장치 및 그의 구동방법
KR102443127B1 (ko) 2017-12-20 2022-09-13 엘지디스플레이 주식회사 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치

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