KR100541185B1 - 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법 - Google Patents

캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법 Download PDF

Info

Publication number
KR100541185B1
KR100541185B1 KR1020030052008A KR20030052008A KR100541185B1 KR 100541185 B1 KR100541185 B1 KR 100541185B1 KR 1020030052008 A KR1020030052008 A KR 1020030052008A KR 20030052008 A KR20030052008 A KR 20030052008A KR 100541185 B1 KR100541185 B1 KR 100541185B1
Authority
KR
South Korea
Prior art keywords
insulating film
capping
film
forming
thickness
Prior art date
Application number
KR1020030052008A
Other languages
English (en)
Other versions
KR20050013381A (ko
Inventor
김윤해
이경태
이용준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030052008A priority Critical patent/KR100541185B1/ko
Priority to US10/899,934 priority patent/US7202160B2/en
Publication of KR20050013381A publication Critical patent/KR20050013381A/ko
Application granted granted Critical
Publication of KR100541185B1 publication Critical patent/KR100541185B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

캡핑막을 포함하는 층간절연막의 형성방법이 기재되어 있다. 상기 방법은 도전성 패턴을 포함하는 기판 상에 실리콘 소스가스, 반응가스를 이용하여 절연막을 증착한다. 이어서, 상기 기판 상에 증착되는 절연막이 제1두께로 형성될 때 인시튜(in-situ)하에서 산화가스의 유량만을 증가시켜 제2두께를 갖는 캡핑용 절연막을 형성함으로서, 캡핑막을 포함하는 층간절연막을 형성하는데 있다. 상술한 방법으로 형성된 캡핑막을 포함하는 층간절연막은 다마신 공정의 금속배선 형성시 적용되며, 캡핑용 절연막과 절연막 사이에는 계면이 존재하지 않기 때문에 계면을 따라 흐르는 누설전류가 발생되지 않고, 세정액의 침투로 인한 절연막의 손상이 발생하지 않는 특성을 갖는다.

Description

캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선 형성 방법{Method for forming dielectric layer of including capping layer and Method of Metal wire of the same}
도 1은 종래의 금속배선을 형성하기 위한 다마신 공정시 캡핑막과 층간절연막사이에 존재하는 계면으로 인해 발생되는 문제점을 도시한 사진이다.
도 2는 본 발명의 캡핑막을 포함하는 층간절연막이 적용되는 금속배선의 형성방법을 나타내는 공정 순서도이다.
도 3a 내지 도 3j는 본 발명의 제1실시예로서 싱글 다마신 공정이 적용되는 구리 금속배선의 형성방법을 설명하기 위한 공정 단면도들이다.
도 4a 내지 도 4f은 본 발명의 제2 실시예로서 듀얼 다마신 공정이 적용되는 구리 금속배선의 형성방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 설명>
100 : 반도체 기판 110 : 도전성 패턴
115 : 제1식각저지막 118 : 제1절연막
119 : 제1캡핑용 절연막 120 : 제1층간절연막
125 : 비아 130 : 제1베리어막
135 : 제1구리 금속층 135a : 제1구리 금속배선
140 : 제2식각저지막 143 : 제2절연막
144 : 제2캡핑용 절연막 145 : 제2층간절연막
150 : 트랜치 155 : 제2베리어막
160 : 제2구리 금속층 165a : 제2구리 금속배선
본 발명은 반도체 소자의 금속배선 형성 방법에 적용되는 캡핑막과 층간절연막의 형성 방법에 관한 것으로서, 보다 상세하게는 캡핑막과 절연막 사이에 계면이 존재하지 않는 캡핑막을 포함하는 층간절연막의 형성방법 및 이를 포함하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구되고 있는 실정이다. 이러한 요구에 부응하여 반도체 장치 기술은 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 발전하고 있을 뿐만 아니라 금속배선을 형성하는 기술에 대한 요구도 엄격해지고 있다.
종래의 반도체 장치에서의 금속배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 주로 사용하였으나 반도체 기술이 발전함에 따라 금속 배선의 선폭이 감소하는 반면에 금속배선의 길이는 증가되고 있다. 이로 인하여, RC 지연이 증가, 일렉트로 마이그레이션(Electro Migration; 이하 EM이라 한다) 및 스트 레스 마이그레이션(Stress Migration; 이하 SM이라 한다)에 의한 알루미늄 금속배선의 페일(Fail) 현상이 발생됨에 따라 알루미늄 금속배선은 사용에 한계에 봉착하였다. 또한, 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있는 실정이다.
이에 따라, 최근에는 저저항을 가지면서도 EM 특성이 우수한 구리 금속배선의 사용과 함께 저유전 절연막에 의한 전기적 금속 배선의 형성이 상용화되고 있다. 상기 저유전 절연막은 반도체 장치에서 사용되는 통상의 층간절연막에 대한 상대적인 개념이다. 일 예로서, 식각저지막, 캡핑막 및 스페이서막으로 많이 사용되는 실리콘 질화막은 비유전율 8 정도로 높으며, 층간 절연막으로 가장 많이 사용되는 실리콘 산화막은 비유전율 3.7 내지 4 정도이다.
상기 저유전 절연막은 SOG(Spin On Glass) 방식으로 형성되는 HSQ(hydro silsesquioxane), MSQ(methyl silsesquoxan) 등의 실리콘 산화막, 유기 폴리머 계열의 막 및 탄화 산화 실리콘 산화막을 예로 들 수 있다.
상기 SOG 계열의 실리콘 산화막은 통상의 열산화막, CVD(chemical vapor deposition) 산화막에 비해 비유전율 이득이 크지 않고, 막을 치밀하게 형성하기가 쉽지 않다. 따라서, 식각 특성이 떨어져 콘택홀이나 다마신 공정에 의한 금속배선의 트랜치를 형성하기 어려운 문제를 가지고 있다. 또한, 큐어링(curing)이 완전하지 못해 후속 공정에서 막이 흡습, 오염되는 문제가 발생한다.
상기 탄화산화 실리콘(SiOC)막은 탄소가 도핑(doping)된 실리콘 산화막과 같은 개념으로 생각할 수 있으며, 메칠 실세스퀴옥산(MSSQ:Methyl SilSesQuioxane) 등을 SOG 방식으로 도포하여 형성하거나, 실리콘을 함유하는 소스가스 및 산소가스를 포함하는 공정가스를 N2, NH3, 헬륨(He), 아르곤(Ar) 같은 캐리어가스와 함께 기판에 존재하는 챔버내로 공급하여 PECVD(plasma enhanced chemical vapor deposition)시킴으로서 형성된다. 이와 같은 방법으로 형성되는 탄화산화 실리콘막의 비유전율은 2.7 내지 2.9 정도이고, 다른 변수가 일정한 경우, 실리콘 산화막에 비해 기생 용량을 25 내지 30 % 줄일 수 있는 특성을 가지고 있다.
그러나, 상기 탄화산화 실리콘막은 층간절연막 등으로 사용되기에 몇 가지 문제점을 가지고 있다. 첫 째로, 탄화산화 실리콘막 위에 형성되는 포토레지스트 패턴의 풋팅(footing) 현상이 발생된다.
두 번째로, 탄화산화 실리콘막 자체는 막질이 기계적으로 취약하다. 이로 인해, 탄화산화 실리콘막을 패터닝하여 형성된 트랜치에 금속물질을 채우고 탄화산화 실리콘막이 드러나도록 CMP(chemical mechanical polishing)공정을 수행할 경우 상기 탄화산화 실리콘막 표면에 마이크로 스크래치(micro scratch) 및 박리 등의 현상이 빈번히 발생된다.
상술한 문제점을 해결하기 위해 상기 탄화산화 실리콘막 상에 다른 절연막인 캡핑막을 얇게 적층하여 남기는 방법이 제시되었다. 상기 캡핑막을 사용함에 따라 산소 플라즈마 애싱에 따른 탄화산화 실리콘막의 변성과 손상을 막고, CMP공정에 따른 탄화산화 실리콘막의 직접적 손상을 방지할 수 있다.
그러나, 탄화산화 실리콘막 위에 PECVD를 통해 실리콘 가스나 TEOS(tetraethyl orthosilicate) 가스를 소스가스로하여 캡핑막을 적층할 경우 다른 문제가 발생한다. 즉, 탄화산화 실리콘막 위에 캡핑막을 적층할 경우 탄화산화 실리콘막에 대한 캡핑막의 부착력이 떨어져 캡핑막이 고르게 형성되지 않거나, CMP공정시 탄화산화 실리콘막으로부터 쉽게 박리되는 문제점을 가지고 있다.
또한, 탄화산화 실리콘막과 캡핑막 사이에는 계면이 존재하기 때문에 금속배선을 형성하기 위한 세정 공정시 상기 계면을 따라 세정액이 침투됨으로 인해 상기 도 1에 도시된 사진과 같이 탄화산화 실리콘막의 손상을 초래할 뿐만 아니라 그 계면을 통하여 전류의 누설이 발생되는 문제점이 초래된다.
상술한 문제점을 해결하기 위한 본 발명의 제1목적은 다마신 공정을 통한 금속배선을 형성할 경우 적용되는 캡핑막과 절연막 사이에 계면이 없는 구조를 갖는 층간절연막의 형성 방법을 제공하는데 있다.
또한, 본 발명의 제2목적은 캡핑막과 절연막 사이에 계면이 없는 구조를 갖는 층간절연막을 형성함으로서, 캡핑막과 절연막의 사이에 세정액 침투로 인한 층간절연막의 손상방지 및 계면을 따라 발생되는 전류의 누설을 방지하는 구조를 갖는 반도체 장치의 금속배선 형성방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 캡핑막을 포함하는 층간절연막 형성방법은,
실리콘 소스가스 및 공정가스를 이용하여 기판 상에 절연막(dielectric layer)을 증착하는 단계; 및 상기 기판 상에 증착되는 절연막(SiOC)이 제1두께로 형성될 때 인시튜(in-situ)하에서 상기 산화가스의 유량만을 증가시켜 제2두께를 갖는 캡핑용 절연막을 형성하는 단계를 포함하고 있다.
그리고, 상기 제2목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은,
도전성 패턴을 포함하는 기판 상에 실리콘 소스가스 및 공정가스 이용하여 절연막을 증착하는 단계; 상기 기판 상에 증착되는 절연막이 제1두께로 형성될 때 인시튜(in-situ)하에서 산화가스의 유량만을 증가시켜 제2두께를 갖는 캡핑용 절연막을 형성하는 단계; 및 상기 절연막 및 캡핑용 절연막을 포함하는 층간절연막에 다마신 공정을 적용하여 상기 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하고 있다.
여기서, 상기 절연막은 화학기상증착(CVD)방법으로 형성되는 Low-K 물질인 SiOC막이고, 상기 캡핑용 절연막은 탄소의 농도가 낮고, 산소의 농도가 높은 SiOC막 이다. 상기 실리콘 소스가스는 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 테트라에틸옥시실란(TEOS), 테트라메틸옥시실란(TMOS) , 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 테트라메틸-사이클로테트라실록산, 디메틸-디메톡시실란으로 이루어진 군에서 선택된 어느 하나이고, 상기 산화가스는 O2, NO2,H2 O 및 O3로 이루어진 군에서 선택된 어느 하나가 사용된다.
상기 절연막의 제1두께는 다마신 공정을 통하여 형성하고자 하는 금속배선의 두께이고, 캡핑용 절연막의 제2두께는 금속 배선을 형성하기 위한 CMP공정시 적용되는 캡핑막의 두께를 나타낸다.
상술한 방법으로 형성된 본 발명의 캡핑막을 포함하는 층간절연막은 캡핑막과 절연막 사이에는 계면이 존재하지 않아 세정 공정시 세정액의 침투로 인한 층간절연막의 손상을 방지할 수 있다. 또한, 캡핑막과 절연막 사이에 계면이 존재하지 않기 때문에 계면을 따라 흐르는 누설전류가 발생하지 않아 반도체 소자의 신뢰성을 향상시킬 수 있는 특성을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 상세히 설명하고자 한다.
도 2는 본 발명의 캡핑막을 포함하는 층간절연막이 적용되는 금속배선의 형성방법을 나타내는 공정 순서도이다.
도 2를 참조하면, 반도체 기판을 마련한 후 상기 기판 상에 균일한 두께를 갖는 식각저지막을 형성한다.(S100)
상기 반도체 기판은 도전성 패턴 또는 별도의 금속배선이 형성되어 있는 소정의 박막들을 포함하고 있다. 상기 도전성 패턴 또는 금속배선을 구성하는 물질은 구리, 알루미늄, 텅스텐, 은, 금, 백금 등이 적용될 수 있다.
이어서, 실리콘 소스가스, 반응가스 이용하여 상기 식각저지막 상에 층간절연막(dielectric layer)을 증착한다. 상기 식각저지막 상에 증착되는 층간절연막이 제1두께로 형성될 때 인시튜(in-situ)챔버하에서 산화가스의 유량만을 증가시켜 제2두께를 갖는 캡핑용 절연막을 형성한다.(S110,S120)
여기서, 상기 실리콘 소스가스는 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 테트라에틸옥시실란(TEOS), 테트라메틸옥시실란(TMOS) , 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 테트라메틸-사이클로테트라실록산, 디메틸-디메톡시실란를 포함하고 있고, 이들 중 하나가 사용된다.
상기 반응가스는 탄화가스, 수소가스, 불소가스, 산화가스를 포함하고 있고, 이들 중에서 하나 또는 두개가 사용된다. 상기 산화가스는 O2, O3, N2O, CO, CO2 및 H2O를 포함하고 있다.
상기 형성되는 층간절연막은 SiOC, SiOF, SiOH막을 포함하고 있고, 캡핑용 절연막은 상기 층간절연막 비해 산소의 농도가 상대적으로 높은 SiOC, SiOF, SiOH막을 포함하고 있다.
본 발명에서 적용되는 층간절연막은 플라즈마 화학기상증착(PECVD)방법으로 형성되는 Low-K 물질인 SiOC막이고, 상기 캡핑용 절연막은 탄소의 농도가 낮고, 산소의 농도가 상대적으로 높은 SiOC막이다.
여기서, 상기 층간절연막의 제1두께는 다마신 공정을 통하여 형성하고자 하는 금속배선의 두께이고, 캡핑용 절연막의 제2두께는 금속배선을 형성하기 위한 CMP공정시 적용되는 캡핑막의 두께를 나타낸다.
상기 캡핑막은 기계적 물성이 취약한 저유전성의 층간절연막 상에 형성되어 금속배선을 형성하기 위한 CMP공정시 상기 층간절연막의 표면에 마이크로 스크래치 및 박리 현상이 발생되는 것을 방지하는 역할을 한다.
상술한 방법으로 형성된 캡핑막을 포함하는 층간절연막은 캡핑용 절연막과 층간절연막 사이에 계면이 존재하지 않기 때문에 세정 공정시 세정액의 침투로 인한 층간절연막의 손상을 방지할 수 있다. 또한, 캡핑용 절연막과 층간절연막 사이에서 전류의 누설이 발생되지 않아 반도체 소자의 신뢰성을 향상시킬 수 있다.
이어서, 상기 반도체 기판의 도전성 패턴을 노출시키는 개구부를 형성하기 위해 상기 캡핑용 절연막 상에 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 적용하여 상기 포토레지스트 패턴에 의해 노출되는 캡핑용 절연막, 층간절연막 식각저지막을 순차적으로 이방성 식각함으로서 도전성 패턴의 표면을 노출시키는 개구부를 형성한다.(S130) 상기 개구부는 싱글 다마신 구조를 갖는 개구부 또는 비아 및 트랜치를 포함하는 듀얼 다마신 구조를 갖는 개구부 중 어느 하나의 구조를 갖는다.
이어서, 에싱 스트립 공정을 수행하여 포토레지스트 패턴을 제거한 후, 상기 개구부 내부에 균일한 두께를 갖는 베리어막(Barrier Layer)을 연속적으로 형성한다.(S140)
상기 베리어막은 금속배선(Metal Wire)의 형성시 금속배선을 구성하는 금속물질이 절연막내로 확산되는 것을 방지하는 역할을 하고, Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN 등의 물질 또는 이들의 조합으로 형성된다. 베리어막은 화학기상증착(CVD), 스퍼터링증착, 물리적기상증착법(PVD), ALD, E-beam evaporation, electroless chemical deposition, electrochemical deposition등의 방법을 적용하여 형성할 수 있다.
이어서, 상기 개구부가 매몰되도록 구리층을 형성한 후 상기 캡핑용 절연막의 상면이 노출되도록 상기 구리층에 화학기계적연마(chemical mechanical polishing; CMP)공정을 수행함으로서 개구부 내에만 존재하는 구리 금속배선을 형성한다. (S150,S160)
이화 같이, 금속 배선을 형성시 적용되는 캡핑막을 포함하는 층간절연막은 캡핑막과 절연막 사이에는 계면이 존재하지 않아 세정 공정시 세정액의 침투로 인한 절연막의 손상을 방지할 수 있다. 또한, 캡핑막과 절연막 사이에 계면이 존재하지 않기 때문에 계면을 따라 흐르는 누설전류가 발생하지 않아 반도체 소자의 신뢰성을 향상시킬 수 있는 특성을 갖는다.
이하, 본 발명의 일 실시예를 참조하여 본 발명을 상세히 설명하고자 한다.
[실시예1]
도 3a 내지 도 3j는 본 발명의 제1실시예로서 싱글 다마신 공정이 적용되는 구리 금속배선의 형성방법을 설명하기 위한 공정 단면도들이다.
도 3a를 참조하면, 구리 금속패턴(110)을 포함하는 실리콘 기판(100)상에 제1식각저지막(115)및 캡핑막을 포함하는 제1층간절연막(120)을 순차적으로 형성한다. 여기서, 상기 캡핑막을 포함하는 제1층간절연막(120)은 제1절연막(118)과 제1캡핑용 절연막(119)으로 이루어져 있고, 상기 제1층간절연막(120)을 형성하기 위한 물질로는 SiOH ,SiOC, SiOH 등의 Low-K 물질이 적용될 수 있다. 바람직하게는 SiOC물질이 적용된다.
이하에서, 상기 캡핑막을 포함하는 제1층간절연막(120)의 형성방법을 설명하기로 한다.
먼저, 플라즈마 화학기상증착 챔버 내에 존재하는 서셉터 상에 기판(100)을 로딩시킨 후, 상기 기판을 300 내지 450℃로 가열시킨다. 이때, 챔버 내에 존재하는 샤워헤드의 온도는 150 내지 200℃를 갖고, 챔버의 온도는 100 내지 150℃를 갖는다.
이어서, 진공상태로 유지된 챔버 내로 불활성가스(He가스) 50 내지 150SCCM을 유입하여 상기 챔버 내의 압력을 500 내지 800pa로 유지시킨다.
그리고, 상기 챔버의 압력이 유지되면 RF파워에 800 내지 1700W의 전력을 인가하여 상기 샤워헤드를 통하여 챔버 내부로 유입되는 실란(SiH4)가스 및 탄화가스 150 내지 200SCCM를 플라즈마 상태로 여기시킨다.
이렇게, 플라즈마 상태로 여기된 실란가스 및 탄화가스는 기판의 표면에서 반응하여 기판의 표면에 증착됨으로서, 상기 기판에는 SiOC막이 형성된다. 이때, 상기 기판 상에 형성되는 SiOC막의 두께가 이후 공정에서 형성하고자 하는 금속배선의 두께와 동일하도록 T1시간 동안 증착공정을 유지시켜 제1두께를 갖는 제1절연막(118)을 형성한다.
이어서, 상기 기판에 제1두께를 갖는 제1절연막(118)이 형성되면, 챔버 내로 제공되는 실란가스 및 탄화가스의 사용량은 그대로 유지시키고, 산화가스의 사용량을 점차적으로 증가시켜, 탄소의 농도는 낮고, 산소의 농도는 높은 제1캡핑용 절연 막(119)을 형성한다. 이렇게 형성된 제1캡핑용 절연막(119)은 인시튜 챔버하에서 단지 산화가스의 사용량의 변화로 인해 형성되는 물성이 변화된 절연막이기 때문에 상기 제1절연막(118)과 상기 제1캡핑용 절연막(119) 사이에는 계면이 존재하지 않다.
또한, 상술한 방법으로 형성된, 산소의 농도가 높은 캡핑용 절연막(SiOC;119)은 상기 제1절연막(118) 보다 강한 기계적 물성을 가지고 있어, 금속배선을 형성하기 위한 CMP공정에서 층간절연막의 손상을 방지하는 캡핑막으로 이용된다.
도 3b를 참조하면, 상기 구리금속 패턴(110)을 노출시키기 위한 비아를 형성하기 위해 상기 제1층간절연막(120) 상에 마스크 패턴인 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 적용하여 상기 포토레지스트 패턴에 의해 노출되는 제1층간절연막(120) 및 제1식각저지막(115)을 순차적으로 이방성 식각함으로서 상기 반도체 기판(100)의 구리금속 패턴(110)을 노출시키는 비아(125)를 형성한다. 상기 비아(125)는 제1층간절연막 패턴(120a) 및 제1식각저지막 패턴(115a)에 포함되어 있다.
이때, 상기 제1층간절연막 패턴(120a)은 제1절연막 패턴(118a) 및 제1캡핑용 절연막 패턴(119a)을 포함하는 구조를 갖는다. 이어서, 에싱 스트립(Ashing strip)공정을 수행하여, 상기 포토레지스트 패턴을 제거한다.
도 3c를 참조하면, 상기 구리금속 패턴(110)을 노출시키는 비아(125)내에 균 일한 두께를 갖는 제1베리어막(130)을 연속적으로 형성한다. 여기서, 상기 제1베리어막(130)은 구리 금속배선(Metal Wire)의 형성시 구리금속이 층간절연막 내로 확산되는 것을 방지하는 역할을 하며, Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN 등의 물질 또는 이들의 조합으로 형성된다.
도 3d 및 도 3e를 참조하면, 상기 제1베리어막(130)이 형성된 비아(125) 내부 및 제1층간절연막 패턴(120a) 상에 비아(125)를 매몰시키는 제1구리 금속층(135)을 형성한다. 상기 구리 금속층(135)은 화학기상증착법(CVD)이나 물리기상증착법(PVD), ALD, E-beam evaporation, electroless chemical deposition, electro chemical deposition 방법등으로 형성될 수 있다.
그리고, 상기 제1구리 금속층(135)의 상면은 불 균일한 두께를 갖기 때문에 상기 제1캡핑용 절연막 패턴(119a)의 상면이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행하여 제1구리 금속배선(135a)을 형성한다. 상기 비아(125) 내부에는 제1베리어막 패턴(130a) 및 제1구리 금속배선(135a)이 존재한다.
다음으로, 도면에는 도시하지 않았지만, 외부 환경이나 후속 공정 등으로부터 야기되는 각종의 오염으로부터 제1구리 금속배선(135a)을 보호할 수 있도록 패시베이션 막(도시하지 안음)을 더 형성한다. 상기 패시베이션 막은 Al, Si, Ta 및 Ti로 이루어진 군으로부터 선택된 물질의 산화막 또는 질화막으로 형성된다.
이어서, 도 3f를 참조하면, 상기 결과물 상에 제2식각저지막(140)및 캡핑막을 포함하는 제2층간절연막(145)을 순차적으로 형성한다. 여기서, 상기 캡핑막을 포함하는 제2층간절연막(145)은 제2절연막(143)과 제2캡핑용 절연막(144)으로 이루어져 있고, 상기 제2층간절연막(145)을 형성하기 위한 물질로는 SiOH ,SiOC, SiOH 등의 Low-K 물질이 적용될 수 있다. 바람직하게는 SiOC물질이 적용된다.
도 3g를 참조하면, 상기 구리금속 배선(135)을 노출시키기 위한 트랜치를 형성하기 위해 상기 제2층간절연막(145) 상에 마스크 패턴인 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 적용하여 상기 포토레지스트 패턴에 의해 노출되는 제2층간절연막(145) 및 제2식각저지막(140)을 순차적으로 이방성 식각함으로서 상기 구리금속 배선(135a)을 노출시키는 트랜치(150)를 형성한다. 상기 트랜치(150)는 제2층간절연막 패턴(145a) 및 제2식각저지막 패턴(140a)이 적층된 구조에 포함되고, 비아(125)의 선폭 보다 큰 선폭을 가지고 있다. 이때, 제2층간절연막 패턴(145a)은 2절연막 패턴(143a) 및 제2캡핑용 절연막 패턴(144a)을 포함하는 구조를 갖는다.
이어서, 에싱 스트립(Ashing strip)공정을 수행하여, 상기 포토레지스트 패턴을 제거한다.
여기서, 캡핑막을 포함하는 제2층간절연막에 대한 형성방법은 앞에서 상세히 설명하였기 때문에 중복을 피하기 위해 언급하지 않기로 한다.
도 3h를 참조하면, 제1구리 금속배선(135a) 노출시키는 트랜치(150) 내면 및 제2층간절연막 패턴(145a) 상면에 균일한 두께를 갖는 제2베리어막(155)을 형성한다. 여기서, 상기 제2베리어막(155)은 구리 금속배선(Metal Wire)의 형성시 구리금 속이 층간절연막 내로 확산되는 것을 방지하는 역할을 하고, Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN 등의 물질 또는 이들의 조합으로 형성된다.
도 3i 및 3j를 참조하면, 상기 제2베리어막(155)이 형성된 트랜치(150) 내부 및 제2층간절연막 패턴(120a) 상에 상기 트랜치(150)를 매몰시키는 제2구리 금속층(160)을 형성한다. 상기 제2구리 금속층(160)은 화학기상증착법(CVD)이나 물리기상증착법(PVD), ALD, E-beam evaporation, electroless chemical deposition, electro chemical deposition 방법등으로 형성될 수 있다.
그리고, 상기 제2구리 금속층(160)의 상면은 불 균일한 두께를 가지고 있기 때문에 상기 제2캡핑용 절연막 패턴(144a)의 상면이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행하여 제2구리 금속배선(160a)을 형성한다. 상기 트랜치(150) 내부에는 제2베리어막 패턴(155a) 및 제2구리 금속배선(160a)이 존재한다.
또한, 도면에는 도시하지 않았지만, 외부 환경이나 후속 공정 등으로부터 야기되는 각종의 오염으로부터 제2금속배선을 보호할 수 있도록 패시베이션 막(도시하지 안음)을 더 형성할 수 있다. 상기 패시베이션 막은 Al, Si, Ta 및 Ti로 이루어진 군으로부터 선택된 물질의 산화막 또는 질화막으로 형성된다.
[실시예2]
도 4a 내지 도 4f는 본 발명의 제2 실시예로서 듀얼 다마신 공정이 적용되는 구리 금속배선의 형성방법을 설명하기 위한 공정 단면도들이다.
도 4a를 참조하면, 구리 금속패턴(310)을 포함하는 반도체 기판(300) 상에 제1식각저지막(315), 제1층간절연막(320), 제2식각저지막(325) 및 캡핑막을 포함하는 제2층간절연막(330)을 순차적으로 형성한다.
여기서, 제1층간절연막(320)은 단일 막질이고, 캡핑막을 포함하는 제2층간절연막(330)은 절연막(328)과 캡핑용 절연막(329)을 포함하는 2중막질 구조를 가지고 있다. 상기 제1층간절연막(320) 및 제2층간절연막(330)을 형성하기 위한 물질로는 SiOH ,SiOC, SiOH 등의 Low-K 물질이 적용될 수 있다. 바람직하게는 SiOC물질이 적용된다.
상기 캡핑막을 포함하는 제2층간절연막(335)의 형성방법에 대한 설명은 상기 실시예 1에서 상세히 언급하였기 때문에 생략하기로 한다.
이어서, 상기 도전성 패턴(310)이 형성된 위치에 해당하는 제1식각저지막(315)을 노출시키는 비아를 형성하기 위해 상기 제2층간절연막(330) 상에 제1식각마스크 패턴인 포토레지스트 패턴(도시하지 않음)을 형성한다.
도 4b를 참조하면, 상기 포토레지스트 패턴을 식각 마스크로 적용하여 상기 포토레지스트 패턴에 의해 노출되는 제2층간절연막(330), 제2식각저지막(325), 제1층간절연막(320)을 순차적으로 이방성 식각함으로써 상기 제1식각저지막(315)을 노출시키는 비아(340)를 형성한다.
이때, 상기 비아(340)의 형성으로 인해 제1층간절연막(320), 제2식각저지막(325) 및 제2층간절연막(330)은 제1층간절연막 패턴(320a), 제2식각저지막 패턴(325a) 및 제2층간절연막 패턴(330a)로 형성되고, 상기 제1식각저지막(315)은 비아를 형성하기 위한 이방성 식각공정의 정지점으로 작용된다. 상기 비아 형성된 제2층간절연막 패턴(320a)은 절연막 제1패턴(328a)과 캡핑용 절연막 제1패턴(329a)이 적층된 구조를 갖는다.
이어서, 에싱스트립(Ashing strip)공정을 수행하여, 상기 포토레지스트 패턴을 제거한다.
도 4c를 참조하면, 상기 비아(340)가 형성된 제2층간절연막 패턴(330a)에 상기 비아(340)를 노출시키는 제2식각마스크인 포토레지스트 패턴(도시하지 않음)을 형성한다. 이후 상기 포토레지스트 패턴에 의해 노출된 제2층간절연막(330a) 패턴을 이방성 식각함으로서, 상기 제2산화막 패턴(330a)에 비아(340) 보다 넓은 개구부를 갖는 트랜치(345)를 형성한다. 상기 트랜치(345)가 형성된 제2층간절연막 패턴(330b)은 절연막 제2패턴(328b) 및 캡핑용 절연막 제2패턴(329b)이 적층된 구조를 갖는다.
이어서, 상기 비아(340) 및 트랜치(345)에 의해 노출되는 제1식각저지막 및 제2식각저지막 패턴(315,325a)을 제거한다. 이때, 상기 비아(340) 및 트랜치(345)의 형성으로 생성된 개구부는 듀얼다마신 구조를 갖는다.
도 4d를 참조하면, 상기 결과물 상에 균일한 두께를 갖는 베리어막(350)을 연속적으로 형성한다. 여기서, 상기 베리어막(350)은 금속배선(Metal Wire)의 형성시 금속배선을 구성하는 금속물질이 층간절연막 내로 확산되는 것을 방지하는 역할을 하며, Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN 등의 물질 또는 이들의 조합으로 형성된다.
도 4e 및 4f를 참조하면, 상기 베리어막(350)의 형성이후 상기 비아 및 트랜치(340,345)를 매몰시키는 구리 금속층(360)을 형성한다. 상기 구리 금속층(360)은 화학기상증착법(CVD)이나 물리기상증착법(PVD), ALD, E-beam evaporation, electroless chemical deposition, electro chemical deposition 등을 이용하여 형성할 수 있다. 이어서, 상기 구리 금속층(360)은 불 균일한 두께를 갖기 때문에 상기 제2층간절연막 패턴(330b)의 제2캡핑용 절연막 제2패턴(329b)의 표면이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행함으로써 듀얼 다마신 구조를 갖는 구리 금속배선(360a)을 형성한다.
다음으로, 도면에는 도시하지 않았지만, 외부 환경이나 후속 공정 등으로부터 야기되는 각종의 오염으로부터 금속배선(360a)을 보호할 수 있도록 패시베이션 막을 더 형성한다. 상기 패시베이션 막은 Al, Si, Ta 및 Ti로 이루어진 군으로부터 선택된 물질의 산화막 또는 질화막으로 형성된다.
이상에서 설명한 방법으로 형성된 본 발명의 캡핑막을 포함하는 층간절연막은 캡핑막과 절연막 사이에는 계면이 존재하지 않아 세정 공정시 세정액의 침투로 인한 절연막의 손상을 방지할 수 있다. 또한, 캡핑막과 절연막 사이에 계면이 존재하지 않기 때문에 계면을 따라 흐르는 전류의 누설이 발생하지 않아 반도체 소자의 신뢰성을 향상시킬 수 있는 특성을 갖는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변시킬 수 있다.

Claims (16)

  1. 실리콘 소스가스, 반응가스를 이용하여 기판 상에 절연막(dielectric layer)을 증착하는 단계; 및
    상기 기판 상에 증착되는 절연막이 제1두께로 형성될 때 인시튜(in-situ)하에서 산화가스의 유량만을 증가시켜 제2두께를 갖는 캡핑용 절연막(Caping Layer)을 형성하는 단계를 포함하는 캡핑막을 포함하는 층간절연막 형성방법.
  2. 제1항에 있어서, 상기 실리콘 소스가스는 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 테트라에틸옥시실란(TEOS), 테트라메틸옥시실란(TMOS) , 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 테트라메틸-사이클로테트라실록산, 디메틸-디메톡시실란으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 캡핑막을 포함하는 층간절연막 형성방법.
  3. 제1항에 있어서, 상기 반응가스는 탄화가스, 수소가스, 불소가스 및 산화가스로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 캡핑막을 포함하는 층간절연막 형성방법.
  4. 제1항에 있어서, 상기 절연막은 SiOC, SiOF 및 SiOH막으로 이루어진 그룹 중 에서 선택된 하나이고, 상기 캡핑용 절연막은 상기 절연막에 비해 산소의 농도가 상대적으로 높은 SiOC, SiOF 및 SiOH막으로 이루어진 그룹 중에서 선택된 하나인 것을 특징으로 하는 캡핑막을 포함하는 층간절연막 형성방법.
  5. 제4항에 있어서, 상기 절연막 및 캡핑용 절연막은 플라즈마-화학기상증착(PECVD)방법으로 형성되는 것을 특징으로 하는 캡핑막을 포함하는 층간절연막 형성방법.
  6. 제1항에 있어서, 제1두께는 다마신 공정을 통하여 형성하고자 하는 금속배선의 두께이고, 제2두께는 금속 배선을 형성하기 위한 CMP공정시 적용되는 캡핑막의 두께인 것을 특징으로 하는 캡핑막을 포함하는 층간절연막 형성방법.
  7. 도전성 패턴을 포함하는 기판 상에 실리콘 소스가스, 반응가스를 이용하여 절연막을 증착하는 단계;
    상기 기판 상에 증착되는 절연막이 제1두께로 형성될 때 인시튜(in-situ)하에서 산화가스의 유량만을 증가시켜 제2두께를 갖는 캡핑용 절연막을 형성하는 단계; 및
    상기 절연막 및 캡핑용 절연막을 포함하는 층간절연막에 다마신 공정을 적용하여 상기 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하는 반도체 장치의 금속배선 형성방법.
  8. 제7항에 있어서, 상기 실리콘 소스가스는 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 테트라에틸옥시실란(TEOS), 테트라메틸옥시실란(TMOS) , 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 테트라메틸-사이클로테트라실록산, 디메틸-디메톡시실란으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  9. 제7항에 있어서, 상기 반응가스는 탄화가스, 수소가스, 불소가스 및 산화가스로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  10. 제7항에 있어서, 상기 절연막은 SiOC, SiOF 및 SiOH막으로 이루어진 그룹 중에서 선택된 하나이고, 상기 캡핑용 절연막은 상기 절연막에 비해 산소의 농도가 상대적으로 높은 SiOC, SiOF 및 SiOH막으로 이루어진 그룹 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  11. 제10항에 있어서, 상기 절연막 및 캡핑용 절연막은 플라즈마화학기상증착(PECVD)방법으로 형성되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  12. 제7항에 있어서, 제1두께는 다마신 공정을 통하여 형성하고자 하는 금속배선의 두께이고, 제2두께는 금속배선을 형성하기 위한 CMP공정시 적용되는 캡핑막의 두께인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  13. 제7항에 있어서, 상기 다마신 공정은 싱글 다마신 공정 또는 듀얼 다마신 공정인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  14. 제7항에 있어서, 상기 금속배선을 형성하는 단계는
    (a) 상기 절연막 및 캡핑용 절연막을 패터닝하여 도전성 패턴을 노출시키는 트랜치를 형성하는 단계;
    (b) 상기 트랜치 내에 균일한 두께를 갖는 베리어막을 증착하는 단계;
    (c)상기 베리어막이 증착된 트랜치를 매몰시키는 금속층을 형성하는 단계; 및
    (d) 상기 캡핑용 절연막 상에 존재하는 금속층에 CMP공정을 적용함으로서, 상기 트랜치 내에만 존재하는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제7항에 있어서, 상기 금속배선을 형성하는 단계는
    (a) 상기 캡핑용 절연막 및 절연막을 순차적으로 패터닝하여 도전성 패턴을 노출시키는 비아를 형성하는 단계;
    (b) 상기 비아 및 상기 비아를 포함하는 캡핑용 절연막을 노출시키는 식각마스크를 적용하여 상기 도전성 패턴이 노출되지 않도록 상기 캡핑용 절연막 및 절연막을 순차적으로 패터닝함으로서, 비아 및 트랜치를 포함하는 개구부를 형성하는 단계; 및
    (c) 상기 개구부 내에 균일한 두께를 갖는 베리어막을 증착하는 단계;
    (d) 상기 베리어막이 증착된 개구부를 매몰시키는 금속층을 형성하는 단계; 및
    (e) 상기 캡핑용 절연막 상에 존재하는 금속층에 CMP공정을 적용함으로서, 상기 개구부 내에만 존재하는 구리 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제14항 및 제15항에 있어서, 상기 베리어막은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN 및 WSiN으로 이루어진 군으로부터 선택된 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
KR1020030052008A 2003-07-28 2003-07-28 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법 KR100541185B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030052008A KR100541185B1 (ko) 2003-07-28 2003-07-28 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법
US10/899,934 US7202160B2 (en) 2003-07-28 2004-07-27 Method of forming an insulating structure having an insulating interlayer and a capping layer and method of forming a metal wiring structure using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030052008A KR100541185B1 (ko) 2003-07-28 2003-07-28 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법

Publications (2)

Publication Number Publication Date
KR20050013381A KR20050013381A (ko) 2005-02-04
KR100541185B1 true KR100541185B1 (ko) 2006-01-11

Family

ID=34101731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030052008A KR100541185B1 (ko) 2003-07-28 2003-07-28 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법

Country Status (2)

Country Link
US (1) US7202160B2 (ko)
KR (1) KR100541185B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795363B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7115508B2 (en) * 2004-04-02 2006-10-03 Applied-Materials, Inc. Oxide-like seasoning for dielectric low k films
US7112541B2 (en) * 2004-05-06 2006-09-26 Applied Materials, Inc. In-situ oxide capping after CVD low k deposition
US7189658B2 (en) * 2005-05-04 2007-03-13 Applied Materials, Inc. Strengthening the interface between dielectric layers and barrier layers with an oxide layer of varying composition profile
US7273823B2 (en) * 2005-06-03 2007-09-25 Applied Materials, Inc. Situ oxide cap layer development
JP2006339584A (ja) * 2005-06-06 2006-12-14 Sharp Corp 半導体装置およびその製造方法
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
KR100741269B1 (ko) * 2006-06-28 2007-07-19 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
KR100796724B1 (ko) * 2006-09-05 2008-01-21 삼성전자주식회사 커패시터 및 이의 제조 방법
US8030203B2 (en) * 2007-03-06 2011-10-04 Hynix Semiconductor Inc. Method of forming metal line of semiconductor device
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
KR101380311B1 (ko) * 2012-05-15 2014-04-02 주식회사 동부하이텍 이미지 센서 및 그 제조 방법
CN102842569A (zh) * 2012-09-24 2012-12-26 复旦大学 一种用于铜互连的刻蚀阻挡层及其制造方法
KR102052664B1 (ko) * 2013-03-15 2019-12-06 삼성전자주식회사 트리알킬실란 계열의 실리콘 전구체 및 이를 이용하는 박막 형성 방법
KR102424993B1 (ko) * 2017-09-11 2022-07-25 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627532B1 (en) 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
EP1094506A3 (en) 1999-10-18 2004-03-03 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
KR100391992B1 (ko) 2000-12-08 2003-07-22 삼성전자주식회사 저유전율 층간절연막을 가지는 반도체 장치 형성 방법
US6936533B2 (en) * 2000-12-08 2005-08-30 Samsung Electronics, Co., Ltd. Method of fabricating semiconductor devices having low dielectric interlayer insulation layer
US6576545B1 (en) * 2001-03-29 2003-06-10 Advanced Micro Devices, Inc. Semiconductor devices with dual nature capping/ARC layers on fluorine doped silica glass inter-layer dielectrics and method of forming capping/ARC layers
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6656837B2 (en) * 2001-10-11 2003-12-02 Applied Materials, Inc. Method of eliminating photoresist poisoning in damascene applications
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US6815332B2 (en) * 2002-10-30 2004-11-09 Asm Japan K.K. Method for forming integrated dielectric layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795363B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
KR20050013381A (ko) 2005-02-04
US20050026422A1 (en) 2005-02-03
US7202160B2 (en) 2007-04-10

Similar Documents

Publication Publication Date Title
US7816280B2 (en) Semiconductor device, semiconductor wafer, and methods of producing the same device and wafer
US7741224B2 (en) Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
KR100541185B1 (ko) 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
US7088003B2 (en) Structures and methods for integration of ultralow-k dielectrics with improved reliability
US6737747B2 (en) Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof
JP5500810B2 (ja) 多層配線構造に空隙を形成する方法
US6566283B1 (en) Silane treatment of low dielectric constant materials in semiconductor device manufacturing
US7282441B2 (en) De-fluorination after via etch to preserve passivation
US20040152336A1 (en) Semiconductor device and its manufacturing method
KR20020072035A (ko) 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자
KR20070087856A (ko) 반도체 장치의 금속 배선 및 그 형성 방법
US6784095B1 (en) Phosphine treatment of low dielectric constant materials in semiconductor device manufacturing
US20020173079A1 (en) Dual damascene integration scheme using a bilayer interlevel dielectric
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
JP4692319B2 (ja) 半導体装置の製造方法
US20060110912A1 (en) Semiconductor devices with composite etch stop layers and methods of fabrication thereof
JP2000183150A (ja) 半導体装置の製造方法
US6403471B1 (en) Method of forming a dual damascene structure including smoothing the top part of a via
KR100546940B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR20070033175A (ko) 반도체 장치의 금속 배선 형성 방법
KR100574560B1 (ko) 반도체 소자의 금속배선 형성 방법
US20070293034A1 (en) Unlanded via process without plasma damage
KR20230085819A (ko) 패터닝 프로세스를 위한 막 성막
KR20060118257A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091214

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee