KR20110130017A - 멀티-칩 패키지 및 그의 제조 방법 - Google Patents

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Abstract

멀티-칩 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지 및 인터포저 칩을 포함한다. 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상부에 배치된다. 인터포저 칩은 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 개재된다. 인터포저 칩은 상기 제 1 패키지를 수용하는 수용홈을 갖는다. 따라서, 연결 단자들의 크기를 최대한 작게 하면서도 제 1 반도체 패키지와 제 2 반도체 패키지 간의 전기적 연결 신뢰도를 크게 향상시킬 수 있다.

Description

멀티-칩 패키지 및 그의 제조 방법{MULTI-CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 멀티-칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지, 및 이러한 멀티 칩 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 멀티-칩 패키지에 대한 연구가 활발히 진행되고 있다.
종래의 멀티-칩 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지, 및 외부접속단자들을 포함한다. 제 2 반도체 패키지는 제 1 반도체 패키지의 상부에 배치된다. 제 1 반도체 패키지는 제 1 연결 단자들을 포함한다. 제 1 연결 단자들은 제 1 반도체 패키지의 제 1 패키지 기판의 하부면에 실장된다. 제 2 연결 단자들은 제 1 반도체 패키지와 제 2 반도체 패키지 사이에 개재되어, 제 1 반도체 패키지의 제 1 패키지 기판과 제 2 반도체 패키지의 제 2 패키지 기판을 전기적으로 연결시킨다. 외부접속단자들은 제 2 패키지 기판의 하부면에 실장된다.
여기서, 제 2 외부접속단자들은 제 1 패키지 기판과 제 2 패키지 기판의 가장자리들 사이에 배치되므로, 제 1 패키지 기판과 제 2 패키지 기판 간의 간격과 대응하는 크기를 가질 것이 요구된다. 제 1 패키지 기판과 제 2 패키지 기판 간의 전기적 연결 신뢰도를 높이기 위해서 제 2 외부접속단자의 크기를 너무 크게 하면, 이웃하는 제 2 외부접속단자들 간에 전기적 쇼트가 발생될 소지가 매우 높다. 반면에, 제 2 외부접속단자들 간에 전기적 쇼트가 발생되는 것을 방지하기 위해 제 2 외부접속단자의 크기를 줄이게 되면, 제 2 외부접속단자와 제 1 패키지 기판 간에 갭이 형성되어 제 2 외부접속단자와 제 1 패키지 기판이 전기적으로 연결되지 못하는 문제가 발생될 가능성이 있다.
또한, 제 1 반도체 패키지의 제 1 반도체 칩이 제 1 패키지 기판의 상부면 중앙부에 배치되므로, 제 2 외부접속단자들은 제 1 패키지 기판의 가장자리 상에 배열될 수밖에 없다. 이로 인하여, 제 2 반도체 패키지에 적용 가능한 제 2 반도체 칩의 종류가 제 2 외부접속단자가 제 2 패키지 기판의 가장자리에만 배열된 구조로 한정될 수밖에 없다. 예를 들어서, 제 2 외부접속단자가 제 2 패키지 기판의 하부면 전체에 배열된 구조를 갖는 반도체 칩은 제 2 반도체 패키지에 사용될 수 없다.
본 발명의 실시예들은 외부접속단자의 크기에 상관없이 외부접속단자들 간의 전기적 쇼트를 방지하고 외부접속단자들과 패키지 기판 간의 전기적 연결 신뢰도가 향상시키면서, 적층될 수 있는 반도체 칩의 종류도 제한되지 않는 멀티-칩 패키지를 제공한다.
또한, 본 발명의 실시예들은 상기된 멀티-칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지 및 인터포저 칩을 포함한다. 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상부에 배치된다. 인터포저 칩은 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 개재된다. 인터포저 칩은 상기 제 1 패키지를 수용하는 수용홈을 갖는다.
본 발명의 일 실시예에 따르면, 상기 인터포저 칩은 상기 수용홈을 갖는 인터포저 기판, 및 상기 인터포저 기판의 하부면 가장자리에 실장되어, 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지를 전기적으로 연결시키는 인터포저 단자들을 포함할 수 있다. 상기 수용홈은 상기 인터포저 기판의 하부면 중앙부에 형성될 수 있다. 상기 인터포저 기판은 상기 제 2 반도체 패키지의 하부면과 접촉하는 상부면을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 반도체 패키지는 제 1 패키지 기판, 상기 제 1 패키지 기판의 상부에 배치된 제 1 반도체 칩, 및 상기 제 1 반도체 칩과 상기 제 1 패키지 기판 사이에 개재되어, 상기 제 1 반도체 칩과 상기 제 1 패키지 기판을 전기적으로 연결시키는 제 1 연결 단자들을 포함할 수 있다. 상기 제 1 패키지 기판은 수동 소자들을 상기 제 1 패키지 기판의 상부면 가장자리에 배치할 수 있도록 상기 인터포저 칩의 폭보다 넓은 폭을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상부에 배치된 제 2 패키지 기판, 상기 제 2 패키지 기판 상에 배치되어, 상기 제 2 패키지 기판과 전기적으로 연결된 제 2 반도체 칩, 및 상기 제 2 패키지 기판과 상기 인터포저 칩 사이에 배치되어, 상기 제 2 패키지 기판과 상기 인터포저 칩을 전기적으로 연결시키는 제 2 연결 단자들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 멀티-칩 패키지는 상기 제 1 반도체 패키지의 하부면에 실장된 외부접속단자들을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지의 제조 방법에 따르면, 제 1 반도체 패키지를 인터포저 칩의 하부면에 형성된 수용홈에 수용시킨다. 상기 인터포저 칩 상에 제 2 반도체 패키지를 실장한다.
본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 제 1 반도체 패키지의 하부면에 외부접속단자들을 실장하는 단계를 더 포함할 수 있다.
이와 같은 본 발명에 따르면, 제 1 반도체 칩을 수용하는 구조를 갖는 인터포저 칩을 매개로 제 1 연결 단자들과 제 2 연결 단자들이 서로 전기적으로 연결된다. 따라서, 연결 단자들의 크기를 최대한 작게 하면서도 제 1 반도체 패키지와 제 2 반도체 패키지 간의 전기적 연결 신뢰도를 크게 향상시킬 수 있다. 또한, 제 2 연결 단자들은 제 1 반도체 칩이 아닌 인터포저 칩의 상부면에 접촉하게 되므로, 제 2 패키지 기판의 하부면 전체에 제 2 연결 단자들을 배열시킬 수 있다. 따라서, 제 2 반도체 패키지에 적용 가능한 제 2 반도체 칩의 종류가 제한되지 않는다.
도 1은 본 발명의 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2는 도 1의 멀티-칩 패키지의 인터포저 칩을 나타낸 단면도이다.
도 3은 도 1의 멀티-칩 패키지의 제 2 패키지 기판을 나타낸 저면도이다.
도 4 내지 도 8은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
멀티-칩 패키지
도 1은 본 발명의 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이고, 도 2는 도 1의 멀티-칩 패키지의 인터포저 칩을 나타낸 단면도이며, 도 3은 도 1의 멀티-칩 패키지의 제 2 패키지 기판을 나타낸 저면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 멀티-칩 패키지(500)는 제 1 반도체 패키지(100), 제 2 반도체 패키지(200), 인터포저 칩(300) 및 외부접속단자(400)들을 포함한다.
제 1 반도체 패키지(100)는 제 1 패키지 기판(110), 제 1 반도체 칩(120), 제 1 연결 단자들(130) 및 언더필링층(140)을 포함한다.
제 1 패키지 기판(110)은 절연 기판(미도시) 및 회로 패턴(미도시)을 포함한다. 회로 패턴은 절연 기판에 내장되어, 절연 기판의 상부면과 하부면을 통해 부분적으로 노출된다. 노출된 회로 패턴 부분들이 접속 단자들이 실장되는 랜드들에 해당된다.
제 1 반도체 칩(120)은 제 1 패키지 기판(110)의 상부에 배치된다. 제 1 반도체 칩(120)과 제 1 패키지 기판(110) 사이에 갭이 형성된다. 본 실시예에서, 제 1 반도체 칩(120)은 플립 칩을 포함한다. 따라서, 제 1 반도체 칩(120)은 제 1 패키지 기판(110)을 향하는 본딩 패드(미도시)들을 갖는다. 즉, 본딩 패드들은 제 1 반도체 칩(120)의 하부면에 배열된다. 다른 실시예로서, 제 1 반도체 칩(120)은 리드 프레임, 본딩 와이어 등을 포함하는 구조를 가질 수도 있다.
제 1 연결 단자(130)들은 제 1 반도체 칩(120)의 본딩 패드들 각각에 실장된다. 제 1 연결 단자(130)들은 제 1 패키지 기판(110)의 회로 패턴들에 연결된다. 따라서, 제 1 반도체 칩(120)은 제 1 연결 단자(130)들을 매개로 제 1 패키지 기판(110)에 전기적으로 연결된다. 본 실시예에서, 제 1 연결 단자(130)들은 솔더 볼, 솔더 범프 등을 포함할 수 있다.
언더필링층(140)이 제 1 패키지 기판(110)과 제 1 반도체 칩(120) 사이에 형성되어, 제 1 연결 단자(130)들의 노출을 방지한다. 따라서, 언더필링층(140)은 외부 충격으로부터 제 1 연결 단자(130)들을 보호한다. 본 실시예에서, 언더필링층(140)은 에폭시 몰딩 컴파운드(epoxy molding compound:EMC)를 포함할 수 있다.
제 2 반도체 패키지(200)는 제 2 패키지 기판(210), 제 2 반도체 칩(220), 제 2 연결 단자들(230), 몰딩 부재(140), 및 도전성 연결부재(250)를 포함한다.
제 2 패키지 기판(210)은 제 1 패키지 기판(110)보다 작은 폭을 갖는다. 따라서, 제 1 패키지 기판(110)의 상부면 가장자리가 제 2 패키지 기판(210)으로부터 노출된다. 본 실시예에서, 캐패시터 등과 같은 수동 소자(450)들은 제 1 패키지 기판(110)의 상부면 가장자리 상에 실장할 수 있다.
제 2 패키지 기판(210)은 절연 기판(미도시) 및 회로 패턴(미도시)을 포함한다. 회로 패턴은 절연 기판에 내장되어, 절연 기판의 상부면과 하부면을 통해 부분적으로 노출된다. 노출된 회로 패턴 부분들이 접속 단자들이 실장되는 랜드들에 해당된다. 본 실시예에서, 회로 패턴들은 제 2 패키지 기판(210)의 하부면 전체를 통해서 노출된다. 반면에, 회로 패턴들은 제 2 패키지 기판(210)의 상부면 가장자리를 통해서 노출된다.
제 2 반도체 칩(220)은 제 2 패키지 기판(210)의 상부면 중앙부에 배치된다. 따라서, 제 2 반도체 칩(220)과 제 2 패키지 기판(210) 사이에 갭이 형성되지 않는다. 본 실시예에서, 따라서, 제 2 반도체 칩(220)은 제 2 패키지 기판(210)의 반대를 향하는 본딩 패드(미도시)들을 갖는다. 즉, 본딩 패드들은 제 2 반도체 칩(220)의 상부면 가장자리에 배열된다. 다른 실시예로서, 제 2 반도체 칩(220)은 플립 칩을 포함할 수도 있다.
제 2 연결 단자(230)들은 제 2 패키지 기판(210)의 하부면에 실장된다. 즉, 제 2 연결 단자(230)들은 제 2 패키지 기판(210)의 하부면을 통해 노출된 회로 패턴들에 실장된다. 본 실시예에서, 제 2 연결 단자(230)들은 솔더 볼, 솔더 범프 등을 포함할 수 있다.
도전성 연결부재(250)들이 제 2 반도체 칩(220)의 본딩 패드들과 제 2 패키지 기판(210)의 상부면을 통해 노출된 회로 패턴들을 전기적으로 연결시킨다. 따라서, 제 2 반도체 칩(220)은 도전성 연결부재(250)들을 매개로 제 2 패키지 기판(210)에 전기적으로 연결된다. 본 실시예에서, 도전성 연결부재(250)들은 금이나 알루미늄 등과 같은 금속 와이어들을 포함할 수 있다.
몰딩 부재(240)가 도전성 연결부재(250)들이 노출되지 않도록 제 2 패키지 기판(210)과 제 2 반도체 칩(220) 상에 형성된다. 몰딩부재(240)은 외부 충격으로부터 제 2 반도체 칩(220)과 제 2 연결 단자(230)들을 보호한다. 본 실시예에서, 몰딩 부재(240)는 에폭시 몰딩 컴파운드(epoxy molding compound:EMC)를 포함할 수 있다.
인터포저 칩(300)은 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이에 개재된다. 인터포저 칩(300)은 인터포저 기판(310) 및 인터포저 단자(320)들을 포함한다.
인터포저 기판(310)은 제 1 반도체 칩(120)과 물리적으로 접촉한 뿐이고 전기적으로는 연결되지 않는다. 인터포저 기판(310)은 제 1 반도체 칩(120)을 수용하는 수용홈(312)을 갖는다. 본 실시예에서, 수용홈(312)은 인터포저 기판(310)의 하부면 중앙부에 형성된다. 또한, 수용홈(312)은 제 1 반도체 칩(120)의 크기와 대응하는 크기를 갖는다. 따라서, 수용홈(312)은 제 1 반도체 칩(120)의 측면과 상부면에 각각 접촉하는 측면과 상부면을 갖는다. 다른 실시예로서, 수용홈(312)의 측면과 제 1 반도체 칩(120)의 측면 사이에 미세한 갭이 형성될 수도 있다.
본 실시예에서, 인터포저 기판(310)은 제 2 패키지 기판(210)과 실질적으로 동일한 폭을 갖는다. 따라서, 제 1 패키지 기판(110)의 상부면 가장자리는 인터포저 기판(310)에 의해 차단되지 않고 노출된다.
또한, 인터포저 기판(310)의 하부면은 제 1 반도체 칩(120)의 하부면과 실질적으로 동일한 평면 상에 위치한다. 따라서, 제 1 반도체 칩(120)의 하부면은 인터포저 기판(310)의 하부면으로부터 돌출되지 않는다. 도시되지는 않았지만, 회로 패턴이 인터포저 기판(310)에 내장되어, 인터포저 기판(310)의 상부면과 하부면을 통해 각각 노출된다. 특히, 회로 패턴은 인터포저 기판(310)의 상부면 전체에 걸쳐 배열될 수 있다.
제 2 반도체 패키지(200)의 제 2 연결 단자(230)들이 인터포저 기판(310)의 상부면을 통해 노출된 회로 패턴 부분들 상에 실장된다. 여기서, 인터포저 기판(310)의 상부면 전체에 걸쳐서 회로 패턴들이 배열되어 있으므로, 제 2 연결 단자(230)들의 위치가 제한되지 않는다. 즉, 제 2 연결 단자(230)들이 제 2 패키지 기판(210)의 하부면 전체에 걸쳐 배열된 구조, 제 2 패키지 기판(210)의 중앙부에만 배열된 구조, 또는 제 2 패키지 기판(210)의 가장자리에만 배열된 구조를 갖는 제 2 반도체 패키지(200)를 인터포저 칩(300)을 이용해서 제 1 반도체 패키지(100) 상에 적층할 수가 있다. 결과적으로, 인터포저 칩(300)을 이용하게 되면, 제 1 반도체 패키지(100) 상에 적층 가능한 제 2 반도체 패키지(200)의 종류가 제한되지 않는다.
또한, 인터포저 기판(310)과 제 2 패키지 기판(210) 간의 간격은 임의로 조정할 수 있으므로, 인터포저 기판(310)과 제 2 패키지 기판(210) 사이에 배열되는 제 2 연결 단자(230)들의 크기 역시 제한되지 않는다. 따라서, 인터포저 기판(310)과 제 2 패키지 기판(210) 간의 전기적 연결을 보장하는 한도 내에서, 제 2 연결 단자(230)의 크기를 매우 작게 형성할 수가 있다. 결과적으로, 멀티-칩 패키지(500)의 높이를 줄일 수가 있다.
인터포저 단자(320)들은 인터포저 기판(310)의 하부면에 실장된다. 즉, 인터포저 단자(320)들은 인터포저 기판(310)의 하부면을 통해 노출된 회로 패턴들에 실장된다. 따라서, 제 2 반도체 칩(220)은 도전성 연결부재(250), 제 2 패키지 기판(210), 제 2 연결 단자(230), 인터포저 기판(310) 및 인터포저 단자(320)들을 통해서 제 1 패키지 기판(110)에 전기적으로 연결된다.
본 실시예에서, 인터포저 단자(320)들은 제 1 연결 단자(130)들과 실질적으로 동일한 구조 및 재질을 포함한다. 즉, 인터포저 단자(320)들과 제 1 연결 단자(130)들은 별개의 공정들을 통해 형성하지 않고, 동일한 공정을 통해서 형성한다. 따라서, 인터포저 단자(320)들은 솔더 볼, 솔더 범프 등을 포함할 수 있다. 다른 실시예로서, 인터포저 단자(320)들은 제 1 연결 단자(130)들과는 다르게 별도의 공정을 통해서 형성할 수도 있다. 또한, 언더필링층(140)도 인터포저 단자(320)들이 노출되지 않도록 인터포저 기판(310)과 제 1 패키지 기판(110) 사이에도 형성된다.
여기서, 인터포저 기판(310)과 제 1 패키지 기판(110) 간의 간격도 임의로 조정할 수 있으므로, 인터포저 기판(310)과 제 1 패키지 기판(110) 사이에 배열되는 제 1 연결 단자(130)들의 크기 역시 제한되지 않는다. 따라서, 인터포저 기판(310)과 제 1 패키지 기판(110) 간의 전기적 연결을 보장하는 한도 내에서, 제 1 연결 단자(130)의 크기를 매우 작게 형성할 수가 있다. 결과적으로, 멀티-칩 패키지(500)의 높이를 더욱 줄일 수가 있다.
외부접속단자(400)들은 제 1 패키지 기판(110)의 하부면에 실장된다. 따라서, 제 1 반도체 칩(120)은 제 1 연결 단자(130)와 제 1 패키지 기판(110)을 통해서 외부접속단자(400)에 전기적으로 연결된다. 제 2 반도체 칩(220)은 도전성 연결부재(250), 제 2 패키지 기판(210), 제 2 연결 단자(230), 인터포저 기판(310), 인터포저 단자(320), 및 제 1 패키지 기판(110)을 통해서 외부접속단자(400)에 전기적으로 연결된다. 본 실시예에서, 외부접속단자(400)들은 솔더 볼을 포함할 수 있다.
본 실시예에 따르면, 제 1 반도체 칩을 수용하는 구조를 갖는 인터포저 칩을 매개로 제 1 연결 단자들과 제 2 연결 단자들이 서로 전기적으로 연결된다. 따라서, 연결 단자들의 크기를 최대한 작게 하면서도 제 1 반도체 패키지와 제 2 반도체 패키지 간의 전기적 연결 신뢰도를 크게 향상시킬 수 있다. 또한, 제 2 연결 단자들은 제 1 반도체 칩이 아닌 인터포저 칩의 상부면에 접촉하게 되므로, 제 2 패키지 기판의 하부면 전체에 제 2 연결 단자들을 배열시킬 수 있다. 따라서, 제 2 반도체 패키지에 적용 가능한 제 2 반도체 칩의 종류가 제한되지 않는다.
멀티-칩 패키지의 제조 방법
도 4 내지 도 8은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 4를 참조하면, 제 1 연결 단자(130)들을 플립 칩 구조를 갖는 제 1 반도체 칩(120)의 본딩 패드에 실장한다. 본 실시예에서, 제 1 연결 단자(130)들은 리플로우 공정, 스크린 프린팅 공정 등을 통해 형성할 수 있다.
도 5를 참조하면, 인터포저 단자(320)들을 인터포저 기판(310)의 하부면에 실장하여, 인터포저 칩(300)을 완성한다. 본 실시예에서, 인터포저 단자(320)들은 리플로우 공정, 스크린 프린팅 공정 등을 통해 형성할 수 있다.
도 6을 참조하면, 제 1 반도체 칩(120)을 인터포저 칩(300)의 수용홈(312)에 수용시킨다. 여기서, 접착제(미도시)를 수용홈(312)의 내면에 도포하여, 제 1 반도체 칩(120)을 수용홈(312)의 내면에 견고히 부착시킬 수 있다.
본 실시예에서는, 제 1 연결 단자(130)들과 인터포저 단자(320)들은 별개의 공정들을 통해서 형성하는 것으로 설명하였다. 그러나, 제 1 반도체 칩(120)을 인터포저 칩(300)의 수용홈(312)에 먼저 수용시킨 다음, 제 1 연결 단자(130)들과 인터포저 단자(320)들은 동일한 공정을 통해서 형성할 수도 있다.
도 7을 참조하면, 제 1 반도체 칩(120)과 인터포저 칩(300)을 제 1 패키지 기판(110)의 상부면에 실장한다. 즉, 제 1 연결 단자(130)들과 인터포저 단자(320)들은 제 1 패키지 기판(110)의 상부면을 통해 노출된 회로 패턴들에 실장한다.
여기서, 본 실시예에서는, 제 2 반도체 패키지(200)를 제 1 반도체 패키지(100) 상에 적층하기 전에, 외부접속단자(400)들이 제 1 패키지 기판(110)의 하부면에 미리 실장하는 것으로 설명하였다. 다른 실시예로서, 제 2 반도체 패키지(200)를 제 1 반도체 패키지(100) 상에 적층한 다음, 외부접속단자(400)들은 제 1 패키지 기판(110)의 하부면에 실장할 수도 있다.
또한, 본 실시예에서는, 제 2 반도체 패키지(200)를 제 1 반도체 패키지(100) 상에 적층하기 전에, 수동소자(450)들을 제 1 패키지 기판(110)의 상부면 가장자리 상에 미리 배치한다. 다른 실시예로서, 제 2 반도체 패키지(200)를 제 1 반도체 패키지(100) 상에 적층한 다음, 수동소자(450)들은 제 1 패키지 기판(110)의 상부면 가장자리 상에 배치할 수도 있다.
도 8을 참조하면, 제 2 반도체 패키지(200)를 마련한다. 본 실시예에서는, 제 2 반도체 칩(220)을 제 2 패키지 기판(210) 상에 배치한다. 도전성 연결부재(250)들을 제 2 반도체 칩(220)의 본딩 패드와 제 2 패키지 기판(210)의 회로 패턴 사이에 연결한다. 제 2 연결 단자(230)들은 제 2 패키지 기판(210)의 하부면에 실장한다. 제 2 반도체 칩(220)과 도전성 연결부재(250)가 노출되지 않도록, 몰딩 부재(240)를 제 2 패키지 기판(210)과 제 2 반도체 칩(220) 상부에 형성한다. 본 실시예에서, 제 2 연결 단자(230)들은 리플로우 공정, 스크린 프린팅 공정 등을 통해 형성할 수 있다.
제 2 반도체 패키지(200)를 인터포저 칩(300) 상에 적층하여, 도 1에 도시된 멀티-칩 패키지(500)를 완성한다. 즉, 제 2 연결 단자(230)들은 인터포저 기판(310)의 상부면을 통해 노출된 회로 패턴들에 실장한다.
상기와 같은 본 실시예에 따르면, 제 1 반도체 칩을 수용하는 구조를 갖는 인터포저 칩을 매개로 제 1 연결 단자들과 제 2 연결 단자들이 서로 전기적으로 연결된다. 따라서, 연결 단자들의 크기를 최대한 작게 하면서도 제 1 반도체 패키지와 제 2 반도체 패키지 간의 전기적 연결 신뢰도를 크게 향상시킬 수 있다. 또한, 제 2 연결 단자들은 제 1 반도체 칩이 아닌 인터포저 칩의 상부면에 접촉하게 되므로, 제 2 패키지 기판의 하부면 전체에 제 2 연결 단자들을 배열시킬 수 있다. 따라서, 제 2 반도체 패키지에 적용 가능한 제 2 반도체 칩의 종류가 제한되지 않는다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 제 1 반도체 패키지 110 ; 제 1 패키지 기판
120 ; 제 1 반도체 칩 130 ; 제 1 연결 단자
200 ; 제 2 반도체 패키지 210 ; 제 2 패키지 기판
220 ; 제 2 반도체 칩 230 ; 제 2 연결 단자
300 ; 인터포저 칩 310 ; 인터포저 기판
320 ; 인터포저 단자 400 ; 외부접속단자

Claims (10)

  1. 제 1 반도체 패키지;
    상기 제 1 반도체 패키지의 상부에 배치된 제 2 반도체 패키지; 및
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 개재되고, 상기 제 1 패키지를 수용하는 수용홈을 갖는 인터포저 칩을 포함하는 멀티-칩 패키지.
  2. 제 1 항에 있어서, 상기 인터포저 칩은
    상기 수용홈을 갖는 인터포저 기판; 및
    상기 인터포저 기판의 하부면 가장자리에 실장되어, 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지를 전기적으로 연결시키는 인터포저 단자들을 포함하는 멀티-칩 패키지.
  3. 제 2 항에 있어서, 상기 수용홈은 상기 인터포저 기판의 하부면 중앙부에 형성된 멀티-칩 패키지.
  4. 제 2 항에 있어서, 상기 인터포저 기판은 상기 제 2 반도체 패키지의 하부면과 접촉하는 상부면을 갖는 멀티-칩 패키지.
  5. 제 1 항에 있어서, 상기 제 1 반도체 패키지는
    제 1 패키지 기판;
    상기 제 1 패키지 기판의 상부에 배치된 제 1 반도체 칩; 및
    상기 제 1 반도체 칩과 상기 제 1 패키지 기판 사이에 개재되어, 상기 제 1 반도체 칩과 상기 제 1 패키지 기판을 전기적으로 연결시키는 제 1 연결 단자들을 포함하는 멀티-칩 패키지.
  6. 제 5 항에 있어서, 상기 제 1 패키지 기판은 수동 소자들을 상기 제 1 패키지 기판의 상부면 가장자리에 배치할 수 있도록 상기 인터포저 칩의 폭보다 넓은 폭을 갖는 멀티-칩 패키지.
  7. 제 1 항에 있어서, 상기 제 2 반도체 패키지는
    상기 제 1 반도체 패키지의 상부에 배치된 제 2 패키지 기판;
    상기 제 2 패키지 기판 상에 배치되어, 상기 제 2 패키지 기판과 전기적으로 연결된 제 2 반도체 칩; 및
    상기 제 2 패키지 기판과 상기 인터포저 칩 사이에 배치되어, 상기 제 2 패키지 기판과 상기 인터포저 칩을 전기적으로 연결시키는 제 2 연결 단자들을 포함하는 멀티-칩 패키지.
  8. 제 1 항에 있어서, 상기 제 1 반도체 패키지의 하부면에 실장된 외부접속단자들을 더 포함하는 멀티-칩 패키지.
  9. 제 1 반도체 패키지를 인터포저 칩의 하부면에 형성된 수용홈에 수용시키는 단계;
    상기 인터포저 칩 상에 제 2 반도체 패키지를 실장하는 단계를 포함하는 멀티-칩 패키지의 제조 방법.
  10. 제 9 항에 있어서, 상기 제 1 반도체 패키지의 하부면에 외부접속단자들을 실장하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
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