KR102387179B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 클럭 라인의 로드를 줄일 수 있는 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 표시장치는 데이터 라인들과 게이트 라인들의 교차 영역에 배치되는 화소들을 갖는 표시영역을 포함한 표시패널, 표시패널의 비표시영역에 배치되며, 게이트 라인들에 게이트 신호들을 공급하는 복수의 스테이지들을 포함하는 게이트 구동부, 복수의 스테이지들에 게이트 제어 신호를 공급하기 위한 게이트 제어 라인, 게이트 구동부 및 게이트 제어 라인 상에 배치된 평탄화층, 게이트 구동부 및 게이트 제어 라인과 중첩하면서 평탄화층 상에 배치되는 캐소드 보조 전극, 및 복수의 스테이지들 및 게이트 제어 라인과 중첩되는 평탄화층의 일부 표면이 노출하도록 캐소드 보조 전극을 관통하는 복수의 아웃가스 홀을 구비하고, 게이트 제어 라인은 제1 게이트 제어 라인, 및 적어도 하나의 절연막을 사이에 두고 제1 게이트 제어 라인과 중첩되며, 적어도 하나의 절연막을 관통하는 제1 콘택홀을 통해 제1 게이트 제어 라인과 접속되는 제2 게이트 제어 라인을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel)와 같은 비자발광 표시장치 및, 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode), 퀀텀닷발광표시장치(QLED: Quantum dot Light Emitting Display)와 같은 전계발광표시장치(Electroluminescence Display) 등 여러 가지 평판표시장치가 활용되고 있다.
이러한 평판 표시장치는 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들에 접속된 다수의 화소들을 포함하는 표시패널, 게이트라인들에 게이트신호들을 공급하는 게이트 구동부, 및 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부, 및 게이트 구동부와 데이터 구동부의 동작 타이밍을 제어하는 타이밍 제어부를 구비한다. 게이트 구동부(GD)는 도 1과 같이 표시패널의 표시영역(AA)을 제외한 비표시영역에 형성될 수 있으며, 복수의 트랜지스터(transistor)들을 갖는 스테이지들을 포함할 수 있다. 이 경우, 게이트 구동부(GD)는 클럭 라인(CL)들을 통해 클럭 신호(CLK)들을 입력받고, 게이트라인들에 게이트신호들을 공급한다. 도 1에서는 설명의 편의를 위해 하나의 클럭 라인만을 도시하였다.
한편, 평판 표시장치의 크기가 증가하는 경우 클럭 라인(CL)의 길이가 길어지므로, 클럭 라인(CL)의 로드(load)가 증가하게 된다. 클럭 라인(CL)의 로드 증가는 클럭 신호(CLK)의 지연(delay)을 초래할 수 있다.
클럭 신호는 도 1과 같이 데이터 구동부와 타이밍 제어부의 기능을 통합한 통합 구동부(ID)로부터 공급될 수 있다. 이 경우, 통합 구동부(ID)로부터 가장 근접한 제1 지점(P1)에서 통합 구동부(ID)로부터 가장 멀리 떨어진 제3 지점(P3)으로 갈수록 클럭 신호(CLK)는 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 변경되는 기간이 길어지며, 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 변경되는 기간이 길어질 수 있다.
이러한 클럭 신호(CLK)의 지연으로 인해 게이트 구동부(GD)의 비정상 구동 또는 화소들의 데이터 전압 공급 기간 부족으로 인한 휘도 균일도 저하 등의 문제가 발생할 수 있다.
본 발명의 실시예는 클럭 라인의 로드를 줄일 수 있는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 표시장치는 데이터 라인들과 게이트 라인들의 교차 영역에 배치되는 화소들을 갖는 표시영역을 포함한 표시패널, 표시패널의 비표시영역에 배치되며, 게이트 라인들에 게이트 신호들을 공급하는 복수의 스테이지들을 포함하는 게이트 구동부, 복수의 스테이지들에 게이트 제어 신호를 공급하기 위한 게이트 제어 라인, 게이트 구동부 및 게이트 제어 라인 상에 배치된 평탄화층, 게이트 구동부 및 게이트 제어 라인과 중첩하면서 평탄화층 상에 배치되는 캐소드 보조 전극, 및 복수의 스테이지들 및 게이트 제어 라인과 중첩되는 평탄화층의 일부 표면이 노출하도록 캐소드 보조 전극을 관통하는 복수의 아웃가스 홀을 구비한다. 게이트 제어 라인은 제1 게이트 제어 라인, 및 적어도 하나의 절연막을 사이에 두고 제1 게이트 제어 라인과 중첩되며, 적어도 하나의 절연막을 관통하는 제1 콘택홀을 통해 제1 게이트 제어 라인과 접속되는 제2 게이트 제어 라인을 포함한다.
본 발명의 다른 실시예에 따른 표시장치는 데이터 라인들과 게이트 라인들의 교차 영역에 배치되는 화소들을 갖는 표시영역을 포함한 표시패널, 표시패널의 비표시영역에 배치되며, 게이트 라인들에 게이트 신호들을 공급하는 복수의 스테이지들을 포함하는 게이트 구동부, 복수의 스테이지들에 게이트 제어 신호를 공급하기 위한 게이트 제어 라인, 게이트 구동부 및 게이트 제어 라인 상에 배치된 평탄화층, 복수의 스테이지들과 게이트 제어 라인과 중첩하면서 평탄화층 상에 배치된 캐소드 보조 전극, 복수의 스테이지들과 중첩되는 평탄화층의 제1 표면 영역이 노출하도록 캐소드 보조 전극을 관통하는 제1 아웃가스 홀; 및 게이트 제어 라인과 중첩되는 평탄화층의 제2 표면 영역이 노출하도록 캐소드 보조 전극을 관통하는 제2 아웃가스 홀을 포함한다.
본 발명의 실시예는 게이트 제어 라인에 해당하는 클럭 라인들과 스타트 라인 각각이 서로 다른 층에 배치된 제1 및 제2 게이트 제어 라인들을 포함하도록 형성한다. 그 결과, 본 발명의 실시예는 게이트 제어 라인에 해당하는 클럭 라인들과 스타트 라인의 로드를 줄일 수 있다.
또한, 본 발명의 실시예는 비표시영역에서 두 개의 평탄화막들, 즉 제1 및 제2 평탄화막들 사이의 남는 공간에 제2 게이트 제어 라인을 형성하고, 제1 콘택홀을 통해 제2 게이트 제어 라인을 제1 게이트 제어 라인과 접속시킨다. 그 결과, 본 발명의 실시예는 애노드 보조 전극 및 제2 고전위 전압 라인과 동일한 공정으로 제2 게이트 제어 라인을 형성할 수 있으므로, 제2 게이트 제어 라인을 형성하는데 별도의 공정이 추가될 필요가 없다.
또한, 본 발명의 실시예는 제2 아웃가스 홀을 게이트 제어 라인에 해당하는 클럭 라인들 및 스타트 라인 상에 형성한다. 그 결과, 본 발명의 실시예는 캐소드 보조 전극이 게이트 제어 라인과 중첩되지 않으므로, 캐소드 보조 전극과 게이트 제어 라인 사이의 기생 용량에 의해 캐소드 보조 전극에 공급된 저전위 전압이 영향을 받는 것을 방지할 수 있다.
나아가, 본 발명의 실시예는 스테이지들 상에 형성되는 제1 아웃가스 홀의 크기를 게이트 제어 라인에 해당하는 클럭 라인들 및 스타트 라인 상에 형성되는 제2 아웃가스 홀의 크기보다 작게 형성한다. 그 결과, 본 발명의 실시예는 아웃가스 홀로 인해 캐소드 보조 전극의 면적이 줄어드는 것을 최소화할 수 있다.
도 1은 표시장치의 클럭 라인을 보여주는 일 예시도면이다.
도 2는 도 1의 클럭 라인의 제1 내지 제3 지점들에서 클럭 신호들을 보여주는 파형도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다.
도 4는 표시장치의 하부기판, 통합 드라이브 IC, 전원 회로보드, 및 전원 공급부를 보여주는 일 예시도면이다.
도 5는 도 4의 표시영역, 제1 게이트 구동부, 및 제2 게이트 구동부를 상세히 보여주는 일 예시도면이다.
도 6은 도 5의 제1 게이트 구동부의 제k 스테이지를 보여주는 일 예시도면이다.
도 7은 도 5의 제1 내지 제4 스테이지들, 제1 및 제2 클럭 라인들, 및 스타트 라인의 접속 구조를 상세히 보여주는 일 예시도면이다.
도 8은 제1 내지 제4 스테이지들, 제1 및 제2 클럭 라인들, 및 스타트 라인 상에 형성된 캐소드 보조 전극을 추가로 보여주는 일 예시도면이다.
도 9는 도 5의 화소의 단면도이다.
도 10은 도 8의 I-I'의 단면도이다.
도 11은 도 8의 Ⅱ-Ⅱ'의 단면도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 4는 표시장치의 하부기판, 통합 드라이브 IC, 전원 회로보드, 및 전원 공급부를 보여주는 일 예시도면이다.
본 발명의 실시예에 따른 표시장치는 게이트 라인들(G1~Gn)에 게이트 신호들을 공급하는 라인 스캐닝 방식으로 화소들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 발광 표시장치(Electroluminescence Display), 퀀텀닷발광표시장치(Quantum dot Lighting Emitting Diode) 및 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 이하에서는 본 발명의 실시예에 따른 표시장치가 유기발광 표시장치로 구현된 것을 예시하였으나, 이에 한정되지 않는다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시장치는 표시패널(10), 제1 게이트 구동부(11), 제2 게이트 구동부(12), 통합 구동부(50), 전원 공급부(60), 및 연성회로기판(70)을 구비한다. 통합 구동부(50)는 데이터 구동부(20), 레벨 쉬프터(30), 및 타이밍 제어부(40)를 포함한다.
표시패널(10)은 상부기판과 하부기판을 포함한다. 하부기판에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 화소(P)들을 포함하는 표시영역(AA)이 형성된다. 데이터 라인들(D1~Dm)은 게이트 라인들(G1~Gn)과 교차하도록 형성된다. 화소(P)는 데이터 라인들(D1~Dm) 중 어느 하나, 및 게이트 라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 화소(P)는 도 9와 같이 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 유기발광 다이오드로 구현되어 광을 발광할 수 있다.
제1 및 제2 게이트 구동부들(11, 12)은 게이트 라인들(G1~Gn)에 접속되어 게이트 신호들을 공급한다. 구체적으로, 제1 및 제2 게이트 구동부들(11, 12)은 레벨 쉬프터(30)로부터 클럭 신호들(CLKs) 및 스타트 전압(VST)을 포함하는 게이트 제어 신호를 입력받는다. 게이트 구동부(30)는 클럭 신호들(CLKs) 및 스타트 전압(VST)에 따라 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 출력한다.
제1 및 제2 게이트 구동부들(11, 12)은 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역에 형성될 수 있다. 예를 들어, 도 3 및 도 4와 같이 제1 게이트 구동부(11)는 표시영역(AA)의 일 측 바깥쪽에 형성되고, 제2 게이트 구동부(12)는 표시영역(AA)의 타 측 바깥쪽에 형성될 수 있다. 한편, 제1 및 제2 게이트 구동부들(11, 12) 중 어느 하나는 생략될 수 있으며, 이 경우 하나의 게이트 구동부가 표시영역(DA)의 일 측 바깥쪽에 형성될 수 있다.
레벨 쉬프터(30)는 타이밍 제어부(40)로부터 입력되는 클럭 신호들(CLKs) 및 스타트 전압(VST)의 전압 레벨을 표시패널(10)에 형성된 박막 트랜지스터를 스위칭시킬 수 있는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 레벨 쉬프트한다. 레벨 쉬프터(30)는 레벨 쉬프트된 클럭 신호들(CLKs)을 클럭 라인들(CLs)을 통해 제1 및 제2 게이트 구동부들(11, 12)에 공급하고, 레벨 쉬프트된 스타트 신호(VST)를 스타트 라인(STL)을 통해 제1 및 제2 게이트 구동부들(11, 12)에 공급한다. 클럭 라인들(CLs)과 스타트 라인(STL)은 게이트 제어 신호에 해당하는 클럭 신호들과 스타트 신호를 전송하는 라인이므로, 본 명세서에서는 클럭 라인들(CLs)과 스타트 라인(STL)을 게이트 제어 라인으로 통칭하기로 한다.
데이터 구동부(20)는 데이터라인들(D1~Dm)에 접속된다. 데이터 구동부(20)는 타이밍 제어부(40)로부터 디지털 영상 데이터(DATA)와 데이터 제어신호(DCS)를 입력받는다. 데이터 구동부(20)는 데이터 제어신호(DCS)에 따라 디지털 영상 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(20)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다.
타이밍 제어부(40)는 외부의 시스템 보드로부터 디지털 영상 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 및 데이터 인에이블 신호(data enable signal)를 포함할 수 있다.
타이밍 제어부(40)는 타이밍 신호들(TS)에 기초하여 제1 및 제2 게이트 구동부들(11, 12)의 동작 타이밍을 제어하기 위한 게이트 제어 신호와 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다.
데이터 구동부(20), 레벨 쉬프터(30), 및 타이밍 제어부(40)는 도 4의 통합 구동부(50)와 같이 하나의 구동 IC(integrated circuit)으로 형성될 수 있다. 하지만, 본 발명의 실시예는 이에 한정되지 않으며, 데이터 구동부(20), 레벨 쉬프터(30), 및 타이밍 제어부(40) 각각은 별도의 구동 IC로 형성될 수 있다. 통합 구동부(50)는 COG 방식(Chip on Glass) 또는 COP(Chip on Plastic) 방식으로 표시패널(10)의 하부 기판 상에 직접 접착될 수 있다.
전원 공급부(60)는 VDD 전압 및 VSS 전압과 같이 화소(P)들을 구동하기 위해 필요한 복수의 전원전압들, 게이트 온 전압(Von), 게이트 오프 전압(Voff)과 같이 제1 및 제2 게이트 구동부(11, 12)를 구동하기 위해 필요한 게이트 구동전압, 데이터 구동부(20)를 구동하기 위해 필요한 소스 구동 전압, 및 타이밍 제어부(40)를 구동하기 위해 필요한 제어 구동 전압 등을 생성한다. 전원 공급부(60)는 도 4와 같이 연성회로기판(70)상에 실장될 수 있다. 연성회로기판(70)은 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
도 5는 도 4의 표시영역, 제1 게이트 구동부, 및 제2 게이트 구동부를 상세히 보여주는 일 예시도면이다.
도 5를 참조하면, 표시패널(10)의 표시영역(AA)에는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차 영역들에 화소(P)들이 형성된다. 또한, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)이 화소(P)들 각각을 둘러싸도록 메쉬 구조(mesh structure) 형태로 형성될 수 있다. 고전위 전압 라인(VDDL)은 메쉬 구조 형태로 형성됨으로써, 고전위 전압의 전압 강하로 인한 고전위 전압의 차이를 최소화할 수 있다.
제1 및 제2 게이트 구동부들(11, 12) 각각은 제1 내지 제n 스테이지들(ST1~STn)을 포함한다. 제k 스테이지(STk, k는 1≤k≤n을 만족하는 양의 정수)는 스타트 신호 라인(STL)의 스타트 전압 또는 전단 스테이지의 출력 신호와 클럭 라인들(CL1, CL2) 중 어느 한 클럭 라인으로부터 클럭 신호를 입력받고, 제k 게이트 라인에 입력된 클럭 신호를 게이트 신호로 출력한다. 예를 들어, 제1 스테이지(ST1)은 스타트 신호 라인(STL)의 스타트 전압과 제2 클럭 라인(CL2)의 제2 클럭 신호를 입력받고, 제1 게이트 라인(GL1)에 제1 게이트 신호를 출력한다. 제2 스테이지(ST2)는 제1 스테이지(ST1)의 출력 신호와 제1 클럭 라인(CL1)의 제1 클럭 신호를 입력받고, 제2 게이트 라인(GL2)에 제2 게이트 신호를 출력한다. 한편, 도 5에서는 설명의 편의를 위해 클럭 신호 라인들이 2 개의 클럭 신호 라인들(CL1, CL2)로 구성된 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 즉, 클럭 신호 라인들은 3 개 이상의 클럭 신호 라인들로 구성될 수 있다.
제k 스테이지(STk)는 도 6과 같이 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 노드 제어부(NC)를 포함할 수 있다.
풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 턴-온된다. 풀-다운 트랜지스터(TD)는 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 턴-온된다.
노드 제어부(NC)는 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자, 클럭 신호들이 입력되는 클럭 라인들(CLs) 중 어느 하나에 접속된 클럭 단자에 따라 풀-업 노드(TU)와 풀-다운 노드(TD)의 충방전을 제어할 수 있다. 노드 제어부(NC)는 풀-업 노드(TU)와 풀-다운 노드(TD)의 충방전을 제어하기 위해 후단 스테이지의 출력 신호가 입력되는 리셋 단자(RT)를 더 포함할 수 있다.
구체적으로, 노드 제어부(NC)는 스타트 단자로 입력되는 스타트 신호 또는 전단 스테이지의 출력 신호에 따라 풀-업 노드(TU)와 풀-다운 노드(TD)의 충방전을 제어한다. 노드 제어부(NC)는 제k 스테이지(STk)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 풀-다운 노드(NQB)를 게이트 오프 전압으로 방전시키고, 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 풀-업 노드(NQ)를 게이트 오프 전압으로 방전시킨다.
풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 턴-온되어 클럭 단자(CT)로 입력된 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 턴-온되어 출력 단자(OT)를 게이트 오프 전압 단자(VGLT)에 접속시켜 게이트 오프 전압으로 방전시킨다.
이상에서 살펴본 바와 같이, 제k 스테이지(STk)는 노드 제어부(NC)를 이용하여 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 경우 클럭 단자(CT)로 입력되는 클럭 신호를 게이트 신호로 출력 단자(OT)에 출력할 수 있다. 따라서, 본 발명의 실시예는 제1 및 제2 게이트 구동부들(11, 12) 각각의 제1 내지 제n 스테이지들(ST1~STn)은 순차적으로 출력을 발생할 수 있다.
도 7은 도 5의 제1 내지 제4 스테이지들, 제1 및 제2 클럭 라인들, 및 스타트 라인의 접속 구조를 상세히 보여주는 일 예시도면이다. 도 8은 제1 내지 제4 스테이지들, 제1 및 제2 클럭 라인들, 및 스타트 라인 상에 형성된 캐소드 보조 전극을 추가로 보여주는 일 예시도면이다.
도 7을 참조하면, 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2)과 스타트 라인(STL) 각각은 서로 다른 층에 배치된 제1 및 제2 게이트 제어 라인들을 포함한다. 클럭 라인들(CL1, CL2)과 스타트 라인(STL) 각각의 제1 및 제2 게이트 제어 라인들은 제1 콘택홀(CT1)을 통해 서로 접속될 수 있다.
스타트 라인(STL)은 제1 연결 라인(bridge line, BE1)을 통해 제1 스테이지(ST1)에 접속될 수 있다. 제1 연결 라인(BE1)은 제2 콘택홀(CT2)을 통해 스타트 라인(STL)에 접속될 수 있다.
제1 클럭 라인(CL1)은 제2 연결 라인(BE2)을 통해 일부 스테이지들에 접속될 수 있다. 도 7에서는 제1 클럭 라인(CL1)이 제2 연결 라인(BE2)을 통해 우수 스테이지들(ST2, ST4, …, STn)에 접속된 것을 예시하였으나, 이에 한정되지 않는다. 제2 연결 라인(BE2)은 제2 콘택홀(CT2)을 통해 제1 클럭 라인(CL1)에 접속될 수 있다.
제2 클럭 라인(CL2)은 제3 연결 라인(BE3)을 통해 나머지 스테이지들(ST1~STn)에 접속될 수 있다. 도 7에서는 제2 클럭 라인(CL2)이 제3 연결 라인(BE3)을 통해 기수 스테이지들(ST1, ST3, …, STn-1)에 접속된 것을 예시하였으나, 이에 한정되지 않는다. 제3 연결 라인(BE3)은 제2 콘택홀(CT2)을 통해 제2 클럭 라인(CL2)에 접속될 수 있다.
게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2)과 스타트 라인(STL)의 로드(load) 감소 효과를 높이기 위해, 서로 다른 층에 배치된 제1 및 제2 게이트 제어 라인들의 접촉 면적을 넓히는 것이 바람직하다. 이에 따라, 제1 및 제2 게이트 제어 라인들이 서로 접촉되는 제1 콘택홀(CT1)의 크기는 제2 콘택홀(CT2)의 크기보다 클 수 있다.
도 8을 참조하면, 캐소드 보조 전극(CATL)은 캐소드 전극에 접속되며, 캐소드 전극에 저전위 전압을 안정적으로 공급하기 위해 표시영역(AA)을 둘러싸도록 비표시영역에 형성될 수 있다. 이 경우, 캐소드 보조 전극(CATL)은 제1 및 제2 게이트 구동부들(11, 12) 상에 형성될 수 있다.
캐소드 보조 전극(CATL)은 평탄화막의 아웃가스(outgas)를 배출하기 위한 아웃가스 홀(OUTH)을 포함할 수 있다. 평탄화막은 포토 아크릴(photo acryl) 및 폴리이미드(polyimide)와 같은 레진(resin)으로 형성되므로, 대기에 노출되는 경우 수분을 흡수할 수 있다. 이로 인해, 평탄화막에 수분이 잔존할 수 있으며, 평탄화막의 아웃가스에 의해 발광층 또는 캐소드 전극이 손상될 수 있다. 따라서, 캐소드 보조 전극(CATL)의 아웃가스 홀(OUTH)은 평탄화막의 아웃가스가 배출되는 경로를 마련하여 수분에 의해 발광층 또는 캐소드 전극이 손상을 방지하기 위함이다.
아웃가스 홀(OUTH)은 제1 및 제2 게이트 구동부들(11, 12)의 스테이지들(ST1~STn) 상에 배치되는 제1 아웃가스 홀(OUTH1), 및 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2) 및 스타트 라인(STL) 상에 배치되는 제2 아웃가스 홀(OUTH2)을 포함할 수 있다.
캐소드 보조 전극(CATL)이 클럭 라인들(CL1, CL2) 및 스타트 라인(STL)과 중첩되는 경우, 클럭 라인들(CL1, CL2) 및 스타트 라인(STL) 각각과 캐소드 보조 전극(CATL) 사이에 형성되는 기생 용량(parasitic capacitance)에 의해 캐소드 보조 전극(CATL)에 공급된 저전위 전압이 영향을 받을 수 있다. 제2 아웃가스 홀(OUTH2)은 기생 용량에 의해 캐소드 보조 전극(CATL)에 공급된 저전위 전압이 영향을 받는 것을 최소화하기 위해 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2) 및 스타트 라인(STL) 상에 형성될 수 있다.
또한, 아웃가스 홀(OUTH)로 인해 캐소드 보조 전극(CATL)의 면적이 줄어드는 경우, 캐소드 보조 전극(CATL)에 공급되는 저전위 전압이 전압 강하로 인해 낮아질 수 있다. 따라서, 스테이지들(ST1~STn) 상에 형성되는 제1 아웃가스 홀(OUTH1)의 크기는 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2) 및 스타트 라인(STL) 상에 형성되는 제2 아웃가스 홀(OUTH2)의 크기보다 작게 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에서 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2)과 스타트 라인(STL) 각각은 서로 다른 층에 배치된 제1 및 제2 게이트 제어 라인들을 포함한다. 그 결과, 본 발명의 실시예는 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2)과 스타트 라인(STL)의 로드를 줄일 수 있다.
도 9는 도 5의 화소의 단면도이다. 도 9에서는 화소(P)가 애노드 전극(250), 발광층(260), 및 캐소드 전극(270)을 갖는 유기발광 다이오드를 포함하는 것을 중심으로 설명하였다.
도 9를 참조하면, 하부 기판(100)의 일면 상에는 버퍼막(110)이 형성된다. 하부 기판(100)은 플라스틱 필름 또는 유리 기판일 수 있으며, 이에 한정되지 않는다. 버퍼막(110)은 투습에 취약한 하부 기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(210)들과 발광소자들을 보호하기 위해 하부 기판(100)의 일면 상에 형성된다. 버퍼막(110)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(110)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(110)은 생략될 수 있다.
버퍼막(110) 상에는 박막 트랜지스터(210), 커패시터(220), 및 고전위 전압 라인(230)이 형성된다.
박막 트랜지스터(210)는 액티브층(211), 게이트 전극(212), 소스 전극(213) 및 드레인 전극을 포함한다. 도 9에서는 박막 트랜지스터(210)가 게이트 전극(212)이 액티브층(211)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(210)는 게이트 전극(212)이 액티브층(211)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(212)이 액티브층(211)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다. 또한, 도 9에서는 설명의 편의를 위해 박막 트랜지스터(210)의 드레인 전극을 도시하지 않았음에 주의하여야 한다.
커패시터(220)는 제1 커패시터 전극(221)과 제2 커패시터 전극(222)을 포함한다. 고전위 전압 라인(230)은 제1 및 제2 고전위 전압 라인들(231, 232)을 포함한다.
구체적으로, 버퍼막(100) 상에는 액티브층(211)이 형성된다. 액티브층(211)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 버퍼막(110)과 액티브층(211) 사이에는 액티브층(211)으로 입사되는 외부광을 차단하기 위한 차광층과 절연막이 형성될 수 있다.
액티브층(211) 상에는 게이트 절연막(120)이 형성될 수 있다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 게이트 전극(212), 제1 커패시터 전극(221), 및 게이트 라인이 형성될 수 있다. 제1 커패시터 전극(221)은 게이트 전극(212)으로부터 연장된다. 게이트 전극(212), 제1 커패시터 전극(221), 및 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(212), 제1 커패시터 전극(221), 및 게이트 라인 상에는 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(230)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 층간 절연막(230) 상에는 제2 커패시터 전극(222)이 형성될 수 있다. 제2 커패시터 전극(222)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(222) 상에는 제2 층간 절연막(140)이 형성될 수 있다. 제2 층간 절연막(140)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 층간 절연막(140) 상에는 소스 전극(213), 드레인 전극, 제1 고전위 전압 라인(231), 및 데이터 라인이 형성될 수 있다. 소스 전극(213)과 드레인 전극은 게이트 절연막(120)과 제1 및 제2 층간 절연막들(130, 140)을 관통하는 제4 콘택홀(CT4)을 통해 액티브층(211)에 접속될 수 있다. 제1 고전위 전압 라인(231)은 제2 층간 절연막(140)을 관통하는 제5 콘택홀(CT5)을 통해 제2 커패시터 전극(222)에 접속될 수 있다. 소스 전극(213), 드레인 전극, 제1 고전위 전압 라인(231), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(213), 드레인 전극, 제1 고전위 전압 라인(231), 및 데이터 라인 상에는 박막 트랜지스터(210)를 절연하기 위한 보호막(150)이 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
보호막(150) 상에는 박막 트랜지스터(210)로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(160)이 형성될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(160) 상에는 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)이 형성될 수 있다. 애노드 보조 전극(240)은 보호막(150)과 제1 평탄화막(160)을 관통하는 제6 콘택홀(CT6)을 통해 소스 전극(213)에 접속될 수 있다. 제2 고전위 전압 라인(232)은 보호막(150)과 제1 평탄화막(160)을 관통하는 제3 콘택홀(CT3)을 통해 제1 고전위 전압 라인(231)에 접속될 수 있다. 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
애노드 보조 전극(240)과 제2 고전위 전압 라인(232) 상에는 제2 평탄화막(170)이 형성될 수 있다. 제2 평탄화막(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(170) 상에는 발광소자와 뱅크(180)가 형성된다. 발광소자는 애노드 전극(250), 발광층(260), 및 캐소드 전극(270)을 포함한다.
애노드 전극(250)은 제2 평탄화막(170) 상에 형성될 수 있다. 애노드 전극(250)은 제2 평탄화막(170)을 관통하는 제7 콘택홀(CT7)을 통해 애노드 보조 전극(240)에 접속될 수 있다. 애노드 전극(250)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 몰리브덴과 티타늄의 적층 구조(Mo/Ti), 구리(Cu), 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)으로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 애노드 전극(250)의 가장자리를 덮도록 형성될 수 있다. 이로 인해, 화소(P)의 발광 영역은 뱅크(270)에 의해 정의될 수 있다. 화소(P)의 발광 영역은 애노드 전극(250), 발광층(260), 및 캐소드 전극(270)이 순차적으로 적층되어 애노드 전극(250)으로부터의 정공과 캐소드 전극(270)으로부터의 전자가 발광층(260)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(180)가 형성된 영역은 광을 발광하지 않으므로 비발광부로 정의될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
애노드 전극(250)과 뱅크(180) 상에는 발광층(260)이 형성될 수 있다. 발광층(260)은 화소(P)들에 공통적으로 형성되는 공통층이며, 백색 광을 발광하는 백색 발광층일 수 있다. 이 경우, 발광층(262)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있다. 스택들 각각은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 스택들 사이에는 전하 생성층이 형성될 수 있다.
정공 수송층은 애노드 전극(250) 또는 전하 생성층으로부터 주입된 정공을 발광층으로 원활하게 전달하는 역할을 한다. 발광층은 인광 또는 형광물질을 포함하는 유기물질로 형성될 수 있으며, 이로 인해 소정의 광을 발광할 수 있다. 전자 수송층은 캐소드 전극(270) 또는 전하 생성층으로부터 주입된 전자를 발광층으로 원활하게 전달하는 역할을 한다.
전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 Li, Na, K, 또는 Cs와 같은 알칼리 금속, 또는 Mg, Sr, Ba, 또는 Ra와 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공수송능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
도 9에서는 발광층(260)이 화소(P)들에 공통적으로 형성되는 공통층이며, 백색 광을 발광하는 백색 발광층인 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 발광층(260)은 화소(P) 별로 형성될 수 있으며, 이 경우 화소(P)는 적색 광을 발광하는 적색 발광층을 포함하는 적색 화소, 녹색 광을 발광하는 녹색 발광층을 포함하는 녹색 화소, 및 청색 광을 발광하는 청색 화소로 구분될 수 있다.
캐소드 전극(270)은 발광층(260) 상에 형성된다. 캐소드 전극(270)은 화소(P)들에 공통적으로 형성되는 공통층이다. 캐소드 전극(270)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(270)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다. 캐소드 전극(270) 상에는 캡핑층(capping layer)이 형성될 수 있다.
캐소드 전극(270) 상에는 봉지막(190)이 배치된다. 봉지막(190)은 발광층(260)과 캐소드 전극(270)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 봉지막(190)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지막(190)은 이물들(particles)이 무기막을 뚫고 발광층(260)과 캐소드 전극(270)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 더 포함할 수 있다.
봉지막(190) 상에는 컬러필터들과 블랙 매트릭스가 배치될 수 있다. 컬러필터들 각각은 화소(P)의 발광 영역에 대응되게 배치될 수 있다. 블랙 매트릭스(310)는 컬러필터들(310, 302) 사이에 배치될 수 있으며, 뱅크(270)에 대응되게 배치될 수 있다.
컬러필터와 블랙 매트릭스가 상부 기판에 형성될 수 있으며, 상부 기판과 하부 기판은 접착층을 이용하여 접착될 수 있다. 이 경우, 컬러필터는 화소(P)의 발광 영역에 대응되게 배치되고, 블랙 매트릭스는 컬러필터들 사이에서 뱅크(180)에 대응되게 배치될 수 있다. 접착층은 투명한 접착 필름 또는 투명한 접착 레진일 수 있다. 상부 기판은 플라스틱 필름, 유리 기판, 또는 봉지 필름(보호 필름)일 수 있다.
도 10은 도 8의 I-I'의 단면도이다. 도 11은 도 8의 Ⅱ-Ⅱ'의 단면도이다.
도 10 및 도 11에서 하부 기판(100), 버퍼막(110), 게이트 절연막(120), 제1 층간 절연막(130), 제2 층간 절연막(140), 보호막(150), 제1 평탄화막(160), 제2 평탄화막(170), 및 뱅크(180)는 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
도 10 및 도 11을 참조하면, 제1 내지 제3 연결 라인들(281, 282, 283)이 게이트 절연막(120) 상에 형성될 수 있다. 즉, 제1 내지 제3 연결 라인들(281, 282, 283)은 박막 트랜지스터(210)의 게이트 전극(212) 및 제1 커패시터 전극(221)과 동일한 층에 동일한 물질로 형성될 수 있다.
또는, 제1 내지 제3 연결 라인들(281, 282, 283)은 제1 층간 절연막(130) 상에 형성될 수도 있다. 이 경우, 제1 내지 제3 연결 라인들(281, 282, 283)은 제2 커패시터 전극(222)과 동일한 층에 동일한 물질로 형성될 수 있다.
제1 및 제2 클럭 라인들(CL1, CL2) 및 스타트 라인(STL)과 같은 게이트 제어 라인(290)은 제1 및 제2 게이트 제어 라인들(291, 292)을 포함한다.
제1 게이트 제어 라인(291)은 제2 층간 절연막(140) 상에 형성될 수 있다. 이 경우, 제1 게이트 제어 라인(291)은 박막 트랜지스터(210)의 소스 전극(213)과 드레인 전극, 및 제1 고전위 전압 라인(231)과 동일한 층에 동일한 물질로 형성될 수 있다. 제1 게이트 제어 라인(291)은 제2 층간 절연막(140) 또는 제1 및 제2 층간 절연막들(130, 140)을 관통하는 제2 콘택홀(CT2)을 통해 제1 내지 제3 연결 라인들(281, 282, 283)과 각각 접속될 수 있다.
제2 게이트 제어 라인(292)은 제1 평탄화막(160) 상에 형성될 수 있다. 이 경우, 제2 게이트 제어 라인(292)은 애노드 보조 전극(240) 및 제2 고전위 전압 라인(232)과 동일한 층에 동일한 물질로 형성될 수 있다. 제2 게이트 제어 라인(292)은 보호막(150)과 제1 평탄화막(160)을 관통하는 제1 콘택홀(CT1)을 통해 제1 게이트 제어 라인(291)과 접속될 수 있다.
캐소드 보조 전극(300)은 제2 평탄화막(170) 상에 형성될 수 있다. 캐소드 보조 전극(300)의 아웃가스 홀(OUTH)은 게이트 제어 라인(290) 상에 형성된다. 이로 인해, 본 발명의 실시예는 캐소드 보조 전극(300)이 게이트 제어 라인(290)과 중첩되지 않으므로, 캐소드 보조 전극(300)과 게이트 제어 라인(290) 사이의 기생 용량에 의해 캐소드 보조 전극(300)에 공급된 저전위 전압이 영향을 받는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 비표시영역에서 두 개의 평탄화막들, 즉 제1 및 제2 평탄화막들(160, 170) 사이의 남는 공간에 제2 게이트 제어 라인(292)을 형성하고, 제1 콘택홀(CT1)을 통해 제2 게이트 제어 라인(292)을 제1 게이트 제어 라인(291)과 접속시킨다. 그 결과, 본 발명의 실시예는 애노드 보조 전극(240) 및 제2 고전위 전압 라인(232)과 동일한 공정으로 제2 게이트 제어 라인(292)을 형성할 수 있으므로, 별도의 공정 추가 없이 게이트 제어 라인에 해당하는 클럭 라인들(CL1, CL2)과 스타트 라인(STL)의 로드를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 제1 게이트 구동부
12: 제2 게이트 구동부 20: 데이터 구동부
30: 레벨 쉬프터 40: 타이밍 제어부
50: 통합 구동부 60: 전원 공급부
70: 연성회로기판 100: 하부 기판
110: 버퍼막 120: 게이트 절연막
130: 제1 층간 절연막 140: 제2 층간 절연막
150: 보호막 160: 제1 평탄화막
170: 제2 평탄화막 180: 뱅크
190: 봉지막 210: 박막 트랜지스터
211: 액티브층 212: 게이트 전극
213: 소스 전극 220: 커패시터
221: 제1 커패시터 전극 222: 제2 커패시터 전극
230: 고전위 전압 라인 231: 제1 고전위 전압 라인
232: 제2 고전위 전압 라인 240: 애노드 보조 전극
250: 애노드 전극 260: 발광층
270: 캐소드 전극 281, BE1: 제1 연결 라인
282, BE2: 제2 연결 라인 283, BE3: 제3 연결 라인
290: 게이트 제어 라인 291: 제1 게이트 제어 라인
292: 제2 게이트 제어 라인 300, CATL: 캐소드 보조 전극
CT1: 제1 콘택홀 CT2: 제2 콘택홀
CT3: 제3 콘택홀 CT4: 제4 콘택홀
CT5: 제5 콘택홀 CT6: 제6 콘택홀
CT7: 제7 콘택홀 CL1: 제1 클럭 라인
CL2: 제2 클럭 라인 STL: 스타트 라인
OUTH: 아웃가스 홀 OUTH1: 제1 아웃가스 홀
OUTH2: 제2 아웃가스 홀

Claims (18)

  1. 데이터 라인들과 게이트 라인들의 교차 영역에 배치되는 화소들을 갖는 표시영역을 포함한 표시패널;
    상기 표시패널의 비표시영역에 배치되며, 상기 게이트 라인들에 게이트 신호들을 공급하는 복수의 스테이지들을 포함하는 게이트 구동부;
    상기 복수의 스테이지들에 게이트 제어 신호를 공급하기 위한 게이트 제어 라인;
    상기 게이트 구동부 및 상기 게이트 제어 라인 상에 배치된 평탄화층;
    상기 게이트 구동부 및 게이트 제어 라인과 중첩하면서 상기 평탄화층 상에 배치된 캐소드 보조 전극; 및
    상기 복수의 스테이지들 및 상기 게이트 제어 라인과 중첩되는 상기 평탄화층의 일부 표면이 노출하도록 상기 캐소드 보조 전극을 관통하는 복수의 아웃가스 홀을 구비하고,
    상기 게이트 제어 라인은,
    제1 게이트 제어 라인; 및
    적어도 하나의 절연막을 사이에 두고 상기 제1 게이트 제어 라인과 중첩되며, 상기 적어도 하나의 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 게이트 제어 라인과 접속되는 제2 게이트 제어 라인을 포함하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 화소들 각각은,
    게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 애노드 보조 전극; 및
    상기 보조 전극에 접속된 애노드 전극을 포함하고,
    상기 제1 게이트 제어 라인은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에서 동일한 물질로 이루어지고, 상기 제2 게이트 제어 라인은 상기 애노드 보조 전극과 동일한 층에서 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 게이트 제어 라인과 상기 복수의 스테이지들 중 일부를 연결하는 연결 라인을 더 구비하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 게이트 제어 라인은 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 연결 라인에 접속되며,
    상기 제1 콘택홀의 크기는 상기 제2 콘택홀의 크기보다 큰 것을 특징으로 하는 표시장치.
  5. 제 3 항에 있어서,
    상기 연결 라인은 상기 박막 트랜지스터의 게이트 전극과 동일한 층에서 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  6. 제 1 항에 있어서,
    상기 표시패널은 고전위 전압을 공급하는 고전위 전압 라인을 더 포함하고,
    상기 고전위 전압 라인은,
    제1 고전위 전압 라인; 및
    상기 적어도 하나의 절연막을 사이에 두고 상기 제1 고전위 전압 라인과 중첩되며, 상기 적어도 하나의 절연막을 관통하는 제3 콘택홀을 통해 상기 제1 고전위 전압 라인과 접속되는 제2 고전위 전압 라인을 포함하는 것을 특징으로 하는 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 게이트 제어 라인은 상기 제1 고전위 전압 라인과 동일한 층에서 동일한 물질로 이루어지고, 상기 제2 게이트 제어 라인은 상기 제2 고전위 전압 라인과 동일한 층에서 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  8. 제 6 항에 있어서,
    상기 화소들 각각은,
    게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 애노드 보조 전극;
    상기 애노드 보조 전극에 접속된 애노드 전극;
    상기 박막 트랜지스터의 게이트 전극으로부터 연장된 제1 커패시터 전극; 및
    상기 제1 커패시터 전극과 중첩되며, 상기 제1 고전위 전압 라인에 접속된 제2 커패시터 전극을 포함하는 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제2 커패시터 전극은 상기 제1 커패시터 전극과 상기 제1 고전위 전압 라인 사이에 배치된 것을 특징으로 하는 표시장치.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 캐소드 보조 전극을 관통하는 상기 복수의 아웃가스 홀은,
    상기 복수의 스테이지들 상에 마련된 제1 아웃가스 홀; 및
    상기 게이트 제어 라인 상에 마련된 제2 아웃가스 홀을 포함하는 것을 특징으로 하는 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 아웃가스 홀의 크기는 상기 제2 아웃가스 홀의 크기보다 작은 것을 특징으로 하는 표시장치.
  13. 제 1 항에 있어서,
    상기 화소들 각각은,
    게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 애노드 보조 전극;
    상기 애노드 보조 전극에 접속된 애노드 전극을 포함하고,
    상기 캐소드 보조 전극은 상기 애노드 전극과 동일한 층에서 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  14. 제 1 항에 있어서,
    상기 캐소드 보조 전극에 접속되며 상기 표시영역에 마련된 캐소드 전극을 더 구비하는 표시장치.
  15. 데이터 라인들과 게이트 라인들의 교차 영역에 배치되는 화소들을 갖는 표시영역을 포함한 표시패널;
    상기 표시패널의 비표시영역에 배치되며, 상기 게이트 라인들에 게이트 신호들을 공급하는 복수의 스테이지들을 포함하는 게이트 구동부;
    상기 복수의 스테이지들에 게이트 제어 신호를 공급하기 위한 게이트 제어 라인;
    상기 게이트 구동부 및 상기 게이트 제어 라인 상에 배치된 평탄화층;
    상기 복수의 스테이지들과 상기 게이트 제어 라인과 중첩하면서 상기 평탄화층 상에 배치된 캐소드 보조 전극;
    상기 복수의 스테이지들과 중첩되는 상기 평탄화층의 제1 표면 영역이 노출하도록 상기 캐소드 보조 전극을 관통하는 제1 아웃가스 홀; 및
    상기 게이트 제어 라인과 중첩되는 상기 평탄화층의 제2 표면 영역이 노출하도록 상기 캐소드 보조 전극을 관통하는 제2 아웃가스 홀을 포함하는 것을 특징으로 하는 표시장치.
  16. 제 15 항에 있어서,
    상기 제1 아웃가스 홀의 크기는 상기 제2 아웃가스 홀의 크기보다 작은 것을 특징으로 하는 표시장치.
  17. 제 15 항에 있어서,
    상기 화소들 각각은,
    게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 애노드 보조 전극;
    상기 애노드 보조 전극에 접속된 애노드 전극을 포함하고,
    상기 캐소드 보조 전극은 상기 애노드 전극과 동일한 층에서 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  18. 제 15 항에 있어서,
    상기 캐소드 보조 전극에 접속되며 상기 표시영역에 마련된 캐소드 전극을 더 구비하는 표시장치.
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