KR20070053902A - 폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법 - Google Patents

폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법 Download PDF

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KR20070053902A
KR20070053902A KR1020050111712A KR20050111712A KR20070053902A KR 20070053902 A KR20070053902 A KR 20070053902A KR 1020050111712 A KR1020050111712 A KR 1020050111712A KR 20050111712 A KR20050111712 A KR 20050111712A KR 20070053902 A KR20070053902 A KR 20070053902A
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본 발명은 제 1 도전층과, 상기 제1 도전층 상에 형성된 금속 산화막과, 상기 금속 산화막 상에 이중층 이상으로 형성된 층간 절연막과, 상기 금속 산화막 및 층간 절연막을 계단형태로 관통하는 콘택홀과, 상기 콘택홀을 경유하여 상기 제1 도전층과 접속하는 제2 도전층을 구비한 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법을 제공한다.

Description

폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법{THIN FILM TRANSISTOR SUBSTRATE OF POLY SILICON TYPE AND FABRICATING METHOD THEREOF}
도 1 및 도 2는 본 발명의 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 3는 도 2에서 선"Ⅰ-Ⅰ'"을 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4은 도 2에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 5a 및 도 5b는 도 1 내지 도 3에 도시된 액티브층의 제조공정을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 도 1 내지 도 4에 도시된 제1 도전 패턴군과 금속 산화막의 제조공정을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 도 6a 및 도 6b에 도시된 소스 콘택홀, 드레인 콘택홀, 절연 콘택홀과 제1 및 제2 콘택홀을 가지는 층간 절연막의 제조공정을 설명하기 위한 단면도이다.
도 8a 및 도 8b는 도 1 내지 도 4에 도시된 제2 도전 패턴군의 제조공정을 설명하기 위한 단면도이다.
도 9a 및 도 9b는 화소 콘택홀을 가지는 보호막의 제조공정을 설명하기 위한 단면도이다.
도 10은 제3 도전 패턴군의 제조공정을 설명하기 위한 단면도이다.
<도면부호의 간단한 설명>
100: 기판 101: 게이트 라인
102: 데이터 라인 103: 제2 스토리지 라인
110: 게이트 전극 111: 드레인 전극
112: 소스 전극 113a: 제1 스토리지 라인
114: 화소 전극 120: 버퍼막
121: 게이트 절연막 122: 층간 절연막
123: 보호막 124: 액티브층
125: 게이트 산화막 130S, 130D: 소스/드레인 콘택홀
131: 절연 콘택홀 132: 화소 콘택홀
133: 제2 콘택홀 150: 박막 트랜지스터
201, 202: 제1 및 제2 신호공급라인 203, 204: 제1 콘택홀
205, 206: 제1 및 제2 연결라인 211: 게이트 구동IC
212: 데이터 구동IC
본 발명은 액정표시장치에 관한 것으로, 특히 절연막을 계단형으로 관통하는 콘택홀을 구비하여 상부 도전층과 접속하는 하부 도전층의 화학적 산화를 방지한 폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 디스플레이장치에 대한 요구가 증가하고 있다. 이에 대응하여 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드(Organic Light Emitting Diode, OLED) 등 여러 가지 디스플레이장치가 개발되어 사용되고 있다.
박막 트랜지스터 기판은 일반적으로 액정표시장치에서 각 화소를 독립적으로 구동하기 위한 기판으로써 사용된다.
이러한 박막 트랜지스터 기판은 게이트 신호를 전달하는 게이트 라인과 데이터 신호를 전달하는 데이터 라인과, 게이트 라인 및 데이터 라인과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소전극 등을 포함하고 있다.
박막 트랜지스터 기판은 각 신호배선 및 전극 간의 절연을 위해 몇 개의 절연막을 더 포함하고 있으며, 그 중 층간 절연막은 게이트 라인과 데이터 라인간의 절연을 목적으로 형성된다.
여기서, 박막 트랜지스터의 액티브층이 폴리실리콘으로 이루어진 경우, 높은 층간 절연막 두께로 인하여 게이트 금속층과 데이터 금속층이 접속되는 콘택홀에서 절연막 단차로 기인한 접속 불량이 발생된다. 특히, 데이터 금속층이 콘택홀에 형성될 때 분자 구조 배열이 불안정한 경우 식각액 등의 침투로 인해 게이트 금속층이 부식되어 단선불량이 발생하게 된다.
또한, 경사진 형태로 절연막을 관통하는 테이퍼 구조의 콘택홀은 테이퍼의 경사각을 작게 할 경우 미세배선 구조에서 콘택홀 크기가 커져 개구율이 저하되는 문제가 발생된다.
상기의 문제점을 해결하기 위해, 본 발명은 박막 트랜지스터 기판의 절연막을 계단형태로 관통하는 콘택홀을 구비하여 게이트 금속층과 데이터 금속층이 접속되는 부분에서의 접속 불량을 방지하고 콘택홀 영역에서의 게이트 금속층의 화학적 산화에 의한 부식을 방지하는 폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위해, 본 발명은 제 1 도전층과; 상기 제1 도전층 상에 형성된 금속 산화막과; 상기 금속 산화막 상에 이중층 이상으로 형성된 층간 절연막과; 상기 금속 산화막 및 층간 절연막을 계단형태로 관통하는 콘택홀과; 상기 콘택홀을 경유하여 상기 제1 도전층과 접속하는 제2 도전층을 구비한 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판을 제공한다.
상기 층간 절연막은 상기 금속 산화막 상에 형성되며 상기 금속 산화막과 식각비가 동일한 물질로 형성되는 제1 층간 절연막과; 상기 제1 층간 절연막 상에 형성되며 상기 제1 층간 절연막과 식각비가 다른 물질로 형성되는 제2 층간 절연막을 구비하는 것을 특징으로 한다.
상기 제1 층간 절연막과 제2 층간 절연막의 두께의 비는 1:10인 것을 특징으로 한다.
그리고 상기의 목적을 달성하기 위해, 본 발명은 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 각각에 구동신호를 공급하는 게이트 구동IC 및 데이터 구동IC와; 상기 게이트 라인과 데이터 라인과 접속된 폴리실리콘 박막 트랜지스터와; 상기 박막 트랜지스터와 연결된 화소 전극과; 상기 게이트 구동IC 및 데이터 구동IC에 외부 신호를 공급하며 제1 도전층으로 형성된 제1 및 제2 신호공급라인과; 상기 제1 및 제2 신호공급라인과 상기 게이트 및 데이터 구동IC를 연결하며 제2 도전층으로 형성된 제1 및 제2 연결라인과; 상기 게이트 라인과 제1 및 제2 신호공급라인을 포함하는 제1 도전층 상에 형성된 금속 산화막과; 상기 제1 도전층과 상기 데이터 라인과 제1 및 제2 연결라인을 포함하는 제2 도전층의 절연을 위해 형성된 제1 및 제2 층간 절연막과; 상기 제1 및 제2 신호공급라인과 상기 제1 및 제2 연결라인을 접속하기 위해 상기 금속 산화막과 상기 제1 및 제2 층간 절연막을 계단형으로 관통하는 제1 콘택홀을 구비한 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판을 제공한다.
상기 박막 트랜지스터의 드레인 전극과 상기 금속 산화막 및 제1 층간 절연 막을 사이에 두고 중첩되어 스토리지 커패시터를 형성하는 제1 스토리지 라인과; 상기 제1 스토리지 라인과 제2 콘택홀을 경유하여 접속되는 제2 스토리지 라인을 더 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 폴리실리콘 박막 트랜지스터 기판의 제조방법은 제1 도전층을 형성하는 단계와; 상기 제 1도전층 위에 금속 산화막을 형성하는 단계와; 상기 금속 산화막 위에 층간 절연막을 형성하는 단계와; 상기 금속 산화막과 상기 층간 절연막을 계단형태로 관통하는 콘택홀을 형성하는 단계와; 상기 콘택홀을 경유하여 제1 도전층과 접속하는 제2 도전층을 형성하는 단계로 이루어다.
상기 층간 절연막을 형성하는 단계에서, 상기 금속 산화막과 식각비가 동일한 제1 층간 절연막을 형성하는 단계와; 상기 제1 층간 절연막과 식각비가 다른 제2 층간 절연막을 형성하는 단계를 더 포함한다.
상기 층간 절연막을 형성하는 단계는, 상기 제1 층간 절연막의 두께보다 상기 제2 층간 절연막의 두께를 더 두껍게 형성하는 단계를 더 포함한다.
상기 제1 도전층을 형성하는 단계는, 게이트 전극, 게이트 라인, 제1 신호공급라인과, 제2 신호공급라인 및 제1 스토리지 라인을 형성하는 단계를 더 포함한다.
상기 제2 도전층을 형성하는 단계는, 데이터 라인, 소스/드레인 전극과 스토리지 상부전극, 제1 연결라인과 제2 연결라인 및 제2 스토리지 라인을 형성하는 단계를 더 포함한다.
상기 1 도전층을 형성하는 단계 이전에, 버퍼층과 액티브층 및 게이트 절연막을 형성하는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도1 내지 도 10a를 참조하여 상세하게 설명하기로 한다.
도 1 및 도 2는 본 발명의 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이고, 도 3은 도 2에서 선"Ⅰ-Ⅰ'"을 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이고, 도 4는 도 2에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 기판상에 형성된 게이트 라인 및 데이터 라인(101, 102)과, 게이트 라인 및 데이터 라인(101, 102)의 교차부에 형성된 박막 트랜지스터와, 게이트 라인과 데이터 라인이 교차하여 정의하는 화소영역에 형성된 화소전극(114)과, 게이트 구동IC(211) 및 데이터 구동IC(212)에 외부 신호를 공급하는 제1 및 제2 신호공급라인(201, 202)과, 제1 및 제2 신호공급라인(201, 202)과 게이트 및 데이터 구동IC(211, 212)를 연결하는 제1 및 제2 연결라인(205, 206)과, 박막 트랜지스터(150)의 드레인 전극(111)과 중첩되어 스토리지 커패시터를 형성하는 제1 스토리지 라인(113a)과, 제1 스토리지 라인(113a)에 외부로부터의 스토리지 전압을 공급하는 제2 스토리지 라인(103)과, 제1 및 제2 신호공급라인(201, 202)과 제1 및 제2 연결라인 (205, 206)을 접속하기 위한 다수의 제1 콘택홀(203, 204)과, 제1 스토리지 라인(113a)과 제2 스토리지 라인(103)을 접속하기 위한 다수의 제2 콘택홀(133)을 구비한다.
클럭신호, 전원신호 및 게이트 제어신호는 제1 신호공급라인(201)과 제1 연결라인(205)을 통해 게이트 구동IC(211)에 공급된다.
게이트 구동IC(211)는 인가된 클럭신호, 전원신호 및 게이트 제어신호를 이용하여 게이트 구동신호를 발생하고, 게이트 라인(101)을 통해 박막 트랜지스터(150)의 게이트 전극(110)에 공급한다.
클럭신호, 전원신호, 데이터 제어신호 및 영상신호 등은 제2 신호공급라인(202)과 제2 연결라인(206)을 통해 데이터 구동IC(212)에 공급된다.
데이터 구동IC(212) 인가된 클럭신호, 전원신호, 게이트 제어신호 및 영상신호를 이용하여 데이터 구동신호를 발생하고, 데이터 라인(102)을 통해 박막 트랜지스터(150)의 소스 전극(110)에 공급한다.
이러한 데이터 라인(102)은 게이트 절연막(121)과 층간 절연막(122)을 사이에 두고 게이트 라인(101)과 교차되게 형성되어 화소영역을 정의한다.
제1 및 제2 신호공급라인(201, 202)은 비표시영역에 형성되고, 제1 및 제2 연결라인(205, 206)을 통해 게이트 구동IC(211)와 데이터 구동IC(212)의 각각에 접속된다.
이 때, 제1 및 제2 신호공급라인(201, 202)은 게이트 라인(101)과 동일한 제1 도전층으로, 제1 및 제2 연결라인(205, 206)은 비표시영역에서 제1 및 제2 신호 공급라인(201, 202)과 절연되게 교차해야 하므로 데이터 라인(102)과 동일한 제2 도전층으로 형성된다. 그리고, 제1 및 제2 신호공급라인(201, 202) 및 제1 및 제2 연결라인(205, 206)은 금속 산화막(125) 및 층간 절연막(125, 122)을 관통하는 제1 콘택홀(203, 204)을 통해 접속된다.
제1 콘택홀(203, 204)은 금속 산화막 및 제1 층간 절연막(125, 122a)과 제2 층간 절연막(122b)이 계단형으로 관통되어 형성된다. 이를 통해 제1 및 제2 신호공급라인(201, 202)이 제1 및 제2 연결라인(205, 206)에 접속될 때 상대적으로 큰 절연막 단차로 기인한 접속불량을 방지한다. 또한, 접속불량이 방지되므로 제1 및 제2 신호공급라인(201, 202)이 식각액 등에 의해 부식되어 단선되는 불량을 방지할 수 있다.
또한, 제1 스토리지 라인(113a)은 표시영역에서 게이트 라인(101)과 나란하게 형성되고, 제2 스토리지 라인(113b)은 비표시영역에 형성되어 표시영역에 형성된 제1 스토리지 라인(113a)과 접속된다.
제1 스토리지 라인(113a)은 게이트 라인(101)과 동일한 제1 도전층으로, 제2 스토리지 라인(113b)은 비표시영역에서 게이트 라인(101)과 절연되게 교차해야 하므로 데이터 라인(102)과 동일한 제2 도전층으로 형성된다. 그리고, 제1 및 제2 스토리지 라인(113b)은 금속 산화막 및 층간 절연막(125, 122)을 관통하는 제2 콘택홀(133)을 통해 접속된다.
박막 트랜지스터는 게이트 라인(101)의 게이트 신호에 응답하여 데이터 라인(102)의 화소전압이 화소전극에 충전되어 유지되게 한다. 이러한 박막 트랜지스터 는 N형 또는 P형으로 형성될 수 있다. 이하에서는 설명의 편의상 N형의 경우를 예를 들어 설명한다.
이러한 박막 트랜지스터는 게이트 라인(101)과 접속된 게이트 전극(110), 데이터 라인(102)에 포함된 소스 전극(112), 보호막(123)을 관통하는 화소 콘택홀(132)을 통해 화소전극(114)과 접속된 드레인 전극(111), 게이트 전극(110)에 의해 소스 전극 및 드레인 전극(111) 사이에 형성되는 액티브층(124)을 구비한다.
액티브층(124)은 버퍼막(120)을 사이데 두고 하부 기판(100) 위에 형성된다. 게이트 라인(101)과 접속된 게이트 전극(110)은 액티브층(124)의 채널영역과 게이트 절연막(121)을 사이에 두고 중첩되게 형성된다. 그리고, 데이터 라인(102)에 접속된 소스 전극(112)과, 드레인 전극(111)은 층간 절연막(122) 및 게이트 절연막(121)을 관통하는 소스 콘택홀(130S) 및 드레인 콘택홀(130D) 각각을 통해 n+ 불순물에 주입된 액티브층(124)의 소스 영역 및 드레인 영역 각각과 접속된다.
화소전극(114)은 화소 영역에 투명도전막으로 형성되어 박막 트랜지스터(150)의 드레인 전극(111)과 접속된다.
이에 따라, 박막 트랜지스터를 통해 화소 신호가 공급된 화소전극(114)과 공통 전압이 공급된 공통 전극 사이에 수직전계가 형성된다. 이러한 전계에 의해 컬러 필터 기판과 박막 트랜지스터 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하고 이에 따라 화소 영역을 투과하는 광 투과율이 달라지므로 계조를 구현하게 된다.
층간 절연막(122)은 게이트 라인(101), 게이트 전극(110), 제1 신호공급라인 (201), 제2 신호공급라인(202) 및 제1 스토리지 라인(113a)을 포함하는 제1 도전층과, 데이터 라인(102), 소스 전극(112), 드레인 전극(111), 스토리지 상부전극(113b), 제1 연결라인(205), 제2 연결라인(206) 및 제2 스토리지 라인(103)을 포함하는 제2 도전층을 절연시킨다.
스토리지 커패시터는 드레인 전극(111)과 접속된 스토리지 상부전극(113b)이 제1 스토리지 라인(113a)과 금속 산화막(125) 및 제1 층간 절연막(122a)을 사이에 두고 중첩되어 형성된다. 이에 따라, 스토리지 상부전극(113b)과 제1 스토리지 라인(113a)의 간격이 줄어 스토리지 커패시터 용량이 커진다.
이러한 스토리지 커패시터는 화소전극(114)에 충전된 화소 전압이 다음 화소 전압이 충전될 때까지 안정적으로 유지되게 한다.
한편, 본 발명에 따른 박막 트랜지스터 기판은 게이트 라인(101), 및 게이트 전극(110),제1 및 제2 신호공급라인(201, 202) 및 제1 스토리지 라인(113a)을 덮는 금속 산화막(125)을 구비한다. 이러한 금속 산화막(125)은 층간 절연막(122)과 함께 데이터 라인(102) 및 게이트 라인(101)과, 제1 및 제2 신호공급라인(201, 202) 및 제1 및 제2 연결라인(205, 206)과, 제2 스토리지 라인(103) 및 게이트 라인(101)을 절연시킨다. 금속 산화막(125)은 예를 들어 Al2O3, Ta2O3 등으로 형성된다.
금속 산화막(125) 상부에는 층간 절연을 위한 층간 절연막(122)이 형성된다. 층간 절연막(122)은 서로 다른 물질로 제1 층간 절연막(122a)과 제2 층간 절연막 (122b)이 순차적으로 적층된다. 제1 층간 절연막(122a)은 제1 스토리지 라인(113a)과 스토리지 상부전극(113b)이 금속 산화막(125) 만으로 절연이 충분하지 않을 경우를 방지하기 위하여 형성된다. 이때, 제1 층간 절연막은 SiOx 등의 산화 실리콘 등의 물질을 이용하여 금속 산화막(125) 접촉성이 우수한 물질을 사용하는 것이 바람직하다. 제1 층간 절연막(122a)의 상부에는 SiNx 등의 산화 규소 등의 물질로 제2 층간 절연막(122b)이 형성된다. 제2 층간 절연막(122b)은 제1 도전층과 제2 도전층간에 절연율을 높이기 위해 형성된다. 이 때, 제1 층간 절연막(122a)과 제2 층간 절연막(122b)은 1:10의 두께의 비로 적층되는 것이 바람직하다.
도 4에 도시된, 제2 콘택홀(133)은 금속 산화막 및 제1 층간 절연막(125, 122a)과 제2 층간 절연막(122b)이 계단형으로 관통되어 형성된다. 이를 통해 제2 스토리지 라인(103)이 제1 스토리지 라인(113a)에 접속될 때 상대적으로 큰 절연막 단차로 기인한 제1 스토리지 라인(113a)과의 접속불량을 방지한다. 또한, 접속불량이 방지되므로 제1 스토리지 라인(113a)이 식각액등에 의해 부식되어 단선되는 불량을 방지할 수 있다.
본 발명의 실시 예에서 설명한 금속 산화막 및 층간 절연막을 관통하고 계단형으로 형성된 콘택홀은 박막 트랜지스터 기판의 비표시영역에 내장되는 구동회로들, 정전기방지회로 및 쇼팅바등에서 서로 다른 도전층간의 접속을 위해 형성되는 콘택홀에서도 적용된다. 이에 따라 절연막 단차로 기인하는 콘택불량 및 하부 도전층의 부식 등의 불량을 방지할 수 있다.
도 5a 내지 도 10a는 본 발명의 실시 예에 따른 박막트랜지스터 기판의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 하부 기판(100) 상에 버퍼막(120)이 형성되고, 그 위에 액티브층(124)이 형성된다.
버퍼막(120)은 하부 기판(100) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(124)은 버퍼막(120) 상에 아몰퍼스-실리콘을 증착한 후 그 아몰퍼스-실리콘을 레이져로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
다음으로, 액티브층(124)이 형성된 버퍼막(120) 상에 게이트 절연막(121)이 형성되고, 그 위에 게이트 전극(110), 게이트 라인(101), 제1 및 제2 신호공급라인(201, 202), 제1 스토리지 라인(113a) 을 포함하는 제1 도전 패턴군과, 그 제1 도전 패턴군을 덮도록 금속 산화막(125)이 형성된다.
게이트 절연막(121)은 액티브층(124)이 형성된 버퍼막(120) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
도 6a 및 도 6b를 참조하면, 제1 도전 패턴군은 게이트 절연막(121)이 형성된 기판 상에 Al, Ta, Mo, MoW, Cu, 이들의 합금 또는 이들을 포함하는 적어도 다층 구조인 게이트 도전층을 형성한 후, 그 게이트 도전층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
금속 산화막(125)은 제1 도전 패턴군의 상부면과 측면을 덮도록 양극산화법, Oxide 또는 Nitride 증착법, 산화(Oxidation)법 등으로 형성된다.
여기서, 양극 산화법은 전해액이 담긴 용기 내에 제1 도전 패턴군을 양극으로 하고, 백금이나 탄소 등을 음극으로 하여 전압을 인가시켜 금속 산화막(125)을 형성한다. 즉, 전압을 인가하게 되면 양극인 제1 도전 패턴군의 표면이 산화되어 제1 도전 패턴군의 상부면과 측면을 덮도록 금속 산화막(125)이 형성된다. 이 때, 금속 산화막(125)의 두께는 전압의 크기가 클수록 두꺼워지므로 전압의 크기에 따라 결정된다.
Oxide 또는 Nitride 증착법은 제1 도전 패턴군의 표면을 N2 또는 O2 플라즈마 기체를 이용하여 산화시켜 금속 산화막(125)을 형성한다.
산화법은 제1 도전 패턴군이 형성된 하부 기판(100)을 O2, N2O, NO, O2+H2의 분위기를 갖는 진공챔버에 위치시킨 후 고온에서 소정시간 동안 열을 가하면 제1 도전 패턴군의 상부면과 측면을 덮도록 금속 산화막(125)을 형성한다.
그런 다음, 게이트 전극(110) 및 금속 산화막(125)을 마스크로 이용하여 액티브층(124)에 N형 불순물을 주입하여 게이트 전극(110)과 비중첩된 액티브층(124)의 소스 영역(124S) 및 드레인 영역(124D)을 형성한다. 이러한 액티브층(124)의 소스 및 드레인 영역(124D)은 게이트 전극(110)과 중첩되는 채널 영역(124C)을 사이에 두고 마주하게 된다.
도 7a 및 도 7b를 참조하면, 제1 도전패턴군이 형성된 게이트 절연막(121) 상에 층간 절연막(126)이 형성되고, 층간 절연막(122) 및 게이트 절연막(121)을 관통하는 소스 및 드레인 콘택홀(130S, 130D)과 층간 절연막(122)을 관통하는 절연 콘택홀(132) 및 층간 절연막(122) 및 금속 산화막(125)을 관통하는 제2 콘택홀(133)이 형성된다.
층간 절연막(122)은 게이트 라인(101) 및 게이트 전극(110)을 포함하는 제1 도전패턴군이 형성된 게이트 절연막(121) 상에 및 금속 산화막(125)의 상부에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된 제1 층간 절연막(122a)과, 제1 층간 절연막(122a) 상부에 SiN2 등과 같은 절연물질이 증착되어 형성된 제2 층간 절연막(122b)을 구비한다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(122) 및 게이트 절연막(112)을 관통하여 액티브층(124)의 소스 및 드레인 영역(124S, 124D)을 각각 노출시키는 소스 및 드레인 콘택홀(130D)이 형성된다. 이와 동시에 층간 절연막(122)을 관통하여 제1 스토리지 라인(113a)을 덮도록 형성된 금속 산화막(125)을 노출시키는 절연 콘택홀(132)이 형성된다. 또한, 층간 절연막(122)과 금속 산화막(125)을 관통하여 제1 및 제2 신호공급라인(201, 202)을 노출시키는 제1 콘택홀(203, 204)과, 제1 스토리지 라인(113a)을 노출시키는 제2 콘택홀(133)이 형성된다. 이때, 제1 콘택홀(203, 204) 및 제2 콘택홀(133)은 제2 층간 절연막(122b)이 에칭되는 면적이 제1 층간 절연막 및 금속 산화막(122a, 125)이 에칭되는 면적보다 크게 형성된다.
도 8a 및 도 8b를 참조하면, 층간 절연막(122) 상에 데이터 라인(102), 소스 전극(112), 드레인 전극(110), 제1 및 제2 연결라인(205, 206), 스토리지 상부전극(113b) 및 제2 스토리지 라인(103)을 포함하는 제2 도전패턴군이 형성된다.
데이터 라인(102), 드레인 전극(111), 소스 전극(112), 제1 및 제2 연결라인(205, 206), 스토리지 상부전극(113b) 및 제2 스토리지 라인(103)을 포함하는 제2 도전 패턴군은 층간 절연막(122) 상에 소스 및 드레인 도전층을 형성한 후, 그 소스 및 드레인 도전층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
소스 전극(112) 및 드레인 전극(111)은 소스 및 드레인 콘택홀(130D) 각각을 통해 제1 액티브층(124)의 소스 영역(124S) 및 드레인 영역(124D) 각각과 접속된다.
스토리지 상부전극(113b)은 절연 콘택홀(132)에 의해 노출된 금속 산화막(125)을 사이에 두고 제1 스토리지 라인(113a)과 중첩된다.
제1 및 제2 연결라인(205, 206)은 제1 콘택홀(203, 204)에 의해 노출된 제1 및 제2 신호공급라인(201, 202)과 접속된다.
제2 스토리지 라인(103)과 제1 스토리지 라인(113a)은 제2 콘택홀(133)을 경유하여 접속된다.
도 9a 및 도 9b를 참조하면, 제2 도전 패턴군이 형성된 층간 절연막(122) 상에 보호막(118)이 형성되고, 그 보호막(123)을 관통하는 화소 콘택홀(131)이 형성된다.
보호막(123)은 제2 도전 패턴군이 형성된 층간 절연막(122) 상에 무기 절연 물질 또는 포토 아크릴 등과 같은 유기 절연 물질이 전면 증착되어 형성된다
이어서, 포토리소그래피 공정 및 식각 공정으로 보호막(123)을 관통하는 화소 콘택홀(131)이 형성된다. 화소 콘택홀(131)은 보호막(123)을 관통하여 박막 트랜지스터(150)의 드레인 전극(111)을 노출시킨다.
도 10을 참조하면, 보호막(123) 상에 화소전극(114)을 포함하는 제3 도전패턴군이 형성된다.
화소전극(114)을 포함하는 제3 도전패턴군은 보호막(123) 상에 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등의 투명 도전막을 증착한 후, 그 투명 도전막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
상술한 바와 같이, 본 발명에 따른 폴리실리콘 박막 트랜지스터 기판 및 이의 제조방법은 금속 산화막 및 층간 절연막을 계단형태로 관통하는 콘택홀을 구비하여 제1 도전층과 제2 도전층의 접속 불량을 방지할 수 있다.
또한 식각액 등의 침투로 인해 제1 도전층의 화학적 산화에 의한 부식을 방지하여 제1 도전층의 단선을 방지할 수 있다.
또한, 미세 배선구조에서 종래 테이퍼 구조의 콘택홀 크기 보다 작게하여 개 구율이 저하되는 것을 방지할 수 있다.
이상에서 상술한 본 발명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 여러 가지 치환, 변형 및 변경이 가능하다 할 것이다. 따라서 본 발명은 상술한 실시 예 및 첨부된 도면에 한정하지 않고 청구범위에 의해 그 권리가 정해져야 할 것이다.

Claims (11)

  1. 제 1 도전층과;
    상기 제1 도전층 상에 형성된 금속 산화막과;
    상기 금속 산화막 상에 이중층 이상으로 형성된 층간 절연막과;
    상기 금속 산화막 및 층간 절연막을 계단형태로 관통하는 콘택홀과;
    상기 콘택홀을 경유하여 상기 제1 도전층과 접속하는 제2 도전층을 구비한 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 상기 금속 산화막 상에 형성되며 상기 금속 산화막과 식각비가 동일한 물질로 형성되는 제1 층간 절연막과;
    상기 제1 층간 절연막 상에 형성되며 상기 제1 층간 절연막과 식각비가 다른 물질로 형성되는 제2 층간 절연막을 구비하는 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제1 층간 절연막과 제2 층간 절연막의 두께의 비는 1:10인 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판.
  4. 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인의 각각에 구동신호를 공급하는 게이트 구동IC 및 데이터 구동IC와;
    상기 게이트 라인과 데이터 라인과 접속된 폴리실리콘 박막 트랜지스터와;
    상기 박막 트랜지스토와 연결된 화소 전극과;
    상기 게이트 구동IC 및 데이터 구동IC에 외부 신호를 공급하며 제1 도전층으로 형성된 제1 및 제2 신호공급라인과;
    상기 제1 및 제2 신호공급라인과 상기 게이트 및 데이터 구동IC를 연결하며 제2 도전층으로 형성된 제1 및 제2 연결라인과;
    상기 게이트 라인과 제1 및 제2 신호공급라인을 포함하는 제1 도전층 상에 형성된 금속 산화막과;
    상기 제1 도전층과 상기 데이터 라인과 상기 제1 및 제2 연결라인을 포함하는 제2 도전층의 절연을 위해 형성된 제1 및 제2 층간 절연막과;
    상기 제1 및 제2 신호공급라인과 상기 제1 및 제2 연결라인 각각을 접속하기 위해 상기 금속 산화막과 상기 제1 및 제2 층간 절연막을 계단형으로 관통하는 제1 콘택홀을 구비한 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 박막 트랜지스터의 드레인 전극과 상기 금속 산화막 및 제1 층간 절연막을 사이에 두고 중첩되어 스토리지 커패시터를 형성하는 제1 스토리지 라인과;
    상기 제1 스토리지 라인과 제2 콘택홀을 경유하여 접속되는 제2 스토리지 라인을 더 구비한 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 기판.
  6. 제1 도전층을 형성하는 단계와;
    상기 제 1도전층 위에 금속 산화막을 형성하는 단계와;
    상기 금속 산화막 위에 층간 절연막을 형성하는 단계와;
    상기 금속 산화막과 상기 층간 절연막을 계단형태로 관통하는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 경유하여 제1 도전층과 접속하는 제2 도전층을 형성하는 단계로 이루어진 폴리실리콘 박막 트랜지스터 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 층간 절연막을 형성하는 단계는
    상기 금속 산화막과 식각비가 동일한 제1 층간 절연막을 형성하는 단계와;
    상기 제1 층간 절연막과 식각비가 다른 제2 층간 절연막을 형성하는 단계를 더 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 층간 절연막을 형성하는 단계는
    상기 제1 층간 절연막의 두께보다 상기 제2 층간 절연막의 두께를 더 두껍게 형성하는 단계를 더 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조방법.
  9. 제 6 항에 있어서,
    상기 제1 도전층을 형성하는 단계는
    게이트 전극, 게이트 라인, 제1 신호공급라인, 제2 신호공급라인 및 제1 스토리지 라인을 형성하는 단계를 더 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조방법.
  10. 제 6 항에 있어서,
    상기 제2 도전층을 형성하는 단계는
    데이터 라인, 소스/드레인 전극 스토리지 상부전극, 제1 연결라인, 제2 연결라인 및 제2 스토리지 라인을 형성하는 단계를 더 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조방법.
  11. 제 6 항에 있어서,
    상기 제1 도전층을 형성하는 단계 이전에
    버퍼층과 액티브층 및 게이트 절연막을 형성하는 단계를 더 포함하는 폴리실리콘 박막 트랜지스터 기판의 제조방법.
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