KR102364296B1 - 복수 데이터 라인 메모리 및 방법 - Google Patents

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Abstract

각 로우의 수직 스트링들과 연관된 복수 데이터 라인과, 공통 소스에 연결된 메모리 셀들의 수직 스트링들의 로우를 가진 장치를 포함하는 장치 및 방법이 개시된다. 로우와 연관된 각각의 데이터 라인은 로우 내 수직 스트링들 중 적어도 하나에 연결된다. 추가적인 장치 및 방법이 설명된다.

Description

복수 데이터 라인 메모리 및 방법 {MULTIPLE DATA LINE MEMORY AND METHODS}
우선권주장
본 출원은 2012년 10월 26일 출원된 미국특허출원 제13/661,498호에 기초한 우선권을 주장하며, 그 내용 전체는 여기에 참고자료로 포함된다.
반도체 메모리 부품들이 개인용 디지털 보조기기(PDA), 랩탑 컴퓨터, 이동 전화, 및 디지털 카메라와 같은 많은 전자 장치에 사용되고 있다. 이러한 반도체 메모리 부품 중 일부분은 전하 저장 디바이스의 어레이들을 가진다.
일부 실시예는 다음과 같은 첨부 도면의 그림에서 예를 들어 제한없이 예시된다:
도 1은 발명의 다양한 실시예에 따른 전하 저장 디바이스의 수직 스트링 형태의 장치의 전기적 개략도,
도 2는 발명의 다양한 실시예에 따른, 도 1에 도시되는 수직 스트링의 반도체 구조의 단면도,
도 3은 발명의 다양한 실시예에 따른, 도 1 및 도 2에 도시되는 수직 스트링의 전하 저장 디바이스의 반도체 구조의 단면도,
도 4는 발명의 다양한 실시예에 따른, 전하 저장 디바이스의 블록 형태의 장치의 전기적 개략도,
도 5는 발명의 다양한 실시예에 따른, 전하 저장 디바이스의 수직 스트링들의 로우 형태의 장치의 전기적 개략도,
도 6은 발명의 다양한 실시예에 따른 전하 저장 디바이스의 수직 스트링들의 로우의 반도체 구조 형태의 장치의 도면,
도 7은 발명의 다양한 실시예에 따른, 도 6에 도시되는 전하 저장 디바이스의 수직 스트링들의 로우의 반도체 구조의 일부분 형태의 장치의 도면,
도 8은 발명의 다양한 실시예에 따른 전하 저장 디바이스의 수직 스트링들의 2개의 로우의 반도체 구조의 4단 형태의 장치의 평면도,
도 9는 발명의 다양한 실시예에 따른, 도 4의 블록 상의 읽기 작동에 대한 타이밍도,
도 10은 발명의 다양한 실시예에 따른 도 4의 블록 상의 프로그래밍 작동에 대한 타이밍도,
도 11은 발명의 다양한 실시예에 따른 도 4의 블록 상의 소거 작동의 타이밍도,
도 12는 발명의 다양한 실시예에 따른 방법의 흐름도,
도 13은 발명의 다양한 실시예에 따른 전하 저장 디바이스의 수직 스트링들의 로우 형태의 장치의 전기적 개략도,
도 14는 발명의 다양한 실시예에 다른, 메모리 디바이스 형태의 장치의 블록도.
발명의 다양한 실시예에 따른 전하 저장 디바이스의 블록은 NOT AND(NAND) 메모리 디바이스와 같은 메모리 디바이스 내 메모리 셀들의 블록으로 기능할 수 있다.
본 문서의 용도를 위해, "장치"는 회로, 디바이스, 또는 시스템과 같은 다수의 구조체 중 임의의 구조체를 의미할 수 있다. 본 문서에서, 전하 저장 디바이스 또는 트랜지스터는 소스 전압으로부터 적어도 그 임계 전압만큼 분리되는 제어 게이트 전압에 의해 전도성으로 렌더링될 때 활성화 상태를 띄도록 스위칭 "온"되는 것으로 설명된다. 전하 저장 디바이스 또는 트랜지스터는 제어 게이트 전압과 소스 전압 간의 차이가 임계 전압 미만일 때 비활성 상태를 띄도록 스위칭 "오프"되는 것으로 설명되어, 전하 저장 디바이스 또는 트랜지스터가 비전도성으로 렌더링된다. "전위"는 항상 전기적인 전위를 의미한다. 복수의 전하 저장 디바이스가 페이지 판독 작동 중 동시에 판독될 수 있고, 이때, "페이지"는 메모리 칩 내의 2킬로바이트(KB)의 데이터와 같은, 고정 양의 데이터를 포함한다. "반도체 물질의 단(tier)"은 구조체의 수평 또는 수직 또는 경사면, 로우, 랭크, 또는 유닛에서와 같이, 동일 평면, 랭크, 로우, 또는 유닛에 형성되는 반도체 물질을 의미할 수 있다.
메모리 디바이스에 데이터를 프로그래밍하는 속도 또는 메모리 디바이스로부터 데이터를 판독하는 속도를 증가시킬 필요가 종종 있다. 프로그래밍 작동 또는 판독 작동의 전력 소모를 감소시킬 필요성이 또한 존재할 수 있다. 발명자들은 이러한 작동 상의 난관들 중 일부와 기타 사항들이, 전하 저장 디바이스의 블록 내 전하 저장 디바이스들의 수직 스트링들의 각각의 로우에 액세스하기 위해 복수의 데이터 라인을 이용함으로써 해결될 수 있음을 발견하였다.
도 1은 발명의 다양한 실시예에 따른, 전하 저장 디바이스들의 수직 스트링(100) 형태의 장치의 전기적 개략도다. 수직 스트링(100)은 직렬로 연결된 16개의 전하 저장 디바이스(112)들을 포함하고, 16개보다 많거나 적은 전하 저장 디바이스(112)들을 포함할 수 있다. 수직 스트링(100)은 공통 소스(126)와 수직 스트링(100)의 일 단부에서 전하 저장 디바이스(112) 중 하나 사이에 연결되는 n-채널 트랜지스터일 수 있는 소스 선택 게이트(SGS) 트랜지스터(120)를 포함한다. 공통 소스(126)는 예를 들어, 일 슬롯의 공통 도핑된 반도체 물질 및/또는 기타 전도 물질을 포함할 수 있다. 수직 스트링(100)의 다른 일 단부에서, 드레인 선택 게이트(SGD) 트랜지스터(130)가 데이터 라인(134)과 전하 저장 디바이스(112)들 중 하나 사이에 연결되는 n-채널 트랜지스터일 수 있다. 공통 소스(126)는 기준 전압 Vss(가령, 접지 전압) 또는 전압원(가령, 전하 펌프 회로 - 도시되지 않음)에 연결될 수 있다. 함께 연결되는 2개의 요소들은 서로 전기적으로 접촉하거나, 또는, 요소들 간에 전도를 가능하게 하는 하나 이상의 전도체 또는 반도체에 의해 분리된다. 서로 전기적 접촉하는 2개의 요소들은 일 정션(가령, p-n 정션)에서 물리적으로 접촉하여, 정션 간에 전자 또는 정공의 흐름을 가능하게 한다.
각각의 전하 저장 디바이스(112)는 예를 들어, 부동 게이트 트랜지스터 또는 전하 트랩 트랜지스터를 포함할 수 있고, 단일 레벨 전하 저장 디바이스 또는 멀티레벨 전하 저장 디바이스일 수 있다. 전하 저장 디바이스(112), SGS 트랜지스터(120), 및 SGD 트랜지스터(130)는 각자의 제어 게이트 상의 신호에 의해 제어되며, 이 신호들은 액세스 라인(도시되지 않음) 상에서 제공된다. 일부 경우에, 제어 게이트는 적어도 부분적으로 액세스 라인을 형성할 수 있다. SGS 트랜지스터(120)는 수직 스트링(100)과 공통 소스(126) 간의 전도를 실질적으로 제어하기 위해 SGS 트랜지스터(120)를 제어하는 신호를 수신한다. SGD 트랜지스터(130)는 SGD 트랜지스터(130)를 제어하는 신호를 수신하여, SGD 트랜지스터(130)가 수직 스트링(100)을 선택 또는 선택제거하는데 사용될 수 있게 된다. 수직 스트링(100)은 NAND 메모리 디바이스와 같은, 메모리 디바이스 내 블록에 전하 저장 디바이스들의 복수 수직 스트링들 중 하나일 수 있다.
도 2는 발명의 다양한 실시예에 따른, 도 1에 도시되는 수직 스트링(100)의 반도체 구조의 단면도다. 전하 저장 디바이스(112), SGS 트랜지스터(120), 및 SGD 트랜지스터(130)는 반도체 물질의 필러(pillar)(210)를 적어도 부분적으로 둘러싼다(가령, 둘러싸거나 부분적으로 둘러싼다). 필러(210)는 p 타입 폴리실리콘을 포함할 수 있고, 전하 저장 디바이스(112), SGS 트랜지스터(120), 및 SGD 트랜지스터(130)를 위한 채널이다. 전하 저장 디바이스(112), SGS 트랜지스터(120), 및 SGD 트랜지스터(130)는 필러(210)와 연관된다. 필러(210)는 n+ 타입 폴리실리콘을 포함하는 소스 캡(220)과, n+ 타입 폴리실리콘을 포함하는 드레인 캡(230) 사이에서 연장된다. 수직 스트링(100)의 전하 저장 디바이스(112)는 필러(210)의 수직 크기를 따라 서도 다른 단의 반도체 구조에 위치하여, 수직 스트링(100)을 전하 저장 디바이스의 "수직" 스트링으로 형성한다. 소스 캡(220)은 필러(210)와 전기적 접촉하고, 필러(210)와 p-n 정션을 형성한다. 드레인 캡(230)은 필러(210)와 전기적 접촉하고, 필러(210)와 p-n 정션을 형성한다. 소스 캡(220)은 필러(210)에 대한 소스이고, 드레인 캡(230)은 필러(210)에 대한 드레인이다. 소스 캡(220)은 공통 소스(126)에 연결된다. 드레인 캡(230)은 데이터 라인(134)에 연결된다.
도 3은 발명의 다양한 실시예에 따른, 도 1 및 도 2에 도시되는 수직 스트링(100)의 전하 저장 디바이스(112)의 반도체 구조의 단면도다. 전하 저장 디바이스(112)는 필러(210)를 둘러싸거나 부분적으로 둘러싼다. 필러(210)는 p 타입 폴리실리콘을 포함할 수 있다. 필러(210)는 실리콘 다이옥사이드(SiO2)를 포함하는 제 1 유전체(310)에 의해 둘러싸이거나 부분적으로 둘러싸일 수 있다. 제 1 유전체(310)는 폴리실리콘을 포함하는 부동 게이트(320)에 의해 둘러싸이거나 부분적으로 둘러싸일 수 있다. 부동 게이트(320)는 제 2 유전체(330) 및 제 3 유전체(340)가 옥사이드-나이트라이드-옥사이드(SiO2Si3N4SiO2 또는 "ONO")의 인터-폴리 유전체(IPD)층을 포함하도록, 실리콘 다이옥사이드(SiO2) 및 실리콘 나이트라이드(Si3N4)를 포함하는 제 2 유전체(330)와, 실리콘 다이옥사이드(SiO2)를 포함하는 제 3 유전체(340)에 의해 둘러싸이거나 부분적으로 둘러싸일 수 있다. 제 3 유전체(340)는 폴리실리콘을 포함하는 제어 게이트(350)에 의해 둘러싸이거나 부분적으로 둘러싸일 수 있다. 제어 게이트(350)는 금속 실리사이드(360)에 의해 둘러싸이거나 부분적으로 둘러싸일 수 있다. 금속 실리사이드(360)는, 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 탄탈륨 실리사이드(TaSi), 몰리브덴 실리사이드(MoSi), 또는 플라티늄 실리사이드(PtSi) 중 하나 이상을 포함할 수 있다.
도 4는 발명의 다양한 실시예에 따른 전하 저장 디바이스의 블록(400) 형태의 장치의 전기적 개략도다. 블록(400)은 전하 저장 디바이스(432)의 12개의 수직 스트링(402, 404, 406, 408, 412, 414, 416, 418, 422, 424, 426, 428)을 포함한다. 각각의 수직 스트링(402-428)은 4개의 전하 저장 디바이스(432)를 포함하고, 4개보다 많은 또는 적은 전하 저장 디바이스(432)들을 포함할 수 있다. 각각의 수직 스트링(402-428)은 블록(400)에 대한 단일 공통 소스(436)와, 수직 스트링의 일 단부에서 전하 저장 디바이스(432)들 중 하나 사이에 연결되는 SGS 트랜지스터(434)를 포함한다. 수직 스트링의 다른 한 단부에서, SGD 트랜지스터(438)가 아래 설명되는 데이터 라인과 전하 저장 디바이스(432)들 중 하나 사이에 연결된다.
전하 저장 디바이스(432)의 수직 스트링(402, 404, 406, 408)은 4개의 개별 데이터 라인(442, 444, 446, 448)에 연결되는 블록(400) 내 수직 스트링들의 제 1 로우(440)를 포함한다. 수직 스트링(402)의 SGD 트랜지스터(438)는 데이터 라인(442)에 연결된다. 수직 스트링(404)의 SGD 트랜지스터(438)는 데이터 라인(444)에 연결된다. 수직 스트링(406)의 SGD 트랜지스터(438)는 데이터 라인(446)에 연결된다. 수직 스트링(408)의 SGD 트랜지스터(438)는 데이터 라인(448)에 연결된다.
전하 저장 디바이스(432)의 수직 스트링(412, 414, 416, 418)은 4개의 개별 데이터 라인(462, 464, 466, 468)에 연결되는 블록(400) 내 수직 스트링들의 제 2 로우(460)를 포함한다. 수직 스트링(412)의 SGD 트랜지스터(438)는 데이터 라인(462)에 연결된다. 수직 스트링(414)의 SGD 트랜지스터(438)는 데이터 라인(464)에 연결된다. 수직 스트링(416)의 SGD 트랜지스터(438)는 데이터 라인(466)에 연결된다. 수직 스트링(418)의 SGD 트랜지스터(438)는 데이터 라인(468)에 연결된다.
전하 저장 디바이스(432)의 수직 스트링(422, 424, 426, 428)은 4개의 개별 데이터 라인(482, 484, 486, 488)에 연결되는 블록(400) 내 수직 스트링들의 제 3 로우(480)를 포함한다. 수직 스트링(422)의 SGD 트랜지스터(438)는 데이터 라인(482)에 연결된다. 수직 스트링(424)의 SGD 트랜지스터(438)는 데이터 라인(484)에 연결된다. 수직 스트링(426)의 SGD 트랜지스터(438)는 데이터 라인(486)에 연결된다. 수직 스트링(428)의 SGD 트랜지스터(438)는 데이터 라인(488)에 연결된다.
수직 스트링(402, 412, 422)의 SGD 트랜지스터(438)의 게이트는 함께 연결되어, 수직 스트링(402, 412, 422)을 상관시키기 위해 동일 신호를 수신할 수 있다. 수직 스트링(404, 414, 424)의 SGD 트랜지스터(438)의 게이트는 함께 연결되어, 수직 스트링(404, 414, 424)을 상관시키기 위해 동일 신호를 수신할 수 있다. 수직 스트링(406, 416, 426)의 SGD 트랜지스터(438)의 게이트는 함께 연결되어, 수직 스트링(406, 416, 426)을 상관시키기 위해 동일 신호를 수신할 수 있다. 수직 스트링(408, 418, 428)의 SGD 트랜지스터(438)의 게이트는 함께 연결되어, 수직 스트링(408, 418, 428)을 상관시키기 위해 동일 신호를 수신할 수 있다.
블록(400) 내 인접 수직 스트링(402-428)들은 서로 다른 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)에 연결된다. 예를 들어, 수직 스트링(402, 404)은 인접하여 놓이고 서로 다른 데이터 라인(442, 444)에 연결된다. 수직 스트링(408, 418)은 서로 다른 로우(440, 460)에 위치하고, 인접하여 놓이며, 서로 다른 데이터 라인(448, 468)에 연결된다. 수직 스트링(424, 426)은 인접하여 놓이고, 서로 다른 데이터 라인(484, 486)에 연결된다.
데이터 라인(442, 462, 482)은 수직 스트링(402-428) 위의 제 1 단에 위치한다. 데이터 라인(444, 464, 484)은 데이터 라인(442, 462, 482) 위의 제 2 단에 위치한다. 데이터 라인(446, 466, 486)은 데이터 라인(444, 464, 484) 위의 제 3 단에 위치한다. 데이터 라인(448, 468, 488)은 데이터 라인(446, 466, 486) 위의 제 4 단에 위치한다. 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)은 발명의 다양한 실시예에 따라 수직 스트링(402-428) 아래에 놓일 수 있다.
도 5는 발명의 다양한 실시예에 따른, 전하 저장 디바이스의 수직 스트링들의 로우(500) 형태의 장치의 전기적 개략도다. 로우(500)는 전하 저장 디바이스의 복수 수직 스트링을 포함하고, 전하 저장 디바이스의 수직 스트링들의 복수의 로우를 포함하는 블록의 일부분이다(도시되지 않음). 상기 로우는 직렬로 연결되는 32개의 전하 저장 디바이스(510)들을 포함하는 수직 스트링(502)을 포함하고, 32개보다 많은 또는 적은 수의 전하 저장 디바이스(510)들을 포함할 수 있다. 수직 스트링(502)의 중간의 전하 저장 디바이스(510)들은 도시되지 않고, 대신에 간단하고 명료한 설명을 위해 파선으로 제시된다. 수직 스트링(502)은 공통 소스(520)와 수직 스트링(502)의 일 단부에서 전하 저장 디바이스(510)들 중 하나 사이에 연결되는, n-채널 트랜지스터일 수 있는, SGS 트랜지스터(512)를 포함한다. 공통 소스(520)는 예를 들어, 일 슬롯의 공통 도핑된 반도체 물질 및/또는 기타 전도 물질을 포함할 수 있다. 수직 스트링(502)의 다른 단부에서, SGD 트랜지스터(530) - n-채널 트랜지스터일 수 있음 - 는 제 1 데이터 라인(540)과 전하 저장 디바이스(510)들 중 하나 사이에 연결된다. 공통 소스(520)는 기준 전압 Vss(가령, 접지 전압) 또는 전압원(가령, 전하 펌프 회로 - 도시되지 않음)에 연결될 수 있다. 따라서, 수직 스트링(502)은 도 1에 도시되는 수직 스트링(100)의 요소들과 유사 또는 동일한 요소들을 가질 수 있다.
로우(500)는 수직 스트링(502)과 동일한 요소들을 포함하는, 전하 저장 디바이스의 수직 스트링(542)을 포함한다. 수직 스트링(542)의 SGD 트랜지스터(530)는 반도체 구조 내 제 1 데이터 라인(540) 위에 위치할 수 있는, 제 1 데이터 라인(540)과는 별개인, 제 2 데이터 라인(544)에 연결된다. 수직 스트링(542)의 SGS 트랜지스터(512)는 공통 소스(520)에 연결된다. 로우(500)는 수직 스트링(502)과 동일한 요소를 포함하는, 전하 저장 디바이스의 수직 스트링(546)을 포함한다. 수직 스트링(546)의 SGD 트랜지스터(530)는 제 1 데이터 라인(540) 및 제 2 데이터 라인(544)과는 별개인 제 3 데이터 라인(548)에 연결된다. 제 3 데이터 라인(548)은 반도체 구조 내 제 2 데이터 라인(544) 위에 위치할 수 있다. 수직 스트링(546)의 SGS 트랜지스터(512)는 공통 소스(520)에 연결된다. 로우(500)는 수직 스트링(502)과 동일한 요소들을 포함하는, 전하 저장 디바이스의 수직 스트링(550)을 포함한다. 수직 스트링(550)의 SGD 트랜지스터(530)는 다른 데이터 라인(540, 544, 548)과는 별개인 제 4 데이터 라인(552)에 연결된다. 제 4 데이터 라인(552)은 반도체 구조 내 제 3 데이터 라인(548) 위에 위치할 수 있다. 수직 스트링(550)의 SGS 트랜지스터(512)는 공통 소스(520)에 연결된다. 로우(500)는 각각 개별 데이터 라인(540, 544, 548, 552)에 연결되는 4개의 수직 스트링(502, 542, 546, 550)에 연결된다.
로우(500)는 각각의 데이터 라인(540, 544, 548, 552)에 연결되는 전하 저장 디바이스의 추가적인 수직 스트링을 포함한다. 전하 저장 디바이스의 수직 스트링(560)은 데이터 라인(540)에 연결되고, 전하 저장 디바이스의 수직 스트링(562)은 데이터 라인(544)에 연결되며, 전하 저장 디바이스의 수직 스트링(564)은 데이터 라인(548)에 연결되고, 전하 저장 디바이스의 수직 스트링(566)은 데이터 라인(552)에 연결된다. 각각의 수직 스트링(560, 562, 564, 566)은 수직 스트링(502)과 동일한 요소들을 포함한다.
전하 저장 디바이스의 수직 스트링(570)은 데이터 라인(540)에 연결되고, 전하 저장 디바이스의 수직 스트링(572)은 데이터 라인(544)에 연결되며, 전하 저장 디바이스의 수직 스트링(574)은 데이터 라인(548)에 연결되고, 전하 저장 디바이스의 수직 스트링(576)은 데이터 라인(552)에 연결된다. 각각의 수직 스트링(570, 572, 574, 576)은 수직 스트링(502)과 동일한 요소들을 포함한다.
전하 저장 디바이스의 수직 스트링(580)은 데이터 라인(540)에 연결되고, 전하 저장 디바이스의 수직 스트링(582)은 데이터 라인(544)에 연결되며, 전하 저장 디바이스의 수직 스트링(584)은 데이터 라인(548)에 연결되고, 전하 저장 디바이스의 수직 스트링(586)은 데이터 라인(552)에 연결된다. 각각의 수직 스트링(580, 582, 584, 586)은 수직 스트링(502)과 동일한 요소들을 포함한다.
로우(500) 내 수직 스트링(502, 542-586)들 모두는 공통 소스(520)에 연결된다. 수직 스트링(502, 542-586) 각각 내 동일 위치의 전하 저장 디바이스(510)는 동일 신호를 수신하기 위해 (도시되지 않는) 동일한 액세스 라인에 연결되는 제어 게이트를 가진다. 모든 수직 스트링(502, 542-486)의 SGS 트랜지스터(512)는 동일 신호를 수신하기 위해 (도시되지 않는) 동일한 선택 게이트에 연결되는 제어 게이트를 가진다. 수직 스트링(502, 542-586)의 SGD 트랜지스터(530)의 제어 게이트는 개별 신호들을 수신한다.
도 6은 발명의 다양한 실시예에 따른, 전하 저장 디바이스의 수직 스트링들의 로우(600)의 반도체 구조 형태의 장치의 도면이다. 로우(600)는 전하 저장 디바이스의 8개의 수직 스트링(602, 604, 606, 608, 610, 612, 614, 616)을 포함한다. 수직 스트링(602, 604, 606, 608, 610, 612, 614, 616)은 각각 발명의 다양한 실시예에 따른, 도 2에 도시되는 수직 스트링(100)과 유사 또는 동일 할 수 있다. 모든 수직 스트링(602-616)의 소스 캡(220)은 공통 소스(620)에 연결된다. 수직 스트링(602)의 드레인 캡(230)은 데이터 라인(630)에 연결되고, 수직 스트링(604)의 드레인 캡(230)은 데이터 라인(640)에 연결되며, 수직 스트링(606)의 드레인 캡(230)은 데이터 라인(650)에 연결되고, 수직 스트링(608)의 드레인 캡(230)은 데이터 라인(660)에 연결된다. 수직 스트링(610)의 드레인 캡(230)은 데이터 라인(630)에 연결되고, 수직 스트링(612)의 드레인 캡(230)은 데이터 라인(640)에 연결되며, 수직 스트링(614)의 드레인 캡(230)은 데이터 라인(650)에 연결되고, 수직 스트링(616)의 드레인 캡(230)은 데이터 라인(660)에 연결된다. 데이터 라인(630, 640, 650, 660)은 로우(600)의 반도체 구조의 개별적 분리된 단에 형성될 수 있다.
도 7은 발명의 다양한 실시예에 따른, 도 6에 도시되는 전하 저장 디바이스의 수직 스트링들의 로우(600)의 반도체 구조의 일부분의 형태의 장치의 도면이다. 도 7은 필러로 도시되는 수직 스트링(602, 604, 606, 608, 610)을 포함한다. 데이터 라인(640)은 데이터 라인(630)을 갖는 단 위의 단에 형성된다. 데이터 라인(650)은 데이터 라인(640)을 갖는 단 위의 단에 형성된다. 데이터 라인(660)은 데이터 라인(650)을 갖는 단 위의 단에 형성된다. 데이터 라인(630, 640, 650, 660)은 알루미늄 또는 구리와 같은 금속을 포함할 수 있다.
데이터 라인(630, 640, 650, 660)은 접촉부(가령, 금속 플러그) 및 접촉 패드를 통해 수직 스트링(602, 604, 606, 608, 610)에 연결된다. 예를 들어, 플러그(710)가 수직 스트링(602)의 드레인 캡(230) 상에 형성될 수 있고, 접촉 패드(716)가 플러그(710) 주위로 데이터 라인(630)과 접촉하면서 형성되어, 데이터 라인(630)을 수직 스트링(602)에 연결할 수 있다. 플러그(720)는 수직 스트링(604)의 드레인 캡(230) 상에 형성될 수 있고, 접촉 패드(726)가 플러그(720) 주위로 데이터 라인(640)과 접촉하도록 형성되어, 수직 스트링(604)에 데이터 라인(640)을 연결할 수 있다. 플러그(730)가 수직 스트링(606)의 드레인 캡(230) 상에 형성될 수 있고, 접촉 패드(736)가 플러그(730) 주위로 데이터 라인(650)과 접촉하도록 형성되어, 데이터 라인(650)을 수직 스트링(606)에 연결할 수 있다. 플러그(740)는 수직 스트링(608)의 드레인 캡(230) 상에 형성될 수 있고, 접촉 패드(746)가 플러그(740) 주위로 데이터 라인(660)과 접촉하도록 형성되어, 수직 스트링(608)에 데이터 라인(660)을 연결할 수 있다. 플러그(750)는 수직 스트링(610)의 드레인 캡(230) 상에 형성될 수 있고, 접촉 패드(756)가 플러그(750) 주위로 데이터 라인(630)과 접촉하도록 형성되어, 수직 스트링(610)에 데이터 라인(630)을 연결할 수 있다. 데이터 라인(640, 650, 660)은 각각 단 하나의 수직 스트링에 연결되고, 데이터 라인(630)은 2개의 수직 스트링에 연결된다. 플러그(710, 720, 730, 740, 750)은 텅스텐과 같은 금속을 포함할 수 있다. 접촉 패드(716, 726, 736, 746, 756)는 데이터 라인(630, 640, 650, 660)과 함께 형성될 수 있고, 데이터 라인(630, 640, 650, 660)과 동일한 물질(가령, 금속)으로 형성될 수 있다.
도 8은 발명의 다양한 실시예에 따른, 전하 저장 디바이스의 수직 스트링들의 2개의 로우의 반도체 구조(800)의 4단 형태의 장치의 평면도다. 반도체 구조(800)의 제 1 단(801)은 도 8의 좌측부에 도시된다. 반도체 구조(800)는 전하 저장 디바이스들의 수직 스트링(804, 806, 808, 810, 812, 814, 816, 818)의 제 1 로우(802)를 포함한다. 반도체 구조(800)는 전하 저장 디바이스의 수직 스트링(824, 826, 828, 830, 832, 834, 836, 838)의 제 2 로우(822)를 또한 포함한다. 전하 저장 디바이스의 수직 스트링(804-818 및 824-838)은 도 2에 도시되는 필러(210)와 유사한 반도체 물질의 둥근 필러로 도시된다. 제 1 및 제 2 로우(802, 822)는 발명의 다양한 실시예에 따라 더 많은 또는 더 적은 전하 저장 디바이스의 수직 스트링을 포함할 수 있다.
반도체 구조는 SGD(가령, SGD 트랜지스터의 제어 게이트)(844, 846, 848, 850, 852, 854, 856, 858)를 포함한다. 각각의 SGD(844-858)는 제 1 로우(8020 내 수직 스트링(804-818) 중 하나와, 제 1 로우(802) 내 수직 스트링(804-818)들 중 각자의 하나에 인접한 제 2 로우(822) 내 수직 스트링(824-838) 중 하나와 연관된다. 예를 들어, SGD(844)는 수직 스트링(804) 및 수직 스트링(824)과 연관된다. SGD(854)는 수직 스트링(814) 및 수직 스트링(834)과 연관된다.
2개의 데이터 라인(860, 862)은 반도체 구조(800)의 제 1 단(801)에 위치한다. 데이터 라인(860)은 접촉 패드(864) 및 플러그(도시되지 않음)를 통해 수직 스트링(804)에 연결된다. 데이터 라인(860)은 접촉 패드(866) 및 플러그(도시되지 않음)를 통해 수직 스트링(812)에 또한 연결된다. 데이터 라인(862)은 접촉 패드(868) 및 플러그(도시되지 않음)를 통해 수직 스트링(824)에 연결된다. 데이터 라인(862)은 접촉 패드(869) 및 플러그(도시되지 않음)를 통해 수직 스트링(832)에 또한 연결된다. 데이터 라인(860, 862)은 도 8에 도시되지 않는 제 1 로우(802) 및 제 2 로우(822) 내의 더 많은 수직 스트링에 연결될 수 있다.
반도체 구조(800)의 제 2 단(871)은 제 1 단(801) 위에 위치하고, 2개의 데이터 라인(872, 873)을 포함한다. 데이터 라인(872)은 접촉 패드(874) 및 플러그(도시되지 않음)를 통해 수직 스트링(806)에 연결된다. 데이터 라인(872)은 접촉 패드(876) 및 플러그(도시되지 않음)를 통해 수직 스트링(814)에 또한 연결된다. 데이터 라인(873)은 접촉 패드(878) 및 플러그(도시되지 않음)를 통해 수직 스트링(826)에 연결된다. 데이터 라인(873)은 접촉 패드(879) 및 플러그(도시되지 않음)를 통해 수직 스트링(834)에 또한 연결된다. 데이터 라인(872, 873)은 도 8에 도시되지 않는 제 1 로우(802) 및 제 2 로우(822) 내 더 많은 수직 스트링에 연결될 수 있다.
반도체 구조(800)의 제 3 단(881)은 제 2 단(871) 위에 위치하고, 2개의 데이터 라인(882, 883)을 포함한다. 데이터 라인(882)은 접촉 패드(884) 및 플러그(도시되지 않음)를 통해 수직 스트링(808)에 연결된다. 데이터 라인(882)은 접촉 패드(886) 및 플러그(도시되지 않음)를 통해 수직 스트링(816)에 또한 연결된다. 데이터 라인(883)은 접촉 패드(888) 및 플러그(도시되지 않음)를 통해 수직 스트링(828)에 연결된다. 데이터 라인(883)은 접촉 패드(889) 및 플러그(도시되지 않음)를 통해 수직 스트링(836)에 또한 연결된다. 데이터 라인(882, 883)은 도 8에 도시되지 않는 제 1 로우(802) 및 제 2 로우(822) 내 더 많은 수직 스트링에 연결될 수 있다.
반도체 구조(800)의 제 4 단(891)은 제 3 단(881) 위에 위치하고, 2개의 데이터 라인(892, 893)을 포함한다. 데이터 라인(892)은 접촉 패드(894) 및 플러그(도시되지 않음)를 통해 수직 스트링(810)에 연결된다. 데이터 라인(892)은 접촉 패드(896) 및 플러그(도시되지 않음)를 통해 수직 스트링(818)에 또한 연결된다. 데이터 라인(893)은 접촉 패드(898) 및 플러그(도시되지 않음)를 통해 수직 스트링(830)에 연결된다. 데이터 라인(893)은 접촉 패드(899) 및 플러그(도시되지 않음)를 통해 수직 스트링(838)에 또한 연결된다. 데이터 라인(892, 893)은 도 8에 도시되지 않는 제 1 로우(802) 및 제 2 로우(822) 내 더 많은 수직 스트링에 연결될 수 있다.
발명의 실시예의 작동들은 타이밍도를 참조하여 설명된다. 도 4에 도시되는 블록(400) 내 전하 저장 디바이스(432) 중 2개 이상이 동시에 판독 또는 프로그래밍 또는 소거되도록 선택될 수 있다. 도 9는 발명의 다양한 실시예에 따른 도 4의 블록(400) 상의 판독 작동에 대한 타이밍도(900)를 도시한다. 타이밍도(900)는 블록(400) 내 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 전위를 도시한다. 타이밍도(900)는 판독될 전하 저장 디바이스(432)를 가진 수직 스트링의 선택된 SGD 트랜지스터(438), 판독되는 전하 저장 디바이스(432)없이 수직 스트링의 선택되지 않은 SGD 트랜지스터(438), 그리고, 블록(400) 내 SGS 트랜지스터(434)의 게이트 전위들을 또한 도시한다. 판독될 선택된 전하 저장 디바이스(432)에 연결되는 선택된 액세스 라인의 전위, 판독되지 않을, 선택되지 않은 전하 저장 디바이스(432)에 연결되는 선택되지 않은 액세스 라인의 전위, 그리고, 공통 소스(436)의 전위가 또한 도시된다.
모든 앞서 나열한 전위들은 판독 작동 시작 전에 기준 전압 Vss(가령, 접지 전압)에 놓일 수 있다. 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 전위는 시간 t1에서 Vpre로 상승할 수 있고, 이러한 전위들이 판독되는 전하 저장 디바이스(432)의 상태에 따라 동일하게 머무를 수도 있고, 하강할 수도 있다. 선택되지 않은 SGD 트랜지스터(438)는 기준 전압 Vss에 의한 판독 작동 중 오프로 스위칭될 수 있다. 공통 소스(436)는 판독 작동 중 기준 전압 Vss에 머무를 수 있다. 선택된 SGD 트랜지스터(438), 선택되지 않은 전하 저장 디바이스(432), 및 모든 SGS 트랜지스터(434)는 시간 t2에서 각자의 제어 게이트에 인가되는 전압 Vpass_read 에 의해 온으로 스위칭될 수 있고, 선택되지 않은 전하 저장 디바이스(432)는 선택되지 않은 액세스 라인으로부터 전위 Vpass_read를 수신한다. SGS 트랜지스터(434)는 블록(400) 내 수직 스트링으로부터 공통 소스(436)로 전류를 인출하도록 온으로 스위칭될 수 있다.
선택된 액세스 라인은 시간 t2에서 선택된 전하 저장 디바이스(432)의 게이트에 인가되는 판독 전압 Vread로 상승할 수 있고, 선택된 전하 저장 디바이스(432)의 상태는 시간 t2 이후 판독될 수 있다. 판독되는 프로그래밍된 전하 저장 디바이스(432)에 연결된 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 값은 프로그래밍된 전하 저장 디바이스(432)가 판독 작동 중 오프 상태로 유지됨에 따라 Vpre에 머무른다. 판독 중인 프로그래밍되지 않은 전하 저장 디바이스(432)에 연결되는 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 값은, 프로그래밍되지 않은 전하 저장 디바이스(432)가 판독 전압 Vread에 의해서 온으로 스위칭됨에 따라 시간 t3에서 기준 전압 Vss로 하강한다. 기나열한 모든 전위들은 판독 작동의 종료시 시간 t4에서 기준 전압 Vss에 머물거나 기준 전압 Vss로 하강할 수 있다.
판독 작동은 단순화 및 명료성을 위해 도 4의 블록(400) 내 단일 레벨(SLC) 메모리셀에 대한 작동이다. 앞서 설명한 도 9에 예시되는 판독 작동은 발명의 다양한 실시예에 따라 서로 다른 판독 전압 Vread를 이용함으로써 도 4의 블록(400) 내 멀티레벨(MLC) 메모리 셀에 대한 판독 작동으로 그리고 및 기타 변형예로 확장될 수 있다.
도 10은 발명의 다양한 실시예에 따른 도 4의 블록(400)의 프로그래밍 작동에 대한 타이밍도(1000)다. 타이밍도(1000)는 블록(400) 내 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 전위를 도시한다. 타이밍도(1000)는 또한, 프로그래밍될 전하 저장 디바이스(432)를 가진 수직 스트링의 선택된 SGD 트랜지스터(438), 프로그래밍되는 전하 저장 디바이스(432)없이 수직 스트링의 선택되지 않은 SGD 트랜지스터(438), 그리고, 블록(400) 내 SGS 트랜지스터(434)의 게이트 전위를 도시한다. 프로그래밍될 선택된 전하 저장 디바이스(432)에 연결되는 선택된 액세스 라인의 전위, 프로그래밍되지 않은 선택되지 않은 전하 저장 디바이스(432)에 연결된 선택되지 않은 액세스 라인의 전위, 그리고 공통 소스(436)의 전위가 또한 도시된다.
앞서 나열한 모든 전위들은 프로그래밍 작동 시작 이전에 기준 전압 Vss(가령, 접지 전압)에 놓일 수 있다. 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488) 중 일부의 전위는 Vcc에서 이러한 데이터 라인에 연결되는 수직 스트링에서의 프로그래밍을 금지하도록 시간 t1에서 공급 전압 Vcc로 상승할 수 있다. 프로그래밍될 전하 저장 디바이스(432)를 가진 선택된 수직 스트링에 연결되는 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488) 중 나머지는 기준 전압 Vss에, 또는 기준 전압 Vss보다 약간 위에, 머무를 수 있다. 공통 소스(436)는 프로그래밍 작동의 지속시간 동안 시간 t2에서 공급 전압 Vcc로 상승할 수 있다. 공급 전압 Vcc보다 높은 상위 공급 전압 Vcc+는 프로그래밍 작동 중 인가될 수 있다. 예를 들어, 선택된 SGD 트랜지스터(438)는 선택된 수직 스트링의 채널을 사전-충전하기 위해 그 제어 게이트에 인가되는 상위 공급 전압 Vcc+에 의해 시간 t3에서 온으로 스위칭될 수 있다. 선택된 SGD 트랜지스터(438)는 공급 전압 Vcc에서 그 제어 게이트와 함께 시간 t4 이후 스위치 온 상태로 유지될 수 있다. 선택되지 않은 SGD 트랜지스터(438)는 기준 전압 Vss에 의해 프로그래밍 작동 중 오프로 스위칭될 수 있다. 모든 SGS 트랜지스터(434)는 공통 소스(436)로부터 블록(400) 내 수직 스트링들을 실질적으로 분리시키기 위해 기준 전압 Vss보다 약간 높은 그 제어 게이트에 대해 전압 Vss+에 의해 프로그래밍 작동 중 오프로 스위칭될 수 있다.
선택된 그리고 선택되지 않은 액세스 라인을 이용하여, 선택된 수직 스트링의 채널들이 사전-충전되고 있을 때, 시간 t3와 t4 사이에서 모든 전하 저장 디바이스(432)의 제어 게이트에 상위 공급 전압 Vcc+를 인가할 수 있다. 그 후 선택되지 않은 액세스 라인을 이용하여, 시간 t4 이후 프로그래밍 작동 중 온으로 스위칭되도록, 선택되지 않은 전하 저장 디바이스(432)의 제어 게이트에 전압 Vpass_program을 인가할 수 있다. 선택된 액세스 라인을 이용하여, 시간 t4와 t5 사이에서 선택된 전하 저장 디바이스(432)의 제어 게이트에 전압 Vpass-program을 인가할 수 있다. 그 후 선택된 액세스 라인을 이용하여, 선택된 전하 저장 디바이스(432)의 프로그래밍을 위해 시간 t5 이후 선택된 전하 저장 디바이스(432)의 제어 게이트에 전압 Vpass_program보다 높은 전압 Vprogram을 인가할 수 있다. 앞서 나열한 모든 전위들은 프로그래밍 작동 종료시 시간 t6에서 기준 전압 Vss로 하강할 수 있다.
도 11은 발명의 다양한 실시예에 따른 도 4의 블록(400) 상의 소거 작동에 대한 타이밍도(1100)다. 타이밍도(1100)는 블록(400) 내 모든 SGD 트랜지스터(438) 및 모든 SGS 트랜지스터(434)의 게이트 전위와 함께, 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 전위를 도시한다. 소거될 전하 저장 디바이스(432)에 연결된 모든 액세스 라인의 전위와, 공통 소스(436)의 전위가 또한 도시된다.
앞서 나열한 모든 전위들은 소거 작동 시작 이전에 기준 전압 Vss(가령, 접지 전압)에 놓일 수 있다. SGD 트랜지스터(438) 및 SGS 트랜지스터(434)의 게이트 및 공통 소스(436)의 전위는 모두 시간 t1에서 공급 전압 Vcc로 상승할 수 있고, 그 후, 시간 t2에서 소거 전압 Verase로 상승하여, 블록(400) 내 전하 저장 디바이스(432)들을 소거할 수 있다. 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 전위는 시간 t1에서 공급 전압 Vcc로 상승할 수 있고, 그 후, 블록(400) 내 전하 저장 디바이스(432)가 소거되고 있을 때 시간 t2 이후 소거 전압 Verase보다 낮은 전이 Verase-Vin으로 상승할 수 있다. Vin은 도 1 및 도 2에 도시되는, 수직 스트링(100)의 필러(210)와 소스 캡(220) 또는 드레인 캡(230) 사이에 순방향-바이어스 p-n 정션 간의 전압 강하다. 액세스 라인을 이용하여, 블록(400) 내 전하 저장 디바이스(432)가 소거되도록, 블록(400) 내 모든 전하 저장 디바이스(432)의 제어 게이트에 기준 전압 Vss를 인가할 수 있다. 앞서 나열한 모든 전위들은 소거 작동 종료시 시간 t3에서 기준 전압 Vss로 유지 또는 하강할 수 있다.
도 12는 발명의 다양한 실시예에 따른 방법(1200)의 흐름도다. 블록(1210)에서, 방법(1200)이 시작된다. 블록(1220)에서, 블록 내 전하 저장 디바이스의 수직 스트링의 제 1 로우 내 전하 저장 디바이스들의 제 1 수직 스트링에 연결되는 제 1 데이터 라인과 관련하여 제 1 작동이 수행된다. 제 1 작동은 제 1 데이터 라인에 연결된 전하 저장 디바이스의 데이터 상태를 감지하는 것, 또는, 제 1 로우 내 제 1 수직 스트링의 전하 저장 디바이스의 프로그래밍을 금지하도록 제 1 데이터 라인의 전위를 상승시키는 것일 수 있다. 블록(1230)에서, 수직 스트링들의 제 1 로우 내 전하 저장 디바이스의 제 2 수직 스트링에 연결되는 제 2 데이터 라인과 관련하여 제 2 작동이 수행된다. 제 2 작동은 제 2 데이터 라인에 연결된 전하 저장 디바이스의 데이터 상태를 감지하는 것, 또는, 제 1 로우 내 제 2 수직 스트링의 전하 저장 디바이스의 프로그래밍을 금지하도록 제 2 데이터 라인의 전위를 상승시키는 것일 수 있다. 블록(1240)에서, 블록 내 전하 저장 디바이스의 수직 스트링의 제 2 로우 내 전하 저장 디바이스들의 제 1 수직 스트링에 연결되는 제 3 데이터 라인과 관련하여 제 3 작동이 수행된다. 제 3 작동은 제 3 데이터 라인에 연결된 전하 저장 디바이스의 데이터 상태를 감지하는 것, 또는, 제 2 로우 내 제 1 수직 스트링의 전하 저장 디바이스의 프로그래밍을 금지하도록 제 3 데이터 라인의 전위를 상승시키는 것일 수 있다. 블록(1250)에서, 전하 저장 디바이스의 수직 스트링의 제 2 로우 내 전하 저장 디바이스들의 제 2 수직 스트링에 연결되는 제 4 데이터 라인과 관련하여 제 4 작동이 수행된다. 제 4 작동은 제 4 데이터 라인에 연결된 전하 저장 디바이스의 데이터 상태를 감지하는 것, 또는, 제 2 로우 내 제 2 수직 스트링의 전하 저장 디바이스의 프로그래밍을 금지하도록 제 4 데이터 라인의 전위를 상승시키는 것일 수 있다. 블록(1260)에서, 방법(1200)이 종료된다. 방법(1200)은 한번에 제 1, 제 2, 제 3, 및 제 4 데이터 라인 중 하나만에 대해 작동을 수행할 수 있다. 방법(1200)은 동시에 제 1, 제 2, 제 3, 및 제 4 데이터 라인 중 적어도 2개에 대해 작동을 수행할 수 있다. 방법(1200)은 동시에 제 1, 제 2, 제 3, 및 제 4 데이터 라인에 대해 작동을 수행할 수 있다. 다양한 실시예는 도 12에 도시되는 것보다 많거나 적은 활동(activities)을 가질 수 있다. 일부 실시예에서, 활동은 반복될 수 있고, 및/또는 직렬 또는 병렬 방식으로 수행될 수 있다. 일부 실시예는 서로 다른 순서의 동일 활동들을 포함할 수 있다.
블록 당 4 페이지가 발명의 다양한 실시예에 따라 동시에 복수 데이터 라인에 의해 프로그래밍 또는 판독될 수 있다. 16KB의 페이지 크기를 가진 실시예에서, 데이터는 4개의 옵션 중 하나에 따라 액세스될 수 있다. 예를 들어, 16KB, 32KB, 48KB, 또는 64KB의 데이터가 동시에 액세스될 수 있다. 블록 당 1, 2, 3, 또는 4 페이지가 동시에 프로그래밍 또는 판독될 수 있지만, 선택되는 액세스 라인의 길이(도시되지 않음)는 기존 메모리 디바이스에서와 다르지 않다. 선택된 액세스 라인은 발명의 다양한 실시예에 따라 추가 전력을 인출하지 않는다. 프로그램 및 판독 교란은 기존 메모리 디바이스에 비해 적다.
도 13은 발명의 다양한 실시예에 따른, 전하 저장 디바이스의 수직 스트링들의 로우(1300) 형태의 장치의 전기적 개략도다. 로우(1300)는 전하 저장 스테이지의 복수 수직 스트링을 포함하고, (도시되지 않는) 전하 저장 디바이스의 수직 스트링의 복수 로우를 포함하는 블록의 일부분이다. 로우는 직렬로 연결되는 32개의 전하 저장 디바이스(1310)를 포함하는 수직 스트링(1302)을 포함하고, 32개보다 많거나 적은 전하 저장 디바이스(1310)를 포함할 수 있다. 수직 스트링(1302) 중간의 전하 저장 디바이스(1310)는 도시되지 않지만, 단순화 및 명료성을 위해 파선으로 표시된다. 수직 스트링(1302)은 공통 소스(1320)와 수직 스트링(1302)의 일 단부의 전하 저장 디바이스(1310)들 중 하나 사이에 연결되는, n-채널 트랜지스터일 수 있는, SGS 트랜지스터(1312)를 포함한다. 공통 소스(1320)는 일 슬롯의 공통 도핑된 반도체 물질 및/또는 기타 전도성 물질을 포함할 수 있다. 수직 스트링(1302)의 다른 단부에서, SGD 트랜지스터 (1330) - n-채널 트랜지스터일 수 있음 - 는 전하 저장 디바이스(1310)들 중 하나와 제 1 데이터 라인(1340) 사이에 연결된다. 공통 소스(1320)는 기준 전압 Vss(가령, 접지 전압) 또는 전압원(가령, 전하 펌프 회로 - 도시되지 않음)에 연결될 수 있다. 따라서, 수직 스트링(1302)은 도 1에 도시되는 수직 스트링(100)의 요소들과 유사 또는 동일한 요소들을 가질 수 있다.
로우(1300)는 수직 스트링(1302)과 동일 요소를 포함하는 전하 저장 디바이스들의 수직 스트링(1342)을 포함한다. 수직 스트링(1342)의 SGD 트랜지스터(1330)는 반도체 구조 내 제 1 데이터 라인(1340) 위에 위치할 수 있는, 제 1 데이터 라인(1340)과는 분리된, 제 2 데이터 라인(1344)에 연결된다. 수직 스트링(1342)의 SGS 트랜지스터(1312)는 공통 소스(1320)에 연결된다. 로우(1300)는 수직 스트링(1302)과 동일 요소를 포함하는 전하 저장 디바이스들의 수직 스트링(1346)을 포함한다. 수직 스트링(1346)의 SGD 트랜지스터(1330)는, 제 1 데이터 라인(1340) 및 제 2 데이터 라인(1344)과는 별개인, 제 3 데이터 라인(1348)에 연결된다. 제 3 데이터 라인(1348)은 반도체 구조 내 제 2 데이터 라인(1344) 위에 위치할 수 있다. 수직 스트링(1346)의 SGS 트랜지스터(1312)는 공통 소스(1320)에 연결된다. 로우(1300)는 수직 스트링(1302)과 동일 요소를 포함하는 전하 저장 디바이스들의 수직 스트링(1350)을 포함한다. 수직 스트링(1350)의 SGD 트랜지스터(1330)는, 나머지 데이터 라인(1340, 1344, 1348)과는 별개인 제 4 데이터 라인(1352)에 연결된다. 제 4 데이터 라인(1352)은 반도체 구조 내 제 3 데이터 라인(1348) 위에 위치할 수 있다. 수직 스트링(1350)의 SGS 트랜지스터(1312)는 공통 소스(1320)에 연결된다. 로우(1300)는 별개의 데이터 라인(1340, 1344, 1348, 1352)에 각각 연결되는 4개의 수직 스트링(1302, 1342, 1346, 1350)을 포함한다. 수직 스트링(1302, 1342, 1346, 1350)의 SGD 트랜지스터(1330)의 제 1 그룹의 제어 게이트는, 제 1 신호 수신을 위해 라인(1357)에 연결된다.
로우(1300)는 데이터 라인(1340, 1344, 1348, 1352) 각각에 연결되는 전하 저장 디바이스의 추가적인 수직 스트링들을 포함한다. 전하 저장 디바이스의 수직 스트링(1360)은 데이터 라인(1340)에 연결되고, 전하 저장 디바이스의 수직 스트링(1362)은 데이터 라인(1344)에 연결되며, 전하 저장 디바이스의 수직 스트링(1364)은 데이터 라인(1348)에 연결되고, 전하 저장 디바이스의 수직 스트링(1366)은 데이터 라인(1352)에 연결된다. 각각의 수직 스트링(1360, 1362, 1364, 1366)은 수직 스트링(1302)과 동일 요소들을 포함한다. 수직 스트링(1360, 1362, 1364, 1366)의 SGD 트랜지스터(1330)의 제 2 그룹의 제어 게이트는, 제 1 신호과는 별개인 제 2 신호의 수신을 위해 라인(1367)에 연결된다.
전하 저장 디바이스의 수직 스트링(1370)은 데이터 라인(1340)에 연결되고, 전하 저장 디바이스의 수직 스트링(1372)은 데이터 라인(1344)에 연결되며, 전하 저장 디바이스의 수직 스트링(1374)은 데이터 라인(1348)에 연결되고, 전하 저장 디바이스의 수직 스트링(1376)은 데이터 라인(1352)에 연결된다. 각각의 수직 스트링(1370, 1372, 1374, 1376)은 수직 스트링(1302)과 동일 요소들을 포함한다. 수직 스트링(1370, 1372, 1374, 1376)의 SGD 트랜지스터(1330)의 제 3 그룹의 제어 게이트는, 제 1 신호 및 제 2 신호와는 별개인 제 3 신호의 수신을 위해 라인(1377)에 연결된다.
전하 저장 디바이스의 수직 스트링(1380)은 데이터 라인(1340)에 연결되고, 전하 저장 디바이스의 수직 스트링(1382)은 데이터 라인(1344)에 연결되며, 전하 저장 디바이스의 수직 스트링(1384)은 데이터 라인(1348)에 연결되고, 전하 저장 디바이스의 수직 스트링(1386)은 데이터 라인(1352)에 연결된다. 각각의 수직 스트링(1380, 1382, 1384, 1386)은 수직 스트링(1302)과 동일 요소들을 포함한다. 수직 스트링(1380, 1382, 1384, 1386)의 SGD 트랜지스터(1330)의 제 4 그룹의 제어 게이트는, 제 1 신호, 제 2 신호, 및 제 3 신호와는 별개인 제 4 신호의 수신을 위해 라인(1387)에 연결된다.
로우(1300) 내 모든 수직 스트링(1302, 1342-1386)들은 공통 소스(1320)에 연결된다. 수직 스트링(1302, 1342-1386) 각각 내 동일 위치에서의 전하 저장 디바이스(1310)들은 동일 신호 수신을 위해 동일 액세스 라인(도시되지 않음)에 연결되는 제어 게이트를 가진다. 모든 수직 스트링(1302, 1342-1386)의 SGS 트랜지스터(1312)는, 동일 신호 수신을 위해 동일 선택 라인(1392)에 연결되는 제어 게이트를 가진다.
도 13에 도시되는 바와 같이, SGD 트랜지스터(1330)의 제어 게이트는 4개 그룹의 수직 스트링 각각 내에서 함께 연결되며, 제 1 그룹은 수직 스트링(1302, 1342, 1346, 1350)을 포함하고, 제 2 그룹은 수직 스트링(1360, 1362, 1364, 1366)을 포함하며, 제 3 그룹은 수직 스트링(1370, 1372, 1374, 1376)을 포함하고, 제 4 그룹은 수직 스트링(1380, 1382, 1384, 1386)을 포함한다. 4개 그룹 중 하나는 한번에 선택될 수 있고, 블록 당 4개의 데이터 페이지가 로우(1300)에서 동시에 프로그래밍 또는 판독될 수 있다. 긴 페이지 크기가 프로그래밍 또는 판독 작동 중 전력 소모 증가없이 실현된다. 추가적으로, 반도체 구조 내 수직 스트링(1302, 1342-1386) 사이의 간격이 감소할 수 있다.
도 14는 발명의 다양한 실시예에 따른 메모리 디바이스(1400) 형태의 장치의 블록도다. 메모리 디바이스(1400)는 제어 신호 라인(1405)을 통해 복수 제어 신호를 수신하기 위해 제어 버스(1404)에 연결된다. 메모리 디바이스(1400)는 어드레스 버스(1406)에 또한 연결되어, 어드레스 신호 라인(1407) 상의 어드레스 신호 A0-Ax를 수신할 수 있고, 데이터 버스(1408)에 또한 연결되어, 데이터 신호를 송신 및 수신할 수 있다. 별도의 물리적 버스 상에서 수신되는 것으로 도시되지만, 데이터 신호는 또한 동일한 물리적 버스 상에서 멀티플렉싱 및 수신될 수 있다. 메모리 디바이스(1400)는 시스템 내 프로세서(도시되지 않음)에 연결될 수 있다.
메모리 디바이스(1400)는 로우 및 칼럼으로 배열될 수 있는 메모리 셀들의 하나 이상의 어레이(1410)를 포함한다. 어레이(1410)의 메모리 셀은 발명의 다양한 실시예에 따른 비휘발성 메모리 셀 (가령, 부동 게이트 트랜지스터 또는 전하 트랩 트랜지스터와 같은 비휘발성 메모리 셀)일 수 있다. 메모리 디바이스(1400)는 NAND 메모리 디바이스일 수 있다. 어레이(1410)는 메모리 디바이스(1400)의 일부분으로 단일 다이 또는 복수 다이 상에 위치하는 메모리 셀들의 복수 뱅크 및 블록을 포함할 수 있다. 어레이(1410) 내 메모리 셀들은 SLC 또는 MLC 또는 이들의 조합일 수 있다. 어레이(1410)는 발명의 다양한 실시예에 따른 도 4에 도시되는 전하 저장 디바이스(432)의 블록(400) 중 하나 이상을 포함한다.
어드레스 회로(1412)는 어드레스 신호 라인(1407) 상에 수신되는 어드레스 신호 A0-Ax를 래칭할 수 있다. 어드레스 신호 A0-Ax는 어레이(1410)에 저장된 데이터에 액세스하기 위해 로우 디코더(1416) 및 칼럼 디코더(1418)에 의해 디코딩될 수 있다. 메모리 디바이스(1400)는 감지/캐시 회로(1422) 내 감지 디바이스를 이용하여 어레이(1410) 내 메모리 셀들의 전압 또는 전류 변화를 감지함으로써 어레이(1410) 내 데이터를 판독할 수 있다. 감지/캐시 회로(1422)는 도 4에 도시되는 각자의 데이터 라인(442, 444, 446, 448, 462, 464, 466, 468, 482, 484, 486, 488)의 데이터 상태를 감지 및 래칭하기 위해 블록(400) 내 각각의 데이터 라인에 연결되는 감지 및 래치 회로(1423)를 포함한다.
데이터 입력 및 출력(I/O) 회로(1426)는 데이터 버스(1408)에 연결된 외부(가령, 데이터 I/O) 노드(1428)를 통해 양방향 데이터 통신을 구현한다. I/O 회로(1426)는 발명의 다양한 실시예에 따라, N개의 드라이버 및 수신기 회로(1440)를 포함한다. 메모리 디바이스(1400)는 어레이(1410)에 데이터를 기록 및/또는 어레이로부터 데이터를 소거하는 것과 같은, 메모리 디바이스(1400)의 작동을 지원하도록 구성되는 컨트롤러를 포함한다. 컨트롤러는 예를 들어, 어레이(1410) 및/또는 메모리 디바이스(1400)의 다른 구성요소들 중 전부 또는 일부를 포함하는 다이와는 다른 다이 또는 동일한 다이 상에 (가령, 상태 기계를 구현하도록 구성되는) 제어 회로(1442)를 포함할 수 있다. 컨트롤러는 제어 회로(1442), 펌웨어, 소프트웨어, 또는 이들 간의 조합을 포함할 수 있다. 데이터는 N개의 신호 라인(1446)을 통해 감지/캐시 회로(1422) 및 I/O 회로(1426) 간에 전달될 수 있다. 다른 것들 중에서도, 도 9-12에 도시되는 발명의 실시예는 컨트롤러를 이용하여 구현될 수 있다.
각각의 드라이버 및 수신기 회로(1440)는 드라이버 회로(1450)를 포함한다. 제어 신호가 (가령, 제어 회로(1442)에 연결되는 제어 로직 회로(1468)를 통해) 드라이버 회로(1450)에 제공될 수 있다. 제어 로직 회로(1468)는 라인(1470, 1472)을 통해 드라이버 회로(1450)에 제어 신호를 제공할 수 있다.
여기서 설명되는 실시예는 기존 메모리 디바이스에 사용되는 구성에 비해, 전하 저장 디바이스의 수직 스트링들의 블록 내 액세스가능 페이지 크기를 증가시킬 수 있다. 전하 저장 디바이스의 블록에 연결되는 각각의 데이터 라인은 한번에 블록 내 비교적 많은 양의 데이터를 판독 또는 프로그래밍할 수 있게 한다. 블록에 연결되는 추가적인 데이터 라인은 블록에 대한 액세스 라인의 활동으로 인한 전력 소모 증가없이 동시에 추가 데이터의 판독 또는 프로그래밍을 가능하게 할 수 있고, 이는 판독 또는 프로그래밍되는 데이터의 양과 관계없이 액세스 라인이 판독 또는 프로그래밍 이벤트에 대해 사전 충전되기 때문이다. 추가적인 데이터 라인이 판독 작동에 대해 사전 충전되지만, 데이터 라인의 커패시턴스는 액세스 라인의 커패시턴스보다 작으며, 복수 데이터 라인에 의해 요구되는 추가적인 전력은 페이지 크기 증가에 의해 정당화된다. 이는 여기서 설명되는 메커니즘을 구현하는 디바이스들에 대한 상당한 성능 개선을 이끌 수 있다.
전하 저장 디바이스의 수직 스트링들의 블록의 예시적 구조 및 방법이 구체적 실시예로 설명되었으나, 다양한 변형예 및 변화가 실시될 수 있음이 명백하다. 따라서, 명세서 및 도면은 제한적인 관점에서보다는 예시적인 것으로 간주되어야 한다.

Claims (40)

  1. 장치에 있어서,
    메모리 셀들의 수직 스트링들의 복수의 로우 - 각각의 수직 스트링은 직렬로 연결된 각자의 복수의 메모리 셀을 포함하고, 상기 복수의 로우의 각각의 로우는 메모리 셀들의 다수의 선형으로 배열된 수직 스트링으로 형성되고 제1 방향으로 연장되며, 각각의 로우는 적어도 하나의 다른 로우와 인접하여 연장됨 - 와,
    각각의 로우의 수직 스트링과 연관된 적어도 4개의 데이터 라인 - 상기 데이터 라인들은 상기 제1 방향으로 연장되고 그리고 상기 수직 스트링들 위에서 연장되고, 각자의 로우와 연관된 각각의 데이터 라인은 각자의 로우 내 다수의 수직 스트링에 연결되어 하나의 데이터 라인이 하나의 로우 내 다수의 수직 스트링에 연결되게 하고, 상기 하나의 로우 내 인접한 수직 스트링들은 서로 다른 데이터 라인들에 연결됨 -
    을 포함하는 장치.
  2. 제 1 항에 있어서, 상기 메모리 셀들 중 적어도 일부는 전하 트랩 트랜지스터를 포함하는, 장치.
  3. 제 1 항에 있어서, 상기 메모리 셀들 중 적어도 일부는 부동 게이트 트랜지스터를 포함하는, 장치.
  4. 제 1 항에 있어서, 각각의 수직 스트링의 메모리 셀들은 반도체 물질을 포함하는 각자의 필러와 연관되고, 각각의 수직 스트링은 각자의 소스 선택 게이트 트랜지스터 및 각자의 드레인 선택 게이트 트랜지스터를 더 포함하고, 각각의 수직 스트링은 상기 수직 스트링의 상기 드레인 선택 게이트 트랜지스터를 통해 각자의 데이터 라인에 연결되고, 상기 각각의 로우와 연관된 적어도 4개의 데이터 라인은 서로 수직으로 오프셋되어 있는, 장치.
  5. 제 1 항에 있어서, 상기 수직 스트링들의 로우는 메모리 셀들의 블록의 일부분을 포함하는, 장치.
  6. 제 1 항에 있어서, 블록 내의 모든 수직 스트링에 연결되는 공통 소스를 더 포함하는, 장치.
  7. 제 1 항에 있어서, 상기 적어도 4개의 데이터 라인의 각각은 반도체 구조의 서로 다른 단들에 위치하고, 상기 단들은 서로 수직으로 오프셋되어 있는, 장치.
  8. 제 7 항에 있어서, 상기 메모리 셀들의 수직 스트링들의 복수의 로우는, 수직 스트링들의 제 1 로우 및 수직 스트링들의 제 2 로우를 포함하고, 상기 수직 스트링들의 제 1 로우는:
    제 1 단에 위치하는 제 1 데이터 라인에 연결되는 제 1 수직 스트링과,
    상기 제 1 수직 스트링에 인접하여 놓이고, 상기 제 1 데이터 라인 위의 제 2 단에 위치하는 제 2 데이터 라인에 연결되는, 제 2 수직 스트링과 - 상기 제 2 데이터 라인은 상기 제 1 데이터 라인 위에서 연장됨 -,
    상기 제 2 수직 스트링에 인접하여 놓이고, 상기 제 2 데이터 라인 위의 제 3 단에 위치하는 제 3 데이터 라인에 연결되는, 제 3 수직 스트링과 - 상기 제 3 데이터 라인은 상기 제 2 데이터 라인 위에서 연장됨 -,
    상기 제 3 수직 스트링에 인접하여 놓이고, 상기 제 3 데이터 라인 위의 제 4 단에 위치하는 제 4 데이터 라인에 연결되는, 제 4 수직 스트링 - 상기 제 4 데이터 라인은 상기 제 3 데이터 라인 위에서 연장됨 - 을 포함하는, 장치.
  9. 제 8 항에 있어서, 상기 수직 스트링들의 제 2 로우는,
    상기 제 1 수직 스트링에 인접하여 놓이고 제 5 데이터 라인에 연결되는 제 5 수직 스트링과,
    상기 제 5 수직 스트링에 인접하여 놓이고 제 6 데이터 라인에 연결되는 제 6 수직 스트링과,
    상기 제 6 수직 스트링에 인접하여 놓이고 제 7 데이터 라인에 연결되는 제 7 수직 스트링과,
    상기 제 7 수직 스트링에 인접하여 놓이고 제 8 데이터 라인에 연결되는 제 8 수직 스트링을 포함하는, 장치.
  10. 제 9 항에 있어서, 상기 제 5 데이터 라인은 제 1 단에 위치하고, 상기 제 6 데이터 라인은 제 2 단에 위치하며, 상기 제 7 데이터 라인은 제 3 단에 위치하고, 상기 제 8 데이터 라인은 제 4 단에 위치하는, 장치.
  11. 제 10 항에 있어서, 상기 제 6 수직 스트링은 상기 제 2 수직 스트링에 인접하여 위치하고, 상기 제 7 수직 스트링은 상기 제 3 수직 스트링에 인접하여 위치하며, 상기 제 8 수직 스트링은 상기 제 4 수직 스트링에 인접하여 위치하는, 장치.
  12. 제 11 항에 있어서, 상기 메모리 셀들의 수직 스트링들의 복수의 로우는, 수직 스트링들의 제 3 로우를 포함하고, 상기 수직 스트링들의 제 3 로우는:
    상기 제 5 수직 스트링에 인접하여 놓이고 제 9 데이터 라인에 연결되는 제 9 수직 스트링과,
    상기 제 9 수직 스트링 및 제 6 수직 스트링에 인접하여 놓이고 제 10 데이터 라인에 연결되는 제 10 수직 스트링과,
    상기 제 10 수직 스트링 및 제 7 수직 스트링에 인접하여 놓이고 제 11 데이터 라인에 연결되는 제 11 수직 스트링과,
    상기 제 11 수직 스트링 및 제 8 수직 스트링에 인접하여 놓이고 제 12 데이터 라인에 연결되는 제 12 수직 스트링을 포함하며,
    상기 제 9 데이터 라인은 제 1 단에 위치하고, 상기 제 10 데이터 라인은 제 2 단에 위치하며, 상기 제 11 데이터 라인은 제 3 단에 위치하고, 상기 제 12 데이터 라인은 제 4 단에 위치하는, 장치.
  13. 제 12 항에 있어서, 상기 수직 스트링들의 제 1 로우는:
    상기 제 4 수직 스트링에 인접하여 놓이고 제 1 데이터 라인에 연결되는 제 13 수직 스트링과,
    상기 제 13 수직 스트링에 인접하여 놓이고 제 2 데이터 라인에 연결되는 제 14 수직 스트링과,
    상기 제 14 수직 스트링에 인접하여 놓이고 제 3 데이터 라인에 연결되는 제 15 수직 스트링과,
    상기 제 15 수직 스트링에 인접하여 놓이고 제 4 데이터 라인에 연결되는 제 16 수직 스트링을 더 포함하는, 장치.
  14. 제 12 항에 있어서,
    상기 제 1 수직 스트링, 제 5 수직 스트링, 및 제 9 수직 스트링은 제 1 드레인 선택 게이트와 연관되고,
    상기 제 2 수직 스트링, 제 6 수직 스트링, 및 제 10 수직 스트링은 제 2 드레인 선택 게이트와 연관되고,
    상기 제 3 수직 스트링, 제 7 수직 스트링, 및 제 11 수직 스트링은 제 3 드레인 선택 게이트와 연관되고,
    상기 제 4 수직 스트링, 제 8 수직 스트링, 및 제 12 수직 스트링은 제 4 드레인 선택 게이트와 연관되는, 장치.
  15. 제 12 항에 있어서, 상기 복수의 로우의 모든 수직 스트링에 연결되는 공통 소스를 더 포함하는, 장치.
  16. 제 8 항에 있어서, 상기 장치는 상기 제 1, 제 2, 제 3, 제 4 데이터 라인들 중 하나만에 대해 작동을 수행하도록 구성되는, 장치.
  17. 제 8 항에 있어서, 상기 장치는 상기 제 1, 제 2, 제 3, 제 4 데이터 라인들 중 적어도 2개에 대해 동시에 작동을 수행하도록 구성되는, 장치.
  18. 제 17 항에 있어서, 상기 장치는 상기 제 1, 제 2, 제 3, 제 4 데이터 라인들에 대해 동시에 작동을 수행하도록 구성되는, 장치.
  19. 제 8 항에 있어서, 상기 장치는 한번에 상기 제 1, 제 2, 제 3, 제 4 데이터 라인들 중 하나만에 대해, 또는, 동시에 상기 제 1, 제 2, 제 3, 제 4 데이터 라인들 중 적어도 2개에 대해, 작동을 선택적으로 수행하도록 구성되는, 장치.
  20. 제 19 항에 있어서, 상기 작동은 프로그래밍 작동을 포함하는, 장치.
  21. 제 19 항에 있어서, 상기 작동은 판독 작동을 포함하는, 장치.
  22. 제 1 항에 있어서, 수직 스트링들의 각자의 로우와 연관된 각각의 데이터 라인은 수직 스트링들의 각자의 로우 위에 위치하는, 장치.
  23. 제 1 항에 있어서, 수직 스트링들의 각자의 로우와 연관된 각각의 데이터 라인은 수직 스트링들의 각자의 로우 아래에 위치하는, 장치.
  24. 장치에 있어서,
    전하 저장 디바이스의 블록 - 상기 블록은 전하 저장 디바이스들의 수직 스트링들의 다수의 로우를 갖고, 각각의 로우는 전하 저장 디바이스들의 수직 스트링들의 라인으로 형성되며,
    상기 블록은 수직 스트링들의 복수의 로우 및 수직 스트링들의 각각의 로우와 연관된 다수의 데이터 라인을 포함하고, 각자의 로우와 연관된 각각의 데이터 라인은 수직 스트링들의 각자의 로우 내 수직 스트링들 중 적어도 2개에 연결되어 하나의 데이터 라인이 하나의 로우 내 적어도 2개의 수직 스트링에 연결되게 하고, 각각의 하나의 로우 내에서 인접한 수직 스트링들이 서로 다른 데이터 라인에 연결되고, 상기 로우와 연관된 데이터 라인들은 상기 수직 스트링들 위에서 연장되고 또한 서로의 위에서(one above the other) 연장됨 - 과,
    상기 블록의 모든 수직 스트링에 연결되는 공통 소스를 포함하는, 장치.
  25. 제 24 항에 있어서, 각각의 수직 스트링은,
    각자의 데이터 라인에 수직 스트링을 연결하기 위해 그리고 상기 수직 스트링을 선택하기 위해, 각자의 복수의 전하 저장 디바이스들과, 각자의 데이터 라인 사이에 연결되는 각자의 드레인 선택 게이트 트랜지스터 - 로우의 수직 스트링들과 연관된 상기 다수의 데이터 라인은 서로 수직으로 오프셋되어 있음 - 와,
    수직 스트링과 공통 소스 사이의 전도를 실질적으로 제어하기 위해, 수직 스트링과 공통 소스 사이에 연결되는 각자의 소스 선택 게이트 트랜지스터를 더 포함하는, 장치.
  26. 제 24 항에 있어서, 상기 전하 저장 디바이스들 중 적어도 일부는 멀티레벨 전하 저장 디바이스를 포함하는, 장치.
  27. 삭제
  28. 제 24 항에 있어서, 상기 장치는 메모리 디바이스를 포함하는, 장치.
  29. 제 28 항에 있어서, 상기 메모리 디바이스는 NOT AND(NAND) 메모리 디바이스를 포함하는, 장치.
  30. 장치에 있어서,
    전하 저장 디바이스들의 수직 스트링들의 블록 - 상기 수직 스트링들은 다수의 로우로 배열되고, 각각의 로우는 상기 로우와 연관된 적어도 제1, 제2, 제3, 및 제4 데이터 라인들의 복수의 수직으로 오프셋된 단들을 갖고, 상기 데이터 라인들은 서로의 위에서(one above the other) 연장되고 그리고 상기 로우의 수직 스트링들 위에서 연장되고, 로우 내의 각각의 수직 스트링은 상기 로우와 연관된 데이터 라인들 중 각자의 라인에 연결되어 하나의 데이터 라인이 하나의 로우 내 다수의 수직 스트링에 연결되게 하고, 상기 데이터 라인은 데이터 라인들의 복수의 수직으로 오프셋된 단들의 각자의 단 내에 있고, 상기 하나의 로우 내 서로 인접한 수직 스트링들은 상기 로우와 연관된 서로 다른 데이터 라인들에 연결됨 -과,
    상기 블록의 모든 수직 스트링에 연결되는 공통 소스
    를 포함하는 장치.
  31. 제 30 항에 있어서, 각각의 수직 스트링은,
    각자의 데이터 라인에 수직 스트링을 연결하기 위해, 그리고 상기 수직 스트링을 선택하기 위해, 각자의 복수의 전하 저장 디바이스와 각자의 데이터 라인 사이에 연결되는 각자의 드레인 선택 게이트 트랜지스터와,
    상기 수직 스트링과 공통 소스 사이의 전도를 실질적으로 제어하기 위해, 수직 스트링과 공통 소스 사이에 연결되는 각자의 소스 선택 게이트 트랜지스터를 포함하는, 장치.
  32. 제 31 항에 있어서,
    각각의 로우 내 각각의 수직 스트링의 드레인 선택 게이트 트랜지스터의 제어 게이트는, 로우 내 다른 드레인 선택 게이트 트랜지스터의 제어 게이트에 의해 수신될 신호와는 별개의 신호를 수신하도록 연결되는, 장치.
  33. 제 31 항에 있어서,
    각각의 로우에 대하여, 제 1 그룹의 드레인 선택 게이트 트랜지스터들의 제어 게이트들이 제 1 신호의 수신을 위해 함께 연결되고, 제 2 그룹의 드레인 선택 게이트 트랜지스터들의 제어 게이트들이 상기 제 1 신호와는 별개인 제 2 신호의 수신을 위해 함께 연결되는, 장치.
  34. 제 33 항에 있어서, 각각의 로우에 대하여,
    복수의 드레인 선택 게이트 트랜지스터가 상기 로우에 연관된 각각의 데이터 라인에 연결되고,
    제 1 그룹의 드레인 선택 트랜지스터와 연관된 각각의 수직 스트링이, 상기 로우와 연관된 데이터 라인들 중 다른 데이터 라인에 연결되고,
    제 2 그룹의 드레인 선택 트랜지스터와 연관된 각각의 수직 스트링이, 상기 로우와 연관된 데이터 라인들 중 다른 데이터 라인에 연결되는, 장치.
  35. 제 34 항에 있어서, 각각의 로우에 대하여,
    제 3 그룹의 드레인 선택 트랜지스터의 제어 게이트가 상기 제 1 신호 및 제 2 신호와는 별개인 제 3 신호의 수신을 위해 함께 연결되고,
    상기 제 3 그룹의 드레인 선택 트랜지스터와 연관된 각각의 수직 스트링이, 상기 로우와 연관된 데이터 라인들 중 다른 데이터 라인에 연결되는, 장치.
  36. 제 30 항에 있어서, 데이터 라인의 감지를 위해 각각의 데이터 라인에 연결되는 감지 회로를 더 포함하는, 장치.
  37. 제 30 항에 있어서, 블록 내 인접한 수직 스트링들이 서로 다른 데이터 라인에 연결되는, 장치.
  38. 삭제
  39. 제 30 항에 있어서, 각각의 수직 스트링은 각자의 접촉부 및 각자의 접촉 패드를 통해 각자의 데이터 라인에 연결되는, 장치.
  40. 제 39 항에 있어서,
    각각의 데이터 라인은 알루미늄 및 구리 중 적어도 하나를 포함하고,
    각각의 접촉부는 텅스텐을 포함하며,
    각각의 접촉 패드는 알루미늄 및 구리 중 적어도 하나를 포함하는, 장치.
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