KR101998666B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 장변과 단변을 포함하는 핀 영역을 구비하고, 핀 영역 영역의 상면 보다 낮은 상면을 가지며 핀 영역의 단변에 인접하여 배치된 제1 필드 절연막과, 핀 영역 영역의 상면 보다 낮은 상면을 가지며 핀 영역 영역의 장변에 인접하여 배치된 제2 필드 절연막을 구비하고, 제1 필드 절연막 상에 배치된 에치 베리어 패턴을 구비하고, 핀 영역의 상면 및 상기 장변의 측면들을 감싸며, 핀 영역과 제2 필드 절연막 상에 배치된 제1 게이트를 구비하고, 제1 필드 절연막을 오버랩하며 에치 베리어 패턴 상에 배치된 제2 게이트를 구비하는 반도체 장치가 제공된다,

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 3차원 채널을 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(Scaling) 기술 중 하나로서, 기판 상에 핀 영역(Fin) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(Multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다.
본 발명의 배경기술은 대한민국 등록특허공보 제10-0645053호(2006년 11월 03일 등록)에 게시되어 있다.
본 발명이 해결하려는 과제는, 더미 게이트 전극과 소오스/드레인 영역과의 접속을 방지하여 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 더미 게이트 전극과 소오스/드레인 영역과의 접속을 방지하여 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 장변과 단변을 구비한 핀 영역; 상기 핀 영역의 상면 보다 낮은 상면을 구비하고, 상기 핀 영역의 상기 단변의 측면에 인접한 제1 필드 절연막; 상기 핀 영역의 상면 보다 낮은 상면을 구비하고, 상기 핀 영역의 상기 장변의 측면에 인접한 제2 필드 절연막; 상기 제1 필드 절연막 상에 형성된 에치 베리어 패턴; 상기 핀 영역의 상면 및 상기 장변의 측면들을 감싸며, 상기 핀 영역과 상기 제2 필드 절연막 상에 배치된 제1 게이트; 상기 제1 필드 절연막을 오버랩하며 상기 에치 베리어 패턴 상에 배치된 제2 게이트; 및 상기 제1 게이트와 상기 제2 게이트 사이에 배치되며 상기 에치 베리어 패턴과 접하는 소오스/드레인 영역을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 한 쌍의 핀 영역들; 상기 한 쌍의 핀 영역들을 각각 가로지르는 적어도 하나의 제1 게이트; 상기 한 쌍의 핀 영역들 사이에 배치되되, 상기 제1 게이트들에 평행한 제2 게이트; 상기 제2 게이트의 하부에 제공되는 제1 필드 절연막; 상기 제1 게이트의 하부에 제공되는 제2 필드 절연막; 상기 제1 및 제2 게이트들 사이에 제공된 소오스/드레인 영역들; 및 상기 제1 필드 절연막과 상기 제2 게이트 사이에 제공되고 상기 소오스/드레인 영역들의 측벽을 덮는 에치 베리어 패턴을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 단변과 장변을 구비한 핀 영역을 형성하고; 상기 핀 영역의 상면보다 낮은 상면을 구비하며, 상기 단변 및 장변의 측면들에 인접한 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막 상에 형성되되, 상기 핀 영역의 상기 단변의 측면과 접하는 에치 베리어 패턴을 형성하고; 상기 핀 영역에 리세스 영역을 형성하고; 그리고 상기 리세스 영역에 에피텍셜 층을 형성하되, 상기 에치 베리어 패턴은 상기 리세스 영역 형성 시 내식각성을 제공하는 적어도 하나의 절연막 패턴을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예에 따른 반도체 장치는 필드 절연막 상에 배치된 더미 게이트 전극과 핀 영역에 형성된 소오스/드레인 영역 간의 접속의 위험성을 제거하여 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2a는 도 1의 A-A’ 선을 따라 절단한 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 2b는 도 1의 B-B’ 선을 따라 절단한 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 2c는 도 1의 C-C’ 선을 따라 절단한 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계들을 설명하기 위한 개략적인 단면도들이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계들을 설명하기 위한 개략적인 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 다른 실시예의 반도체 제품을 설명하기 위한 개략적인 블록도이다.
도 17는 본 발명의 실시예들에 따른 반도체 장치들을 포함하는 전자시스템을 보여주는 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도 및 단면도들이다. 도 2a, 도 2b 및 도 2c는 각각 도 1의 A-A’ 선, B-B’선, 및 C-C’선을 따라 절단한 개략적인 단면도이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 적어도 한 쌍의 핀 영역들(F1, F2), 적어도 하나의 제1 게이트(40), 제2 게이트(140), 제1 필드 절연막(30), 제2 필드 절연막(32), 및 소오스/드레인 영역들(72)을 포함할 수 있다.
핀 영역들(F1, F2)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 핀 영역들(F1, F2)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피텍셜층(epitaxial layer)을 포함할 수 있다. 도면에서는, 예시적으로 한 쌍의 핀 영역들(F1, F2)이 제 1 방향(X)으로 서로 나란히 배치된 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 반도체 물질을 포함할 수 있다. 또한, 기판(10)은 SOI(silicon on insulator) 기판을 포함할 수 있다.
도면에서는, 예시적으로 핀 영역들(F1, F2)의 상면이 직각 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들면, 핀 영역들(F1, F2)의 상면의 모서리부는 둥글게 된 형상일 수도 있다. 기판(10) 상에 형성된 핀 영역들(F1, F2)은 제1 방향(X)을 따라 신장된 장변(L)과, 제2 방향(Y)을 따라 신장된 단변(S)을 포함할 수 있다. 핀 영역들(F1, F2)은 길이와 폭을 가질수 있다. 제1 방향(X)과 제2 방향(Y)은 서로 다른 방향으로 일정 각도를 이룰 수 있다. 예를 들면, 제1 방향(X)과 제2 방향(Y)은 서로 수직일 수 있으나, 이에 한정되지 않는다. 다른 한편, 제1 방향(X)은 핀 영역들(F1, F2)의 길이 방향, 제2 방향(Y)은 핀 영역들(F1, F2)의 폭 방향일 수 있다. 제1 핀 영역(F1)의 단변(S)과 제2 핀 영역(F2)의 단변(S)이 서로 마주 보도록 형성될 수 있다.
핀 영역들(F1, F2)은 멀티 게이트 트랜지스터, 또는 핀펫(FINFET)의 활성 영역 또는 채널 영역으로 사용될 수 있다.
제1 필드 절연막(30)과 제2 필드 절연막(32)이 핀 영역들(F1, F2)의 단변(S) 및 장변(L)을 한정하는 트렌치(24)에 형성될 수 있다. 제1 필드 절연막(30)은 핀 영역들(F1, F2)의 단변(S)의 측면에 인접하고, 제2 필드 절연막(32)은 핀 영역들(F1, F2)의 장변(L)의 측면에 인접하여 배치될 수 있다. 예를 들면, 제1 필드 절연막(30)은 제1 핀 영역(F1)과 제2 핀 영역(F2)의 사이에서 제1 핀 영역(F1)과 제2 핀 영역(F2)의 단변(S)의 일부 측면들과 접하면서 배치될 수 있다. 제1 필드 절연막(30)은 제2 방향(Y)으로 신장될 수 있다. 제2 필드 절연막(32)은 핀 영역들(F1, F2)의 장변(L)의 일부 측면과 접하면서 배치될 수 있고, 제1 방향(X)으로 신장될 수 있다. 제1 필드 절연막(30)과 제2 필드 절연막(32)은 서로 연결될 수 있다. 제1 필드 절연막(30)과 제2 필드 절연막(32)은 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 필드 절연막(30)과 제2 필드 절연막(32)은 핀 영역들(F1, F2)의 상면으로부터 각각 일정 깊이로 식각되어 핀 영역들(F1, F2)의 상면보다 낮은 상면을 가질 수 있다. 도 2a 및 도 2c를 참조하면, 핀 영역들(F1, F2)의 상면으로부터 제1 필드 절연막(30)의 상면까지의 제1 거리(h1)와, 핀 영역들(F1, F2)의 상면으로부터 제2 필드 절연막(32)의 상면까지의 제2 거리(h2)는 서로 다를 수 있다. 예를 들면, 제1 거리(h1)는 제2 거리(h2) 보다 짧을 수 있다. 다시 말해서, 제2 필드 절연막(32)의 상면은 제1 필드 절연막(30)의 상면보다 낮을 수 있다.
다른 한편, 제1 필드 절연막(30)의 상면과 제2 필드 절연막(32)의 상면은 동일 평면 상에 있을 수 있다. 예를 들면, 핀 영역들(F1, F2)의 상면으로부터 제1 필드 절연막(30)의 상면까지의 제1 거리(h1)와, 핀 영역들(F1, F2)의 상면으로부터 제2 필드 절연막(32)의 상면까지의 제2 거리(h2)는 실질적으로 동일할 수 있다.
핀 영역들(F1, F2)의 제2 필드 절연막(32)의 상면보다 높은 영역 (이하, 제1 영역(20))이 멀티 게이트 트랜지스터, 또는 핀펫(FINFET)의 채널로 사용될 수 있다. 제1 필드 절연막(30)과 제2 필드 절연막(32)은 핀 영역들(F1, F2) 각각의 일부 측면을 둘러쌀 수 있다.
제1 필드 절연막(30)은 제2 게이트(140) 하부에 형성되고, 제2 필드 절연막(32)은 제1 게이트(40) 하부에 형성될 수 있다. 제1 게이트(40)는 트랜지스터 동작을 위한 노말 게이트로 사용되고, 제2 게이트(140)는 트랜지스터의 동작에 활용되지 않는 더미 게이트로 사용될 수 있다. 다른 한편, 제2 게이트(140)는 신호 전달용 배선으로 사용될 수 있다.
제1 게이트(40)는 제1 게이트 절연막(41)과 제1 게이트 전극(42)을 포함하고, 제2 게이트(140)는 제2 게이트 절연막(141)과 제2 게이트 전극(142)을 포함할 수 있다.
적어도 하나의 제1 게이트(40)는 핀 영역들(F1, F2) 각각의 상면과 장변(L)의 측면들을 감싸며, 제2 필드 절연막(32)과 핀 영역들(F1, F2) 상에 배치될 수 있다. 상세하게는, 적어도 하나의 제1 게이트(40)는 핀 영역들(F1, F2) 각각에 포함되는 제1 영역(20)의 상면과 측면들을 감싸고, 제2 필드 절연막(32)을 오버랩하며 제2 방향(Y)으로 신장될 수 있다.
제2 게이트(140)는 제1 필드 절연막(30) 상에 형성될 수 있다. 제2 게이트(140)는 제1 필드 절연막(30)을 오버랩하며 제2 방향(Y)으로 신장될 수 있다. 제2 게이트(140)는 핀 영역들(F1, F2) 사이에 배치되며, 제1 게이트(40)와 평행하게 제2 방향(Y)으로 신장될 수 있다. 제2 게이트(140)의 바닥면은 핀 영역들(F1, F2)의 상면보다 낮을 수 있다. 도 1에서는 제1 필드 절연막(30) 상에 제2 게이트(140)를 1개만을 예시하였으나, 한정되지 않고 제2 게이트(140)는 제1 필드 절연막(30) 상에 2개가 배치될 수 있다. 제2 게이트(140)의 제2 게이트 전극(142)의 하부의 폭은, 제1 필드 절연막(30)의 상면의 폭보다 좁을 수 있다.
제1 게이트(40)의 상면과 제2 게이트(140)의 상면은 서로 동일 평면 상에 있을 수 있다. 예를 들어, 제1 게이트(40)와 제2 게이트(140)가 평탄화 공정을 통해서 형성되는 경우, 각각의 상면이 동일 평면 상에 있을 수 있다. 제1 필드 절연막(30) 상부의 제2 게이트(140)의 제1 두께(t1)는 핀 영역들(F1, F2)의 상면에서의 제1 게이트(40)의 제2 두께(t2) 보다 클 수 있다.
제1 게이트(40)와 제2 게이트(140), 각각의 게이트 전극들(42, 142)은 적어도 하나의 금속층을 포함할 수 있다. 게이트 전극들(42, 142)은, 적어도, 제 1 금속층 및 제 2 금속층을 포함할 수 있다. 제1 금속층은 제 2 금속층과 핀 영역들(F1, F2) 사이에 개재되어 게이트 전극들(42, 142)의 일함수를 조절하고, 제2 금속층은 제1 금속층에 의해 형성된 공간을 채울 수 있다. 예를 들어, 제1 금속층은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층은 W 또는 Al을 포함할 수 있다. 게이트 전극들(42, 142)은 예를 들어, 리플레이스먼트 공정(replacement process) 또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제1 게이트 절연막(41)은 핀 영역(F1, F2)과 제1 게이트 전극(42) 사이에 형성될 수 있다. 제1 게이트 절연막(41)은 핀 영역들(F1, F2)의 상면과 측면들에 형성될 수 있다. 예를 들면, 핀 영역들(F1, F2)에 포함되는 제1 영역(20)의 상면과 측면들에 형성될 수 있다. 또한 제1 게이트 전극(42)과 제2 필드 절연막(32) 사이에 배치될 수 있다. 제2 게이트 절연막(141)은 제2 게이트 전극(142)과 제1 필드 절연막(30) 상에 형성된 에치 베리어 패턴(50) 사이에 형성될 수 있다. 게이트 절연막들(41, 141)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막들(41, 141)은 HfO2, ZrO2, 또는 Ta2O5을 포함할 수 있다.
제1 게이트 스페이서(64) 및 제2 게이트 스페이서(164)가 각각 제1 게이트(40) 및 제2 게이트(140)의 측면에 형성될 수 있다. 게이트 스페이서들(64, 164)은 실리콘 질화막, 또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
에치 베리어 패턴(50)은 핀 영역들(F1, F2) 사이의 제1 필드 절연막(30) 상에 배치되어 제2 방향(Y)으로 신장될 수 있다. 에치 베리어 패턴(50)은 제1 필드 절연막(30)을 덮는 제1 부분(50a) 및 제2 게이트(140)에 인접한 소오스/드레인 영역들(72)(예를 들면, 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72))과 제2 게이트(140)와의 사이에 개재되며 제1 부분(50a)에서 위쪽으로 연장된 제2 부분(50b)을 포함할 수 있다. 제1 부분(50a)은 제2 게이트 (140)와 제1 필드 절연막(30) 사이에 개재되는 수평부일 수 있고, 제2 부분(50b)은 제1 부분(50a)으로부터 위쪽으로 연장된 연장부일 수 있다. 제2 부분(50b)은 제2 게이트 스페이서(164) 하부에서 수평 방향으로 연장된 부분을 포함할 수 있다.
에치 베리어 패턴(50)은 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72)과 접할 수 있다. 예를 들면, 제2 부분(50b)은 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72)과 접할 수 있다. 예를 들면, 제2 부분(50b)은 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72)의 측면을 덮을 수 있다. 에치 베리어 패턴(50)은 소오스/드레인 영역들(72)과 제2 게이트 전극(142)과의 접속을 방지하는 것을 가능하게 한다. 제2 부분(50b)은 제2 게이트 스페이서(164) 및 제2 게이트 절연막(141)과 접할 수 있다. 제1 부분(50a)은 제1 필드 절연막(30) 및 제2 게이트 절연막(141)과 접할 수 있다. 에치 베리어 패턴(50)은 질화물을 포함할 수 있다. 예를 들어, 에치 베리어 패턴(50)은 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다. 일부 실시예들에 따르면, 에치 베리어 패턴(50)은 제1 절연막 패턴(51a)과 제2 절연막 패턴(52a)을 포함할 수 있다. 제1 절연막 패턴(51a)은 산화물을 포함하고, 제2 절연막 패턴(52a)은 질화물을 포함할 수 있다. 예를 들어, 제1 절연막 패턴(51a)은 실리콘 산화막을 포함하고, 제2 절연막 패턴(52a)은 실리콘 산질화막 또는 실리콘 질화막을 포함할 수 있다.
일부 실시예에 따르면, 에치 베리어 패턴(50)의 제2 절연막 패턴(52a)은 제 2 게이트(140)의 바닥면 및 하부 측벽을 감싸는 ‘U’자형의 단면을 가지면서 제2 게이트(140)에 인접한 소오스/드레인 영역들(72)의 측벽을 직접 덮을 수 있다.
일부 실시예들에 따르면, 제2 부분(50b)은 제2 절연막 패턴(52a)을 포함할 수 있다. 제1 부분(50a)은 제2 절연막 패턴(52a)과 제1 절연막 패턴(51a)을 포함할 수 있다.
다른 한편, 제1 부분(50a)은 제1 절연막 패턴(51a)이 없이 제2 절연막 패턴(52a) 만 포함할 수 있다. 따라서, 제2 절연막 패턴(52a)은 제1 필드 절연막(30)과 접할 수 있다.
일부 실시예들에 따르면, 제2 부분(50b)에 포함된 제2 절연막 패턴(52a)은 제 2 게이트 절연막(141) 및 제2 게이트(140)에 인접한 소오스/ 드레인 영역들(72)과 직접 접하며, 제2 게이트 스페이서(164)와도 직접 접할 수 있다. 제1 부분(50a)에 포함된 제2 절연막 패턴(52a)은 그 상부에 배치된 제2 게이트 절연막(141)과 직접 접하며, 그 하부에 배치된 제1 절연막 패턴(51a)과 직접 접할 수 있다. 다른 한편, 제1 부분(50a)에 포함된 제1 절연막 패턴(51a)은 제1 필드 절연막(30)과 접하며, 제1 필드 절연막(30)상에 고립된 패턴일 수 있다. 또한, 제1 절연막 패턴(51a)은 제2 게이트(140)에 인접한 소오스 드레인 영역들(72)과도 접할 수 있다. 다른 한편, 제1 부분(50a)에 포함된 제1 절연막 패턴(51a)은 제1 필드 절연막(30)과 접하고, 제1 필드 절연막(30) 상에서 핀 영역들(F1, F2)의 단변(S)의 측면과 접하며 수직 방향으로 신장된 영역을 포함할 수 있다.
제1 게이트(40)와 제2 게이트(140) 사이에 소오스/드레인 영역들(72)이 배치될 수 있다. 예를 들면, 한 쌍의 제1 게이트(40)들 사이와, 제1 게이트(40)와 제2 게이트(140) 사이에 형성된 리세스 영역들(66)에 소오스/드레인 영역들(72)이 형성될 수 있다. 리세스 영역들(66)은 핀 영역들(F1, F2)의 일부가 리세스 되어 형성된 영역일 수 있다. 소오스/드레인 영역들(72)은 반도체 물질을 포함한 에피텍셜 층을 포함할 수 있다. 예를 들면, 반도체 물질을 포함한 에피텍셜 층이 리세스 영역들(66)에 형성될 수 있다. 또한, 소오스/드레인 영역들(72)은 핀 영역들(F1, F2)의 상면 보다 돌출되도록 형성되어, 상승된(elevated) 소오스/드레인 구조를 가질 수 있다. 소오스 /드레인 영역들(72)이 에피텍셜 층을 포함할 경우, 에치 베리어 패턴(50)의 일부는 에피텍셜 층과 접할 수 있다. 예를 들면, 에치 베리어 패턴(50)의 제2 절연막 패턴(52a)의 일부는 에피텍셜 층과 접할 수 있다.
반도체 장치(100)가 PMOS 트랜지스터인 경우, 소오스/드레인 영역들(72)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘(Si)에 비해서 격자상수가 큰 물질(예를 들어, 실리콘게르마늄(SiGe))일 수 있다. 압축 스트레스 물질은 핀 영역들(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
다른 한편, 반도체 장치(100)가 NMOS 트랜지스터인 경우, 소오스/드레인 영역들(72)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(10)이 실리콘(Si)일 경우, 소오스/드레인 영역(72)은 실리콘(Si)이거나, 실리콘(Si)보다 격자 상수가 작은 물질(예를 들어, 실리콘카바이드(SiC))일 수 있다.
소오스/드레인 영역들(72)에 실리사이드 층이 더 형성될 수 있다. 실리사이드 층은 니켈(Ni), 코발트(Co), 백금(Pt), 또는 타이타늄(Ti)과 같은 금속을 포함할 수 있다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 개략적인 단면도들이다. 도 3 내지 도 12는 도 1의 A-A’ 선, B-B’선, C-C’선의 방향을 따라 절단한 중간 단계의 단면도들을 예시한다.
도 1 및 도 3을 참조하면, 기판(10) 상에 장변(L)과 단변(S)를 갖는 적어도 하나의 핀 영역들(F1, F2)을 형성한다. 예를 들면, 기판(10)을 식각하여 제1 방향(X)으로 나란히 배치된 제1 및 제2 핀 영역(F1, F2)을 정의하는 트렌치(24)를 형성한다. 이어서, 트렌치(24)를 채우며 평탄화된 필드 절연막(28)을 형성할 수 있다. 결과적으로, 필드 절연막(28)에 의해 둘러싸인 핀 영역들(F1, F2)이 형성될 수 있다. 필드 절연막(28)은 핀 영역들(F1, F2)의 장변(L)의 측면 및 단변(S)의 측면과 접할 수 있다.
도 1 및 도 4를 참조하면, 필드 절연막(28)을 식각하여, 핀 영역들(F1, F2)의 단변(L) 및 장변(S)의 측면들을 노출시키는 제1 필드 절연막(30)을 형성할 수 있다. 제1 필드 절연막(30)은 핀 영역들(F1, F2)의 단변(L) 및 장변(S)의 측면들에 인접하게 형성되고, 핀 영역들(F1, F2)의 상면보다 낮은 상면을 구비할 수 있다.
도 1 및 도 5를 참조하면, 핀 영역들(F1, F2)과 제1 필드 절연막(30) 상에, 에치 베리어막(48)을 형성한다. 일부 실시예들에서, 에치 베리어막(48)은 차례로 적층된 제1 절연막(51), 제2 절연막(52) 및 버퍼막(53)을 포함할 수 있다. 다른 실시예들에서, 에치 베리어막(48)은 차례로 적층된 제1 절연막(51) 및 제2 절연막(52) 또는 차례로 적층된 제2 절연막(52) 및 버퍼막(53)을 포함하도록 구성될 수 있다.
제2 절연막(52)은 제1 절연막(51) 및 버퍼막(53) 중의 적어도 하나에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 제1 절연막(51)은 산화물을 포함하고, 제2 절연막(52)은 질화물을 포함할 수 있다. 일부 실시예들에서, 제1 절연막(51)은 실리콘 산화막을 포함하고, 제2 절연막(52)은 실리콘 산질화막 또는 실리콘 질화막을 포함할 수 있다. 버퍼막(53)은 폴리실리콘막, 비정질실리콘막 또는 산화막을 포함할 수 있다.
제1 마스크(BM)가 에치 베리어막(48) 상에 형성될 수 있다. 에치 베리어막(48)은 핀 영역들(F1, F2) 사이에서 제2 방향(Y)으로 신장될 수 있다. 예를 들면, 제1 마스크(BM)는 핀 영역들(F1, F2)의 단변(S)의 측면에 인접한 제1 필드 절연막(30) 상에서 제2 방향(Y)으로 신장될 수 있다. 제1 마스크(BM)는 하드 마스크막 또는 포토레지스트 막을 포함할 수 있다. 하드 마스크막은 예를 들면, SOH(Spin on Hard Mask)막으로 형성될 수 있다. SOH막은 탄화수소 계열의 절연막일 수 있다.
도 1 및 도 6를 참조하면, 에치 베리어막(48)을 패터닝하여, 제1 필드 절연막(30) 상에 에치 베리어 패턴(50)을 형성할 수 있다. 에치 베리어막(48)의 패터닝은 제1 마스크(BM)를 식각 마스크로 사용하여 실시될 수 있다.
일부 실시예들에서, 핀 영역들(F1, F2)의 장축 방향 또는 제 1 방향(X)을 따라 측정될 때, 제1 마스크(BM)의 폭은 그것에 인접하는 핀 영역들(F1, F2) 사이의 간격보다 클 수 있다. 이에 따라, 에치 베리어 패턴(50)은 핀 영역들(F1, F2) 중의 적어도 하나의 상부면을 덮는 적어도 하나의 상부 수평부를 포함할 수 있다. 예를 들면, 에치 베리어 패턴(50)의 상부 수평부는 핀 영역들(F1, F2)의 상부면들 중의 하나 또는 모두 위에 형성될 수 있다. 이 분야에 종사하는 통상의 지식을 가진 자에게 잘 알려진 것처럼, 상술한 실시예들에 따르면, 상부 수평부의 폭은 제1 마스크(BM)와 핀 영역들(F1, F2) 사이의 오정렬의 정도에 따라 달라질 수 있다. 설명의 간결함을 위해, 오정렬에 따른 그러한 구조적 변화는 아래의 설명에서 생략될 것이다. 하지만, 그러한 구조적 변화는, 여기에서의 설명에 기초하여, 이 분야에 종사하는 통상의 지식을 가진 자에 의해 용이하게 예측될 수 있을 것이라는 점에서, 오정렬에 따른 그러한 구조적 변화 역시 본 발명의 실시예들의 일부로서 포함된다.
이에 더하여, 에치 베리어 패턴(50)은 제1 필드 절연막(30)의 상부면을 덮는 하부 수평부(예를 들면, 도 2a의 제1 부분(50a)) 및 하부 수평부 상에서 위쪽으로 연장되어 상부 수평부와 연결되며 상부 수평부를 포함하는 연장부(예를 들면, 도 2a의 제2 부분(50b))를 포함할 수 있다. 에치 베리어 패턴(50)의 연장부는 핀 영역들(F1, F2)의 단변과 접할 수 있다. 예를 들면, 에치 베리어 패턴(50)의 연결부는 핀 영역들(F1, F2)의 단변을 직접 덮도록 형성될 수 있다.
상술한 일부 실시예들에서와 같이, 에치 베리어막(48)이 제1 절연막(51), 제2 절연막(52), 및 버퍼 막(53)을 포함할 경우, 에치 베리어 패턴(50)은 차례로 적층된 제1 절연막 패턴(51a), 제2 절연막 패턴(52a), 및 버퍼막 패턴(53a)을 포함할 수 있다. 예를 들면, 에치 베리어 패턴(50)을 형성하는 것은 제1 마스크(BM)를 식각 마스크로 사용하여 하부의 버퍼 막(53)을 식각하여 버퍼막 패턴(53a)을 형성한 후, 제1 마스크(BM)를 제거하는 것을 포함할 수 있다. 일부 실시예들에서, 제1 마스크(BM)의 제거는 에싱 공정을 이용하여 수행될 수 있다. 이어서, 버퍼막 패턴(53a)을 식각 마스크로 사용하여 제2 절연막(52)를 식각하여 제2 절연막 패턴(52a)을 형성할 수 있다. 제2 절연막(52)이 실리콘 질화막일 경우, 예를 들어 인산 용액으로 습식 식각하여 제2 절연막 패턴(52a)을 형성할 수 있다. 버퍼막 패턴(53a)과 제2 절연막 패턴(52a)을 식각 마스크로 사용하여 제1 절연막을(51)를 습식 또는 건식 식각하여 제1 절연막 패턴(51a)을 형성할 수 있다.
다른 실시예에 따르면, 에치 베리어 패턴(50)의 형성은 제1 필드 절연막(30)의 상부에서 버퍼막 패턴(53a)을 제거하는 단계를 포함할 수 있다. 이 경우, 에치 베리어 패턴(50)은, 도 2a 및 2b를 참조하여 설명된 것처럼, 제1 절연막 패턴(51a)과 제2 절연막 패턴(52a)을 포함할 수 있다.
이어서, 에치 베리어 패턴(50)을 식각 마스크로 사용하여 제1 필드 절연막(30)을 식각하여 제2 필드 절연막(32)을 형성할 수 있다. 결과적으로, 핀 영역들(F1, F2) 사이에서 핀영역들(F1, F2)의 단변(S)의 측면에 인접하여 제1 필드 절연막(30)이 형성되고, 핀 영역들(F1, F2)의 장변(L)의 측면에 인접하여 제2 필드 절연막(32)이 형성될 수 있다. 제1 필드 절연막(30)은 핀 영역들(F1, F2)의 단변(S)의 일부 측면과 접하고, 제2 필드 절연막(32)은 핀 영역들(F1, F2)의 장변(L)의 일부 측면과 접하며 제1 필드 절연막(30)의 상면보다 낮은 상면을 구비할 수 있다. 예를 들면, 핀 영역들(F1, F2)과 제1 필드 절연막(30)의 상면들 사이의 높이 차이인 제1 거리(h1)보다 핀 영역들(F1, F2)과 제2 필드 절연막(32)의 상면들 사이의 높이 차이인 제2 거리(h2)가 클 수 있다. 제2 필드 절연막(32)의 상면 상으로 제2 거리(h2)만큼 드러난 핀 영역들(F1, F2)의 제1 영역(20)은 멀티 게이트 트렌지스터 또는 핀펫(FINFET)의 채널 영역으로 사용될 수 있다. 핀 영역들(F1, F2) 각각의 일부 측면은 제1 필드 절연막(30)과 제2 필드 절연막(32)에 의해 둘러싸일 수 있다.
핀 영역들(F1, F2)의 노출된 전면에 열 산화 공정을 통해서 실리콘 산화막(56)을 형성할 수 있다. 버퍼막 패턴(53a)이 폴리실리콘막 또는 다결정 실리콘인 경우, 버퍼막 패턴(53a)도 산화되어 실리콘 산화막으로 바꿔질 수 있다.
도 1 및 도 7을 참조하면, 실리콘 산화막(56)이 형성된 결과물 상에 희생 폴리실리콘막(60)과 게이트 마스크막(61)을 차례로 형성하고, 게이트 마스크막(61) 상에 제2 마스크들(SPM1, SPM2)을 형성한다. 일부 실시예들에 따르면, 희생 폴리실리콘막(60)은 실리콘 산화막(56) 및 버퍼막 패턴(53a)을 덮을 수 있다. 다른 실시예들에 따르면, 상술한 것처럼 버퍼막 패턴(53a)이 전부 제거될 수 있으며, 이 경우, 희생 폴리실리콘막(60)은 실리콘 산화막(56)과 제2 절연막 패턴(52a)을 덮을 수 있다. 게이트 마스크막(61)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
제2 마스크들(SPM1, SPM2)은 핀 영역들(F1, F2)의 일부 영역과 제1 필드 절연막(30)을 오버랩하며, 제2 방향(Y)으로 신장될 수 있다. 제2 마스크들 중 SPM1은 제2 필드 절연막(32)를 가로지를 수 있다. 일부 실시예들에서, 제2 마스크들(SPM1, SPM2)은 제1 필드 절연막(30)의 상면의 폭보다 좁을 수 있다. 예를 들면, 제2 마스크들(SPM1, SPM2)은 에치 베리어 패턴(50)의 버퍼막 패턴(53a)보다 좁은 폭을 갖도록 형성될 수 있다. 제2 마스크들(SPM1, SPM2)은 하드 마스크막 또는 포토레지스트막을 포함할 수 있다. 하드 마스크막은 예를 들면, SOH(Spin on Hard Mask)막으로 형성될 수 있다.
도 1 및 도 8을 참조하면, 제2 마스크들(SPM1, SPM2)을 식각 마스크로 사용하여 게이트 마스크막(61)과 희생 폴리실리콘막(60)을 식각하여 게이트 마스크막 패턴들(61a, 161a)과 희생 게이트들(62, 162)이 형성될 수 있다. 희생 게이트들(62, 162)과 게이트 마스크막 패턴들(61a, 161a)의 폭은 상기 제1 필드 절연막의 상면의 폭보다 좁을 수 있다. 이어서, 게이트 마스크막 패턴들(61a, 161a)을 식각 마스크로 사용하여 희생 게이트들(62, 162)에 의해 덮히지 않고 노출된 핀 영역들(F1, F2) 상에 형성된 실리콘 산화막(56)과 제1 필드 절연막(30) 상의 버퍼막 패턴(53a)의 일부가 제거될 수 있다. 결과적으로, 희생 게이트들(62, 162)의 하부에만 실리콘 산화막(56)과 버퍼막 패턴(53a)이 남을 수 있다. 예를 들면, 핀 영역들(F1, F2) 상에 형성된 제1 희생 게이트들(62) 하부에는 실리콘 산화막(56)이 위치하고, 제1 필드 절연막(30) 상부에 형성된 제2 희생 게이트(162)의 하부에는 버퍼막 패턴(53a), 제1 절연막 패턴(51a)과 제2 절연막 패턴(52a)이 위치한다.
제2 마스크들(SPM1, SPM2)을 제거한 후, 제1 게이트 스페이서(64) 및 제2 게이트 스페이서(164)가 희생 게이트들(62, 162)의 측벽에 각각 형성될 수 있다. 예를 들어, 게이트 스페이서들(64, 164)의 형성은 실리콘 질화막 또는 실리콘 산질화막 중 적어도 하나를 희생 게이트들(62, 162)이 형성된 기판(10) 상에 형성한 후 이를 건식 식각하는 단계를 포함할 수 있다. 일부 실시예들에서, 게이트 스페이서들(64, 164)은 희생 게이트들(62, 162) 및 게이트 마스크막 패턴들(61a, 161a)의 측벽을 덮도록 형성될 수 있다. 제2 게이트 스페이서(164)의 하부면은 에치 베리어 패턴(50)과 접할 수 있다. 예를 들면, 에치 베리어 패턴(50)의 제2 절연막 패턴(52a)이 제2 게이트 스페이서(164)와 접할 수 있다.
도 1 및 도 9를 참조하면, 게이트 마스크막 패턴들(61a, 161a)과 게이트 스페이서들(64, 164)을 식각 마스크로 사용하여 상기 게이트 스페이서들(64, 164)에 인접한 핀 영역들(F1, F2)의 기판을 식각하여 리세스 영역들(66)을 형성할 수 있다. 예를 들어, 리세스 영역들(66)의 바닥면은 제1 필드 절연막(30)의 상면보다 낮고, 제2 필드 절연막(32)의 상면보다 높을 수 있다. 리세스 영역들(66)에 의해 에치 베리어 패턴(50)의 일부가 노출될 수 있다. 하지만, 제1 필드 절연막(30) 상의 제2 희생 게이트(162)는 노출되지 않는다. 예를 들어, 핀 영역들(F1, F2)을 리세스 한 후 리세스 영역들(66)을 크리닝할 때 리세스 영역들(66)에 노출된 에치 베리어 패턴(50)의 제1 절연막 패턴(51a)은 산화물을 포함하므로 일부는 제거되어 제2 절연막 패턴(52a)이 노출될 수 있다. 하지만, 제 2 절연막 패턴(52a)은 내식각성을 갖는 물질(예를들면, 질화물)을 포함하고 있어서 식각이 되지 않아 제2 희생 게이트(162)는 노출되지 않는다. 따라서, 도 10에 예시된 리세스 영역들(66)에 형성되는 에피텍셜 층들(68)과 제2 희생 게이트(162)와의 접속이 방지될 수 있다. 다른 실시예에 따르면, 리세스 영역들(66) 형성 시에 에치 베리어 패턴(50)이 노출되지 않을 수 있다. 예를 들면, 핀 영역들(F1, F2)의 일부가 리세스 영역들(66)과 에치 베리어 패턴(50) 사이에 개재되어 이들을 공간적으로 분리시킬 수 있다.
도 1 및 도 10을 참조하면, 리세스 영역들(66) 각각에 에피텍셜 층(68)을 형성할 수 있다. 에피텍셜 층(68)은 반도체 물질을 선택적 에피텍셜시켜 형성될 수 있다. 에피텍셜 층(68)은 반도체 장치(100)가 PMOS 트랜지스터인 경우, 압축 스트레스 물질을 에피텍셜 성장시켜 형성될 수 있다. 압축 스트레스 물질은 실리콘(Si)에 비해서 격자상수가 큰 물질일 수 있다. 예를 들어, 실리콘게르마늄(SiGe)을 에피텍셜 성장시켜 실리콘게르마늄(SiGe) 에피텍셜 층이 형성될 수 있다. 다른 한편, 반도체 장치(100)가 NMOS 트랜지스터인 경우, 에피텍셜 층(68)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질을 에피텍셜 성장시켜 형성될 수 있다. 예를 들어, 기판(10)이 실리콘(Si)일 경우, 실리콘(Si) 또는 실리콘카바이드(SiC)를 에피텍셜 성장시켜 실리콘(Si) 에피텍셜 층 또는 실리콘(Si)보다 격자 상수가 작은 실리콘카바이드(SiC) 에피텍셜 층이 형성될 수 있다. 에피텍셜 층(68)은 그 상면이 핀 영역들(F1, F2)의 상면보다 높게 형성될 수 있다. 제2 희생게이트(162)에 인접한 에피텍셜 층들(68)은 에치 베리어 패턴(50)의 일부와 접할 수 있다. 예를 들면, 제 2 희생 게이트(162)에 인접한 에피텍셜 층들(68)은 에치 베리어 패턴(50)의 연장부와 접할 수 있다. 예를 들면, 에피 텍셜 층들(68)은 제2 절연막 패턴(52a)의 일부와 접할 수 있다. 에치 베리어 패턴(50)으로 인해 에피텍셜 층들(68)과 제2 희생 게이트(162) 사이의 접속이 방지될 수 있다.
도 1 및 도 11을 참조하면, 에피텍셜 층들(68)에 불순물을 도핑시켜 소오스/드레인 영역들(72)을 형성할 수 있다. 예를 들어, 도 10에서 예시한 에피텍셜 층들(68) 형성 시에 P형 또는 N형 불순물을 인시튜(In-Situ) 도핑시켜 소오스/드레인 영역들(72)을 형성할 수 있다. 다른 한편, P형 또는 N형 불순물을 에피텍셜 층들(68)에 이온 주입하거나, 고체 소오스를 확산시켜 소오스/드레인 영역들(72)을 형성할 수 있다. 실리사이드 층을 소오스/드레인 영역들(72)에 더 형성할 수 있다. 실리사이드 층은 니켈(Ni), 코발트(Co), 백금(Pt), 또는 티타늄(Ti)과 같은 금속을 포함할 수 있다.
이어서, 게이트 마스크막 패턴들(61a, 161a), 희생 게이트들(62, 162), 실리콘 산화막(56), 및 버퍼막 패턴(53a)을 제거하여 그루브들(70)을 형성할 수 있다. 예를 들면, 그루브들(70)을 형성하는 단계는 소오스/드레인 영역들(72) 상에 몰딩막(69)을 형성하고, 게이트 마스크막 패턴들(61a, 161a)을 제거하여 희생 게이트들(62, 162)을 노출시킨 후, 희생 게이트(62), 실리콘 산화막(56), 및 버퍼막 패턴(53a)을 식각하는 단계를 포함할 수 있다. 에치 베리어 패턴(50)의 일부인 버퍼막 패턴(53a)은 산화막이므로 산화막(56)을 제거할 때 함께 제거될 수 있다. 버퍼막 패턴(53a)의 제거 시에 몰딩막(69)과 에치 베리어 패턴(50)의 제2 절연막 패턴(52a)과 제1 절연막(51a)에 의해 소오스/드레인 영역들(72)은 노출되지 않으므로 소오스/드레인 영역들(72)의 의도하지 않은 식각을 예방할 수 있다.
도 1 및 도 12를 참조하면, 그루브들(70)에 게이트들(40, 140)을 형성할 수 있다. 게이트들(40, 140)의 형성은 그루브들(70)이 형성된 결과물 상에 게이트 절연막들(41, 141)과 게이트 전극들(42, 142)을 차례로 형성한 후 이들을 평탄화시키는 단계를 포함할 수 있다. 제1 게이트(40)는 게이트 절연막(41)과 게이트 전극(42)을 포함하고, 제2 게이트(140)는 제2 게이트 절연막(141)과 제2 게이트 전극(142)을 포함할 수 있다.
게이트 절연막들(41, 141)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(41,141)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제1 게이트 절연막(41)은 핀 영역들(F1, F2) 각각에 포함되는 제1 영역(20)의 상면과 측면들에 형성될 수 있다. 또한 제1 게이트 절연막(41)은 제2 필드 절연막(32) 상에 형성될 수 있다. 제2 게이트 절연막(141)은 에치 베리어 패턴(50) 상에 형성될 수 있다.
게이트 전극들(42, 142)은 게이트 절연막(41, 141)이 형성된 그루브들(70)을 채우며 형성될 수 있다. 예를 들면, 제1 게이트 절연막(41) 상에 형성되는 제1 게이트 전극(42)은 제1 영역(20)의 상면과 측면을 감싸고, 제2 필드 절연막(32) 상에 배치될 수 있다. 또한, 제2 게이트 절연막(141) 상에 형성되는 제2 게이트 전극(142)은 제1 필드 절연막(30) 상에 배치될 수 있다. 게이트 전극들(42, 142)은 적어도 하나의 금속층을 포함할 수 있다. 게이트 전극들(42, 142)은 적어도 2층 이상의 금속층이 적층될 수 있다. 제1 금속층은 일함수 조절을 하고, 제2 금속층은 제1 금속층에 의해 형성된 공간을 채우는 역할을 할 수 있다. 예를 들어, 제1 금속층은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층은 W 또는 Al을 포함할 수 있다.
결과적으로, 에치 베리어 패턴(50)은 핀 영역들(F1, F2) 사이의 제1 필드 절연막(30) 상에 배치되어 제2 방향(Y)으로 신장될 수 있다. 에치 베리어 패턴(50)은 제1 필드 절연막(30)을 덮는 제1 부분(50a), 및 제2 게이트(140)에 인접한 소오스/드레인 영역들(72)(예를 들면, 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72))과 제2 게이트(140)와의 사이에 개재되며 제1 부분(50a)에서 위쪽으로 연장된 제2 부분(50b)을 포함할 수 있다. 제1 부분(50a)은 제2 게이트(140)와 제1 필드 절연막(30) 사이에 개재되는 수평부일 수 있고, 제2 부분(50b)은 제1 부분(50a)으로부터 위쪽으로 연장된 연장부일 수 있다. 제2 부분(50b)은 제2 게이트 스페이서(164) 하부에서 수평 방향으로 연장된 부분을 포함할 수 있다
예를 들어, 에치 베리어 패턴(50)의 제1 부분(50a)은 제2 절연막 패턴(52a)과 제1 절연막 패턴(51a)을 포함하고, 에치 베리어 패턴(50)의 제2 부분(50b)은 제2 절연막 패턴(52a)을 포함할 수 있다.
에치 베리어 패턴(50)은 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72)과 접할 수 있다. 예를 들면, 제2 부분(50b)은 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72)과 접할 수 있다. 예를 들면, 제2 부분(50b)은 제1 게이트(40)와 제2 게이트(140) 사이에 배치된 소오스/드레인 영역들(72)의 측면을 덮을 수 있다. 에치 베리어 패턴(50)은 소오스/드레인 영역들(72)과 제2 게이트 전극(142)과의 접속을 방지하여 고신뢰성을 갖는 반도체 장치(100)을 형성할 수 있다. 일부 실시예들에 따르면, 소오스/드레인 영역들(72)이 각각 에피텍셜 층을 포함할 수 있으며, 에치 베리어 패턴(50)의 제2 부분(50b)은 제2 게이트(140)에 인접한 소오스/드레인 영역들(72)의 에피텍셜 층과 접할 수 있다. 예를 들면, 제2 부분(50b)의 제2 절연막 패턴(52a)은 에피텍셜 층과 접할 수 있다.
제2 부분(50b)은 제2 게이트 스페이서(164) 및 제2 게이트 절연막(141)과 접할 수 있다. 제1 부분(50a)은 제1 필드 절연막(30) 및 제2 게이트 절연막(141)과 접할 수 있다. 다른 한편, 제1 부분(50a)은 제1 절연막 패턴(51a)이 없이 제2 절연막 패턴(52a) 만 포함할 수 있다. 따라서, 제2 절연막 패턴(52a)은 제1 필드 절연막(30)과 접할 수 있다.
일부 실시예에 따르면, 에치 베리어 패턴(50)의 제2 절연막 패턴(52a)은 제 2 게이트(140)의 바닥면 및 하부 측벽을 감싸는 ‘U’자형의 단면을 가지면서 제2 게이트(140)에 인접한 소오스/드레인 영역들(72)의 측벽을 직접 덮을 수 있다.
일부 실시예들에 따르면, 제2 부분(50b)에 포함된 제2 절연막 패턴(52a)은 제 2 게이트 절연막(141) 및 제2 게이트(140)에 인접한 소오스/ 드레인 영역들(72)과 직접 접하며, 제2 게이트 스페이서(164)와도 직접 접할 수 있다. 제1 부분(50a)에 포함된 제2 절연막 패턴(52a)은 그 상부에 배치된 제2 게이트 절연막(141)과 직접 접하며, 그 하부에 배치된 제1 절연막 패턴(51a)과 직접 접할 수 있다.
다른 한편, 제1 부분(50a)에 포함된 제1 절연막 패턴(51a)은 제1 필드 절연막(30)과 접하며, 제1 필드 절연막(30)상에 고립된 패턴일 수 있다. 또한, 제1 부분(50a)에 포함된 제1 절연막 패턴(51a)은 제2 게이트(140)에 인접한 소오스 드레인 영역들(72)과도 접할 수 있다. 다른 한편, 제1 부분(50a)에 포함된 제1 절연막 패턴(51a)은 제1 필드 절연막(30)과 접하고, 제1 필드 절연막(30) 상에서 핀 영역들(F1, F2)의 단변(S)의 측면과 접하며 수직 방향으로 신장된 영역을 포함할 수 있다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계들을 설명하기 위한 개략적인 단면도들이다. 도 13 내지 도 15는 도 1의 A-A’ 선, B-B’선, C-C’선의 방향을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 3 및 도 13을 참조하면, 필드 절연막(28)을 리세스하여 제1 필드 절연막(30)과 제2 필드 절연막(32)를 형성할 수 있다. 제1 필드 절연막(30)은 핀 영역들(F1, F2) 사이에서 핀 영역들(F1, F2) 각각의 단변(S)의 측면과 인접하여 형성되고, 제2 필드 절연막(32)은 핀 영역들(F1, F2) 각각의 장변(L)의 측면과 인접하여 형성된다. 제1 필드 절연막(30)과 제2 필드 절연막(32)은 그 상면들이 실질적으로 동일 평면 상에 배치될 수 있다. 예를 들면, 핀 영역들(F1, F2)의 상면으로부터 제1 필드 절연막(30)의 상면까지의 거리(h3)와 핀 영역들(F1, F2)의 상면으로부터 제2 필드 절연막(32)의 상면까지의 거리(h3)는 실질적으로 동일할 수 있다. 제1 필드 절연막(30)과 제2 필드 절연막(32)은 서로 연결된다. 제2 필드 절연막(32)의 상면 상으로 드러난 거리(h3)만큼의 핀 영역들(F1, F2)의 제1 영역(20)은 멀티 게이트 트랜지스터 또는 핀펫(FINFET)의 채널로 사용될 수 있다.
도 14를 참조하면, 제1 필드 절연막(30) 상에 예를 들면, 도 5를 참조하여 설명한 방법으로 에치 베리어막(48)을 형성하고 그 상부에 제1 마스크(BM)를 형성할 수 있다.
도 15를 참조하면, 에치 베리어막(48)을 패터닝하여 에치 베리어 패턴(50)을 형성할 수 있다. 이 실시예에 따르면, 제2 필드 절연막(32)을 형성하기 위하여 제1 필드 절연막(30)을 추가로 식각하는 단계는 생략될 수 있다. 이러한 차이를 제외하면, 에치 베리어 패턴(50)은 도 6을 참조하여 설명된 방법을 이용하여 형성될 수 있다.
이후, 도 7 내지 도 12을 참조하여 설명된 단계들이 에치 베리어 패턴(50)이 형성된 결과물에 대해 실질적으로 동일하게 수행될 수 있다. 핀 영역들(F1, F2)과 제1 필드 절연막(30)의 상면들 사이의 높이 차이를 제외하면, 반도체 장치(100)는 도 7 내지 도 12을 참조하여 설명된 실시예들의 그것들과 실질적으로 동일하거나, 유사한 기술적 특징들을 갖도록 구성될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치(100)를 포함하는 다른 실시예의 반도체 제품(200)을 설명하기 위한 개략적인 블록도이다.
도 16을 참조하면. 반도체 제품(200)에서, 앞서 도 1 내지 도 15에서 설명한 본 발명의 실시예에 따른 반도체 장치(100)인 멀티 게이트 트랜지스터를 적용하여 로직 영역(310)에 멀티 게이트 트랜지스터(210)가 배치되고, SRAM 형성 영역(320)에 멀티 게이트 트랜지스터(220)가 배치될 수 있다. SRAM 형성 영역(320)뿐만 아니라 다른 메모리 형성 영역, 예를 들어, DRAM, MRAM, RRAM, PRAM과 같은 메모리의 형성 영역에도 본 발명의 실시예에 따른 반도체 장치(100)를 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 개략적인 블록도이다. 도 17의 전자 시스템은, 도 1 내지 도 16을 이용하여 설명한 본 발명의 실시예들인 반도체 장치들을 적용할 수 있는 예시적 시스템이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1100), 입출력 장치(1200, Input/Ouput), 기억 장치(1300, Memory), 인터페이스(1400, Interface) 및 버스(1500, bus)를 포함할 수 있다. 컨트롤러(1100), 입출력 장치(1200), 기억 장치(1300) 및/또는 인터페이스(1400)는 버스(1500)를 통하여 서로 결합될 수 있다. 버스(1500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1200)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1300)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치(100)는 기억 장치(1300) 내에 제공되거나, 컨트롤러(1100), 입출력 장치(1200) 등의 일부로 제공될 수 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 F1, F2: 핀 영역
30: 제1 필드 절연막 32: 제2 필드 절연막
40: 제1 게이트 140: 제2 게이트
50: 에치 베리어 패턴 51a; 제1 절연막 패턴
52a: 제2 절연막 패턴 53a: 버퍼막 패턴
68: 에피텍셜 층 72: 소오스/드레인 영역
100: 반도체 장치

Claims (10)

  1. 장변과 단변을 구비한 핀 영역;
    상기 핀 영역의 상면 보다 낮은 상면을 구비하고, 상기 핀 영역의 상기 단변의 측면에 인접한 제1 필드 절연막;
    상기 핀 영역의 상면 보다 낮은 상면을 구비하고, 상기 핀 영역의 상기 장변의 측면에 인접한 제2 필드 절연막;
    상기 제1 필드 절연막 상에 형성되는 에치 베리어 패턴;
    상기 핀 영역의 상면 및 상기 장변의 측면들을 감싸며, 상기 핀 영역과 상기 제2 필드 절연막 상에 배치된 제1 게이트;
    상기 제1 필드 절연막을 오버랩하며 상기 에치 베리어 패턴 상에 배치된 제2 게이트; 및
    상기 제1 게이트와 상기 제2 게이트 사이에 배치되며 상기 에치 베리어 패턴과 접하는 소오스/드레인 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 핀 영역의 상면으로부터 상기 제1 필드 절연막의 상면까지의 거리는 상기 핀 영역의 상면으로부터 상기 제2 필드 절연막의 상면까지의 거리보다 짧은 반도체 장치.
  3. 제1 항에 있어서,
    상기 에치 베리어 패턴은 상기 제1 필드 절연막을 덮는 제1 부분, 및 상기 소오스/드레인 영역과 상기 제2 게이트와의 사이에 개재되며 상기 제1 부분에서 위쪽으로 연장된 제2 부분을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 에치 베리어 패턴은 상기 제2 게이트의 바닥면 및 하부 측벽을 감싸는 ‘U’자형의 단면을 가지면서 상기 소오스/드레인 영역의 측벽을 직접 덮는 절연막 패턴을 포함하는 반도체 장치.
  5. 제3 항에 있어서,
    상기 에치 베리어 패턴은 제1 절연막 패턴과 제2 절연막 패턴을 포함하되, 상기 제1 부분은 상기 제1 절연막 패턴과 상기 제2 절연막 패턴을 포함하고, 상기 제2 부분은 상기 제2 절연막 패턴을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트의 상기 핀 영역 상에서의 두께는 상기 에치 베리어 패턴 상에 배치된 상기 제2 게이트의 두께보다 낮은 반도체 장치.
  7. 기판 상에 단변과 장변을 구비한 핀 영역을 형성하고;
    상기 핀 영역의 상면보다 낮은 상면을 구비하며, 상기 단변 및 장변의 측면들에 인접한 제1 필드 절연막을 형성하고,
    상기 제1 필드 절연막 상에 형성되되, 상기 핀 영역의 상기 단변의 측면과 접하는 에치 베리어 패턴을 형성하고;
    상기 핀 영역에 리세스 영역을 형성하고; 그리고
    상기 리세스 영역에 에피텍셜 층을 형성하되, 상기 에치 베리어 패턴은 상기 리세스 영역 형성 시 내 식각성을 제공하는 적어도 하나의 절연막 패턴을 포함하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 에치 베리어 패턴을 식각 마스크로 사용하여 상기 제1 필드 절연막을 식각하여 상기 핀 영역의 상면보다 낮은 상면을 구비하며 상기 장변의 측면에 인접한 제2 필드 절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 절연막 패턴은 실리콘 질화막 또는 실리콘 산질화막을 포함하는 반도체 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 핀 영역의 일부 영역에 차례로 제1 희생게이트와 제1 게이트 마스크 패턴들을 형성하고, 상기 제1 희생 게이트와 상기 제1 게이트 마스크 패턴들의 측벽에 제1 게이트 스페이서를 형성하고, 상기 에치 베리어 패턴 상에 차례로 제2 희생 게이트와 제2 게이트 마스크 패턴들을 형성하고, 상기 제2 희생 게이트와 상기 제2 게이트 마스크 패턴들의 측벽에 제2 게이트 스페이서를 형성하는 것을 더 포함하되,
    상기 리세스 영역을 형성하는 것은 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서에 인접한 상기 핀 영역을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
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