KR101065336B1 - 반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법 - Google Patents
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Abstract
Description
도 2는 메모리장치의 리드 동작시에 ODT핀의 제어를 통해 터미네이션 회로가 온/오프 제어되는 것을 도시한 타이밍도.
도 3은 메모리장치의 다이나믹 ODT(Dynamic ODT) 동작을 도시한 타이밍도.
도 4는 JEDEC에 정의된 DDR3 메모리장치의 커맨드 디코딩 진리표.
도 5는 종래의 메모리장치 내부의 구성도.
도 6은 본 발명에 따른 메모리시스템의 일실시예 구성도.
도 7은 도 6의 메모리장치(620)의 일실시예 구성도.
도 8은 본 발명에 따른 터미네이션 커맨드(CSTB)와 커맨드(CASB, RASB, WEB)의 디코딩에 관한 진리표를 예시한 도면.
도 9는 리드 동작시에 터미네이션부(711~719)가 제어되는 것을 도시한 타이밍도.
도 10은 라이트 동작시에 터미네이션부(711~719)가 제어되는 것을 도시한 타이밍도.
701~702: 제1입력부 706: 제2입력부
730: 터미네이션 제어부 711~719: 터미네이션부
Claims (10)
- 커맨드를 입력받는 다수의 제1입력부;
터미네이션 커맨드를 입력받는 제2입력부;
상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및
상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부
를 포함하는 반도체장치.
- 제 1항에 있어서,
상기 다수의 제1입력부는,
로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호 칩 셀렉트 신호 중 적어도 둘 이상의 신호를 입력받는
반도체장치.
- 제 1항에 있어서,
상기 터미네이션 제어부는,
상기 터미네이션부의 온/오프 및 터미네이션 저항값 변경을 제어하는
반도체장치.
- 제 1항에 있어서,
상기 터미네이션 제어부는,
상기 터미네이션 커맨드의 활성화 구간 동안에 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩하는
반도체장치.
- 메모리장치의 제어를 위한 커맨드와, 터미네이션 커맨드를 상기 메모리장치로 인가하는 메모리 콘트롤러; 및
상기 터미네이션 커맨드의 활성화 구간에 입력되는 상기 커맨드를 디코딩해 자신의 터미네이션 동작을 제어하는 메모리장치
를 포함하는 메모리시스템.
- 제 5항에 있어서,
상기 메모리장치는,
상기 커맨드를 입력받는 다수의 제1입력부;
상기 터미네이션 커맨드를 입력받는 제2입력부;
상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및
상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부
를 포함하는 메모리시스템.
- 제 6항에 있어서,
상기 다수의 제1입력부는,
로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 셀렉트 신호, 라이트 인에이블 신호 중 적어도 둘 이상의 신호를 입력받는
메모리시스템
- 제 6항에 있어서,
상기 터미네이션 제어부는,
상기 터미네이션 커맨드의 활성화 구간 동안에 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩하는
메모리시스템.
- 메모리장치의 제어를 위한 커맨드가 인가되는 단계;
상기 커맨드가 터미네이션 동작과 관련된 것으로 인식되도록 하기 위한 터미네이션 커맨드가 인가되는 단계;
상기 터미네이션 커맨드가 활성화된 구간 동안에 인가되는 상기 커맨드를 디코딩하는 단계; 및
상기 디코딩 결과에 따라 인터페이스 노드에 대한 터미네이션 동작을 제어하는 단계
를 포함하는 메모리장치의 터미네이션 제어방법.
- 제 9항에 있어서,
상기 커맨드는,
로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 셀렉트 신호, 라이트 인에이블 신호 중 적어도 둘 이상의 신호를 포함하는
메모리장치의 터미네이션 제어방법.
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