KR101980314B1 - 메모리 장치 및 이의 동작방법 - Google Patents

메모리 장치 및 이의 동작방법 Download PDF

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Abstract

메모리 장치는, 다수의 뱅크; 어드레스를 입력받기 위한 다수의 어드레스 버퍼; 및 상기 다수의 뱅크 중 액티브된 뱅크의 개수가 규정된 개수인 경우에, 상기 다수의 어드레스 버퍼 중 하나 이상의 어드레스 버퍼를 비활성화하기 위한 버퍼 제어부를 포함한다.

Description

메모리 장치 및 이의 동작방법{MEMORY DEVICE AND OPERATION METHOD OF THE SAME}
본 발명은 메모리 장치 및 이의 동작방법에 관한 것으로, 더욱 자세하게는 메모리 장치의 어드레스와 관련된 기술에 관한 것이다.
기본적으로 메모리 장치는 시분할 어드레싱 방식(time multiplexed addressing method)을 적용하고 있다. 즉, 로우 어드레스 스트로브(RAS: Row Address Strobe) 신호와 함께 어드레스가 입력되면 이를 로우 어드레스로 인식해 셀 어레이 내부의 다수의 로우 중 선택된 로우를 활성화하고, 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe)와 함께 어드레스가 입력되면 이를 컬럼 어드레스로 인식해 이미 선택되어 있는 로우에 대응하는 다수의 컬럼 중 선택되는 컬럼들에 데이터를 억세스한다.
도 1은 종래의 메모리 장치에서 어드레스의 입력과 관련된 부분을 도시한 도면이다.
도 1을 참조하면, 메모리 장치는, 커맨드 입력회로(110), 커맨드 디코더(120), 어드레스 입력회로(130), 및 어드레스 선택부(140)를 포함한다.
커맨드 입력회로(110)는 외부로부터 입력되는 커맨드 신호들을 입력받고, 입력된 커맨드 신호들을 클럭(CLK)에 동기해 래치한 후, 커맨드 디코더(120)로 제공한다. 커맨드 신호들에는 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable) 및 칩 선택 신호(CS: Chip Select) 등이 있을 수 있다.
커맨드 디코더(120)는 커맨드 입력회로(110)로부터 전달받은 커맨드 신호들을 디코딩해 내부 커맨드 신호들(ACT, PCG, RD, WT)을 생성한다. 내부 커맨드들에는 액티브 신호(ACT), 프리차지 신호(PCG), 리드 신호(RD), 및 라이트 신호(WT) 등이 있을 수 있다.
어드레스 입력회로(130)는 외부로부터 입력되는 멀티 비트의 어드레스(A<0:N>)를 입력받고, 입력된 어드레스를 클럭(CLK)에 동기해 래치한 후 어드레스 선택부(140)로 제공한다. 어드레스 입력회로(130) 내부에는 어드레스(A<0:N>)의 비트수 만큼의 버퍼들과 래치들이 구비된다.
어드레스 선택부(140)는 커맨드 디코더(120)의 제어에 따라 어드레스 입력회로(110)를 통해 전달받은 어드레스를 로우 어드레스(ROW_A<0:N>)로 제공할 것인지 또는 컬럼 어드레스(COL_A<0:M>)로 제공할 것인지를 선택한다. 커맨드 디코더(120)에 의해 디코딩된 커맨드가 로우 어드레스를 필요로 하는 커맨드이면 어드레스 입력회로(130)로부터 전달받은 어드레스를 로우 어드레스(ROW_A<0:N>)로 제공하고, 커맨드 디코더에 의해 디코딩된 커맨드가 컬럼 어드레스를 필요로 하는 커맨드이면 어드레스 입력회로로부터 전달받은 어드레스를 컬럼 어드레스(COL_A<0:M>)로 제공한다. 예를 들어, 커맨드 디코더(120)에 의해 활성화된 내부 커맨드 신호가 액티브 신호(ACT)인 경우에 어드레스 선택부(110)는 어드레스 입력회로(130)로부터 전달받은 어드레스를 로우 어드레스로 제공한다. 또한, 커맨드 디코더(120)에 의해 활성화된 내부 커맨드 신호가 리드 신호(RD)이거나 라이트 신호(WT)인 경우에 어드레스 선택부(140)는 어드레스 입력회로(130)로부터 전달받은 어드레스를 컬럼 어드레스(COL_A<0:M>)로 제공한다.
일반적으로, 메모리 장치에서 사용하는 로우 어드레스(ROW_A<0:N>)의 비트수는 컬럼 어드레스(COL_A<0:M>)의 비트수보다 크다(N > M). 예를 들어, 로우 어드레스(ROW_A<0:N>)는 14비트이고(N=13), 컬럼 어드레스(COL_A<0:M>)는 10비트일수 있다(M=9). 따라서, 메모리 장치로 로우 어드레스(ROW_A<0:N>)가 입력되는 경우에는 어드레스 입력회로(130) 내부의 버퍼와 래치가 모두 동작해야 하지만, 메모리 장치로 컬럼 어드레스(COL_A<0:M>)가 입력되는 경우에는 어드레스 입력회로(130) 내부의 버퍼와 래치가 모두 동작할 필요가 없다. 그런데, 메모리 장치로의 어드레스의 인가는 메모리 콘트롤러에 의해 이루어지는 것이므로 메모리 장치는 언제 어떤 종류의 어드레스가 인가될 것인지를 알 수가 없다. 따라서, 메모리 장치로 컬럼 어드레스가 입력되는 경우에도 필요 없는 버퍼 및 래치 등을 동작시키는 것에 의해 쓸모없는 전류의 소모가 발생한다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 메모리 장치에서 어드레스를 입력받는데 있어서 쓸모없는 전류가 소모되지 않도록 하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 장치는, 다수의 뱅크; 어드레스를 입력받기 위한 다수의 어드레스 버퍼; 및 상기 다수의 뱅크 중 액티브된 뱅크의 개수가 규정된 개수인 경우에, 상기 다수의 어드레스 버퍼 중 하나 이상의 어드레스 버퍼를 비활성화하기 위한 버퍼 제어부를 포함할 수 있다. 여기서, 상기 규정된 개수는 상기 다수의 뱅크와 동일할 수 있다. 또한, 상기 버퍼 제어부가 비활성화하는 어드레스 버퍼의 개수는 상기 메모리 장치가 사용하는 (로우 어드레스의 비트수) - (컬럼 어드레스의 비트수)일 수 있다.
또한, 본 발명의 다른 실시예에 따른 메모리 장치는, 다수의 뱅크; 뱅크 어드레스 입력회로; 다수의 어드레스 입력부; 커맨드 입력회로; 상기 커맨드 입력회로로 입력된 커맨드를 디코딩하는 커맨드 디코더; 상기 커맨드 디코더의 제어에 따라, 상기 다수의 어드레스 입력부로 입력된 어드레스를 로우 어드레스와 컬럼 어드레스 중 한가지의 어드레스로 인식하는 어드레스 선택부; 상기 뱅크 어드레스 입력회로로 입력된 뱅크 어드레스를 디코딩해 상기 다수의 뱅크 각각에 대응하는 다수의 뱅크 선택신호를 생성하는 뱅크 선택부; 상기 커맨드 디코더에서 생성된 액티브 신호, 프리차지 신호 및 상기 뱅크 선택부에서 생성된 다수의 뱅크 선택신호를 이용하여 상기 다수의 뱅크 각각에 대응하는 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 회로; 및 상기 다수의 뱅크 액티브 신호 중 활성화된 신호의 개수가 규정된 개수인 경우에 상기 다수의 어드레스 입력부 중 하나 이상의 어드레스 입력부를 비활성화하는 버퍼 제어부를 포함할 수 있다. 여기서, 상기 규정된 개수는 상기 다수의 뱅크의 개수와 동일할 수 있다. 또한, 상기 버퍼 제어부가 비활성화하는 어드레스 입력부의 개수는 상기 메모리 장치가 사용하는 (로우 어드레스의 비트수) - (컬럼 어드레스의 비트수)일 수 있다.
또한, 본 발명의 일실시예에 따른 로우 어드레스와 컬럼 어드레스의 비트수가 다른 메모리 장치의 동작 방법은, 액티브된 메모리 뱅크의 개수를 확인하는 단계; 상기 확인하는 단계에서 확인된 액티브된 메모리 뱅크의 개수가 규정된 개수 이상인 경우에 버퍼 비활성화 신호를 활성화하는 단계; 및 상기 버퍼 비활성화 신호의 활성화에 응답하여, 다수의 어드레스 버퍼 중 일부가 비활성화되는 단계를 포함할 수 있다.
본 발명에 따르면, 메모리 장치로 컬럼 어드레스가 인가될 가능성이 없는 경우가 판단된다. 그리고, 컬럼 어드레스가 인가될 가능성이 없는 경우에는, 컬럼 어드레스를 입력받는데 사용되지 않는 구성의 일부를 비활성화하는 것에 의해, 메모리 장치에서 소모되는 전류를 줄일 수 있다.
도 1은 종래의 메모리 장치에서 어드레스의 입력과 관련된 부분을 도시한 도면.
도 2는 본 발명에 따른 메모리 장치의 일실시예 구성도.
도 3은 도 2의 버퍼 제어부(280)의 일실시예 구성도.
도 4는 도 2의 버퍼 제어부(280)의 다른 실시예 구성도.
도 5는 도 2의 어드레스 입력회로(220)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 메모리 장치의 일실시예 구성도이다.
도 2를 참조하면, 메모리 장치는, 다수의 뱅크(BK0~BK3), 커맨드 입력회로(210), 어드레스 입력회로(220), 뱅크 어드레스 입력회로(230), 커맨드 디코더(240), 어드레스 선택부(250), 뱅크 선택부(260), 뱅크 액티브 회로(270), 및 버퍼 제어부(280)를 포함한다.
다수의 뱅크(BK0~BK3) 각각은 셀어레이(CELL ARRAY), 로우 회로(ROW), 컬럼 회로(COL)를 포함한다. 로우 회로(ROW)는 다수의 뱅크 액티브 신호들(RACT0~RACT3) 중 자신에 대응하는 신호가 활성화된 구간 동안에 셀어레이(CELL ARRAY) 내부의 다수의 워드라인들 중 로우 어드레스(ROW_A<0:N>)에 의해 선택된 하나의 워드라인을 활성화한다. 즉, 로우 회로(ROW)는 셀어레이 내부에서 하나의 로우를 선택한다. 컬럼 회로(COL)는 다수의 뱅크 선택신호(BS0~BS3) 중 자신에 대응하는 신호가 활성화되면, 셀어레이(CELL ARRAY) 내부에서 컬럼 어드레스(COL_A<0:M>)에 의해 선택된 컬럼들(비트라인들)의 데이터를 억세스한다. 리드 신호(RD)가 활성화된 경우에는 선택된 컬럼들로부터 데이터를 독출하고, 라이트 신호(WT)가 활성화된 경우에는 선택된 컬럼들에 데이터를 기록한다. 메모리 장치 외부에서 입력된 데이터를 컬럼 회로(COL)로 전달하고, 컬럼 회로(COL)로부터 독출된 데이터를 메모리 장치 외부로 출력하기 위한 데이터 경로의 회로들은 본 발명과 직접적인 관련이 있는 부분이 아니므로, 그 도시 및 설명을 생략하기로 한다.
커맨드 입력회로(210)는 메모리 장치 외부로부터 입력되는 커맨드 신호들(RAS, CAS, WE, CS)을 입력받고, 입력된 커맨드 신호들(RAS, CAS, WE, CS)을 클럭(CLK)에 동기해 래치한 후, 커맨드 디코더(240)로 제공한다. 커맨드 신호들에는 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable) 및 칩 선택 신호(CS: Chip Select) 등이 있을 수 있다.
커맨드 디코더(240)는 커맨드 입력회로(210)로부터 전달받은 커맨드 신호들을 디코딩해 내부 커맨드 신호들(ACT, PCG, RD, WT)을 생성한다. 내부 커맨드 신호들에는 액티브 신호(ACT), 프리차지 신호(PCG), 리드 신호(RD), 및 라이트 신호(WT) 등이 있을 수 있다. 커맨드 디코더(240)가 생성하는 내부 커맨드 신호들에는 MRS 신호, 리프레쉬 신호 등이 더 있을 수 있는데, 이들 커맨드 신호들은 본 발명과 직접적인 관련이 있는 부분이 아니므로, 그 도시 및 설명을 생략하기로 한다.
어드레스 입력회로(220)는 메모리 장치 외부로부터 입력되는 멀티 비트의 어드레스(A<0:N)를 입력받고, 입력된 어드레스를 클럭(CLK)에 동기해 래치한 후 어드레스 선택부(250)로 제공한다. 어드레스 입력회로(220) 내부에는 어드레스(A<0:N)의 비트수 만큼의 어드레스 입력부들이 구비된다. 어드레스 입력부들 중 M+1개(컬럼 어드레스의 비트수 만큼의 개수)의 어드레스 입력부들은 로우 어드레스(ROW_A<0:M>)와 컬럼 어드레스(COL_A<0:M>)를 모두 입력받지만, 어드레스 입력부들 중 (N+1)-(M+1)개(로우 어드레스의 비트수 - 컬럼 어드레스의 비트수 만큼의 개수)의 어드레스 입력부들은 로우 어드레스(ROW_A<M+1:N>)만을 입력받는다. 로우 어드레스(ROW_A<M+1:N>)만을 입력받는 어드레스 입력부들은 버퍼 비활성화 신호(BUF_DIS)에 응답해 비활성화되는데, 이에 관해서는 도 5와 함께 더욱 자세히 알아보기로 한다.
어드레스 선택부(250)는 커맨드 디코더(240)의 제어에 따라 어드레스 입력회로(220)를 통해 전달받은 어드레스를 로우 어드레스(ROW_A<0:N>)로 제공할 것인지 또는 컬럼 어드레스(COL_A<0:M>)로 제공할 것인지를 선택한다. 커맨드 디코더(240)에 의해 디코딩된 커맨드가 로우 어드레스를 필요로 하는 커맨드이면 어드레스 입력회로(220)로부터 전달받은 어드레스를 로우 어드레스(ROW_A<0:N>)로 제공하고, 커맨드 디코더(240)에 의해 디코딩된 커맨드가 컬럼 어드레스를 필요로 하는 커맨드이면 어드레스 입력회로(220)로부터 전달받은 어드레스를 컬럼 어드레스(COL_A<0:M>)로 제공한다. 예를 들어, 커맨드 디코더(120)에 의해 활성화된 내부 커맨드 신호가 액티브 신호(ACT)인 경우에 어드레스 선택부(250)는 어드레스 입력회로(220)로부터 전달받은 어드레스를 로우 어드레스(ROW_A<0:N>)로 제공한다. 또한, 커맨드 디코더(240)에 의해 활성화된 내부 커맨드 신호가 리드 신호(RD)이거나 라이트 신호(WT)인 경우에 어드레스 선택부(250)는 어드레스 입력회로(220)로부터 전달받은 어드레스를 컬럼 어드레스(COL_A<0:M>)로 제공한다.
뱅크 어드레스 입력회로(230)는 메모리 장치 외부로부터 입력되는 뱅크 어드레스(BA<0:1>)를 입력받고, 입력된 뱅크 어드레스를 클럭에 동기해 래치한 후, 뱅크 선택부(260)로 제공한다. 뱅크 어드레스 입력회로(230)는 뱅크 어드레스(BA<0:1>)의 비트수에 대응하는 버퍼들과 래치들을 포함한다.
뱅크 선택부(260)는 뱅크 어드레스 입력회로(230)로부터 전달받은 뱅크 어드레스(BA<0:1>)를 디코딩해 다수의 뱅크(BK0~NK3) 각각에 대응하는 다수의 뱅크 선택신호(BS0~BS3)를 생성한다. 뱅크 선택부(260)는 뱅크 어드레스(BA<0:1>)에 의해 선택된 뱅크 선택신호를 활성화시키고, 나머지 뱅크 선택신호는 비활성화시킨다. 예를 들어, 뱅크(BK2)가 선택된 경우에 뱅크 선택신호(BS2)는 '하이'레벨로 활성화되고, 나머지 뱅크 선택신호들(BS0, BS1, BS3)은 '로우'레벨로 비활성화된다.
뱅크 액티브 회로(270)는 액티브 신호(ACT), 프리차지 신호(PCG) 및 다수의 뱅크 선택신호(BS0~BS3)를 이용하여 다수의 뱅크(BK0~BK3) 각각에 대응하는 다수의 뱅크 액티브 신호(RACT0~RACT3)를 생성한다. 뱅크 액티브 회로(270)는 액티브 신호(ACT)의 활성화시에 뱅크 선택신호들(BS0~BS3) 중 활성화된 뱅크 선택신호에 대응하는 뱅크 액티브 신호를 활성화한다. 그리고, 프리차지 신호(PCG)의 활성화시에 뱅크 선택신호들(BS0~BS3) 중 활성화된 뱅크 선택신호에 대응하는 뱅크 액티브 신호를 비활성화한다. 예를 들어, 뱅크 액티브 회로(270)는 뱅크 선택신호(BS2)와 액티브 신호(ACT)가 활성화되면 뱅크 액티브 신호(RACT2)를 활성화시킨다. 그리고, 이후에 뱅크 선택신호(BS)와 프리차지 신호(PCG)가 활성화되면 활성화된 뱅크 액티브 신호(RACT2)를 비활성화한다. 뱅크 액티브 신호들(RACT0~RACT3)은 한번 활성화되면 프리차지 신호(ACT)에 의해 비활성화될 때까지 계속 활성화된 상태를 유지하므로, 여러 개의 뱅크 액티브 신호(RACT0~RACT3)가 중복적으로 활성화되는 것이 가능하다. 즉, 다수의 뱅크(BK0~BK3)가 동시에 액티브될 수 있다.
버퍼 제어부(280)는 다수의 뱅크 액티브 신호(RACT0~RACT3) 중 활성화된 신호의 개수가 규정개수인 경우에 어드레스 입력회로(220) 내부의 어드레스 입력부 중 하나 이상의 어드레스 입력부를 비활성화하기 위한 버퍼 비활성화 신호(BUF_DIS)를 생성한다. 여기서, 규정개수란 메모리 장치에서 동시에 액티브가 가능한 뱅크의 개수를 의미한다. 현재의 메모리 장치의 표준 SPEC에서는 모든 뱅크가 동시에 액티브 되는 것을 허용하고 있는데, 이 경우 규정개수는 뱅크의 개수와 동일하다. 한편, 미래의 메모리 장치의 표준 SPEC에서는 한번에 액티브 가능한 뱅크의 개수를 제약하는 규정이 있을 수 있다. 예를 들어, 32개의 뱅크 중 한번에 16개의 뱅크까지 액티브가 가능하다는 규정이 있는 경우에, 규정 개수는 16개가 된다.
다수의 뱅크 액티브 신호(RACT0~RACT3) 중 활성화된 신호의 개수가 규정 개수라는 것은, 더 이상 뱅크(BK0~BK3)를 액티브 시키는 것이 불가능하다는 것을 의미하고, 이는 곧 더 이상 로우 어드레스(ROW_A<0:N>)가 입력될 가능성이 없다는 것을 의미한다. 즉, 다수의 뱅크 액티브 신호(RACT0~RACT3) 중 활성화된 신호의 개수가 규정개수인 경우 메모리 장치로는 컬럼 어드레스(COL_A<0:M>)만이 입력될 수 있다. 버퍼 제어부(280)는 로우 어드레스(ROW_A<0:N>)가 입력될 가능성이 없는 경우, 즉 액티브된 뱅크의 개수가 규정 개수인 경우, 에 버퍼 비활성화 신호(BUF_DIS)를 활성화하여 어드레스 입력회로(220) 내부에서 일부 구성을 비활성화하여 불필요한 전류소모를 방지한다.
본 발명에 따르면, 메모리 장치로 로우 어드레스(ROW_A<0:N>)가 입력될 가능성이 있는지/없는지가 판단되고, 로우 어드레스(ROW_A<0:N>)가 입력될 가능성이 없다고 판단되는 경우에 어드레스 입력회로(220) 내부에서 컬럼 어드레스(COL_A<0:M>)는 입력받지 않고 로우 어드레스만(ROW_A<M+1:N>)을 입력받기 위한 구성들을 비활성화한다. 이에 의해 본 발명은 메모리 장치가 소모하는 불필요한 전류의 소모를 막을 수 있다.
도 3은 도 2의 버퍼 제어부(280)의 일실시예 구성도이다.
도 3에서는 규정 개수가 전체 뱅크의 개수와 동일한 경우에, 버퍼 제어부(280)가 어떻게 구성되는지에 대해 알아보기로 한다.
도 3에 도시된 바와 같이, 버퍼 제어부(280)는 낸드게이트(301)와 인버터(302)를 포함한다. 낸드게이트(301)로 입력되는 뱅크 액티브 신호(RACT0~RACT3)가 모두 활성화된 경우에만, 인버터(302)에서 출력되는 버퍼 비활성화 신호(BUF_DIS)가 '하이'로 활성화된다.
도 4는 도 2의 버퍼 제어부(280)의 다른 실시예 구성도이다.
도 4에서는 규정 개수가 3개인 경우에 버퍼 제어부(280)가 어떻게 구성되는지에 대해 알아보기로 한다.
도 4에 도시된 바와 같이, 버퍼 제어부(280)는 인버터들(401~404, 409~412, 414), 낸드게이트들(405~408), 노아게이트(413)를 포함한다. 그 동작을 보면, 버퍼 제어부는 뱅크 액티브 신호들 중 3개의 신호가 활성화된 경우에 버퍼 비활성화 신호를 '하이'로 활성화한다.
도 3과 도 4 각각에서는 규정 개수가 4개인 경우와 3개인 경우의 버퍼 제어부의 실시예에 대해 알아보았는데, 메모리 장치 내부의 전체 뱅크의 개수 및 규정 개수에 따라 버퍼 제어부(280)의 다양한 설계가 가능함은 당연하다.
도 5는 도 2의 어드레스 입력회로(220)의 일실시예 구성도이다.
설명의 편의를 위해, 메모리 장치로 입력되는 로우 어드레스(ROW_A<0:N>)의 비트수는 14비트(N=13)이고, 컬럼 어드레스(COL_A<0:M>)의 비트수는 11비트라고(M=10) 가정하기로 한다.
도 5를 참조하면, 어드레스 입력회로(220)는 14개의 어드레스 입력부(501~514)를 포함한다. 어드레스 입력부들(501~514) 각각은 버퍼(501_1~514_1)와 래치(501_2~514_2)를 포함한다.
어드레스 입력부들(501~514) 중 로우 어드레스(ROW_A<11:13>)를 입력받기 위해서만 사용되는 어드레스 입력부들(512~514)은 버퍼 비활성화 신호(BUF_DIS)에 의해 비활성화된다. 버퍼 비활성화 신호(BUF_DIS)가 활성화되면 버퍼들(512_1~514_1)은 비활성화되고, 래치들(512_2~514_2)도 비활성화된다. 버퍼들(512_1~514_1)은 일반적으로 차동 증폭기(differential amplifier) 타입으로 구성되는데 차동 증폭기로부터 싱킹(sinking)되는 또는 차동 증폭기로 소싱(sourcing)되는 전류를 차단하는 것에 의해 버퍼들(512_1~514_1)이 비활성화될 수 있다. 래치들(512_2~514_2)의 비활성화는 래치들(512_2~514_2)로 입력되는 클럭(CLK)을 비활성화하는 것에 의해 이루어질 수 있다.
도 2 내지 도 5를 다시 참조하여, 본 발명에 따른 로우 어드레스와 컬럼 어드레스의 비트수가 다른 메모리 장치의 동작 방법에 대해 알아보기로 한다.
먼저, 버퍼 제어부(280)에 의해 액티브된 메모리 뱅크의 개수가 확인된다. 액티브된 메모리 뱅크의 개수는 활성화된 뱅크 액티브 신호(RACT0~RACT3)가 몇개인지를 확인하여 이루어질 수 있다. 액티브된 메모리 뱅크의 개수가 규정개수이면 버퍼 제어부(280)는 버퍼 비활성화 신호(BUF_DIS)를 활성화한다. 그러면, 버퍼 비활성화 신호(BUF_DIS)의 활성화에 응답하여 다수의 어드레스 버퍼(501_1~514_1) 중 일부(512_1~514_1)가 비활성화된다. 또한, 버퍼 비활성화 신호의 활성화에 응답해 래치들(512_2~514_2)도 비활성화될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 메모리 장치 내에 구비되는 뱅크의 개수 및 동시에 액티브가 가능한 규정 개수는 메모리 장치의 표준 SPEC의 변화에 따라 얼마든지 변경 가능함은 당연하다.
BK0~BK3: 뱅크들 210: 커맨드 입력회로
220: 어드레스 입력회로 230: 뱅크 어드레스 입력회로
240: 커맨드 디코더 250: 어드레스 선택부
260: 뱅크 선택부 270: 뱅크 액티브 회로
280: 버퍼 제어부

Claims (13)

  1. 다수의 뱅크;
    어드레스를 입력받기 위한 다수의 어드레스 버퍼; 및
    상기 다수의 뱅크 중 액티브된 뱅크의 개수가 규정된 개수인 경우에, 상기 다수의 어드레스 버퍼 중 하나 이상의 어드레스 버퍼를 비활성화하기 위한 버퍼 제어부를 포함하고,
    상기 버퍼 제어부가 비활성화하는 어드레스 버퍼의 개수는 메모리 장치가 사용하는 (로우 어드레스의 비트수) - (컬럼 어드레스의 비트수)인
    메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 규정된 개수는 상기 다수의 뱅크의 개수와 동일한
    메모리 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 어드레스 버퍼 각각에 구비되어 상기 다수의 어드레스 버퍼로 입력된 어드레스를 래치하기 위한 다수의 어드레스 래치를 더 포함하고,
    상기 버퍼 제어부에 의해 상기 하나 이상의 어드레스 버퍼가 비활성화되는 경우에, 비활성화되는 어드레스에 대응하는 어드레스 래치도 비활성화되는
    메모리 장치.
  5. 다수의 뱅크;
    뱅크 어드레스 입력회로;
    다수의 어드레스 입력부;
    커맨드 입력회로;
    상기 커맨드 입력회로로 입력된 커맨드를 디코딩하는 커맨드 디코더;
    상기 커맨드 디코더의 제어에 따라, 상기 다수의 어드레스 입력부로 입력된 어드레스를 로우 어드레스와 컬럼 어드레스 중 한가지의 어드레스로 인식하는 어드레스 선택부;
    상기 뱅크 어드레스 입력회로로 입력된 뱅크 어드레스를 디코딩해 상기 다수의 뱅크 각각에 대응하는 다수의 뱅크 선택신호를 생성하는 뱅크 선택부;
    상기 커맨드 디코더에서 생성된 액티브 신호, 프리차지 신호 및 상기 뱅크 선택부에서 생성된 다수의 뱅크 선택신호를 이용하여 상기 다수의 뱅크 각각에 대응하는 다수의 뱅크 액티브 신호를 생성하는 뱅크 액티브 회로; 및
    상기 다수의 뱅크 액티브 신호 중 활성화된 신호의 개수가 규정된 개수인 경우에 상기 다수의 어드레스 입력부 중 하나 이상의 어드레스 입력부를 비활성화하는 버퍼 제어부
    를 포함하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 규정된 개수는 상기 다수의 뱅크의 개수와 동일한
    메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 버퍼 제어부가 비활성화하는 어드레스 입력부의 개수는 상기 메모리 장치가 사용하는 (로우 어드레스의 비트수)-(컬럼 어드레스의 비트수)인
    메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 다수의 어드레스 입력부 각각은
    버퍼; 및
    상기 버퍼를 통해 입력된 어드레스를 클럭에 동기하여 래치하는 래치를 포함하는
    메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 버퍼 제어부는
    상기 버퍼 제어부가 비활성화하는 하나 이상의 어드레스 입력부 내부의 버퍼를 비활성화하는
    메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 버퍼 제어부는
    상기 버퍼 제어부가 비활성화하는 하나 이상의 어드레스 입력부 내부의 버퍼와 래치를 비활성화하는
    메모리 장치.
  11. 로우 어드레스와 컬럼 어드레스의 비트수가 다른 메모리 장치의 동작 방법에 있어서,
    액티브된 메모리 뱅크의 개수를 확인하는 단계;
    상기 확인하는 단계에서 확인된 액티브된 메모리 뱅크의 개수가 규정된 개수인 경우에 버퍼 비활성화 신호를 활성화하는 단계; 및
    상기 버퍼 비활성화 신호의 활성화에 응답하여, 다수의 어드레스 버퍼 중 일부가 비활성화되는 단계를 포함하고,
    상기 비활성화되는 단계에서 비활성화되는 어드레스 버퍼의 개수는 (상기 로우 어드레스의 비트수) - (상기 컬럼 어드레스의 비트수)인
    메모리 장치의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 규정된 개수는 상기 메모리 장치의 전체 메모리 뱅크의 개수와 동일한
    메모리 장치의 동작 방법.
  13. 삭제
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