CN117976724B - 一种ldmos器件及制备方法 - Google Patents

Abstract

本发明提供了一种LDMOS器件及制备方法，所述器件包括：源极、漏极、多晶栅极、栅极氧化层、环形场板氧化层、体区、第一漂移区和第二漂移区；多晶栅极包括位于沟道区域上方的平面部分和位于漂移区区域上方的凹槽圆弧部分；源极位于沟道区域的起始端，与体区连接；漏极位于沟道区域的终止端，与第二漂移区连接；在凹槽圆弧部分下方依次嵌套环形场板氧化层、第一漂移区和第二漂移区；其中，第一漂移区内为N型均匀掺杂，掺杂浓度保持一致；第二漂移区内为N型非均匀掺杂，掺杂浓度沿衬底方向依次递减。本发明提供的一种LDMOS器件及制备方法，可以提高LDMOS器件的源漏耐压能力，降低源漏比导通电阻。

Description

一种LDMOS器件及制备方法

技术领域

本发明涉及集成电路器件、工艺技术领域，特别是涉及一种LDMOS器件及制备方法。

背景技术

LDMOS（LaterallyDouble-diffusedMetal-Oxide-Semiconductor）器件，是一种功率器件。参见图1，图1为现有技术中在12-40V区间内常用的一种LDMOS器件结构示意图。目前市面上大多成熟应用的LDMOS器件以该结构进行设计。

LDMOS器件最重要的参数是源漏耐压(Breakdown voltage)和比导通电阻(Specific on-resistance)。为了获取较高的源漏耐压及较低的比导通电阻，一般通过以下三种方式进行调整：第一，调整沟道长度a；第二，调整场板与聚多晶硅poly（Polycrystalline Silicon）的overlay距离b；第三，调整场板的延伸距离c。例如，耐压要求为16V的LDMOS器件，沟道长度a一般为0.5μm，overlay距离b为0.7μm，延伸距离c为0.8μm。

但是沟道长度a、overlay距离b以及延伸距离c不可能无限提高，一味拉大上述距离会导致源漏的比导通电阻线性增加。如何提高源漏耐压能力的同时维持一个较低的源漏比导通电阻，是个亟待解决的技术问题。

发明内容

本发明旨在提供一种LDMOS器件及制备方法，以解决上述技术问题，在提高LDMOS器件的源漏耐压能力的同时可以降低比导通电阻。

为了解决上述技术问题，本发明提供了一种LDMOS器件，包括：漏极、多晶栅极、栅极氧化层、环形场板氧化层、体区、第一漂移区和第二漂移区；

所述多晶栅极包括位于沟道区域上方的平面部分和位于漂移区区域上方的凹槽圆弧部分；其中，所述漂移区区域包括所述第一漂移区和所述第二漂移区；

所述源极位于所述沟道区域的起始端，与所述体区连接；

所述漏极位于所述沟道区域的终止端，与所述第二漂移区连接；

在所述凹槽圆弧部分下方依次嵌套所述环形场板氧化层、所述第一漂移区和所述第二漂移区；其中，所述第一漂移区内为N型均匀掺杂，掺杂浓度保持一致；所述第二漂移区内为N型非均匀掺杂，掺杂浓度沿衬底方向依次递减。

有益效果：上述方案中，通过多晶栅极的凹槽圆弧部分结构避免沟道区域附近的电场集中，降低电压梯度，进而提高LDMOS器件的耐压能力和可靠性。同时，在多晶栅极的凹槽圆弧部分下方嵌套环形场板氧化层，使得在多晶栅极下方形成一个较高的极化电场，降低了硅表面击穿电场的峰值，从而提高漂移区的耐压能力，进而提高整个LDMOS器件的耐压能力。进一步的，在环形场板氧化层下方嵌套第一漂移区和第二漂移区，并对两个漂移区进行不同的N型掺杂。对处于上方的第一漂移区进行N型均匀掺杂，从而保持一个较为均匀的电场分布以实现均匀的电荷输运和电流分布，减少电流堆积效应，提高LDMOS器件的可靠性。对处于下方的第二漂移区进行N型非均匀掺杂，通过掺杂浓度的渐变实现较均匀的电场分布，避免出现高电场浓度和电场集中导致的击穿和损坏现象，提高LDMOS器件的耐压能力。同时，圆环形的漂移区实现了器件导通的环形型电流路径，降低了器件的比导通电阻。

在一种实现方式中，在所述平面部分上方的所述栅极氧化层的厚度范围为100A-200A，在所述凹槽圆弧部分下方的所述环形场板氧化层的半径厚度范围为500A-1000A。

在一种实现方式中，所述源极位于所述沟道区域的起始端，与所述体区连接，还包括：

在所述沟道区域的起始端下方设置包含所述源极的体区；其中，所述体区为P型掺杂区，所述源极为N+掺杂区域；

在所述体区内设置P+区域与所述源极连接；

所述体区在沟道区域上方通过栅极氧化层与所述多晶栅极连接，所述体区与所述第二漂移区连接。

在一种实现方式中，所述源极内每平方厘米的掺杂浓度范围为[2×10^15,5×10^15]；

所述体区内每平方厘米的掺杂浓度范围为[1×10^13,8×10^13]；

所述P+区域内每平方厘米的掺杂浓度范围为[2×10^15,5×10^15]。

在一种实现方式中，所述第一漂移区的半径厚度范围为500A-2000A，所述第二漂移区的半径厚度范围为2000A-5000A；

所述第一漂移区每平方厘米的掺杂浓度范围为[2×10^13,5×10^13]；

所述第二漂移区每平方厘米的掺杂浓度由上至下沿[2×10^13，5×10^13]向[1.5×10^13，5×10^12]递减。

在一种实现方式中，所述第二漂移区下方还依次包括外延层和衬底层，具体为：

所述外延层的厚度范围为4μm-10μm；

所述衬底层采用P型<110>衬底材料。

第二方面，本申请还提供一种LDMOS器件的制备方法，适用于如上所述的LDMOS器件，包括：

S1、在衬底层上生成与所述衬底层具有相同晶格结构和晶向的外延层；

S2、基于场板沟槽蚀刻工艺和湿法腐蚀工艺在所述外延层上进行蚀刻，生成环形沟槽；

S3、基于热氧化方法在所述环形沟槽表面形成环形场板氧化层；

S4、通过离子注入工艺在所述环形场板氧化层下方形成掺杂均匀的第一漂移区；

S5、基于离子注入工艺和高温推进工艺在所述第一漂移区下方形成掺杂浓度由上至下递减的第二漂移区；

S6、基于热氧化处理在沟道区域上方形成栅极氧化层；

S7、在所述环形场板氧化层上进行多晶硅沉积，形成多晶硅层；在所述多晶硅层上进行光刻和蚀刻，得到多晶栅极；其中，所述多晶栅极包括位于沟道区域上方的平面部分和位于漂移区区域上方的凹槽圆弧部分；

S8、在沟槽区域的起始端进行光刻，得到第一区域，对所述第一区域进行离子注入、自对准和热扩散工艺，得到体区；其中，所述体区为P型掺杂区；

S9、在所述体区内进行光刻和离子注入，得到源极；其中，所述源极为N+区掺杂区域；

S10、在所述沟槽区域的终止端进行光刻和离子注入，得到漏极。

附图说明

图1为现有技术中在12-40V区间内常用的一种LDMOS器件结构示意图；

图2为本发明一实施例中提供的一种LDMOS器件的结构示意图；

图3为本发明一实施例中提供的一种LDMOS器件的制备方法的流程示意图；

图4为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S2的结构示意图；

图5为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S5的结构示意图；

图6为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S8的结构示意图；

图7为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S9和S10的结构示意图。

附图标记说明：1-栅极氧化层、2-源极、3-P+区域、4-体区、5-外延层、6-衬底层、7-低阻值硅化物、8-多晶栅极、9-环形场板氧化层、10-第一漂移区、11-第二漂移区、12-漏极、13-环形沟槽。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本申请的说明书和权利要求书及附图中的术语“第一”和“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

首先，对本申请中的部分用语进行解释说明，以便于本领域技术人员理解。

（1）overlay距离：overlay距离是指在半导体制造过程中，用于描述多个图案层之间对齐准确程度的测量指标。

（2）源漏耐压要求：源漏耐压要求是指源极和漏极之间所需承受的最大电压值，也称之为漏极-源极耐压（Drain-Source Breakdown Voltage），通常以单位伏特（V）来衡量。

（3）源漏比导通电阻：指在半导体器件中，源端和漏端之间导通时的电阻值，通常表示为，对于功率器件而言，通常希望比导通电阻越小越好，因为这意味着器件导通时的损耗会更小，效率会更高，并且在激活器件时需要较小的电压。

（4）体区：体区（Body Region）是指晶体管结构中的一部分。体区一般是指与控制电极（如栅极）和漏极（Drain）之间的区域，也称为通道区域，用于控制器件的导电性。

（5）A："A"通常代表着距离单位埃（Angstrom），1埃等于1×10^-10米，也就是0.1纳米。在半导体材料和器件的表征和设计过程中，埃常常用于描述晶体结构和层厚度等微观尺寸。

（6）方块电阻率：也称为体材料电阻率，是指一个半导体材料中，一个尺寸为1×1×1立方厘米的体积内，沿正方向通过该体积的电流所引起的电势差与通过该体积的电流之比。

（7）P型<110>衬底材料：一种半导体材料，常用的是P型硅（P-type Silicon）单晶材料。

（8）half pitch：是指半间距，通常用于描述半导体制造中的工艺尺寸或特征的大小。在半导体制造领域，“half pitch”指的是相邻元件或结构之间的中心到中心的距离的一半。这个术语通常用于描述集成电路中的线宽、间距等尺寸。

实施例1

参见图2，图2为本发明一实施例中提供的一种LDMOS器件的结构示意图。本发明实施例提供一种LDMOS器件，包括：源极2、漏极12、体区4、多晶栅极8、栅极氧化层1、环形场板氧化层9、第一漂移区10和第二漂移区11；

所述多晶栅极8包括位于沟道区域上方的平面部分和位于漂移区区域上方的凹槽圆弧部分；其中，所述漂移区区域包括所述第一漂移区10和所述第二漂移区11；

所述源极2位于所述沟道区域的起始端，与所述体区4连接；

所述漏极12位于所述沟道区域的终止端，与所述第二漂移区11连接；

在所述凹槽圆弧部分下方依次嵌套所述环形场板氧化层9、所述第一漂移区10和所述第二漂移区11；其中，所述第一漂移区10内为N型均匀掺杂，掺杂浓度保持一致；所述第二漂移区11内为N型非均匀掺杂，掺杂浓度沿衬底方向依次递减。

一实施例中，在所述平面部分上方的所述栅极氧化层1的厚度范围为100A-200A，在所述凹槽圆弧部分下方的所述凹槽圆弧部分的半径厚度范围为500-1000A。本发明实施例中，栅极氧化层1的优选厚度为140A。所述多晶栅极的材质为掺杂的多晶硅或非掺杂的多晶硅。多晶栅极在沟道区域上方的平面部分厚度范围为1500A-2000A，优选的，平面部分的厚度为2000A。多晶栅极在漂移区区域上方的凹槽圆弧部分的半径厚度范围为500-1000A，优选的，凹槽圆弧部分的半径厚度为800A。

一实施例中，所述源极位于所述沟道区域的起始端，与所述第二漂移区连接，还包括：在所述沟道区域的起始端设置包含所述源极2的体区4；其中，所述体区4为P型掺杂区，所述源极2为N+掺杂区域；在所述体区4内设置P+区域3与所述源极2连接；所述体区4在沟道区域上方通过栅极氧化层1与所述多晶栅极8连接，所述体区4在沟道区域下方与所述第二漂移区11连接。

本发明实施例中，在沟道区域的起始端下方设置体区并进行P型掺杂，构成体区P-，形成对源极和漏极进行区域隔离的P型区域。进一步的，在体区P-内设置P+区域。所述P+区域是指P+区域是指在半导体器件中，掺杂有高浓度杂质（通常是硼或铝等的P型材料）的区域。

一实施例中，所述源极内每平方厘米的掺杂浓度范围为[2×10^15,5×10^15]；所述体区内每平方厘米的掺杂浓度范围为[1×10^13,8×10^13]；所述P+区域内每平方厘米的掺杂浓度范围为[2×10^15,5×10^15]。

本发明实施例中，源极2每平方厘米的优选掺杂浓度为3.2×10^15，体区4每平方厘米的优选掺杂浓度为5×10^13，P+区域3内每平方厘米的优选掺杂浓度为32×10^13。进一步的，本发明实施例对源极2，即源区N+进行N型掺杂，掺杂杂质为磷（P）或砷（As），对体区4和P+区域3均进行P型掺杂，掺杂杂质为硼（B）或三氟化硼（BF2）。

作为本发明实施例的一个优化方案，还在所述体区4的上方、所述多晶栅极8的上方、所述第一漂移区10、所述第二漂移区11以及所述漏极12的上方设置所述低阻值硅化物7。优选的，本发明实施例中，所述低阻值硅化物为钴（Co）或镍（Ni）与硅或多晶硅反应，形成的钴硅化物（CoSix）或镍硅化物（NiSix）。在体区上方设置低阻值硅化物，即在漏极和P+区域上方设置低阻值硅化物。在源极、漏极上方设置低阻值硅化物可以降低这些区域的电阻，从而减少电路中的功耗，提高LDMOS器件的功率传输和效率。进一步的，本发明实施例中对所述漏极12，即漏区N+进行N型掺杂，掺杂杂质为磷（P）或砷（As），掺杂浓度范围为[2×10^15,5×10^15]，其中，优选掺杂浓度为3.2×10^15。

一实施例中，所述第一漂移区10的半径厚度范围为500A-2000A，所述第二漂移区11的半径厚度范围为2000A-5000A；所述第一漂移区10每平方厘米的掺杂浓度范围为[2×10^13,5×10^13]；所述第二漂移区11每平方厘米的掺杂浓度由上至下沿[2×10^13，5×10^13]向[1.5×10^13，5×10^12]递减。

优选的，本发明实施例中第一漂移区的半径厚度取值为1000A，第二漂移区的半径厚度取值为3000A。在对漂移区进行掺杂时，第一漂移区的优选掺杂浓度为3.5×10^13，第二漂移区的掺杂浓度由上至下变淡，最顶部的掺杂浓度与第一漂移区的掺杂浓度一致，优选掺杂浓度为3.5×10^13，最底部的优选掺杂浓度为5×10^12。本发明实施例中对第一漂移区和第二漂移区均进行N型掺杂，掺杂杂质为磷（P）或砷（As）。

一实施例中，所述第二漂移区下方还依次包括外延层5和衬底层6，具体为：所述外延层5的厚度范围为4μm-10μm；所述衬底层6采用P型<110>衬底材料。

本发明实施例中，外延层5的优选厚度范围为4.7μm，对外延层进行P型掺杂。外延层5的方块电阻率为10ohm-20ohm，优选方块电阻率为20ohm。所述衬底层采用P型<110>衬底材料。P型指的是在晶体中掺入了作为施主杂质的元素，例如硼（Be）、铟（In）等，通过这些杂质的掺入，使得晶体中生成了带有正电荷的悬浮质子（空穴）。这些空穴在杂质原子唤起的能带中，充当了电荷载流子。<110>则描述了晶体的生长方向。在晶体学中，<110>是晶体生长方向的一种特定表示方法，表示晶体的方向相对于晶格的方向。

基于本发明实施例提供的一种LDMOS器件，在第一漂移区内N型均匀掺杂，第二漂移区内掺杂浓度由上至下变淡，最顶部的掺杂浓度与第一漂移区的掺杂浓度一致。电场的峰值沿着环形场板氧化层9均匀分布，可以减少电压梯度，降低电场的峰值进而提高LDMOS器件的漏源耐压能力。

1989年Baliga给出的平面场板器件的理论极限，其表达式如下：

；

式中，为比导通电阻，为磁场强度，为电势差，为相对静电介电常数，为电子迁移率，为能带的导带边缘，用于表征导带的能级位置。

本实施例中，根据泊松方程推导提供的一种环形场板LDMOS器件的导通电阻如下：

；

；

式中，为源漏电阻，为材料电阻率，为场板的大小，为漂移区的半径；，即，为半间距，即半个周期的距离，为电子电荷量，为掺杂浓度。

将上述公式求解，可得本申请提供的一种LDMOS器件的FOM理论值如下：

=ⅹ；

其中，

；

为介电常数，为硅表面击穿电场，M为调制参数，为场板厚度，为场板直径。

本申请提供的一种环形场板LDMOS器件的FOM（Figure of Merit，指标）理论值相较于原先Baliga给出的公式可知，的增速有所降低，也就是说当源漏耐压提高的同时，可以维持较低的比导通电阻。

本发明实施例提供一种LDMOS器件，通过多晶栅极的凹槽圆弧部分结构减少沟道区域附近的电场集中，减少电压梯度，进而提高LDMOS器件的耐压能力和可靠性。同时，在多晶栅极的凹槽圆弧部分下方嵌套环形场板氧化层，使得在多晶栅极下方形成一个较高的极化电场，降低硅表面击穿电场的峰值，从而提高漂移区的耐压能力，进而提高整个LDMOS器件的耐压能力。进一步的，在环形场板氧化层下方嵌套第一漂移区和第二漂移区，并对两个漂移区进行不同的N型掺杂。对处于上方的第一漂移区进行N型均匀掺杂，从而保持一个较为均匀的电场分布以实现均匀的电荷输运和电流分布，减少电流堆积效应，提高LDMOS器件的可靠性。对处于下方的第二漂移区进行N型非均匀掺杂，通过掺杂浓度的渐变实现较均匀的电场分布，避免出现高电场浓度和电场集中导致的击穿和损坏现象，提高LDMOS器件的耐压能力。同时，圆环形的漂移区实现了器件导通的环形型电流路径，降低了器件的比导通电阻。

实施例2

参见图3，图3为本发明一实施例中提供的一种LDMOS器件的制备方法的流程示意图。本发明实施例提供一种LDMOS器件的制备方法，适用于如实施例1所述的LDMOS器件，包括步骤S1至步骤S10，各项步骤具体如下：

S1、在衬底层上生成与所述衬底层具有相同晶格结构和晶向的外延层；

S2、基于场板沟槽蚀刻工艺和湿法腐蚀工艺在所述外延层上进行蚀刻，生成环形沟槽；

S3、基于热氧化方法在所述环形沟槽表面形成环形场板氧化层；

S4、通过离子注入工艺在所述环形场板氧化层下方形成掺杂均匀的第一漂移区；

S5、基于离子注入工艺和高温推进工艺在所述第一漂移区下方形成掺杂浓度由上至下递减的第二漂移区；

S6、基于热氧化处理在沟道区域上方形成栅极氧化层；

S7、在所述环形场板氧化层上进行多晶硅沉积，形成多晶硅层；在所述多晶硅层上进行光刻和蚀刻，得到多晶栅极；其中，所述多晶栅极包括位于沟道区域上方的平面部分和位于沟道区域下方的凹槽圆弧部分；

S8、在沟槽区域的起始端进行光刻，得到第一区域，对所述第一区域进行离子注入、自对准和热扩散工艺，得到体区；其中，所述体区为P型掺杂区；

S9、在所述体区内进行光刻和离子注入，得到源极；其中，所述源极为N+区掺杂区域；

S10、在所述沟槽区域的终止端进行光刻和离子注入，得到漏极。

本发明实施例中采用P型<110>衬底材料作为衬底层6，在衬底层6上方通过外延生长的方法，在衬底层6上沉淀生长一层与衬底层具有相同晶格结构和晶向的薄膜，即外延层5。外延生长的方法可以包括分子束外延（MBE）、金属有机气相外延（MOCVD）等，在此不做限定。

参见图4，图4为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S2的结构示意图。在外延层上使用光刻和蚀刻技术，制造出环形沟槽13的形状。而后将沟槽形状暴露在蚀刻气体或液体中，以去除不需要的材料。通常使用干法蚀刻或湿法蚀刻来剥离或刻蚀衬底材料，形成沟槽。进一步的，将外延层浸泡在特定的腐蚀液中，以控制性地去除材料。通过湿法腐蚀，可以使刻出的环形沟槽13形状更加平滑、圆滑，并得到所需的环形沟槽。

在对环形沟槽进行清洁确保没有杂质和残留物后，将衬底层和外延层至于高温腔体中（通常在1000°C至1200°C之间），使沟槽表面与反应腔体中中的氧气分子进行反应，这种反应会在沟槽表面形成环形场板氧化层。本发明实施例中，所述环形场板氧化层为单层或多层的热氧化层或氮化硅层，优选的，所述环形氧化层板为厚度500A的热氧化层。

通过离子注入工艺在环形场板氧化层9下方，即环形沟槽的下方形成第一漂移区10。具体的，将离子束对着硅片进行注入，将杂质离子注入硅片中，从而形成掺杂区。掺杂均匀取决于离子注入的能量、剂量和类型，在此不对具体离子注入参数进行限制。待离子束注入完成后，对硅片进行热退火处理，以激活掺杂区域，并将杂质离子进行扩散，形成漂移区。在退火过程中，掺杂区域中的杂质原子会扩散并与硅晶格结合，形成轻掺杂区域，即漂移区。

参见图5，图5为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S5的结构示意图。在第一漂移区下方进行离子注入和热退火处理，而后将硅片置于高温炉中，进行推进处理。推进时，已经注入的杂质会在硅晶格中扩散，从而形成掺杂浓度逐渐减小的漂移区。高温推进的温度和时间需要根据目标掺杂浓度和所需的漂移区长度来确定。本发明实施例进行高温推进的温度范围为1100℃-1200℃，时间长度区间为4-8小时。优选高温推进温度为1150℃，优选高温推进时间为6小时。

将硅片置于高温炉中，进行热氧化处理。通过调整温度和时间，可制备出所需厚度的氧化硅层，即栅极氧化层。该氧化层可用于作为栅极的绝缘层。

而后，将硅片放置于化学气相沉积（CVD）设备中，通过化学反应将多晶硅沉积在环形场板氧化层上，形成多晶硅层。通过调整反应参数可控制多晶硅层的厚度和均匀性。进一步的，在多晶硅层的表面上涂敷光刻胶，并使用光罩进行图案曝光。曝光后，利用化学溶剂将未曝光的光刻胶进行去除，暴露出需要进行蚀刻的区域。对所暴露的多晶硅层进行蚀刻处理。蚀刻液的设定和刻蚀参数的选择要根据所需的多晶硅层形状和厚度来确定，从而得到具备平面部分和凹槽圆弧部分的多晶栅极。

参见图6，图6为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S8的结构示意图。在硅片表面，优选的，在沟槽区域的起始端涂覆光刻胶，并使用光罩进行图案曝光。曝光后，利用化学溶剂将未曝光的光刻胶进行去除，暴露出体区掺杂的区域，即第一区域。对第一区域进行离子注入，在完成离子注入后，进行自对准步骤，其中包括退火或高温处理。退火过程中，离子会在硅晶格中扩散，形成所需的体区掺杂。对硅片进行热扩散处理，通过高温加热使得注入的离子在硅晶格中扩散，进一步均匀掺杂体区，得到体区4。

参见图7，图7为本发明一实施例中提供的一种LDMOS器件的制备方法步骤S9和S10的结构示意图。在体区表面涂覆光刻胶，并使用光罩进行图案曝光。曝光后，通过化学溶剂去除未曝光的光刻胶，暴露出源区的区域，使用离子注入设备，将适当的N型掺杂离子（如磷或砷）注入到暴露的硅片表面，以形成高浓度的N+型掺杂区，得到源极。优选的，在进行离子注入后还可进行一次热处理，例如退火或高温炉处理。这有助于使注入的离子在硅晶格中扩散，并形成所需的N+型源极区域。漏极12的制备方法与源极的制备方法相同，区别仅是在沟槽区域的终止端表面涂覆光刻胶，在此不做赘述。

以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (7)

1.一种LDMOS器件，其特征在于，包括：源极、漏极、多晶栅极、栅极氧化层、环形场板氧化层、体区、第一漂移区和第二漂移区；

所述多晶栅极包括位于沟道区域上方的平面部分和位于漂移区区域上方的凹槽圆弧部分；其中，所述漂移区区域包括所述第一漂移区和所述第二漂移区；

所述源极位于所述沟道区域的起始端，与所述体区连接；

所述漏极位于所述沟道区域的终止端，与所述第二漂移区连接；

在所述凹槽圆弧部分下方依次嵌套所述环形场板氧化层、所述第一漂移区和所述第二漂移区；其中，所述第一漂移区内为N型均匀掺杂，掺杂浓度保持一致；所述第二漂移区内为N型非均匀掺杂，掺杂浓度沿衬底方向依次递减；所述第二漂移区的掺杂浓度不大于所述第一漂移区的掺杂浓度。

2.如权利要求1所述的一种LDMOS器件，其特征在于，在所述平面部分上方的所述栅极氧化层厚度范围为100Å-200Å，在所述凹槽圆弧部分下方的所述环形场板氧化层半径厚度范围为500Å-1000Å。

3.如权利要求1所述的一种LDMOS器件，其特征在于，所述源极位于所述沟道区域的起始端，与所述体区连接，还包括：

在所述沟道区域的起始端下方设置包含所述源极的体区；其中，所述体区为P型掺杂区，所述源极为N+掺杂区域；

在所述体区内设置P+区域与所述源极连接；

所述体区在沟道区域上方通过栅极氧化层与所述多晶栅极连接，所述体区在沟道区域与所述第二漂移区连接。

4.如权利要求3所述的一种LDMOS器件，其特征在于，

所述源极内每平方厘米的掺杂浓度范围为[2×10^15,5×10^15]；

所述体区内每平方厘米的掺杂浓度范围为[1×10^13,8×10^13]；

所述P+区域内每平方厘米的掺杂浓度范围为[2×10^15,5×10^15]。

5.如权利要求1所述的一种LDMOS器件，其特征在于，所述第一漂移区的半径厚度范围为500Å-2000Å，所述第二漂移区的半径厚度范围为2000Å-5000Å；

所述第一漂移区每平方厘米的掺杂浓度范围为[2×10^13,5×10^13]；

所述第二漂移区每平方厘米的掺杂浓度由上至下沿[2×10^13，5×10^13]向[1.5×10^13，5×10^12]递减。

6.如权利要求1所述的一种LDMOS器件，其特征在于，所述第二漂移区下方还依次包括外延层和衬底层，具体为：

所述外延层的厚度范围为4μm-10μm；

所述衬底层采用P型<110>衬底材料。

7.一种LDMOS器件的制备方法，其特征在于，适用于如权利要求1至6任意一项所述的LDMOS器件，包括：

S1、在衬底层上生长与所述衬底层具有相同晶格结构和晶向的外延层；

S2、基于场板沟槽蚀刻工艺和湿法腐蚀工艺在所述外延层上进行蚀刻，生成环形沟槽；

S3、基于热氧化方法在所述环形沟槽表面形成环形场板氧化层；

S4、通过离子注入工艺在所述环形场板氧化层下方形成掺杂均匀的第一漂移区；

S5、基于离子注入工艺和高温推进工艺在所述第一漂移区下方形成掺杂浓度由上至下递减的第二漂移区；

S6、基于热氧化处理在沟道区域上方形成栅极氧化层；

S7、在所述环形场板氧化层上进行多晶硅沉积，形成多晶硅层；在所述多晶硅层上进行光刻和蚀刻，得到多晶栅极；其中，所述多晶栅极包括位于沟道区域上方的平面部分和位于漂移区区域上方的凹槽圆弧部分；

S8、在沟槽区域的起始端进行光刻，得到第一区域，对所述第一区域进行离子注入、自对准和热扩散工艺，得到体区；其中，所述体区为P型掺杂区；

S9、在所述体区内进行光刻和离子注入，得到源极；其中，所述源极为N+区掺杂区域；

S10、在所述沟槽区域的终止端进行光刻和离子注入，得到漏极。